CN109656854A - 固态储存装置的重置电路及其重置方法 - Google Patents

固态储存装置的重置电路及其重置方法 Download PDF

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Abstract

一种固态储存装置的重置电路，包括：一控制电路、一快闪记忆体阵列与一缓冲器。控制电路，包括一物理层电路与一第一输出入端口。该第一输出入端口连接至一主机的一第一重置端。该快闪记忆体阵列与该缓冲器连接至该控制电路。当该主机的该第一重置端动作一重置信号时，该第一输出入端口的准位被变更，接着，于一延迟时间后，该物理层电路的一第二重置端的准位被变更，并重置该物理层电路。

Description

固态储存装置的重置电路及其重置方法
技术领域
本发明是有关于一种固态储存装置，且特别是有关于一种固态储存装置的重置电路及其重置方法。
背景技术
众所周知，早期计算机系统内部的总线包括加速绘图端口(Advanced GraphicPort，简称AGP)总线以及周边元件内连接(Peripheral Component Interconnect，简称PCI)总线。AGP总线主要是连接至绘图显示适配器(graphic card)，PCI总线则连接至其他周边装置，例如网络卡(internet card)。
由于快速周边元件内连接(PCI Express，简称PCIe)总线拥有更快的数据传输率，其已经取代传统的AGP总线以及PCI总线。也就是说，现今的计算机系统内部，所有的装置皆连接至PCIe总线。
举例来说，在现今的计算机系统中，绘图显示适配器与固态储存装置(solidstate drive，简称SSD)皆连接至PCIe总线。
请参照图1，其所绘示为现有计算机系统中固态储存装置的连接示意图。固态储存装置100利用PCIe总线120连接至主机130。
再者，固态储存装置100中包括一控制电路(control circuit)110与快闪记忆体阵列(flash array)105。其中，控制电路110连接至快闪记忆体阵列105。
控制电路110中包括一PCIe物理层电路(physical layer circuit，简称PHYcircuit)112，且主机130中包括一PCIe物理层电路132。而PCIe总线120连接于控制电路110的PCIe物理层电路112以及主机130的PCIe物理层电路132。
因此，主机130可利用PCIe总线120发出存取指令至固态储存装置100的控制电路110。举例来说，控制电路110根据写入指令，将主机130提供的写入数据存入快闪记忆体阵列105。或者，控制电路110根据读取指令，将快闪记忆体阵列105中的读取数据传递至主机130。
根据PCIe总线120的规格，PCIe总线120的多个控制信号中包括一重置信号(Resetsignal)。如图1所示，主机130的PCIe物理层电路132具有一重置端RESET1#，用以动作(activate)上述重置信号。再者，主机130的PCIe物理层电路132的重置端RESET1#通过一条信号线(physical wire)直接连接于控制电路110的PCIe物理层电路112的重置端RESET2#。因此，主机130的PCIe物理层电路132可在任何时间通过重置端RESET1#动作重置信号，并直接重置控制电路110的PCIe物理层电路112。
根据PCIe总线120的规格，PCIe总线120的重置信号，具有最高的优先权需要优先处理。换句话说，一旦控制电路110的PCIe物理层电路112的重置端RESET2#接收到重置信号时，须立即重置控制电路110的PCIe物理层电路112。由于主机130的PCIe物理层电路132可在任何时间动作重置信号，因此，如果控制电路110的PCIe物理层电路112正在执行存取指令的过程且主机130动作重置信号时，控制电路110的PCIe物理层电路112会被强制进行重置，如此可能使得控制电路110正在处理的数据损毁(data corruption)，并造成固态储存装置100无可恢复的伤害。
发明内容
本发明有关于一种固态储存装置的重置电路，该固态储存装置经由一总线连接至一主机，该主机具有一第一重置端，该固态储存装置的重置电路包括：一控制电路，包括对应该总线的一物理层电路与一第一输出入端口，该物理层电路具有一第二重置端，其中该主机的该第一重置端连接至该第一输出入端口，其中该物理层电路根据该第二重置端的准位状态来重置该物理层电路；一快闪记忆体阵列连接至该控制电路；以及一缓冲器，连接至该控制电路；其中，当该主机的该第一重置端动作一重置信号时，该第一输出入端口由一第一准位变更为一第二准位，接着，于一延迟时间后，该物理层电路的该第二重置端由一第三准位被变更为一第四准位，并重置该物理层电路。
本发明有关于一种用于固态储存装置的重置电路的重置方法，该固态储存装置经由一总线连接至一主机，该主机具有一第一重置端，该固态储存装置的重置电路包括一控制电路，包括对应该总线的一物理层电路与一第一输出入端口，该物理层电路具有一第二重置端，该重置方法包括：判断该第一输出入端口是否由一第一准位变更为一第二准位，其中该第一输出入端口连接至该主机的该第一重置端；于该第一输出入端口变更为该第二准位后的一延迟时间，将该物理层电路的该第二重置端由一第三准位被变更为一第四准位；以及重置该物理层电路；其中，当判断该第一输出入端口变更为该第二准位时，该控制电路暂时拒绝接收该主机发出的指令，并将该物理层电路处理的数据暂时储存至一缓冲器。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式详细说明如下：
附图说明
图1为现有计算机系统中固态储存装置的连接示意图。
图2A与图2B为本发明计算机系统内固态储存装置的连接示意图的第一实施例及其相关信号示意图。
图3为本发明计算机系统内固态储存装置的连接示意图的第二实施例。
其中附图标记为：
100、200、300： 固态储存装置
105、205、305： 快闪记忆体阵列
110、210、310： 控制电路
120、220、320： PCIe总线
130： 主机
132、112、212、312： PCIe物理层电路
208： 缓冲器
330： 延迟电路
具体实施方式
请参照图2A与图2B，其所绘示为本发明计算机系统内固态储存装置的连接示意图的第一实施例及其相关信号示意图。其中，主机130利用PCIe总线220发出存取指令至固态储存装置200，其详细运作原理不再赘述。另外，主机130的结构相同于图1，此处不再赘述。
固态储存装置200中包括一控制电路210、快闪记忆体阵列205与缓冲器208。控制电路210连接至快闪记忆体阵列205与缓冲器208。其中，缓冲器208可为动态随机存取内存(DRAM)。
控制电路210中包括一PCIe物理层电路(physical layer circuit，简称PHYcircuit)212，且PCIe物理层电路212中包括一重置端RESET2#。再者，控制电路210更包括二个输出入端口(I/O port)，例如通用输出入端口(general purpose I/O port，简称GPIO)GPIO1与GPIO2。
根据本发明的第一实施例，控制电路210的通用输出入端口GPIO1通过信号线(physical wire)直接连接于主机130的PCIe物理层电路132的重置端RESET1#。控制电路210的通用输出入端口GPIO1与主机130的PCIe物理层电路132的重置端RESET1#具有相同的准位。再者，控制电路210的通用输出入端口GPIO2通过信号线直接连接于控制电路210的PCIe物理层电路212的重置端RESET2#。控制电路210的通用输出入端口GPIO2与控制电路210的PCIe物理层电路212的重置端RESET2#具有相同的准位。
于主机130对固态储存装置200进行一般操作时，例如进行数据存取操作时，控制电路210的通用输出入端口GPIO1与主机130的PCIe物理层电路132的重置端RESET1#是位于相同准位，例如第一准位；控制电路210的通用输出入端口GPIO2与控制电路210的PCIe物理层电路212的重置端RESET2#是位于相同准位，例如第二准位。其中，第一准位与第二准位可为相同准位或不同准位。
根据本发明实施例，当主机130的PCIe物理层电路通过重置端RESET1#动作重置信号时，控制电路210的通用输出入端口GPIO1会变更为第三准位，其中第三准位不同于第一准位。接着，在一个延迟时间(delay time)之后，将控制电路210的PCIe物理层电路212的重置端RESET2#变更为第四准位，其中第四准位不同于第二准位。
下述以第一准位与第二准位皆为高准位为例来具体说明本发明实施例。
当主机130欲对控制电路210的PCIe物理层电路212进行重置时，主机130的PCIe物理层电路132通过重置端RESET1#动作重置信号。具体而言，主机130的PCIe物理层电路132的重置端RESET1#由高准位(第一准位)变更为低准位(第三准位)，使控制电路210的通用输出入端口GPIO1由高准位(第一准位)变更为低准位(第三准位)。控制电路210根据通用输出入端口GPIO1的准位状态来判断是否接收到重置信号。
接着，控制电路210在一个延迟时间(delay time)之后，于通用输出入端口GPIO2上动作一控制信号。具体而言，控制电路210在一个延迟时间(delay time)之后，将通用输出入端口GPIO2由高准位(第二准位)变更为低准位(第四准位)，进而将控制电路210的PCIe物理层电路212的重置端RESET2#由高准位(第二准位)变更为低准位(第四准位)。PCIe物理层电路212根据重置端RESET2#的准位状态来重置控制电路210的PCIe物理层电路212。
另外，控制电路210的通用输出入端口GPIO1端口接收到重置信号时，即控制电路210的通用输出入端口GPIO1由高准位(第一准位)变更为低准位(第三准位)时，控制电路210会立刻进行数据保全动作。举例来说，控制电路210暂时拒绝接收主机130发出的指令。再者，控制电路210将PCIe物理层电路212正在处理的数据，暂时储存于缓充器208中。
如图2B所示，假设主机130于时间点ta时欲对控制电路210的PCIe物理层电路212进行重置。在时间点ta之前，主机130与固态储存装置200是处于一般操作，此时主机130的PCIe物理层电路132的重置端RESET1#以及控制电路210的通用输出入端口GPIO2是位于高准位。同时，分别与其连接的控制电路210的通用输出入端口GPIO1以及控制电路210的PCIe物理层电路212的重置端RESET2#亦位于高准位。
当主机130于时间点ta通过重置端RESET1#动作重置信号，即主机130于时间点ta将主机130的PCIe物理层电路132的重置端RESET1#由高准位变为低准位时，与其连接的控制电路210的通用输出入端口GPIO1亦由高准位变为低准位。此时，控制电路210根据通用输出入端口GPIO1的准位状态来判断接收到重置信号，并进行数据保全动作。
接着，于一延迟时间Td之后，于时间点tb时，控制电路210将通用输出入端口GPIO2由高准位变为低准位，使与其连接的控制电路210的PCIe物理层电路212亦由高准位变为低准位。此时，PCIe物理层电路212根据重置端RESET2#的准位状态来重置PCIe物理层电路212。
由于控制电路210在延迟时间Td之内已经进行数据保全动作。当PCIe物理层212重置后并再次运作时，可由缓冲器208中取回先前处理的数据并继续处理，如此固态储存装置200将不会出现数据损毁(data corruption)的问题。
请参照图3，其所绘示为本发明计算机系统内固态储存装置的连接示意图的第二实施例。其中，主机130可利用PCIe总线320发出存取指令至固态储存装置300，其详细运作原理不再赘述。另外，主机130的结构相同于图1，此处不再赘述。
固态储存装置300中包括一控制电路310、快闪记忆体阵列305、缓冲器308与一延迟电路330。控制电路310连接至快闪记忆体阵列305与缓冲器308。其中，缓冲器308可为动态随机存取内存(DRAM)。
控制电路310中包括一PCIe物理层电路312，且PCIe物理层电路312中包括一重置端RESET2#。再者，控制电路310更包括一输出入端口，例如通用输出入端口GPIO1。
根据本发明的第二实施例，控制电路310的通用输出入端口GPIO1通过信号线(physical wire)直接连接于主机130的PCIe物理层电路132的重置端RESET1#。再者，延迟电路330连接于控制电路210的PCIe物理层电路212的重置端RESET2#以及主机13的PCIe物理层电路132的重置端RESET1#。
在此实施例中，于主机130对固态储存装置300进行一般操作时，例如进行数据存取操作时，控制电路310的通用输出入端口GPIO1与主机130的PCIe物理层电路132的重置端RESET1#是位于相同准位，例如第一准位；控制电路310的PCIe物理层电路312的重置端RESET2#是位于第二准位。其中，第一准位与第二准位可为相同准位或不同准位。
同第一实施例，当主机130的PCIe物理层电路通过重置端RESET1#动作重置信号时，控制电路310的通用输出入端口GPIO1会变更为第三准位，其中第三准位不同于第一准位。接着，在一个延迟时间(delay time)之后，将控制电路310的PCIe物理层电路312的重置端RESET2#变更为第四准位，其中第四准位不同于第二准位。
下述以第一准位与第二准位皆为高准位为例来具体说明本发明实施例。
当主机130欲对控制电路310的PCIe物理层电路312进行重置时，主机130的PCIe物理层电路132通过重置端RESET1#动作重置信号。具体而言，主机130的PCIe物理层电路132的重置端RESET1#由高准位(第一准位)变更为低准位(第三准位)，使控制电路310的通用输出入端口GPIO1由高准位(第一准位)变更为低准位(第三准位)。控制电路210根据通用输出入端口GPIO1的准位状态来判断是否接收到重置信号，并据以进行数据保全动作。
另外，当主机130的PCIe物理层电路132通过重置端RESET1#动作重置信号时，延迟电路330亦会收到此重置信号。接着，延迟电路330会于延迟一个延迟时间(delay time)之后，将控制电路310的PCIe物理层电路312的重置端RESET2#由高准位(第二准位)变更为低准位(第四准位)。PCIe物理层电路312根据重置端RESET2#的准位状态来重置控制电路310的PCIe物理层电路312。
同理，控制电路310的通用输出入端口GPIO1端口接收到重置信号时，即控制电路210的通用输出入端口GPIO1由高准位(第一准位)变更为低准位(第三准位)时，控制电路210会立刻进行数据保全动作。举例来说，控制电路310暂时拒绝接收主机130发出的指令。再者，控制电路310将PCIe物理层电路312正在处理的数据，暂时储存于缓充器308中。
由于控制电路310在延迟时间之内已经进行数据保全动作。当PCIe物理层312重置后并再次运作时，可由缓冲器308中取回先前处理的数据并继续处理，如此固态储存装置300将不会出现数据损毁(data corruption)的问题。
根据PCIe规格书的规范，于动作重置信号时，至少需要变更主机130的PCIe物理层电路132的重置端RESET1#的准位一段Ta时间，例如100μs。根据本发明的实施例，可以将延迟时间设定为Ta/2，亦即50μs。如此，当控制电路于频率信号500MHz的运作速度下，控制电路有足够的时间进行数据保全动作，可以确保处理的数据皆安全的储存至缓冲器内。
在本发明的实施例中，当变更主机130的PCIe物理层电路132的重置端RESET1#的准位一段Ta时间之后，主机130的PCIe物理层电路132的重置端RESET1#可回复至原准位，即一般操作时的准位。而控制电路210、310的通用输出入端口GPIO1以及控制电路210、310的PCIe物理层电路212、312的重置端RESET2#亦可回复至原准位，即一般操作时的准位。
由以上的说明可知，本发明提出一种固态储存装置的重置电路及重置方法。当主机发出重置信号欲重置物理层电路时，固态储存装置中的控制电路根据通用输出入端口的准位状态判断接收到重置信号，并对应地进行数据保全动作。接着，于一延迟时间之后，控制电路的物理层电路的重置端的准位会被改变，以重置物理层电路，使得物理层电路被重置。如此，可以防止固态储存装置出现数据损毁(data corruption)的问题。再者，控制电路的物理层电路的重置端的准位变更时机可以直接由控制电路来控制，或者利用延迟电路来控制。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的权利要求所界定者为准。

Claims (10)

1.一种固态储存装置的重置电路，该固态储存装置经由一总线连接至一主机，其特征在于，该主机具有一第一重置端，该固态储存装置的重置电路包括：
一控制电路，包括对应该总线的一物理层电路与一第一输出入端口，该物理层电路具有一第二重置端，其中该主机的该第一重置端连接至该第一输出入端口，其中该物理层电路根据该第二重置端的准位状态来重置该物理层电路；
一快闪记忆体阵列连接至该控制电路；以及
一缓冲器，连接至该控制电路；
其中，当该主机的该第一重置端动作一重置信号时，该第一输出入端口由一第一准位变更为一第二准位，接着，于一延迟时间后，该物理层电路的该第二重置端由一第三准位被变更为一第四准位，并重置该物理层电路。
2.如权利要求1所述的固态储存装置的重置电路，其特征在于，该控制电路更包括一第二输出入端口，该第二输出入端口连接至该物理层电路的该第二重置端，其中于该延迟时间后，该控制电路通过该第二输出入端口将该物理层电路的该第二重置端由该第三准位被变更为该第四准位。
3.如权利要求2所述的固态储存装置的重置电路，其特征在于，该第一输出入端口与该第二输出入端口为一第一通用输出入端口与一第二通用输出入端口。
4.如权利要求1所述的固态储存装置的重置电路，其特征在于，更包括一延迟电路，连接至该主机的该第一重置端与该物理层电路的该第二重置端，其中当该主机的该第一重置端动作该重置信号时，该延迟电路延迟该延迟时间后，将该物理层电路的该第二重置端由该第三准位被变更为该第四准位。
5.如权利要求1所述的固态储存装置的重置电路，其特征在于，该总线为一PCIe总线，且该物理层电路为一PCIe物理层电路。
6.如权利要求1所述的固态储存装置的重置电路，其特征在于，当该控制电路的该第一输出入端口由该第一准位变更为该第二准位时，该控制电路进行一数据保全动作。
7.如权利要求6所述的固态储存装置的重置电路，其特征在于，该数据保全动作包含该控制电路暂时拒绝接收该主机发出的指令，并将该物理层电路处理的数据暂时储存至该缓冲器。
8.如权利要求6所述的固态储存装置的重置电路，其特征在于，该控制电路根据该第一输出入端口的准位状态来判断是否接收到该重置信号。
9.一种用于固态储存装置的重置电路的重置方法，其特征在于，该固态储存装置经由一总线连接至一主机，该主机具有一第一重置端，该固态储存装置的重置电路包括一控制电路，包括对应该总线的一物理层电路与一第一输出入端口，该物理层电路具有一第二重置端，该重置方法包括：
判断该第一输出入端口是否由一第一准位变更为一第二准位，其中该第一输出入端口连接至该主机的该第一重置端；
于该第一输出入端口变更为该第二准位后的一延迟时间，将该物理层电路的该第二重置端由一第三准位被变更为一第四准位；以及
重置该物理层电路；
其中，当判断该第一输出入端口变更为该第二准位时，该控制电路暂时拒绝接收该主机发出的指令，并将该物理层电路处理的数据暂时储存至一缓冲器。
10.如权利要求9所述的用于固态储存装置的重置电路的重置方法，其特征在于，该总线为一PCIe总线，且该物理层电路为该PCIe物理层电路。
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