CN1378145A - 保护可覆写式非易失性存储器免于数据毁损的装置及方法 - Google Patents

Abstract

一种用以保护可覆写式非易失性存储器免于数据毁损的装置及方法,该装置包括第一与第二组合逻辑、延迟电路、具重置功能的低位使能锁存器、与门和存储单元阵列。只要在储存于存储单元阵列内的BIOS完成所有开机动作,并启动特定的存储器读写程序满足第二组合逻辑内部预设条件,使得与门输出信号为逻辑“假”后,此时存储单元阵列将永远处于不可覆写的状态除非关闭电源后再启动电源,而无法再经由软件将存储单元阵列重新设定为可覆写状态。

Description

保护可覆写式非易失性存储器免于数据毁损的装置及方法

本发明涉及一种覆写保护控制机制，且特别是有关于一种用以保护可覆写式非易失性存储器免于数据毁损的装置及方法，其具有防止存储器遭受到非法覆写的功能。

为因应实际需要例如随插随用(plug & play)功能，现今个人电脑(PC)开机用的基本输入/输出系统(Basic Input/Output System，简称BIOS)，大多已采用可覆写式非易失性存储器，例如电可擦可编程只读存储器(EEPROM)或快闪只读存储器(Flash Rom)做为储存媒介。其优点为储存的数据不会因关闭电源而消失，且可因应系统需要而更新所储存的内容。但却也因为可写入的特性，使得BIOS成为电脑病毒攻击的目标。一旦BIOS遭到破坏，电脑将无法开机，使得解毒复原的成本大为提高，且BIOS与个别电脑的依存度甚高，所以迄今并无泛用的解决方案。

已知的可覆写式非易失性存储器大多采用如图1所示的覆写控制机制，下述可覆写式非易失性存储器以快闪只读存储器为例，其中图1所示是已知技术的一种快闪只读存储器的覆写控制机制的方块图。

在图1中，快闪只读存储器10的覆写控制机制包括一组合逻辑12与一快闪存储单元阵列14。图中的符号I_O1～I_On代表组合逻辑12的输入信号，以及符号MWE代表组合逻辑12的输出信号，其为存储器写入使能信号，亦即控制覆写用的内部信号。

其操作方法为，首先，当组合逻辑12接收到的输入信号I_O1～I_On满足其内部预设条件时，组合逻辑12会输出一设定为逻辑″真″的存储器写入使能信号MWE，反之若组合逻辑12接收到的输入信号I_O1～I_On不满足其内部预设条件时，组合逻辑12会输出一设定为逻辑″假″的存储器写入使能信号MWE。接著，当快闪存储单元阵列14接收到设定为逻辑″真″的存储器写入使能信号MWE时，代表快闪存储单元阵列14处于可被覆写的状态，反之若快闪存储单元阵列14接收到设定为逻辑″假″的存储器写入使能信号MWE时，代表快闪存储单元阵列14处于不可被覆写的状态。上述中，逻辑″真″可视需要定为高电位″1″或低电位″0″。

由上可知，当任一软件程序知到组合逻辑12的内部预设条件时，即可任意覆写快闪存储单元阵列14，以达到摧毁储存于快闪存储单元阵列14内的BIOS的目的。

本发明的目的是提供一种用于保护可覆写式非易失性存储器免于数据毁损的装置和方法，从而防止外来的程序破坏在非易失性存储器如快闪存储单元阵列中存储的BIOS，以保证计算机系统可靠的工作。

本发明提出的一种用以保护可覆写式非易失性存储器免于数据毁损的装置，包括：第一与第二组合逻辑、一延迟电路、一具重置功能的低位使能锁存器、一与门以及一存储单元阵列。上述第一与第二组合逻辑的输入端分别接收多个第一与第二输入信号，其输出端分别用以输出存储器写入使能信号与重置信号。延迟电路的输入端耦接电源供应电压，其输出端用以输出使能信号。低位使能锁存器的输入端分别耦接电源供应电压及延迟电路的输出端，其控制端耦接第二组合逻辑的输出端，其输出端用以输出一输出信号。与门的输入端分别耦接第一组合逻辑与低位使能锁存器的输出端，其输出端用以输出存储器覆写控制信号。存储单元阵列耦接与门的输出端，用以储存数据讯息。其中，当第一与第二组合逻辑分别接收到的第一与第二输入信号满足其内部预设条件时，第一与第二组合逻辑会分别输出一设定为逻辑″真″的存储器写入使能信号与重置信号，反之若第一与第二组合逻辑分别接收到的第一与第二输入信号不满足其内部预设条件时，第一与第二组合逻辑会分别输出一设定为逻辑″假″的存储器写入使能信号与重置信号，并且当存储器覆写控制信号为逻辑″假″时，存储单元阵列是处于不可覆写的状态，反之当存储器覆写控制信号为逻辑″真″时，存储单元阵列是处于可覆写的状态。

此外，本发明提出一种用以保护可覆写式非易失性存储器免于数据毁损的方法，包括首先提供电源给一系统，此系统包括一存储单元阵列，用以储存数据讯息。接着存储单元阵列依据一存储器写入使能信号与一设定为逻辑″真″的输入讯号所产生的一为逻辑″真″的存储器覆写控制信号，以允许系统覆写存储单元阵列，其中上述存储器覆写控制信号的逻辑状态会随着输入讯号的逻辑状态而变化，且存储单元阵列的覆写与否是由存储器覆写控制信号的逻辑状态所决定。最后当系统完成开机准备动作后，启动特定的存储器读写程序，以便将输入讯号锁定在逻辑″假″，使得存储器覆写控制信号永远为逻辑″假″，以禁止此系统覆写存储单元阵列，直到系统的电源被关闭为止。

与目前已有技术相比，本发明的优点是，只要在储存于存储单元阵列内的BIOS完成所有开机动作，并启动特定的存储器读写程序满足第二组合逻辑的内部预设条件，使得与门的输出信号为逻辑″假″之后，此时存储单元阵列将永远处于不可覆写的状态，而无法再经由软件将存储单元阵列重新设定为可覆写状态，故可有效地彻底保护已储存于存储单元阵列内的数据，达到保护存储器不被非法覆写的目的。

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下：

图1是已知的一种快闪只读存储器的覆写控制机制的方块图；

图2是依照本发明第一较佳实施例的一种快闪只读存储器的覆写保护控制机制的方块图；以及

图3是依照本发明第二较佳实施例的一种快闪只读存储器的覆写保护控制机制的方块图。

为了避免储存于快闪存储单元阵列内的BIOS被任意覆写或遭病毒摧毁，本发明提出一种可用以保护可覆写式非易失性存储器免于数据毁损的装置，将如下所述，并且下述可覆写式非易失性存储器将以快闪只读存储器为例。

参照第2图，其所示的是依照本发明第一较佳实施例的一种快闪只读存储器的覆写保护控制机制的方块图。

本发明第一较佳实施例的快闪只读存储器30的覆写保护控制机制包括两个组合逻辑32与34、一延迟电路36、具重置功能的一低位使能锁存器38、一与门40以及一快闪存储单元阵列42，其中延迟电路36例如是由偶数个反相器串联所组成。

组合逻辑32的输入端分别接收输入信号I_O1～I_On，其输出端用以输出一存储器写入使能信号MWE。组合逻辑34的输入端分别接收输入信号I₁～I_m，其输出端用以输出一重置信号C。延迟电路36的输入端耦接电源供应电压VCC，其输出端用以输出一使能信号E。低位使能锁存器38的输入端分别耦接电源供应电压VCC及延迟电路36的输出端，其控制端耦接组合逻辑34的输出端，其输出端用以输出一输出信号Q。与门40的输入端分别耦接组合逻辑32与低位使能锁存器38的输出端，其输出端用以输出一存储器覆写控制信号NMWE至快闪存储单元阵列42中，上述所提的存储器覆写控制信号NMWE即为控制覆写用的内部信号。

上述装置中，当组合逻辑32接收到的输入信号I_O1～I_On满足其内部预设条件时，组合逻辑32会输出一设定为逻辑″真″的存储器写入使能信号MWE，反之若组合逻辑32接收到的输入信号I_O1～I_On不满足其内部预设条件时，组合逻辑32会输出一设定为逻辑″假″的存储器写入使能信号MWE。同理，当组合逻辑34接收到的输入信号I₁～I_m满足其内部预设条件时，组合逻辑34会输出一设定为逻辑″真″的重置信号C，反之则重置信号C会被设定为逻辑″假″。其中，逻辑″真″可视需要定为高电位″1″或低电位″0″。

本发明第一实施例的操作方法如下所述。

在系统供电后，因输入信号I₁～I_m不满足组合逻辑34的内部预设条件，故其输出的重置信号C会被设定为逻辑″假″，所以低位使能锁存器38不动作，此时高电位的电源供应电压VCC在经过延迟电路36的延迟后抵达低位使能锁存器38，使得使能信号E不起作用，而逻辑″真″被栓锁在低位使能锁存器38的输出信号Q，此时存储器覆写控制信号NMWE将会随存储器写入使能信号MWE而变化，亦即快闪存储单元阵列42处于允许被覆写的状态，系统可根据需要来覆写快闪存储单元阵列42。

当BIOS完成所有开机准备动作后，可启动一特定的存储器读写程序以满足组合逻辑34的内部预设条件，使得组合逻辑34输出的重置信号C为逻辑″真″，从而重置低位使能锁存器38。如此则低位使能锁存器38的输出信号Q将会永远被锁定在逻辑″假″，使得与门40的输出信号NMWE永远为逻辑″假″，亦即快闪存储单元阵列42将永远处于不可覆写的状态，直到电源关闭后，再次启动电源为止。

换句话说，只要在BIOS完成所有开机动作，并启动特定的存储器读写程序满足组合逻辑34的内部预设条件，使得与门40输出的存储器覆写控制信号NMWE为逻辑″假″之后，此时快闪存储单元阵列42将永远处于不可覆写的状态直到电源被关闭为止，而无法再经由软件将快闪存储单元阵列42重新设定为可覆写状态，故可有效地彻底保护已储存于快闪存储单元阵列42内的数据。

参照图3，其所示的是依照本发明第二较佳实施例的一种快闪只读存储器的覆写保护控制机制的方块图。

本发明第二较佳实施例的快闪只读存储器50的覆写保护控制机制包括两个组合逻辑52与54、一延迟电路56、具重置功能的一低位使能锁存器58、一与门60以及一快闪存储单元阵列62，其中延迟电路56例如是由偶数个反相器串联所组成。

组合逻辑54的输入端分别接收输入信号I₁～I_m，其输出端用以输出一重置信号C。延迟电路56的输入端耦接电源供应电压VCC，其输出端用以输出一使能信号E。低位使能锁存器58的输入端分别耦接电源供应电压VCC及延迟电路56的输出端，其控制端耦接组合逻辑54的输出端，其输出端用以输出一输出信号Q。组合逻辑52的输入端分别接收输入信号I_O1～I_On，其输出端用以输出一存储器写入使能信号MWE至快闪存储单元阵列62中，上述存储器写入使能信号MWE即为控制覆写用的内部信号。其中，组合逻辑52的输入端的一个例如用以接收输入信号I_O1的脚位，此脚位所接收到的输入信号I_O1，是外部输入信号I_O与输出信号Q经与门60后的信号。与门60的输入端分别接收外部输入信号I_O与耦接低位使能锁存器58的输出端，其输出端用以输出输入信号I_O1。

上述中，当组合逻辑52接收到的输入信号I_O1～I_On满足其内部预设条件时，组合逻辑52会输出一设定为逻辑″真″的存储器写入使能信号MWE，反之若组合逻辑52接收到的输入信号I_O1～I_On不满足其内部预设条件时，组合逻辑52会输出一设定为逻辑″假″的存储器写入使能信号MWE。同理，当组合逻辑54接收到的输入信号I₁～I_m满足其内部预设条件时，组合逻辑54会输出一设定为逻辑″真″的重置信号C，反之则重置信号C会被设定为逻辑″假″。其中，逻辑″真″可视需要定为高电位″1″或低电位″0″。

本发明第二实施例的操作方法如下所述。

在系统供电后，因输入信号I₁～I_m不满足组合逻辑54的内部预设条件，故其输出的重置信号C会被设定为逻辑″假″，所以低位使能锁存器58不动作，此时高电位的电源供应电压VCC在经过延迟电路56的延迟后抵达低位使能锁存器58，使得使能信号E被除能而逻辑″真″被栓锁在低位使能锁存器58的输出信号Q，此时存储器写入使能信号MWE将会随外部输入信号I_O而变化，亦即快闪存储单元阵列62处于允许被覆写的状态，系统可视需要来覆写快闪存储单元阵列62。

当BIOS完成所有开机准备动作后，可启动一特定的存储器读写程序以满足组合逻辑54的内部预设条件，使得组合逻辑54输出的重置信号C为逻辑″真″，依此重置低位使能锁存器58。如此则低位使能锁存器58的输出信号Q将会永远被锁定在逻辑″假″，使得与门60的输出信号I_O1永远为逻辑″假″，此时将永远无法满足组合逻辑52的内部预设条件，使得存储器写入使能信号MWE永远为逻辑″假″，亦即快闪存储单元阵列62将永远处于不可覆写的状态，直到电源关闭后，再次启动电源为止。

换言之，只要在BIOS完成所有开机动作，并启动特定的存储器读写程序满足组合逻辑54的内部预设条件，使得与门60的输出信号I_O1为逻辑″假″之后，此时存储器写入使能信号MWE将永远为逻辑″假″，快闪存储单元阵列62将永远处于不可覆写的状态，而无法再经由软件将快闪存储单元阵列62重新设定为可覆写状态，故可有效地彻底保护已储存于快闪存储单元阵列62内的数据。

虽然本发明已以较佳实施例方式揭示如上，然而这并非用以限定本发明，任何熟习此技术者，在不脱离本发明的精神和范围内，当可作各种的变更与修饰，因此本发明的保护范围应以所附的权利要求书的限定范围为准。

Claims (14)

1.一种用以保护可覆写式非易失性存储器免于数据毁损的装置，其特征在于包括：

一第一组合逻辑，其输入端分别接收复数个第一输入信号，其输出端用以输出一存储器写入使能信号；

一第二组合逻辑，其输入端分别接收复数个第二输入信号，其输出端用以输出一重置信号；

一延迟电路，其输入端耦接一电源供应电压，其输出端用以输出一使能信号；

一具重置功能的低位使能锁存器，其输入端分别耦接该电源供应电压及该延迟电路的输出端，其控制端耦接该第二组合逻辑的输出端，其输出端用以输出一输出信号；

一与门，其输入端分别耦接该第一组合逻辑与该低位使能锁存器的输出端，其输出端用以输出一存储器覆写控制信号；以及

一存储单元阵列，耦接该与门的输出端，用以储存数据讯息；

其中，当该第一与该第二组合逻辑分别接收到的该第一与该第二输入信号满足其内部预设条件时，该第一与该第二组合逻辑会分别输出一设定为逻辑″真″的该存储器写入使能信号与该重置信号，反之若该第一与该第二组合逻辑分别接收到的该第一与该第二输入信号不满足其内部预设条件时，该第一与该第二组合逻辑会分别输出一设定为逻辑″假″的该存储器写入使能信号与该重置信号，并且当该存储器覆写控制信号为逻辑″假″时，该存储单元阵列是处于不可覆写的状态，反之当该存储器覆写控制信号为逻辑″真″时，该存储单元阵列是处于可覆写的状态。

2.如权利要求1所述的用以保护可覆写式非易失性存储器免于数据毁损的装置，其特征在于该延迟电路是由偶数个反相器串联所组成。

3.如权利要求1所述的用以保护可覆写式非易失性存储器免于数据毁损的装置，其特征在于逻辑″真″设定为高电位″1″，而逻辑″假″设定为低电位″0″。

4.如权利要求1所述的用以保护可覆写式非易失性存储器免于数据毁损的装置，其特征在于该可覆写式非易失性存储器包括快闪只读存储器。

5.如权利要求1所述的用以保护可覆写式非易失性存储器免于数据毁损的装置，其特征在于该存储单元阵列包括快闪存储单元阵列。

6.一种用以保护可覆写式非易失性存储器免于数据毁损的装置，其特征在于包括：

一第一组合逻辑，其输入端分别接收复数个第一输入信号，其输出端用以输出一存储器写入使能信号；

一第二组合逻辑，其输入端分别接收复数个第二输入信号，其输出端用以输出一重置信号；

一延迟电路，其输入端耦接一电源供应电压，其输出端用以输出一使能信号；

一具重置功能的低位使能锁存器，其输入端分别耦接该电源供应电压及该延迟电路的输出端，其控制端耦接该第二组合逻辑的输出端，其输出端用以输出一输出信号；

一与门，其输入端分别耦接该低位使能锁存器的输出端与接收一外部输入信号，其输出端耦接至该第一组合逻辑的输入端其中之一；以及

一存储单元阵列，耦接该第一组合逻辑的输出端，用以储存数据讯息；

其中，当该第一与该第二组合逻辑分别接收到的该第一与该第二输入信号满足其内部预设条件时，该第一与该第二组合逻辑会分别输出一设定为逻辑″真″的该存储器写入使能信号与该重置信号，反之若该第一与该第二组合逻辑分别接收到的该第一与该第二输入信号不满足其内部预设条件时，该第一与该第二组合逻辑会分别输出一设定为逻辑″假″的该存储器写入使能信号与该重置信号，并且当该存储器写入使能信号为逻辑″假″时，该存储单元阵列是处于不可覆写的状态，反之当该存储器写入使能信号为逻辑″真″时，该存储单元阵列是处于可覆写的状态。

7.如权利要求6所述的用以保护可覆写式非易失性存储器免于数据毁损的装置，其特征在于该延迟电路是由复数个反相器串联所组成。

8.如权利要求6所述的用以保护可覆写式非易失性存储器免于数据毁损的装置，其特征在于逻辑″真″设定为高电位″1″，而逻辑″假″设定为低电位″0″。

9.如权利要求6所述的用以保护可覆写式非易失性存储器免于数据毁损的装置，其特征在于该可覆写式非易失性存储器包括快闪只读存储器。

10.如权利要求6所述的用以保护可覆写式非易失性存储器免于数据毁损的装置，其特征在于该存储单元阵列包括快闪存储单元阵列。

11.一种用以保护可覆写式非易失性存储器免于数据毁损的方法，其特征在于包括：

提供一电源给一系统，该系统包括一存储单元阵列，用以储存数据讯息；

该存储单元阵列依据一存储器写入使能信号与一设定为逻辑″真″的输入讯号所产生的一为逻辑″真″的存储器覆写控制信号，以允许该系统覆写该存储单元阵列，其中该存储器覆写控制信号的逻辑状态会随着该输入讯号的逻辑状态而变化，且是否覆写该存储单元阵列是由该存储器覆写控制信号的逻辑状态所决定；以及

当该系统完成一开机准备动作后，启动一特定的存储器读写程序，以便将该输入讯号锁定在逻辑″假″，使得该存储器覆写控制信号永远为逻辑″假″，以禁止该系统覆写该存储单元阵列，直到该电源被关闭为止。

12.如权利要求11所述的用以保护可覆写式非易失性存储器免于数据毁损的方法，其特征在于逻辑″真″设定为高电位″1″，而逻辑″假″设定为低电位″0″。

13.如权利要求11所述的用以保护可覆写式非易失性存储器免于数据毁损的方法，其特征在于该可覆写式非易失性存储器包括快闪只读存储器。

14.如权利要求11所述的用以保护可覆写式非易失性存储器免于数据毁损的方法，其特征在于该存储单元阵列包括快闪存储单元阵列。

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