JP2002366436A - 不揮発性メモリ誤消去，誤書込み防止回路及び方法 - Google Patents
不揮発性メモリ誤消去，誤書込み防止回路及び方法Info
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- JP2002366436A JP2002366436A JP2001168947A JP2001168947A JP2002366436A JP 2002366436 A JP2002366436 A JP 2002366436A JP 2001168947 A JP2001168947 A JP 2001168947A JP 2001168947 A JP2001168947 A JP 2001168947A JP 2002366436 A JP2002366436 A JP 2002366436A
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Abstract
(57)【要約】
【課題】不揮発性メモリの誤消去・誤書き込みを防止す
る。 【解決手段】メモリブロック毎に書替え可能な不揮発性
メモリを有する回路またはシステムにおいて，保護エリ
ア（アドレス）指定部，保護解除信号判定部，＃ＷＥ
（ライト・イネーブル）制御判定部を備え，不揮発性メ
モリへの＃ＷＥ（ライト・イネーブル）信号を制御し，
プログラムの誤動作などによる不揮発性メモリデータの
誤消去や誤書き込みを防止する。 【効果】保護非解除状態において保護エリアに消去や書
き込みを実施しても＃ＷＥ制御を抑制する構成を取って
いる為，プログラムが誤動作しても保護エリアの誤消去
や誤書き込みを防止する事が可能である。
る。 【解決手段】メモリブロック毎に書替え可能な不揮発性
メモリを有する回路またはシステムにおいて，保護エリ
ア（アドレス）指定部，保護解除信号判定部，＃ＷＥ
（ライト・イネーブル）制御判定部を備え，不揮発性メ
モリへの＃ＷＥ（ライト・イネーブル）信号を制御し，
プログラムの誤動作などによる不揮発性メモリデータの
誤消去や誤書き込みを防止する。 【効果】保護非解除状態において保護エリアに消去や書
き込みを実施しても＃ＷＥ制御を抑制する構成を取って
いる為，プログラムが誤動作しても保護エリアの誤消去
や誤書き込みを防止する事が可能である。
Description
【０００１】
【発明の属する技術分野】本発明は，メモリブロック毎
に書き替え可能な不揮発性メモリを有する回路またはシ
ステムに関し，特にプログラムの誤動作などによる不揮
発性メモリデータの誤消去や誤書き込みを防止する方法
に関するものである。
に書き替え可能な不揮発性メモリを有する回路またはシ
ステムに関し，特にプログラムの誤動作などによる不揮
発性メモリデータの誤消去や誤書き込みを防止する方法
に関するものである。
【０００２】
【従来の技術】近年，データの書替が可能であり，さら
に電源断などの際でも記憶データをそのまま保持可能な
ＥＥＰＲＯＭやフラッシュメモリなどの不揮発性メモリ
を記憶デバイスとして搭載する機器が増えている。例え
ば，パソコンなどの機器で起動用ブートプログラムを不
揮発性メモリに保存して使用する場合には，ブートプロ
グラムの誤消去，誤書き込みを防止するため，最初の書
込み後にデータ保護を実施する必要がある。
に電源断などの際でも記憶データをそのまま保持可能な
ＥＥＰＲＯＭやフラッシュメモリなどの不揮発性メモリ
を記憶デバイスとして搭載する機器が増えている。例え
ば，パソコンなどの機器で起動用ブートプログラムを不
揮発性メモリに保存して使用する場合には，ブートプロ
グラムの誤消去，誤書き込みを防止するため，最初の書
込み後にデータ保護を実施する必要がある。
【０００３】従来，不揮発性メモリはメモリブロックへ
の誤消去・誤書込み防止方法として，不揮発性メモリの
特定の制御端子に通常供給する信号電圧よりも高い電圧
を供給することにより，またはそれに加えて制御コマン
ドをアドレス制御端子やデータ端子に投入することによ
り誤書込みを防止する不揮発性メモリが具備する機能を
活用して保護を設定するのが一般的である。
の誤消去・誤書込み防止方法として，不揮発性メモリの
特定の制御端子に通常供給する信号電圧よりも高い電圧
を供給することにより，またはそれに加えて制御コマン
ドをアドレス制御端子やデータ端子に投入することによ
り誤書込みを防止する不揮発性メモリが具備する機能を
活用して保護を設定するのが一般的である。
【０００４】また他の誤書込み防止方法としては，特開
平５−６７７５８号公報のようにメモリブロック毎の消
去状態か書込み状態かを記憶する書込み状態記憶回路を
備え，書込み制御を実施する前に書き込み状態記憶回路
の当該メモリブロックに対する書込み状態を調べてから
書込み動作を実施する方法がある。
平５−６７７５８号公報のようにメモリブロック毎の消
去状態か書込み状態かを記憶する書込み状態記憶回路を
備え，書込み制御を実施する前に書き込み状態記憶回路
の当該メモリブロックに対する書込み状態を調べてから
書込み動作を実施する方法がある。
【０００５】また別の誤書込み防止方法としては，特開
平１１−３０６０８５号公報のように特定ブロック指定
記憶部と保護指定記憶部とを備えることによって，ブロ
ック保護を二重化し，不揮発性メモリへの書込み動作を
禁止する方法がある。
平１１−３０６０８５号公報のように特定ブロック指定
記憶部と保護指定記憶部とを備えることによって，ブロ
ック保護を二重化し，不揮発性メモリへの書込み動作を
禁止する方法がある。
【０００６】さらに別の誤書込み防止方法としては，特
開２００１−１４８７２号公報のようにソフトウェアの
起動検出回路や電源投入検出回路を備え，回路やシステ
ムの動作が不安定になる可能性が高い起動直後や電源投
入直後の一定時間，不揮発性メモリへの書込み動作を禁
止する方法がある。
開２００１−１４８７２号公報のようにソフトウェアの
起動検出回路や電源投入検出回路を備え，回路やシステ
ムの動作が不安定になる可能性が高い起動直後や電源投
入直後の一定時間，不揮発性メモリへの書込み動作を禁
止する方法がある。
【０００７】
【発明が解決しようとする課題】しかしながら，従来の
ように通常供給する電圧（例えば５Ｖ）より高い電圧
（例えば１２Ｖ）を不揮発性メモリのある制御端子に投
入してメモリブロックの保護を実施する方法では，図９
に示したようにフラッシュメモリを制御する読み出し／
書込み制御部側に通常より高耐圧の素子を用意し，内部
で高電圧を供給する電源と通常供給用の電源の二つを用
意するか，図１０に示したようにスイッチを設け，高電
圧供給時にはスイッチを切替えるような回路が必要とな
る。
ように通常供給する電圧（例えば５Ｖ）より高い電圧
（例えば１２Ｖ）を不揮発性メモリのある制御端子に投
入してメモリブロックの保護を実施する方法では，図９
に示したようにフラッシュメモリを制御する読み出し／
書込み制御部側に通常より高耐圧の素子を用意し，内部
で高電圧を供給する電源と通常供給用の電源の二つを用
意するか，図１０に示したようにスイッチを設け，高電
圧供給時にはスイッチを切替えるような回路が必要とな
る。
【０００８】また特開平５−６７７５８号公報による方
法は，メモリの上書きという誤書き込みの防止と，既に
消去済みのメモリエリアの消去を実施しない方法であ
り，保護メモリエリアの誤消去防止については考慮され
ていない。
法は，メモリの上書きという誤書き込みの防止と，既に
消去済みのメモリエリアの消去を実施しない方法であ
り，保護メモリエリアの誤消去防止については考慮され
ていない。
【０００９】特開平１１−３０６０８５号公報による方
法では，ブロック保護機構を二重化するためにリソース
が２倍必要であり，コストアップとなる。また，いざ保
護しているメモリブロックに対しデータの書き換えを実
施したい時の保護解除操作として，二重の保護解除を並
列処理で実施できる形態とはなっていない為，保護解除
処理に時間がかかる事が予想される。
法では，ブロック保護機構を二重化するためにリソース
が２倍必要であり，コストアップとなる。また，いざ保
護しているメモリブロックに対しデータの書き換えを実
施したい時の保護解除操作として，二重の保護解除を並
列処理で実施できる形態とはなっていない為，保護解除
処理に時間がかかる事が予想される。
【００１０】特開２００１−１４８７２号公報による方
法では，起動時やシステム障害時などの一定時間のみの
対策であり，設定した一定時間を過ぎてしまった後の誤
消去や誤書き込み防止という恒常的な対策方法とはなっ
ていない。
法では，起動時やシステム障害時などの一定時間のみの
対策であり，設定した一定時間を過ぎてしまった後の誤
消去や誤書き込み防止という恒常的な対策方法とはなっ
ていない。
【００１１】
【課題を解決するための手段】このような課題を解決す
る為に本発明では，メモリブロック毎に書替え可能な不
揮発性メモリを有する回路またはシステムにおいて，保
護エリア指定部，保護解除判定部，＃ＷＥ（ライト・イ
ネーブル）制御判定部を備え，不揮発性メモリへの＃Ｗ
Ｅ（ライト・イネーブル）信号を制御し，プログラムの
誤動作などによる不揮発性メモリデータの誤消去や誤書
き込みを防止することを特徴とする。
る為に本発明では，メモリブロック毎に書替え可能な不
揮発性メモリを有する回路またはシステムにおいて，保
護エリア指定部，保護解除判定部，＃ＷＥ（ライト・イ
ネーブル）制御判定部を備え，不揮発性メモリへの＃Ｗ
Ｅ（ライト・イネーブル）信号を制御し，プログラムの
誤動作などによる不揮発性メモリデータの誤消去や誤書
き込みを防止することを特徴とする。
【００１２】
【発明の実施の形態】以下，本発明による不揮発性メモ
リの誤書込み・誤消去防止方法を図面により詳細に説明
する。図１は本発明の一実施形態による不揮発性メモリ
誤書き込み防止制御回路の構成を示すブロック図であ
る。
リの誤書込み・誤消去防止方法を図面により詳細に説明
する。図１は本発明の一実施形態による不揮発性メモリ
誤書き込み防止制御回路の構成を示すブロック図であ
る。
【００１３】図１に示す本発明の実施形態による不揮発
性メモリ誤書き込み防止制御回路は，メモリブロック毎
に消去・書き換え可能な不揮発性メモリ２と，不揮発性
メモリ２の読み出し／書き込み制御を実施する為の＃Ｃ
Ｅ（チップ・イネーブル）制御信号ａと＃ＯＥ（アウト
プット・イネーブル）制御信号ｂとデータ制御信号ｃと
アドレス制御信号ｄと＃ＷＥ（ライト・イネーブル）制
御信号(1)eを生成する読み出し／書き込み制御部１と，
保護エリア情報を記憶し指定する保護エリア指定部４
と，外部入力である保護解除信号ｈを監視し保護解除か
否かを判定し保護解除判定信号ｉを出力する保護解除判
定部５と，アドレス制御信号ｄと＃ＷＥ制御信号(1)eと
保護エリア指定信号ｇと保護解除判定信号ｉから不揮発
性メモリ２への＃ＷＥ制御信号(2)ｆを決定する＃ＷＥ
制御判定部３から構成される。
性メモリ誤書き込み防止制御回路は，メモリブロック毎
に消去・書き換え可能な不揮発性メモリ２と，不揮発性
メモリ２の読み出し／書き込み制御を実施する為の＃Ｃ
Ｅ（チップ・イネーブル）制御信号ａと＃ＯＥ（アウト
プット・イネーブル）制御信号ｂとデータ制御信号ｃと
アドレス制御信号ｄと＃ＷＥ（ライト・イネーブル）制
御信号(1)eを生成する読み出し／書き込み制御部１と，
保護エリア情報を記憶し指定する保護エリア指定部４
と，外部入力である保護解除信号ｈを監視し保護解除か
否かを判定し保護解除判定信号ｉを出力する保護解除判
定部５と，アドレス制御信号ｄと＃ＷＥ制御信号(1)eと
保護エリア指定信号ｇと保護解除判定信号ｉから不揮発
性メモリ２への＃ＷＥ制御信号(2)ｆを決定する＃ＷＥ
制御判定部３から構成される。
【００１４】図１において，保護エリア指定部４は，同
一の不揮発性メモリまたは別の不揮発性メモリ，あるい
は論理回路で構成することにより，不揮発性メモリのメ
モリブロック毎に単一または複数のメモリブロックを保
護エリアと指定することができる。
一の不揮発性メモリまたは別の不揮発性メモリ，あるい
は論理回路で構成することにより，不揮発性メモリのメ
モリブロック毎に単一または複数のメモリブロックを保
護エリアと指定することができる。
【００１５】また図１において，保護解除判定部５は，
外部入力／保護解除信号ｈがＨレベルの時，保護解除判
定信号ｉ＝Ｈレベル（保護解除）とし，同Ｌレベルの
時，保護解除判定信号ｉ＝Ｌレベル（保護非解除）とす
る。
外部入力／保護解除信号ｈがＨレベルの時，保護解除判
定信号ｉ＝Ｈレベル（保護解除）とし，同Ｌレベルの
時，保護解除判定信号ｉ＝Ｌレベル（保護非解除）とす
る。
【００１６】次に本実施形態の動作について説明する。
【００１７】不揮発性メモリ２に対する読み出し（リー
ド）制御の場合の動作について説明する。リード制御に
際し，読み出し／書き込み制御部１は，アドレス制御信
号ｄに読み出したい不揮発性メモリ２のアドレスをセッ
トし，適したタイミングで＃ＣＥ制御信号a＝Ｌレベ
ル，＃ＯＥ制御信号b＝Ｌレベルにセットする。すると
不揮発性メモリ２のアクセスタイミングに従い，データ
制御信号ｃに不揮発性メモリ２のデータが出力される。
この不揮発性メモリデータの読み出しの際には，＃ＷＥ
制御信号(1)ｅおよび＃ＷＥ制御信号(2)ｆはＨレベル状
態のまま保持され，保護エリア指定部４や保護解除信号
判定部５，＃ＷＥ制御判定部３も関与せず，よって不揮
発性メモリデータの読み出しは自由に実施できる（図２
項番１）。
ド）制御の場合の動作について説明する。リード制御に
際し，読み出し／書き込み制御部１は，アドレス制御信
号ｄに読み出したい不揮発性メモリ２のアドレスをセッ
トし，適したタイミングで＃ＣＥ制御信号a＝Ｌレベ
ル，＃ＯＥ制御信号b＝Ｌレベルにセットする。すると
不揮発性メモリ２のアクセスタイミングに従い，データ
制御信号ｃに不揮発性メモリ２のデータが出力される。
この不揮発性メモリデータの読み出しの際には，＃ＷＥ
制御信号(1)ｅおよび＃ＷＥ制御信号(2)ｆはＨレベル状
態のまま保持され，保護エリア指定部４や保護解除信号
判定部５，＃ＷＥ制御判定部３も関与せず，よって不揮
発性メモリデータの読み出しは自由に実施できる（図２
項番１）。
【００１８】次に不揮発性メモリ２に対する消去・書き
込み（ライト）制御の場合の動作について説明する。
込み（ライト）制御の場合の動作について説明する。
【００１９】書き込み制御時に保護解除判定信号ｉ＝Ｌ
レベル（非解除）状態で，保護エリアと同じブロックを
アドレス制御信号で指定した場合には，不揮発性メモリ
２への＃ＷＥ制御信号(2)ｆをＨレベル状態を保持する
ように制御し，保護エリアの消去・書き込みを禁止さ
せ，データを保護する（図２項番２）。
レベル（非解除）状態で，保護エリアと同じブロックを
アドレス制御信号で指定した場合には，不揮発性メモリ
２への＃ＷＥ制御信号(2)ｆをＨレベル状態を保持する
ように制御し，保護エリアの消去・書き込みを禁止さ
せ，データを保護する（図２項番２）。
【００２０】保護解除判定信号ｉ＝Ｌレベル（非解除）
状態で，保護エリアと異なるブロックをアドレス制御信
号で指定した場合には，不揮発性メモリ２への＃ＷＥ制
御信号(2)ｆを＃ＷＥ制御信号(1)ｅと同様にＬレベル制
御し，消去・書き込みを許可する（図２項番３）。
状態で，保護エリアと異なるブロックをアドレス制御信
号で指定した場合には，不揮発性メモリ２への＃ＷＥ制
御信号(2)ｆを＃ＷＥ制御信号(1)ｅと同様にＬレベル制
御し，消去・書き込みを許可する（図２項番３）。
【００２１】保護解除判定信号ｉ＝Ｈレベル（解除）状
態の場合には，保護エリアやアドレス制御信号に依らず
＃ＷＥ制御信号(2)ｆは，＃ＷＥ制御信号(1)ｅと同様に
制御し，消去・書き込みを許可する（図２項番４，項番
５）。
態の場合には，保護エリアやアドレス制御信号に依らず
＃ＷＥ制御信号(2)ｆは，＃ＷＥ制御信号(1)ｅと同様に
制御し，消去・書き込みを許可する（図２項番４，項番
５）。
【００２２】以上のような制御に従い，通常は保護解除
判定信号ｉ＝Ｌレベル（非解除）状態にしておくこと
で，任意に設定した保護エリアの誤消去・誤書き込みを
防止することができ，仮に保護エリアのデータ書き替え
を実施したいときにも保護解除判定信号ｉ＝Ｈレベル
（解除）状態に設定するように外部入力／保護解除信号
ｈを制御することによって容易に書き替えを実施するこ
とが可能となる。
判定信号ｉ＝Ｌレベル（非解除）状態にしておくこと
で，任意に設定した保護エリアの誤消去・誤書き込みを
防止することができ，仮に保護エリアのデータ書き替え
を実施したいときにも保護解除判定信号ｉ＝Ｈレベル
（解除）状態に設定するように外部入力／保護解除信号
ｈを制御することによって容易に書き替えを実施するこ
とが可能となる。
【００２３】前述において，誤消去・誤書き込みを禁止
する単位をメモリブロック毎に設定しているが，第２の
実施形態として，誤書き込み防止を，アドレス毎または
任意のアドレス範囲で保護する事も可能である。この場
合，図３に示すように保護エリア指定部４の保護アドレ
ス記憶部８にアドレス値を記憶する。第２の実施形態に
よれば，アドレス毎に保護エリアを設定できる為，より
柔軟な保護およびメモリ制御が可能となる。なお消去
は，メモリデバイスの構造的にメモリブロック毎の一括
消去となる為，アドレス毎の誤消去防止はできない。
する単位をメモリブロック毎に設定しているが，第２の
実施形態として，誤書き込み防止を，アドレス毎または
任意のアドレス範囲で保護する事も可能である。この場
合，図３に示すように保護エリア指定部４の保護アドレ
ス記憶部８にアドレス値を記憶する。第２の実施形態に
よれば，アドレス毎に保護エリアを設定できる為，より
柔軟な保護およびメモリ制御が可能となる。なお消去
は，メモリデバイスの構造的にメモリブロック毎の一括
消去となる為，アドレス毎の誤消去防止はできない。
【００２４】図４は，第１の実施形態の保護エリア指定
部の変形例である第３の実施形態である。図４では，保
護エリア指定部４に保護エリア記憶書換え処理部１０を
備え，外部入力／保護エリア記憶部書換え指示ｊに従
い，書換え制御ｋを実施し，保護エリアの変更を可能と
している。ここで保護エリアとは，前述のとおりメモリ
ブロックでもアドレスでも良い。第３の実施形態によれ
ば，版数アップなどで保護したいデータのサイズや格納
エリアが変更になっても，それに追随して保護エリア指
定を柔軟に変更し対応することが可能となる。
部の変形例である第３の実施形態である。図４では，保
護エリア指定部４に保護エリア記憶書換え処理部１０を
備え，外部入力／保護エリア記憶部書換え指示ｊに従
い，書換え制御ｋを実施し，保護エリアの変更を可能と
している。ここで保護エリアとは，前述のとおりメモリ
ブロックでもアドレスでも良い。第３の実施形態によれ
ば，版数アップなどで保護したいデータのサイズや格納
エリアが変更になっても，それに追随して保護エリア指
定を柔軟に変更し対応することが可能となる。
【００２５】図５は，第１の実施形態の保護解除判定部
の一変形例である第４の実施形態である。図５では，保
護解除判定部５に保護解除パターン記憶部１２と保護解
除パターン判定部１１を備え，保護解除パターン記憶部
に記憶されたパターンと保護解除信号ｈが同一の場合，
保護解除判定信号ｉ＝Ｈレベル（保護解除）とする。図
６は，図５の実施形態に従った保護解除の一例である。
図６の項番１は，保護解除信号ｈ（０ｘ５Ｆ）と保護解
除パターン（０ｘ５５）が異なる為，保護解除判定信号
ｉ＝Ｌレベル（保護非解除）とする。項番２は，保護解
除信号ｈ（０ｘ５５）と保護解除パターン（０ｘ５５）
が同一のため，保護解除判定信号ｉ＝Ｈレベル（保護解
除）とする。 なお，保護解除パターンは予め定めた任
意のパターンが使用可能である。第４の実施形態によれ
ば，保護解除信号ｈにおける雑音などによる誤動作，誤
書き込みを防止することができる。
の一変形例である第４の実施形態である。図５では，保
護解除判定部５に保護解除パターン記憶部１２と保護解
除パターン判定部１１を備え，保護解除パターン記憶部
に記憶されたパターンと保護解除信号ｈが同一の場合，
保護解除判定信号ｉ＝Ｈレベル（保護解除）とする。図
６は，図５の実施形態に従った保護解除の一例である。
図６の項番１は，保護解除信号ｈ（０ｘ５Ｆ）と保護解
除パターン（０ｘ５５）が異なる為，保護解除判定信号
ｉ＝Ｌレベル（保護非解除）とする。項番２は，保護解
除信号ｈ（０ｘ５５）と保護解除パターン（０ｘ５５）
が同一のため，保護解除判定信号ｉ＝Ｈレベル（保護解
除）とする。 なお，保護解除パターンは予め定めた任
意のパターンが使用可能である。第４の実施形態によれ
ば，保護解除信号ｈにおける雑音などによる誤動作，誤
書き込みを防止することができる。
【００２６】図７は，第１の実施形態の保護解除判定部
の他の一変形例である第５の実施形態である。図７で
は，保護解除判定部５に高電圧検出回路１３を備え，外
部入力信号ｌに通常使用する電圧（例えば５Ｖ）より大
きな，予め定めた電圧（例えば１２Ｖ）が入力された場
合に保護解除判定信号ｉ＝Ｈレベル（保護解除）とす
る。第５の実施形態によれば，保護解除信号ｈにおける
雑音などによる誤動作，誤書き込みを防止することがで
きる。
の他の一変形例である第５の実施形態である。図７で
は，保護解除判定部５に高電圧検出回路１３を備え，外
部入力信号ｌに通常使用する電圧（例えば５Ｖ）より大
きな，予め定めた電圧（例えば１２Ｖ）が入力された場
合に保護解除判定信号ｉ＝Ｈレベル（保護解除）とす
る。第５の実施形態によれば，保護解除信号ｈにおける
雑音などによる誤動作，誤書き込みを防止することがで
きる。
【００２７】図８は，第１の実施形態の保護解除判定部
のさらに他の一変形例である第６の実施形態である。図
８では，保護解除判定部５に保護解除パターン記憶部１
２と保護解除パターン判定部１１と高電圧検出回路１３
を備え，保護解除パターン判定部１１の判定出力ｍと高
電圧検出回路１３の判定出力ｎとの論理積を取り，判定
出力ｍ＝Ｈレベル(保護解除)，かつ，判定出力ｎ＝Ｈレ
ベル（保護解除）のときだけ，保護解除判定信号ｉ＝Ｈ
レベル（保護解除）とする方法である。第６の実施形態
によれば，保護解除の操作を二つの外部入力から判定す
ることで雑音などによる誤動作，誤書き込みを防止する
事ができる。
のさらに他の一変形例である第６の実施形態である。図
８では，保護解除判定部５に保護解除パターン記憶部１
２と保護解除パターン判定部１１と高電圧検出回路１３
を備え，保護解除パターン判定部１１の判定出力ｍと高
電圧検出回路１３の判定出力ｎとの論理積を取り，判定
出力ｍ＝Ｈレベル(保護解除)，かつ，判定出力ｎ＝Ｈレ
ベル（保護解除）のときだけ，保護解除判定信号ｉ＝Ｈ
レベル（保護解除）とする方法である。第６の実施形態
によれば，保護解除の操作を二つの外部入力から判定す
ることで雑音などによる誤動作，誤書き込みを防止する
事ができる。
【００２８】
【発明の効果】以上説明したとおり，本発明によれば，
保護非解除状態において保護エリアに消去や書き込みを
実施しても＃ＷＥ制御を抑制する構成を取っている為，
プログラムが誤動作しても保護エリアの誤消去や誤書き
込みを防止する事ができ，また保護解除信号をパターン
で判定するなどしたことにより，雑音などによる誤動作
の防止もできる。
保護非解除状態において保護エリアに消去や書き込みを
実施しても＃ＷＥ制御を抑制する構成を取っている為，
プログラムが誤動作しても保護エリアの誤消去や誤書き
込みを防止する事ができ，また保護解除信号をパターン
で判定するなどしたことにより，雑音などによる誤動作
の防止もできる。
【図１】本発明の一実施形態である不揮発性メモリ誤書
き込み防止制御回路の構成を示すブロック図である。
き込み防止制御回路の構成を示すブロック図である。
【図２】図１の実施形態に従った保護例である。
【図３】本発明の第２の実施形態の構成を示すブロック
図である。
図である。
【図４】本発明の第３の実施形態の構成の一部を示すブ
ロック図である。
ロック図である。
【図５】本発明の第４の実施形態の構成の一部を示すブ
ロック図である。
ロック図である。
【図６】本発明の第４の実施形態による保護例である。
【図７】本発明の第５の実施形態の構成の一部を示すブ
ロック図である。
ロック図である。
【図８】本発明の第６の実施形態の構成の一部を示すブ
ロック図である。
ロック図である。
【図９】従来のブロック保護の一例を示すブロック図で
ある。
ある。
【図１０】従来のブロック保護の他の一例を示すブロッ
ク図である。
ク図である。
１ 読み出し／書込み制御部 ２ 不揮発性メモリ ３ ＃ＷＥ制御判定部 ４ 保護エリア指定部 ５ 保護解除判定部 ６ 保護ブロック記憶部 ７ 保護解除信号判定部 ８ 保護アドレス記憶部 ９ 保護エリア記憶部 １０ 保護エリア記憶書換え処理部 １１ 保護解除パターン判定部 １２ 保護解除パターン記憶部 １３ 高電圧検出回路 ａ ＃ＣＥ制御信号 ｂ ＃ＯＥ制御信号 ｃ データ制御信号 ｄ アドレス制御信号 ｅ ＃ＷＥ制御信号(1) ｆ ＃ＷＥ制御信号(2) ｇ 保護エリア指定部信号 ｈ 外部入力／保護解除信号 ｉ 保護解除判定信号 ｊ 外部入力／保護エリア記憶部書換え指示 ｋ 書換え制御 ｌ 外部入力信号 ｍ 保護解除判定部 判定出力 ｎ 高電圧検出回路 判定出力
───────────────────────────────────────────────────── フロントページの続き (72)発明者 太田 慎也 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所通信事業部内 Ｆターム(参考） 5B017 AA02 AA04 BA01 CA11 5B025 AD01 AD14 AE08
Claims (10)
- 【請求項１】複数のメモリブロックを有し，メモリブロ
ック毎に電気的に書き替え可能な不揮発性メモリに対す
る誤消去・誤書き込みを防止する回路において，前記不
揮発性メモリに対する読み出し／書き込み制御部と，前
記誤消去・誤書き込みを防止し保護するメモリエリアを
指定する保護エリア指定部と，保護解除信号を判定する
保護解除判定部と，前記保護解除判定部の出力と前記保
護エリア指定部の出力と読み出し／書き込み制御部出力
の＃ＷＥ（ライト・イネーブル）制御信号と同出力のア
ドレス制御信号とから不揮発性メモリへの＃ＷＥ制御信
号を判定する＃ＷＥ制御判定部を備え，保護非解除状態
のときに保護エリア指定部にて指定されたメモリエリア
に対し消去や書き込みを実施しても不揮発性メモリに対
する＃ＷＥ端子制御を抑制する手段と、保護解除状態に
おいては，同メモリエリアに対し消去や書き込みを可と
する手段とを設け、保護非解除状態において消去や書き
込みを禁止し，保護解除状態において前記メモリエリア
に対し消去や書き込みを可とする事を特徴とする不揮発
性メモリ誤書き込み防止回路。 - 【請求項２】請求項１において、更に前記保護エリア指
定部に保護エリア記憶書換え処理部を備え，外部からの
指示により，保護エリアの指定変更を可とすることを特
徴とする請求項１記載の不揮発性メモリ誤書き込み防止
回路。 - 【請求項３】請求項１において，更に保護解除判定部に
通常不揮発性メモリに供給する電圧よりも高い電圧を検
出する高電圧検出回路を備え，不揮発性メモリに通常供
給する信号電圧よりも高い電圧が保護解除信号として入
力された場合に，誤消去・誤書き込みを防止し保護する
メモリエリアの保護解除を指示する保護解除信号におい
て，保護解除することを特徴とする請求項１記載の不揮
発性メモリ誤書き込み防止回路。 - 【請求項４】請求項１において，更に保護解除判定部に
保護解除パターン記憶部と保護解除パターン判定部を備
え，前記消去・誤書き込みを防止し保護するメモリエリ
アの保護解除を指示する保護解除信号から入力されたパ
ターンと，保護解除パターン記憶部に記憶されている保
護解除パターンとの照合をとり，同じパターンと判定さ
れた場合に保護解除することを特徴とする請求項１記載
の不揮発性メモリ誤書き込み防止回路。 - 【請求項５】請求項１において，更に保護解除判定部に
通常不揮発性メモリに供給する電圧よりも高い電圧を検
出する高電圧検出回路と，保護解除パターン記憶部と保
護解除パターン判定部と，保護解除に使用する外部入力
を２入力備え，一方の外部入力からは不揮発性メモリに
通常供給する信号電圧よりも高い電圧が入力され，か
つ，もう一方の外部入力からは保護解除パターン記憶部
に記憶されている保護解除パターンと同じパターンが入
力された場合に保護解除することを特徴とする請求項１
記載の不揮発性メモリ誤書き込み防止回路。 - 【請求項６】請求項４又は請求項５において，予め定め
た任意のパターンを，保護解除パターンとすることを特
徴とする不揮発性メモリ誤書き込み防止回路。 - 【請求項７】複数のメモリブロックを有し，メモリブロ
ック毎に電気的に書き替え可能な不揮発性メモリに対す
る誤消去・誤書き込みを防止する手段と，前記不揮発性
メモリに対する読み出し／書き込み制御部と，前記誤消
去・誤書き込みを防止し保護するメモリエリアを指定す
る保護エリア指定部と，保護解除信号を判定する保護解
除判定部と，前記保護解除判定部の出力と前記保護エリ
ア指定部の出力と読み出し／書き込み制御部出力の＃Ｗ
Ｅ（ライト・イネーブル）制御信号と同出力のアドレス
制御信号とから不揮発性メモリへの＃ＷＥ制御信号を判
定する＃ＷＥ制御判定部を備えた不揮発性メモリ回路の
誤消去，誤書込み防止方法において，前記不揮発性メモ
リが保護非解除状態にあるとき上記保護エリア指定部に
て指定されたメモリエリアに対し消去や書き込みを実施
しても不揮発性メモリに対する＃ＷＥ端子制御を抑制
し、消去や書き込みを禁止し、保護解除状態のとき上記
メモリエリアに対し消去や書き込みを可とする事を特徴
とする不揮発性メモリ誤書き込み防止方法。 - 【請求項８】前記保護エリア指定において，前記不揮発
性メモリのメモリブロック毎に保護エリアを指定し，か
つ，単一もしくは複数のメモリブロック保護を指定可と
することを特徴とする請求項７記載の不揮発性メモリ誤
書き込み防止方法。 - 【請求項９】前記保護エリア指定において，前記不揮発
性メモリのアドレス毎もしくは任意のアドレス範囲に保
護エリアを指定し，かつ，単一もしくは複数のメモリエ
リア保護を指定可とすることを特徴とする請求項７記載
の不揮発性メモリ誤書き込み防止方法。 - 【請求項１０】誤消去・誤書き込みを防止し保護するメ
モリエリアの保護解除を指示する保護解除信号におい
て，信号のＨレベル／Ｌレベルを保護解除／保護非解除
し，またはその逆の組合せとすることを特徴とする請求
項７〜９記載の不揮発性メモリ誤書き込み防止方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001168947A JP2002366436A (ja) | 2001-06-05 | 2001-06-05 | 不揮発性メモリ誤消去，誤書込み防止回路及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001168947A JP2002366436A (ja) | 2001-06-05 | 2001-06-05 | 不揮発性メモリ誤消去，誤書込み防止回路及び方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002366436A true JP2002366436A (ja) | 2002-12-20 |
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ID=19011081
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|---|---|---|---|
| JP2001168947A Pending JP2002366436A (ja) | 2001-06-05 | 2001-06-05 | 不揮発性メモリ誤消去，誤書込み防止回路及び方法 |
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