JPS61249156A

JPS61249156A - 半導体記憶装置

Info

Publication number: JPS61249156A
Application number: JP60090268A
Authority: JP
Inventors: Hideo Nakamura; 英夫中村; Terumi Sawase; 沢瀬　照美
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-04-26
Filing date: 1985-04-26
Publication date: 1986-11-06
Anticipated expiration: 2014-01-06
Also published as: JP2842442B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、半導体記憶装置に関し、特に不揮発性メモリ
の書込み、消去、および読出しの保護機能を有する半導
体記憶装置に関するものである。

〔発明の背景〕

従来より、　ＥＥＰＲＯＭ　（Ｅｌｅｃｔｒｉｃａｌｌ
ｙ　　Ｅｒａｇａｂｌｅ　　ａｎｄ　　Ｐｒｏｇｒａｍ
ｍａｂｌｅ　　Ｒｅａｄ　　０ｎｌｙ　　Ｍｅ■ｏｒｙ
）は、不揮発性メモリであり、かつ電気的に書換えが可
能であるが、逆に、保護したいデータを書換えてしまう
心配があるため、問題となっていた。そこで、不揮発性
メモリのデータの秘密保護の方法として、セキュリティ
ビットを用い。

このビットの状態によってメモリ外部からのアクセスを
禁止する方法が提案されている（例えば。

「エレクトロニクス　デザインＪ　　（Ｅ　ｌｅｃｔｒ
ｏｎｉｃｓＤｅｓｉｇｎ）　、　Ｍａｒｃｈ　　３ｅ　
　１９８．Ｌ　ｐｐ１２３〜１２８参照）、すなわち、
通常の書換えを目的とするメモリブロックとは分離され
た書込み専用のセキュリティレジスタを準備し、このレ
ジスタの特定ビットの状態によってメモリブロックへの
アクセスを禁止するのである。この場合、セキユリテイ
レζジスタを書換え可能なメモリ素子で構成する方法と
して、セキュリティレジスタの消去動作を、メモリブロ
ックの全面消去動作のときのみ可能な構成にすることに
よって、メモリブロックの保護データがセキュリティレ
ジスタに書込まれた後は、メモリ、ブロックのデータを
破壊せずには、メモリブロックにアクセスすることがで
きないようにしている。しかし、この方法では、メモリ
の読出しを許可しながら、１度書込んだデータの書換え
を阻止するような保護機能については、回答考慮されて
いなかった。また、セキュリティレジスタを構成する不
揮発性メモリの消去、書込みの条件は、データ記憶領域
とは異なっているため、独立した消去、書込み回路を備
える必要があり２回路が複雑になる傾向がある。また、
上記の方法は、メモリ全体を単位として動作する保護機
能であるため１部分的かつ小容量に分割して、各領域で
の保護データを制御することができない。

なお、従来知られている他のメモリ保護方法として、ソ
フトウェアで領域や保護の内容を指定する方法がある。

しかし、この方法では、これらを記憶する別の記憶装置
と、その記憶装置を制御するシステムソフトウェアを必
要とするので、規模が大きくなり、比較的小規模なメモ
リ容量を備える不揮発性メモリ等のデータ保護には適し
ていない。

例えば、キャッシュカード等に応用され、不揮発性メモ
リを内蔵したマイク′ロコンピュータにおいては、不揮
発性メモリをプログラム記憶エリア。

１０コード、あるいはデータ等の種々の異った用途にエ
リアを分けて使用したいという要求がある。

この場合には、小領域に分けられたエリアごとに。

読出し、プログラム消去等の機能を阻止できることが、
高信頼システムを実現する上で非常に重要となる。

〔発明の目的〕

本発明の目的は、これらの従来の問題を解決し。

少量の単位のメモリに対して各種の保護機能を与え、ま
た書換え可能なデータ記憶領域中に保護データを記憶す
るのみで、書換えを阻止する条件を設定することができ
る不揮発性の半導体記憶装置を提供することにある。

〔発明の概要〕

上記目的を達成するため、本発明の半導体記憶装置は、
マトリクス状に配列された記憶素子群と。

該マトリクスの列方向に指定された制御信号により行方
向に同時に読出しを行うゲート素子群とを有する半導体
記憶装置において、上記列方向の記憶素子群を単位とし
て少なくとも１ビットのメモリ保護情報を記憶する記憶
素子を配置し１列方向に指定された制御信号により上記
保護情報記憶素子の内容を同時に読出して、読出された
内容により記憶素子群に対するプログラム、消去、また
は読出しの各動作を行わせるか、または阻止するかの制
御を行うことに特徴がある。

〔発明の実施例Ｊ　　　　　　　　′ 以下１本発明の実施例を１図面により詳細に説明する。

第１２図は１本発明に用いられる電気的に書込み壷消去
が可能な半導体記憶装置に基本構成図である。

第１２図において、１は記憶素子群、２はアドレスデコ
ーダ、３はセンスアンプ、４は書込み消去電圧制御回路
である。アドレスデコーダ２に対してアドレス入力６１
．記憶素子群１に対して書込みデータ６６、書込み消去
電圧制御回路４に対して書込み駅動信号６２を、それぞ
れ加えることにより、データの書込みが行われ、また、
−アドレス入力６１．読出し起動信号６４を加えること
により、センスアンプ３より読出しデータ６５が得られ
る。また、アドレスデコーダ２に対してアドレス６１．
および書込み消去電圧制御回路４に対して消去起動信号
６３を、それぞれ加えることにより、内容の消去が行わ
れる。

第１３図は、第１２図の記憶素子に対する書込みおよび
消去動作の説明図である。

記憶素子群１に対する書換えは、第１３図に示すように
、アドレス６１を与えるとともに、消去起動信号６３を
入力することにより、指定アドレスに相当する記憶素子
を消去し、次に、書込み起動信号６２と書込みデータ６
６を与えることにより、記憶素子への書込みを行う。

第１４図は、第１２図の書込み・消去電圧制御回路の回
路図である。

書込み・消去電圧制御回路４は、記憶素子群１の各端子
へ書込みあるいは消去に必要な高電圧を与える回路であ
り、第１４図に示すように、ＭＯＳトランジスタ（負荷
トランジスタとオンオフ・トランジスタ）から構成され
、書込み起動信号６２、消去起動信号６３により出力Ｏ
ＵＴをオンオフする。

第１２図に示すような構成の不揮発性記憶装置に対して
１本発明を適用する場合、第１の発明と。

第２の発明と、これら第１と第２の各発明を組合わせた
発明、および第２の発明を変形した発明等が考えられる
。

第１図（ａ）〜（ｄ）は、本発明の各実施例の概略を示
す半導体記憶装置の構成図である。

先ず、第１図（ａ）は、第１の発明の基本構成を示した
ものであり、マトリクス状に配列さ□れた記憶素子群１
に対して、マトリクスの列方向つまりアドレス方向の記
憶素子群を単位として、１行ごとに少なくとも１ビット
のメモリ保護情報を記憶する記憶素子１ａを配置し１列
方向に指定された制御信号により保護情報記憶素子１ａ
の内容を同時に読出して、読出された内容、例えば１″
であればプログラム（書込み）、消去、または読出しの
各動作をそのまま許可し、０”であればこれらの各動作
を阻止するようにして、記憶素子群１の内容を保護する
ものである。

次に、第１図（ｂ）は、マトリクス状の記憶素子群１の
アドレスの一部、つまり列方向の少なくとも１行を保護
情報を記憶する記憶素子１ｂとし、先ずこの保護情報記
憶素子１ｂを読出して、その内容により、例えば、１１
″であれば記憶素子群１に対するプログラム、消去、お
よび読出しの各動作を許可し、“０′”であればこれら
の動作を阻止することによって、記憶素子群１の内容を
保護するものである。

次に、第１図（ｃ）は、第１図（ｂ）の変形例を示すも
ので、マトリクスの列方向の少なくとも１行を記憶保護
情報を記憶する記憶素子群１ｂとすることは、第１図（
ｂ）と同じであるが、この場合には、１行の各ビットを
矢印のように、記憶素子群１の各行に割当てておき、先
ず読出された保護情報記憶素子１ｂの内容によって、例
えば。

右側１ビットの内容が″１″′であれば、素子群１の最
下行のプログラム、消去、読出しの各動作を許可し、右
から２番目のビットの内容が１０”であれば、素子群１
の下から２番目の行の各動作を阻止し、右から３番目の
ビットの内容が′１”であれば。

下から３番目の行の各動作を許可するようにすることに
より、記憶素子群１の内容を各行ごとに保護するもので
ある。

次に、第１図（ｄ）は、第１図（ａ）と（ｂ）の両保護
方法を組合せたもので、マトリクスの列方向の半分つま
りアドレスの半分は前者の保護方法で記憶内容詮保護し
、残りの半分は後者の保護方法で記憶内容を保護するも
のである。すなわち。

記憶素子群ＩＡの部分には、各行ごとに少なくともｌビ
ットの保護情報を記憶する素子群１ａを配置し、残りの
記憶素子群ＩＢの部分には、少なくとも１行に保護情報
を記憶した記憶素子群１ｂを配置して、選択されたアド
レスによってそれぞれの記憶保護情報によりメモリ内容
を保護するのである。

以下、第１図（ａ）の場合と、第１図（ｂ）の場合につ
いて、実施例を挙げて動作を詳しく説明する。なお、第
１図（ｃ）と（ｄ）の場合は、（ａ）と（ｂ）の動作の
応用であるため、詳゛細な動作は省略する。

第２図は、第１の発明の実施例を示す半導体記憶装置の
構成図であって、メモリの少量単位ごとに各種の保護機
能を与えることができるようにした場合を示している。

第２図において、３１はアドレスデコーダ、３７は保護
情報の一時記憶レジスタ、３９は内部制御回路、４１は
アドレスバス、４２はデータバス。

３２１〜３２８は高電圧制御回路、３４１．３４２はセ
ンスアンプ、３５１．３５２は出力ドライバ、１５１，
１５２，１５５．１５６は記憶素子を構成するトランジ
スタ、１５３，１５４は記憶素子のゲート電圧をオンオ
フするトランジスタである。従来の半導体記憶装置では
、第２図の左半分のみ、つまりアドレスデコーダ３１．
データ用メモリマトリクス１５１，１５５、データ読出
し用センスアンプ３４１．出力ドライバ３５１．高電圧
制御回路３２１〜３２６，３２８のみが設けられている
。

第３図は、第２図におけるメモリアクセス時の記憶素子
への電圧関係図である。

第３図の電圧条件を記憶素子１５１，１５５に与えるこ
とにより、読出し、プログラム、および消去の各動作が
行われる。すなわち、読出し動作の場合には、ワード線
（Ｗ）２１にアドレスデコーダ３１によりＶＣＣの電圧
を加え、高圧ワード線２２１をＯｖすることによって、
記憶素子を選択し、ソノ素子ノ内＠（ＤｏｕＴ）をデー
タ１１Ａ２３１番こ読出す、また、プログラムの場合に
は、ワード１１（Ｗ）２１にアドレスデコーダ３１より
ＶＣＣの電圧を加え、高圧ワードＩＩ（ＷＨ）２２１に
高電圧制御回路３２１より同じ＜Ｖｃｃの電圧を加え、
ウェル１１１に高電圧制御回路３２３より−ＶＰＰを加
えることによって１選択した記憶素子に＃　１　＃＃を
書込むことができる。さらに、消去の場合には、ワード
線（Ｗ）２１にアドレスデコーダ３１よりＶ　ＣＣの電
圧を加え、高圧ワード４１２２１に高電圧制御回路３２
１より−ＶＰＰの電圧を加えウェル電圧をＶＣＣにする
ことによって、選択した記憶素子の内容を消去すること
ができる。

本発明においては、上述した従来の構成に対して、第２
図の右側の構成を追加する。すなわち。

保護情報を記憶する記憶素子１５２，１５６を各ワード
８１２２１に１素子ないし複数素子だけ配列し、１１！
定されたアドレスに対応する保護情報メモリの状態によ
って、データメモリのアクセスを許可、あるいは禁止す
る機能を付加している。このために追加される回路とし
ては、記憶素子のゲート電圧を供給をオンオフする制御
ゲート１５３゜１５４、保護情報用のセンスアンプ３４
２、保護情報用の出力ドライバ３５２．および一時記憶
レジスタ３７である。

本発明では、アレー状に配列された記憶素子群の一辺に
、ワード線で選択される一連の記憶素子＄（１５１，１
５５等）を単位としてメモリ保護データを記憶する記憶
素子１５２，１５６を置き。

ワード線選択時に、この記憶素子１５２．１５６を同時
に読出して、プログラム、消去、読出しの制御を阻止す
ることを可能にしている。

保護情報を記憶する記憶素子１５２．１５６は、従来の
データ用メモリ１５１，１５５と同じように、読出し、
プログラム、および消去が可能である。しかし、データ
用メモリ１５１．１５５に対するプログラム、消去の動
作時に、保護情報素子１５１．１５５は記憶情報を失っ
てはならない。

３（１）え□２１．−．ユ・工ｌＪ１’５１，１５５へ
。ッログラム、消去の動作時には、保護情報記憶素子１
５２．１５６に対して異った条件を与える必要がある。

第４図は、第２図の保護記憶素子へのプログラム、およ
び消去の各動作を阻止するための電圧関係図である。

データのプログラム時には、第３図のように、ワード線
（Ｗ）２１にＶ　ＣＣを高圧ワード線（ＷＨ）２２１に
Ｖ　ｃ　ｃ　＋データ読出し線（Ｄ）２３１に−Ｖ　Ｐ
　Ｐ　ｅ　Ｉ線２５に　Ｖｐｐ、ＷＥＬＬＩｉｌｌｌに
−ＶＰを、それぞれ加えるのに対して。

保護情報記憶素子には、第４図に示すように、ブーｖｐ
Ｐを加えるが、ＷＨ線とＤ線とＷＥＬＬ線には、０電圧
を加える。これにより、保護情報はプログラムされずに
すむ、また、消去時にも、ＷＨ線とＤ線とＳ線とＷＥＬ
Ｌ線とにＯ電圧を加えることによって、保護情報を消さ
ないようにする。

第２図のゲート１５３，１５４．および高圧インバータ
３６１は、これらの保護情報の破壊を防止するため、第
４図の示す電圧条件を与える回路である。

次に、保護機能のある読出し、プログラム、消去の各動
作について、動作を詳述する。

第５図は、第２図における読出し動作時のタイミングチ
ャートである。

チップセレクト信号４３．アドレス４１が与えられると
、記憶装置は動作を開始する。指定されたアドレスに対
応したワード線２１が選択され。

データ用メモリ素子１５１．および保護情報用記憶素子
１５２の内容が各々センスアンプ３４１゜３４２により
読出される。センスアンプ３４２の出力は、一時記憶レ
ジスタ３７にセットされ、その出力４７が“１”の場合
には、データメモリ用の出力ドライバ３５１を駆動して
データをデータバス４２上に読出す、また、保護情報の
出力４７が１０”の場合には、データメモリ用出力ドラ
イバ３５１を制御して、ドライバ３５１からの出力を禁
止し、データバス４２ヘデータが送出されないようにす
る。読出し動作の場合には、データメモリ１５１と、保
護情報素子１５２とは同時に読出されるので、保護機能
を付加したことにより、動作時間の遅れは生じない。

第６図は、第２図におけるプログラムあるいは消去時の
タイムチャートである。

この場合にも、読出し動作と同じように、チップ選択信
号４３とアドレス４１が与えられることによって、動作
が開始される。内部制御回路３９は、最初に、制御モー
ドを読出し状態（ＳＴＩ）に置き、指定アドレスに対す
る保護情報記憶素子１５２を読出し、一時記憶レジスタ
３７に記憶する。この出力４７が′１″のときには、内
部制御回路３９の内部制御状態をプログラムあるいは消
去モード（Ｓｒ１）に移す、各高電圧発生回路３２１〜
３２５では、消去モード（Ｓｒ１）の間、第３図に示す
高電圧を発生し、プログラムあるいは消去動作を行う、
同時に、高電圧発生回路３２６に接続された信号線４９
は“０”レベルとなり、これによって、ゲート１５３を
オフし、ゲート３６２〜３６４の出力をＯｖにする。ま
た、インバータ３６１の出力４９１は″１”となるため
、ゲート１５４をオンし、保護情報記憶素子１５２のゲ
ート１５４をオンし、保護情報記憶素子１５２のゲート
電圧２２２をＯｖにする。この結果、保護情報記憶素子
１５２，１５６への電圧関係は、第４図を満足するよう
になり、データメモリ１５１゜１５５へのプログラムま
たは消去動作時に、保護情報記憶素子１５２，１５６の
記憶情報は保護される。なお、プログラム、消去動作時
には、保護情報の読出しと、データのプログラム、消去
動作が時系列的に実行されるが、読出しの時間に比べ、
プログラム、消去時間は１０３〜１０ＩＳ倍長いので、
保護情報の読出しによる実質的なアクセス動作の増加は
生じない。

このように１本実施例においては、共通のワード線にデ
ータ用のメモリマトリクスと保護情報用のメモリマトリ
クスを配列し、読出し動作時には。

両者を同時にアクセスして、保護情報によって読出しデ
ータのデータ線への送出を制御し、またプログラム、消
去動作時には、先ず保護情報の読出しを行い、この情報
によってプログラム、消去動作を制御することが可能と
なる。この結果、ワード線単位でのメモリ保護をソフト
ウェアの助けを借りずに実現でき、メモリ保護のための
アクセス時間の増加をなくすことができる。また、ワー
ド線単位でメモリ保護を行うことができるので、メモリ
エリアに無駄のないメモリ保護が可能となる。

さらに１本実施例では、アドレスデコーダ３１およびワ
ード線２１の制御回路は、データ用メモリマトリクスと
、保護情報読メモリマトリクスとに共用できるので、保
護機能を実現する場合のエリ・ア上の増加も最小に抑え
ることができる。　゛第７図は、第２の発明の実施例を
示す半導体記憶装置の構成図である。

第１２図と同じ記号は、同一のものを表わしている。第
７図の半導体記憶装置は、第１２図の回路構成に対して
、アドレス判定回路５１．書込み阻止データラッチ回、
路５２．消去阻止データラッチ回路５３を付加し、各阻
止信号６７１．６７２に対しては、書込み状態での読出
しデータで書込み阻止信号６７１をアクティブにし、ま
た消去状態での読出しデータで消去阻止信号６７２をア
クティグにするように設定する。

第８図は、第７図の保護データと阻止条件の関係を示す
説明図である。

第８図に示すように、書込み状態での続出し信号が“１
″、消去状態での読出し信号が０”とすると、ラッチ回
路５２では読出しデータＩＩ　ＯＩＩのとき。

書込み阻止信号はディセーブル、読出しデータ“１”の
とき、書込み阻止信号はアクティブとなる。

また、ラッチ回路５３では、読出しデータ“０”のとき
、゛消去阻止信号はアクティブ、読出しデータ“１”の
とき、消去阻止信号はディセーブルとなる。

次に、記憶装置の保護機能のテストおよび再帰不可能な
保護機能の設定方法にづいて、説明する。

先ず最初に、保護情報の記憶しているアドレスをアドレ
ス信号６１で指定すると、アドレス判定回路５１がこれ
を登録判定することにより、ラッチ回路５２．５３にゲ
ート信号が与えられ、また記憶素子群１からセンスアン
プ３を介して　８１１　Ｈまたは０”のデータが読出さ
れる。初期状態には、半導体素子の製造方法により、デ
ータはｌ”または“０″′のいずれかの状態に固定され
ている。例えば、′１ｎの状態の場合には、第８図の条
件から、書込み阻止信号がアクティブで消去阻止信号は
ディセーブルされている。従って、保護情報記憶アドレ
ス以外、すなわち一般のデータ保護領域を指定して、記
憶素子を“１“から１“Ｏ”に、つまり消去することが
できる。

さらに、“０”から“１″へ書込み起動をかけて、保護
機能が動作するか否かをテストすることができる。消去
および書込み阻止動作のテストは、保護情報記憶領域を
含む全記憶素子に対して、保護機能の状態を変えずに行
うことができる。

次に、保護情報領域を消去状態で、このアドレスを指定
して読出し起動をかけると、ラッチ回路５２．５３に０
”が読出され、消去阻止信号アクティブ、書込み阻止信
号ディセーブル状態となる。

この状態では、前述のように、全記憶素子に対して消去
阻止動作をテストすることができる。

次に、ラッチ回路５２に“０”、ラッチ回路５３にＩＩ
Ｈが読出されるように、保護情報領域にデータを設定し
、これを読出す、この状態では、記憶素子群１は、保護
機能を持たない電気的に書込み・消去の可能な不揮発性
記憶素子として動作する。

逆に、ラッチ回路５２．５３にそれぞれ″“１″および
０″が読出されるように、保護情報領域にデータを設定
し、これを読出すと、この記憶装置は書込み・消去機能
がともに阻止され、その状態から書込み・消去機能をア
クティブにする状態には戻れなくなる。この結果、記憶
素子群１に記憶されたデータは、これ以後、破壊される
ことがなくなる。

第９図は、本発明の他の実施例を示す半導体記憶装置の
構成図であり、第１０図は第９図の書込み・消去制御回
路の詳細構成図である。

第９図の装置では、書込み・消去機能の阻止領域と書込
み機能のみ、゛あるいは消去機能のみを阻止する領域を
、同一記憶素子群上で分離するようにしている。すなわ
ち、第９図においては、第７図に比べて、書込み阻止デ
ータラッチ回路５２１ｓ５２２、消去阻止データラッチ
回路５３１．５３２の２組が設けられている点で異なっ
ている。書込み・消去制御回路４は、第１０図に示すよ
うに、阻止信号６７１１．６７１２，６７２１．６７２
２と、外部からの書込み起動信号５２．消去起動信号６
３により、高電圧Ｖｐを制御し、この出力６８１〜６８
４を記憶素子群の２つの領域１１および１２に与える。

保護情報記憶エリアが１例えば領域１１にあれば、記憶
素子群１１は前述したように再帰不可能な書込み・消去
阻止領域を実現できる。また、保護情報のラッチ回路５
２２，５３２に対応するデータを書込み阻止、あるいは
消去阻止指定にして、領域１１を再帰不可能な書込み・
消去阻止状態にすることで、領域１２に対しては、保護
情報の指定に従って書込み阻止、消去阻止状態を再帰不
可能な形で指定することができる。記憶素子領域を更に
分割して、その領域に対応して保護情報ラッチ回路を準
備して、書込み・消去制御回路を構成すれば、その領域
ごとに異なった保護条件を指定することができる。

第１１図は、本発明の他の実施例を示す半導体記憶装置
の構成図である。

第１１図においては、保護情報と外部信号との組合せに
より、阻止信号の生成を行うようにした構成が示され−
でいる。５４は保護情報ラッチ回路。

５５は組合せ回路、６９は外部信号である。その他の信
号は、第７図、第９図と同一である６例え“ば２組合せ
回路５５としてラッチ回路５４の出力と外部信号６９の
不一致検出回路を用いると、キーワード検出型の保護機
能を実現すること−ができる。

保護情報の記憶しているアドレスをアルレス信号６１で
指定すると、アドレス判定回路５１がこれを判定するこ
とにより、ラッチ回路５４にゲート信号が与えられ、記
憶素子群１からセンスアンプ３を介して、読出された保
護情報がラッチ回路５４に記憶される０例えば、この保
護情報を第８図に示す書込みあるいは消去阻止情報とキ
ーワードとにより構成する。不一致検出回路５５でキー
ワードの外部信号６９で与えられるキーワードとラッチ
回路５４に記憶されているキーワードの出力ビットパタ
ーンとを比較して、不一致のときには６７１．６７２信
号の発生を禁止し、一致しているときのみ第８図に従っ
た書込みあるいは消去阻止信号を発生するようにする。

このように、第７回、第９図、および第１１図の実施例
においては、電気的に書込み・消去の可能な記憶素子群
の特定のエリアに書込まれたデータのパターンによって
、記憶素子群の書込みあるいは消去動作を阻止すること
ができ、かっこの保護情報を再帰可能な状態においても
記憶することができるので、柔軟性のある保ＮＩ！能付
きの電気的書込み・消去可能な半導体記憶装置を実現す
ることができる。

〔発明の効果〕

以上説明したように１本発明によれば、少量の単位でメ
モリの各種の保護機能を実現することができ、また特定
のエリアに書込まれたデータのパターンにより記憶素子
群の書込みまたは消去動作を阻止することができるので
、メモリエリアに無駄のないメモリ保護を行うことが可
能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体記憶装置の構成
図、第２図は第１図のメモリアクセス時の記憶素子へ印
加される電圧関係の図、第３図は第１図のデータ用記憶
素子へのプログラム、消去を行う場合の電圧関係図、第
４図は第１図の保護情報用記憶素子へのプログラム、消
去動作を阻止する場合の電圧関係図、第５図は第１図の
読出し動作のタイムチアヤード、第６１１は第１（Ｉの
プログラム、または消去動作時のタイムチャート、第７
図は本発明の一実施例を示す半導体記憶装置の構成図、
第８図は第７図の保護データと阻止条件の関係を示す説
明図、第９図、第１ＯＩ！Ｉは本発明の他の実施例を示
す半導体記憶袋装置の構成図および書込み消去電圧制御
回路の構成図、第１１図は本発明のさらに他の実施例を
示す半導体記憶装置の構成図、第１２図は記憶像−を持
たない半、導体記憶族−の構成図、第１３図、第１４図
は第１２１１１の消去、および書込み動作の説明図、お
よび書込み、消去電圧制御回路の構成図である。３１ニアドレスデコーダ、３７：保護情報の一時記憶し
ジスタ、３９：内部制Ｗ＠路、１５１゜１５５：データ
用メモリ素子、１５２，１５６：保護情報記憶用メモリ
素子、３４１，３４２：センスアンプ、３５１．３５２
：出力ドライバ、３２１〜３２８：高電圧制御回路、１
５３，１５４：制御ゲート、１：不揮発性記憶素子群、
２ニアドレスデコーダ、４：書込み・消去電圧制御回路
、５１ニアドレス検出回路、５２，５３：保護情報ラッ
チ回路、６１ニアドレス入力、６２：書込み起動信号、
６３：消去起動信号、６４：読出し起　　　□動信号、
６５：読出しデータ線、６６：−書込みデータ線。第　　　１　　　　図（’ａ）　　　　（ｂ）ｂ（ｃ）　　　　（ｄ）第　　　　２　　　　図第　　　３　　　図第５図第６図４９゛第　　　７　　　図第８図第９図第１０図第１１図第　　　１３　　　図第　　　１４　　　図

Claims

【特許請求の範囲】

（１）マトリクス状に配列された記憶素子群と、該マト
リクスの列方向に指定された制御信号により行方向に同
時に読出しを行うゲート素子群とを有する半導体記憶装
置において、上記列方向の記憶素子群を単位として少な
くとも１ビットのメモリ保護情報を記憶する記憶素子を
配置し、列方向に指定された制御信号により上記保護情
報記憶素子の内容を同時に読出して、読出された内容に
より記憶素子群に対するプログラム、消去、または読出
しの各動作を行わせるか、または阻止するかの制御を行
うことを特徴とする半導体記憶装置。
（２）上記記憶素子は、電気的に書込みまたは消去が可
能な記憶素子を用いることを特徴とする特許請求の範囲
第１項記載の半導体記憶装置。