JPH02299039A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH02299039A JPH02299039A JP1119506A JP11950689A JPH02299039A JP H02299039 A JPH02299039 A JP H02299039A JP 1119506 A JP1119506 A JP 1119506A JP 11950689 A JP11950689 A JP 11950689A JP H02299039 A JPH02299039 A JP H02299039A
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- memory cell
- memory cells
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000011159 matrix material Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
Landscapes
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Storage Device Security (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はフラッグメモリが内蔵されたプログラム可能
な半導体メモリ装置に関する。
な半導体メモリ装置に関する。
（従来の技術）
プログラムが可能な半導体メモリ装置では、ある動作モ
ードでの状態や結果を一時的に、あるいは永久的に記憶
する目的でフラッグ回路が設けられている。通常フラッ
グ回路はメモリチップ内に２ないし１０個設けられてお
り、チップ内部のフラッグの情報を“１”、“０″で記
憶し、このフラッグデータを、データの読み出しゃ書き
込みを禁止するセキュリティー等に使用する。
ードでの状態や結果を一時的に、あるいは永久的に記憶
する目的でフラッグ回路が設けられている。通常フラッ
グ回路はメモリチップ内に２ないし１０個設けられてお
り、チップ内部のフラッグの情報を“１”、“０″で記
憶し、このフラッグデータを、データの読み出しゃ書き
込みを禁止するセキュリティー等に使用する。
第３図は従来の半導体メモリ装置の構成を示す回路図で
あり、Ｅ Ｆ ＲＯＭ （ｅｒａｓａｂｌｅｐｒｏｇｒ
ａｍＩＩａｂｌｅ ＲＯＭ ）チップの要部及びこの
チップに内蔵されるフラッグ回路の構成を示す回路図で
ある。チップ内にはデコーダ２１及び書き込み回路２２
で制御されるメモリセルアレイ２３が形成されている。
あり、Ｅ Ｆ ＲＯＭ （ｅｒａｓａｂｌｅｐｒｏｇｒ
ａｍＩＩａｂｌｅ ＲＯＭ ）チップの要部及びこの
チップに内蔵されるフラッグ回路の構成を示す回路図で
ある。チップ内にはデコーダ２１及び書き込み回路２２
で制御されるメモリセルアレイ２３が形成されている。
メモリセルアレイ２３の周辺にはラッチアップ対策用と
してガードリング拡散部２４が形成されている。また、
２５はセンスアンプであり、メモリセルアレイ２３内で
記憶されているデータを検出する。フラッグ回路２６は
上記メモリセルアレイ２３の近傍に配置されている。フ
ラッグ回路２６内にはフラッグデータ専用のデコーダ２
７及び書き込み回路２８、メモリセル２９が形成され、
このメモリセル２９に記憶されているデータはメモリセ
ルアレイ２３内のメモリセルが読み出される通常のリー
ドモードとは別のモードにおいて制御される専用のセン
スアンプ３０で読み出されるようになっている。
してガードリング拡散部２４が形成されている。また、
２５はセンスアンプであり、メモリセルアレイ２３内で
記憶されているデータを検出する。フラッグ回路２６は
上記メモリセルアレイ２３の近傍に配置されている。フ
ラッグ回路２６内にはフラッグデータ専用のデコーダ２
７及び書き込み回路２８、メモリセル２９が形成され、
このメモリセル２９に記憶されているデータはメモリセ
ルアレイ２３内のメモリセルが読み出される通常のリー
ドモードとは別のモードにおいて制御される専用のセン
スアンプ３０で読み出されるようになっている。
なお、このフラッグ用のメモリセル２９の周辺にもラッ
チアップ対策用としてガードリング拡散部３１が形成さ
れている。
チアップ対策用としてガードリング拡散部３１が形成さ
れている。
ところで、このような構成のフラッグ回路２Ｂがチップ
内に多数設けられる場合、上記したように各フラッグ回
路２６を構成するためのメモリセル２９とその周辺のガ
ードリング拡散部３１、さらにセンスアンプ３０とデコ
ーダ２７及び書き込み回路２８がそれぞれについて必要
になる。この結果、回路の増大及び電源配線の複雑化に
よってチップ面積が増大し、コストが上昇する。また、
チップ内にフラッグ用のメモリセル２９が点在している
とそれぞれのフラッグ回路について特性がばらつき、信
頼性が悪化するという欠点がある。
内に多数設けられる場合、上記したように各フラッグ回
路２６を構成するためのメモリセル２９とその周辺のガ
ードリング拡散部３１、さらにセンスアンプ３０とデコ
ーダ２７及び書き込み回路２８がそれぞれについて必要
になる。この結果、回路の増大及び電源配線の複雑化に
よってチップ面積が増大し、コストが上昇する。また、
チップ内にフラッグ用のメモリセル２９が点在している
とそれぞれのフラッグ回路について特性がばらつき、信
頼性が悪化するという欠点がある。
（発明が解決しようとする課題）
従来ではこのようにフラッグ回路として、メモリセルア
レイとは別にフラッグ用のメモリセルを設けていたので
、フラッグ専用のセンスアンプ、書き込み回路が必要に
なり、チップ面積が増大し、コストが上昇する。また、
チップ内に点在しているメモリセルは、その特性にばら
つきが生じ、信頼性が悪化するという欠点がある。
レイとは別にフラッグ用のメモリセルを設けていたので
、フラッグ専用のセンスアンプ、書き込み回路が必要に
なり、チップ面積が増大し、コストが上昇する。また、
チップ内に点在しているメモリセルは、その特性にばら
つきが生じ、信頼性が悪化するという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、フラッグ回路を設けたことによるチ
ップ面積の増大をおさえ、経済的で信頼性の高い半導体
メモリ装置を提供することにある。
あり、その目的は、フラッグ回路を設けたことによるチ
ップ面積の増大をおさえ、経済的で信頼性の高い半導体
メモリ装置を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明の半導体メモリ装置は、プログラム可能なメモ
リセルをマトリクス状に配列してなるメモリセルアレイ
と、このメモリセルアレイ内の一部として設けられるフ
ラッグデータを記憶するフラッグ用メモリセルとから構
成される。
リセルをマトリクス状に配列してなるメモリセルアレイ
と、このメモリセルアレイ内の一部として設けられるフ
ラッグデータを記憶するフラッグ用メモリセルとから構
成される。
（作 用）
チップ面積を縮小するためにフラッグ用のメモリセルは
メモリセルアレイの１部として配列し、フラッグ用のセ
ンスアンプ及び書き込み回路を通常のデータ書き込み、
読み出し用と兼用する。電源投入時、パワーオンクリア
回路の制御信号によりフラッグのメモリセルの内容がセ
ンスアンプを介して読み出され、フリップフロップ回路
に記憶される。
メモリセルアレイの１部として配列し、フラッグ用のセ
ンスアンプ及び書き込み回路を通常のデータ書き込み、
読み出し用と兼用する。電源投入時、パワーオンクリア
回路の制御信号によりフラッグのメモリセルの内容がセ
ンスアンプを介して読み出され、フリップフロップ回路
に記憶される。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明の一実施例装置におけるメモリセルア
レイ周辺の構成を示す回路図である。それぞれフローテ
ィングゲートを有する複数の不揮発性トランジスタから
なるＥ Ｆ ＲＯＭ （ｅｒａｓａｂｌｅｐｒｏｇｒａ
ｔ＋１ａｂｌｅ ＲＯＭ ）セル１がマトリクス状に
配置されてメモリセルアレイ２が形成されている。
レイ周辺の構成を示す回路図である。それぞれフローテ
ィングゲートを有する複数の不揮発性トランジスタから
なるＥ Ｆ ＲＯＭ （ｅｒａｓａｂｌｅｐｒｏｇｒａ
ｔ＋１ａｂｌｅ ＲＯＭ ）セル１がマトリクス状に
配置されてメモリセルアレイ２が形成されている。
メモリセルアレイ２の周辺にはラッチアップ対策用のガ
ードリング拡散部３が形成されている。各メモリセル１
のドレインは行毎に複数の各ビット線４に接続され、各
メモリセル１のゲートは列毎に複数の各ワード線５に接
続されている。上記複数のビットｖＡ４は行選択用のデ
コーダ回路６−１に、複数のワード線５は書き込み回路
６−２にそれぞれ接続されている。さらに上記ビット線
４には複数の各センスアンプ７がそれぞれ接続されてい
る。上記各センスアンプ７の出力は読み出しデータとし
てメモリの外部に出力されると共に複数の各ラッチ回路
８に供給される。
ードリング拡散部３が形成されている。各メモリセル１
のドレインは行毎に複数の各ビット線４に接続され、各
メモリセル１のゲートは列毎に複数の各ワード線５に接
続されている。上記複数のビットｖＡ４は行選択用のデ
コーダ回路６−１に、複数のワード線５は書き込み回路
６−２にそれぞれ接続されている。さらに上記ビット線
４には複数の各センスアンプ７がそれぞれ接続されてい
る。上記各センスアンプ７の出力は読み出しデータとし
てメモリの外部に出力されると共に複数の各ラッチ回路
８に供給される。
また、上記メモリセルアレイ２内には通常のデータ記憶
用として用いられ、通常のリードモード時に読み出され
るメモリセル１の他に通常のデータ以外、例えばフラッ
グ記憶用で通常のリードモード以外のモードで読み出さ
れるメモリセル９が例えば１列分設けられている。上記
メモリセル９の各ドレインは上記複数の各ビット線４に
それぞれ接続されており、各ゲートは上記複数のワード
線５のうちの１本であるワード線ＩＯに接続されている
。
用として用いられ、通常のリードモード時に読み出され
るメモリセル１の他に通常のデータ以外、例えばフラッ
グ記憶用で通常のリードモード以外のモードで読み出さ
れるメモリセル９が例えば１列分設けられている。上記
メモリセル９の各ドレインは上記複数の各ビット線４に
それぞれ接続されており、各ゲートは上記複数のワード
線５のうちの１本であるワード線ＩＯに接続されている
。
１１は電源電圧の立ち上がりを検出してパルス信号Ｓを
発生するパルス発生回路である。この回路１１で発生さ
れるパルス信号Ｓは、上記フラッグ記憶用のメモリセル
９のゲートが共通に接続されているワード線ＩＯの選択
信号としてデコーダ回路６−１に供給されると共に、上
記各ラッチ回路８にラッチ制御信号として供給される。
発生するパルス発生回路である。この回路１１で発生さ
れるパルス信号Ｓは、上記フラッグ記憶用のメモリセル
９のゲートが共通に接続されているワード線ＩＯの選択
信号としてデコーダ回路６−１に供給されると共に、上
記各ラッチ回路８にラッチ制御信号として供給される。
デコーダ回路６−１はこの信号Ｓが供給されたとき、ワ
ード線らをＧＮＤレベルに、ワード線１０を電源電圧レ
ベルにする。
ード線らをＧＮＤレベルに、ワード線１０を電源電圧レ
ベルにする。
次に上記実施例装置の動作を説明する。まず、メモリセ
ルアレイ２内の各メモリセル１及びフラッグ用のメモリ
セル９に対するデータのプログラムは、行方向のデコー
ダ回路６−１によって１本のワード線５もしくは１０が
選択駆動され、各ビット線当たりの１個のメモリセル１
もしくは９が選択されることにより行われる。このとき
、選択されたメモリセル１もしくは９のドレインとゲー
トの両方に高電圧が印加されることにより不揮発性トラ
ンジスタのフローティングゲートに電子が注入され、例
えば“０“のデータの書き込みが行われる。
ルアレイ２内の各メモリセル１及びフラッグ用のメモリ
セル９に対するデータのプログラムは、行方向のデコー
ダ回路６−１によって１本のワード線５もしくは１０が
選択駆動され、各ビット線当たりの１個のメモリセル１
もしくは９が選択されることにより行われる。このとき
、選択されたメモリセル１もしくは９のドレインとゲー
トの両方に高電圧が印加されることにより不揮発性トラ
ンジスタのフローティングゲートに電子が注入され、例
えば“０“のデータの書き込みが行われる。
メモリセルアレイ２内のメモリセル１からのデータ読み
出しは、行方向のデコーダ回路６−１によって１本のワ
ード線ｌＯが選択駆動され、１個のメモリセル１が選択
されることにより行われる。
出しは、行方向のデコーダ回路６−１によって１本のワ
ード線ｌＯが選択駆動され、１個のメモリセル１が選択
されることにより行われる。
このとき、選択されたメモリセル１のドレインには所定
の読み出し電圧が、ゲートには所定の選択電圧がそれぞ
れ印加される。なお、上記所定の読み出し電圧は、図示
しない負荷回路によって発生される。このとき、この選
択されたメモリセル１に予め“Ｏ″のデータが書き込ま
れていれば、その閾値電圧が高くなっているためオン状
態にならない。他方、選択されたメモリセル１に“Ｏｍ
のデータの書き込みが行われていなければ、その閾値電
圧は低くなっているためオン状態になる。そして、各ビ
ット線４の電位がセンスアンプ７によって増幅されるこ
とによりデータの検出が行われ、外部に出力される。
の読み出し電圧が、ゲートには所定の選択電圧がそれぞ
れ印加される。なお、上記所定の読み出し電圧は、図示
しない負荷回路によって発生される。このとき、この選
択されたメモリセル１に予め“Ｏ″のデータが書き込ま
れていれば、その閾値電圧が高くなっているためオン状
態にならない。他方、選択されたメモリセル１に“Ｏｍ
のデータの書き込みが行われていなければ、その閾値電
圧は低くなっているためオン状態になる。そして、各ビ
ット線４の電位がセンスアンプ７によって増幅されるこ
とによりデータの検出が行われ、外部に出力される。
次に、フラッグ用のメモリセル９に記憶されているデー
タが読み出される場合の動作を説、明する。
タが読み出される場合の動作を説、明する。
なお、予めこれらのメモリセル９に対し、データのプロ
グラムが行われているとする。上記フラッグデータもメ
モリセル１と共通のセンスアンプ７を介して読み出され
る。従って、フラッグデータ以外の通常の読み出し時、
センスアンプ７は選択されたメモリセル１のメモリデー
タを読み出すようにし、フラッグデータの読み出し時、
センスアンプ７は選択されたフラッグ用のメモリセル９
のメモリデータを読み出すようにしなければならない。
グラムが行われているとする。上記フラッグデータもメ
モリセル１と共通のセンスアンプ７を介して読み出され
る。従って、フラッグデータ以外の通常の読み出し時、
センスアンプ７は選択されたメモリセル１のメモリデー
タを読み出すようにし、フラッグデータの読み出し時、
センスアンプ７は選択されたフラッグ用のメモリセル９
のメモリデータを読み出すようにしなければならない。
そこで、第２図のタイミングチャートで示すように、同
図（ａ）の電源投入時、第１図内のパルス発生回路１１
が電源電圧の立上がりを検出し、パルス信号Ｓを発生す
る（第２図（ｂ））。このパルス信号が出力されている
期間では、書き込み回路６−２から各ワード線５にはＧ
ＮＤレベルが出力されるが、フラッグ用のメモリセル９
の各ゲートが接続されたワード線１０は電源電圧レベル
（Ｖ ｃｅ）になる。このため、フラッグ用のメモリセ
ル９が選択され、その内容がセンスアンプ７を介して読
み出される。そして、パルス信号ＳがＶＣＣからＧＮＤ
に立ち下がった時点でラッチ回路８がトリガされること
により、センスアンプ７の出力がラッチされる。この後
、通常のメモリセル１からデータが読み出される時もフ
ラッグの内容はラッチ回路８に記憶されており、電源の
再投入時までその状態は変化しない。
図（ａ）の電源投入時、第１図内のパルス発生回路１１
が電源電圧の立上がりを検出し、パルス信号Ｓを発生す
る（第２図（ｂ））。このパルス信号が出力されている
期間では、書き込み回路６−２から各ワード線５にはＧ
ＮＤレベルが出力されるが、フラッグ用のメモリセル９
の各ゲートが接続されたワード線１０は電源電圧レベル
（Ｖ ｃｅ）になる。このため、フラッグ用のメモリセ
ル９が選択され、その内容がセンスアンプ７を介して読
み出される。そして、パルス信号ＳがＶＣＣからＧＮＤ
に立ち下がった時点でラッチ回路８がトリガされること
により、センスアンプ７の出力がラッチされる。この後
、通常のメモリセル１からデータが読み出される時もフ
ラッグの内容はラッチ回路８に記憶されており、電源の
再投入時までその状態は変化しない。
上記実施例では電源投入時のモード信号によってラッチ
される場合を述べたが、上記パルス信号は他の任意のモ
ードで発生されるモード信号でもよい。
される場合を述べたが、上記パルス信号は他の任意のモ
ードで発生されるモード信号でもよい。
このようにメモリセルアレイ２内でフラッグ用のメモリ
セルを設けることにより、従来におけるフラッグ回路の
占有面積が大幅に減少し、チップのパターン面積が縮小
できる。しかも、フラッグ用のメモリセルはメモリセル
アレイ２の一部として接近して配置されるため、特性の
ばらつきが極めて低く抑えられる。さらに、このような
構成にすれば、フラッグを従来よりも多く取ることがで
きる。また、ある１本のデータ線を禁止したり、出力の
制御または出力される極性を反転させることもでき、フ
ラッグの用途が広くなるという利点がある。
セルを設けることにより、従来におけるフラッグ回路の
占有面積が大幅に減少し、チップのパターン面積が縮小
できる。しかも、フラッグ用のメモリセルはメモリセル
アレイ２の一部として接近して配置されるため、特性の
ばらつきが極めて低く抑えられる。さらに、このような
構成にすれば、フラッグを従来よりも多く取ることがで
きる。また、ある１本のデータ線を禁止したり、出力の
制御または出力される極性を反転させることもでき、フ
ラッグの用途が広くなるという利点がある。
［発明の効果］
以上説明したようにこの発明によれば、チップ面積が縮
小され、信頼性の高い半導体メモリ装置が提供できる。
小され、信頼性の高い半導体メモリ装置が提供できる。
第１図はこの発明の一実施例による構成を示す回路図、
第２図は第１図回路の一部の動作を示すタイミングチャ
ート、第３図は従来の半導体メモリ装置の構成を示す回
路図である。 １．９・・・メモリセル、２・・・メモリセルアレイ、
３・・・ガードリング拡散部、４・・・ビット線、５゜
ＩＯ・・・ワード線、６−１・・・デコーダ回路、６−
２・・・書き込み回路、７・・・センスアンプ、８・・
・ラッチ回路、１１・・・パルス発生回路。
第２図は第１図回路の一部の動作を示すタイミングチャ
ート、第３図は従来の半導体メモリ装置の構成を示す回
路図である。 １．９・・・メモリセル、２・・・メモリセルアレイ、
３・・・ガードリング拡散部、４・・・ビット線、５゜
ＩＯ・・・ワード線、６−１・・・デコーダ回路、６−
２・・・書き込み回路、７・・・センスアンプ、８・・
・ラッチ回路、１１・・・パルス発生回路。
Claims (4)
- （１）プログラム可能なメモリセルをマトリクス状に配
列してなるメモリセルアレイにおいて、通常のリードモ
ードで読み出されるメモリセルと通常のリードモード以
外のモードで読み出されるメモリセルとを上記メモリセ
ルアレイに混在して具備したことを特徴とする半導体メ
モリ装置。 - （２）プログラム可能なメモリセルをマトリクス状に配
列してなるメモリセルアレイにおいて、データの書き込
み及び読み出しが通常のリードモードで読み出されるメ
モリセルと通常のリードモード以外のモードで読み出さ
れるメモリセルに対して兼用で行われる書き込み回路及
び読み出し回路を具備したことを特徴とする半導体メモ
リ装置。 - （３）プログラム可能なメモリセルをマトリクス状に配
列してなるメモリセルアレイにおいて、通常のリードモ
ード以外のモード信号によって動作制御される読み出し
手段とメモリセルとラッチ手段とを具備し、通常のリー
ドモード以外のモード信号によって前記メモリセルの読
出しデータをラッチすることを特徴とする半導体メモリ
装置。 - （４）上記通常のリードモード以外のモード信号を電源
投入直後に発生する手段を具備した請求項１または２ま
たは３に記載の半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1119506A JPH02299039A (ja) | 1989-05-12 | 1989-05-12 | 半導体メモリ装置 |
| EP19900108913 EP0397194A3 (en) | 1989-05-12 | 1990-05-11 | Semiconductor memory device having two types of memory cell |
| KR1019900006774A KR940000898B1 (ko) | 1989-05-12 | 1990-05-12 | 반도체 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1119506A JPH02299039A (ja) | 1989-05-12 | 1989-05-12 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02299039A true JPH02299039A (ja) | 1990-12-11 |
Family
ID=14762948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1119506A Pending JPH02299039A (ja) | 1989-05-12 | 1989-05-12 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0397194A3 (ja) |
| JP (1) | JPH02299039A (ja) |
| KR (1) | KR940000898B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0457298A (ja) * | 1990-06-21 | 1992-02-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0793223A (ja) * | 1993-09-20 | 1995-04-07 | Nec Corp | 記憶情報保護回路 |
| US7948026B2 (en) | 2002-07-09 | 2011-05-24 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method of manufacturing the same |
Citations (3)
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| JPS61148698A (ja) * | 1984-12-20 | 1986-07-07 | Matsushita Electronics Corp | 紫外線消去型半導体不揮発性メモリ |
| JPS61249156A (ja) * | 1985-04-26 | 1986-11-06 | Hitachi Ltd | 半導体記憶装置 |
| JPS62107500A (ja) * | 1985-11-05 | 1987-05-18 | Matsushita Electronics Corp | 半導体メモリ装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4599707A (en) * | 1984-03-01 | 1986-07-08 | Signetics Corporation | Byte wide EEPROM with individual write circuits and write prevention means |
| JPS618798A (ja) * | 1984-06-21 | 1986-01-16 | Nec Corp | 不揮発性記憶装置 |
-
1989
- 1989-05-12 JP JP1119506A patent/JPH02299039A/ja active Pending
-
1990
- 1990-05-11 EP EP19900108913 patent/EP0397194A3/en not_active Withdrawn
- 1990-05-12 KR KR1019900006774A patent/KR940000898B1/ko not_active IP Right Cessation
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| US8138043B2 (en) | 2002-07-09 | 2012-03-20 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method of manufacturing the same |
| US8674431B2 (en) | 2002-07-09 | 2014-03-18 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900019045A (ko) | 1990-12-22 |
| EP0397194A3 (en) | 1992-02-26 |
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