JPH0793223A - 記憶情報保護回路 - Google Patents

記憶情報保護回路

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JPH0793223A
JPH0793223A JP5255298A JP25529893A JPH0793223A JP H0793223 A JPH0793223 A JP H0793223A JP 5255298 A JP5255298 A JP 5255298A JP 25529893 A JP25529893 A JP 25529893A JP H0793223 A JPH0793223 A JP H0793223A
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Japan
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eprom
drain
read
eprom cell
level
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JP5255298A
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Kiyoshi Fukushima
清 福嶋
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Original Assignee
NEC Corp
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells

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  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
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Abstract

(57)【要約】 【目的】簡易な回路構成でＥＰＲＯＭの任意のビット及
び任意の領域を読み出し禁止とすることを可能とする記
憶情報保護回路の提供。 【構成】ＥＰＲＯＭセル群のドレインが共通に接続する
配線と、外部から入力されるアドレスに従って配線に接
続するＥＰＲＯＭセル群の中から一のＥＰＲＯＭセルを
選択するＸセレクタと、配線を複数入力し外部から入力
されるアドレスに従って配線の中から一を選択するＹセ
レクタと、Ｙセレクタの出力をとり込んで電位を判定す
るセンスアンプから成るＥＰＲＯＭにおいて、読み出し
禁止用のデータを書き込むためのＥＰＲＯＭセルを配線
に付加する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に読み出し禁止回路を有する半導体記憶装置に関
する。
【０００２】
【従来の技術】ＥＰＲＯＭ（Erasably Programmable RO
M）は、主に製品の量産時に使用されるマスクＲＯＭに
書き込むプログラムの開発評価、及び製品の初期量産の
ために使用されている。従って、ＥＰＲＯＭにはプログ
ラムのノウハウ等、一般に部外者に知られたくない情報
が書き込まれている。しかし、ＥＰＲＯＭはＰＲＯＭラ
イタで容易にその内容を読み出すことができるため、Ｅ
ＰＲＯＭに書き込まれた情報の保護のために、ＥＰＲＯ
Ｍに記憶情報保護回路を内蔵することが必要になってき
た。
【０００３】従来、この種のＥＰＲＯＭの記憶情報保護
回路として、例えば特公昭６１−２８１４４には図３に
示すような記憶情報保護回路が提案されている。
【０００４】図３に示すように、このＥＰＲＯＭの記憶
情報保護回路は、ＦＡＭＯＳ（フローティグ・ゲート・
アバランシェ・インジェクションＭＯＳ）構造の消去可
能なＲＯＭ（ＥＰＲＯＭ）３０１、ＥＰＲＯＭ３０１の
出力信号線３０２、ＥＰＲＯＭ３０１とは別個に設けら
れたＦＡＭＯＳ構造のＥＰＲＯＭセルから成る読み出し
禁止フラグ３０３、ＥＰＲＯＭ３０１の出力信号線３０
２と読み出し禁止フラグ３０３の出力信号線３０５とを
入力とする２入力ＡＮＤゲートで構成した読み出し禁止
回路３０６、２入力ＡＮＤゲートの出力信号線に接続す
るポート３０７から構成されている。
【０００５】次に図３に示すＥＰＲＯＭの記憶情報保護
回路の動作について説明する。
【０００６】１．ＥＰＲＯＭ３０１の出力を禁止する場
合 ＥＰＲＯＭ３０１の出力を禁止する場合はまず予め読み
出し禁止フラグ３０３に“Ｌ”を書き込んでおき、読み
出し禁止フラグ３０３の出力信号線３０５の値を“Ｌ”
にする。ＥＰＲＯＭ３０１の出力は信号線３０２を介し
て読み出し禁止回路３０６に入力される。ここで読み出
し禁止回路３０６を構成する２入力ＡＮＤゲートの一方
の入力である信号線３０５の値は“Ｌ”とされるため、
２入力ＡＮＤゲートの出力は“Ｌ”固定となり外部から
のＥＰＲＯＭ３０１の読み出しは禁止される。
【０００７】２．ＥＰＲＯＭ３０１の出力を許可する場
合 ＥＰＲＯＭ３０１の出力を許可する場合は、読み出し禁
止フラグ３０３を初期値“Ｈ”のままにしておく。この
時、読み出し禁止フラグ３０３の出力信号線３０５の値
は“Ｈ”になる。ＥＰＲＯＭ３０１の出力は信号線３０
２を介して読み出し禁止回路３０６に入力され、読み出
し禁止回路３０６を構成する２入力ＡＮＤゲートの一方
の入力である信号線３０５の値は、“Ｈ”であるため、
２入力ＡＮＤゲートの出力はＥＰＲＯＭ３０１の出力と
同一とされポート３０７を介して外部に出力される。こ
のようにしてＥＰＲＯＭ３０１の出力は許可される。
【０００８】従って、このＥＰＲＯＭの記憶情報保護回
路においては、ＥＰＲＯＭ３０１の読み出しが禁止状態
にある場合、ＥＰＲＯＭ３０１の内容を読み出そうとす
れば、読み出し禁止フラグ３０３を消去しなくてはなら
ず、ＥＰＲＯＭセルから成る読み出し禁止フラグ３０３
を消去しようとして紫外線の照射すると、同時にデータ
の記憶されているＥＰＲＯＭ３０１群のデータも消去さ
れてしまう。すなわち、読み出し禁止フラグ３０３を消
去してＥＰＲＯＭ３０１の読み出し可能状態にあった時
には読み取るべきデータも消去されてしまうので、結局
記憶データを外部に読み出される心配はないことにな
る。
【０００９】
【発明が解決しようとする課題】しかしながら、前記従
来のＥＰＲＯＭの記憶情報保護回路には以下に示す問題
がある。
【００１０】１．本来ユーザは読み出し禁止とした後で
も、ＥＰＲＯＭの特定の領域の内容を確認しようとする
場合が多い。例えば、ＥＰＲＯＭに書かれるプログラム
は読み出し禁止とするが、データは読み出しを行うとい
った場合である。
【００１１】しかし前記従来例のＥＰＲＯＭの記憶情報
保護回路は、ＥＰＲＯＭの全てのビットの全ての領域に
ついて、外部からの読み出しを禁止しているため、部分
的な読み出し禁止が行えない。このためユーザが読み出
し禁止を望まない領域までも読み出し禁止にしてしまう
という重大な問題がある。
【００１２】２．前記従来のＥＰＲＯＭの記憶情報保護
回路は、プログラムを読み出す第３者が、ＥＰＲＯＭラ
イタ等で外部よりＥＰＲＯＭ内の情報を読み出すのを禁
止している。従って、外部よりＥＰＲＯＭの情報を読み
出す場合、従来の方法では読み出し禁止と許可の区別が
はっきりしているため、ＥＰＲＯＭの読み出し禁止状態
にあることが直ちに判明してしまうという問題がある。
【００１３】３．さらに読み出し禁止フラグ３０３をＥ
ＰＲＯＭ３０１とは別個に設けているため、回路構成上
もチップのマスク設計上も複雑になる。また読み出し禁
止回路３０６を出力ポートの近くに設け、制御信号をポ
ートの近くまで配線するので、チップ上の配線が増加す
るという問題がある。
【００１４】したがって、本発明は前記問題点を解消
し、簡易な回路構成でＥＰＲＯＭの任意のビット及び任
意の領域を読み出し禁止とすることを可能とする記憶情
報保護回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ＥＰＲＯＭセル群のドレインが共通に接
続する配線と、外部から入力されるアドレスに従って前
記配線に接続する前記ＥＰＲＯＭセル群の中から一のＥ
ＰＲＯＭセルを選択するＸセレクタと、前記配線を複数
入力し外部から入力されるアドレスに従って前記配線の
中から一を選択するＹセレクタと、前記Ｙセレクタの出
力をとり込んで電位を判定するセンスアンプから成るＥ
ＰＲＯＭにおいて、読み出し禁止用のデータを書き込む
ためのＥＰＲＯＭセルを前記配線に付加したことを特徴
とする記憶情報保護回路を提供する。
【００１６】また、本発明において、ＥＰＲＯＭセルは
ＦＡＭＯＳ構造とされる。
【００１７】さらに、本発明は、読み出し禁止とされた
領域の出力を“Ｌ”レベル又は“Ｈ”レベルのいずれか
一方に固定する記憶情報保護回路を提供する。
【００１８】そして、本発明は、読み出し禁止回路の好
適な実施態様として請求項４又は５に記載の記憶情報保
護回路を提供する。
【００１９】
【実施例】図面を参照して、本発明の実施例を以下に詳
説する。
【００２０】
【実施例１】本発明を第１の実施例について図１を参照
して説明する。図１には本発明の第１の実施例に係るＥ
ＰＲＯＭの記憶情報保護回路の回路構成が示されてい
る。
【００２１】図１には、複数ビットで構成されるＥＰＲ
ＯＭの中の１ビットについてのみその回路構成が示され
ており、残りのビット群の回路構成は省略されている。
【００２２】図１に示すように、本実施例に係るＥＰＲ
ＯＭは、１ビット回路について、ＥＰＲＯＭ読み出し禁
止回路、Ｘセレクタ、Ｙセレクタ、センスアンプの各回
路ブロックから構成されている。まずＥＰＲＯＭ読み出
し禁止回路から以下に説明する。
【００２３】ＥＰＲＯＭ読み出し禁止回路において、読
み出し禁止制御信号１１７は、ＥＰＲＯＭとして動作さ
せる場合（以下「ＰＲＯＭモード」という）に、“Ｈ”
レベルとされる。
【００２４】ＥＰＲＯＭセル１０１のソースは接地レベ
ルとされ、ゲートには読み出し禁止制御信号１１７が入
力され、ドレイン１１３は抵抗１０８を介して電源に接
続されるとともにｎチャネルＭＯＳトランジスタ１０３
（以下、トランジスタを「Ｔｒ」と略記する）のゲート
に接続されている。そして、読み出し禁止制御信号１１
７が所定の高電圧の時にＥＰＲＯＭセル１０１への書き
込みが行われる。
【００２５】ｎチャネルＭＯＳＴｒ１０３のソースは接
地レベルとされ、ドレイン１１４はｎチャネルＭＯＳＴ
ｒ１０４のソースと互いに接続されている。そして、ｎ
チャネルＭＯＳＴｒ１０４のゲートは、ＰＲＯＭモード
時にアクティブとされるＰＲＯＭモード信号１１６に接
続され、ドレインはディジット線１０９に接続されてい
る。
【００２６】次にＸセレクタについて説明する。Ｘセレ
クタは、外部から入力されるアドレスに従ってディジッ
ト線１０９に接続するＥＰＲＯＭセル群の中から１つの
ＥＰＲＯＭセル１０２を選択するもので、図示の如く、
接地レベルをソース入力とし、Ｘセレクタ信号群１１８
をゲート入力とするＥＰＲＯＭセル群１０２と、ＥＰＲ
ＯＭセル群１０２のドレインを共通に接続するディジッ
ト線１０９から構成されている。
【００２７】また、Ｙセレクタは、ディジット線１０９
を複数入力し外部から入力されたアドレスに従って複数
のディジット線１０９の中から１本を選択する。図示の
如く、Ｙセレクタは、ＥＰＲＯＭ読み出し禁止回路のｎ
チャネルＭＯＳＴｒ１０４のドレインに接続するＸセレ
クタのディジット線１０９がソースに接続され、Ｙセレ
クタ信号１１５をゲート入力とするｎチャネルＭＯＳＴ
ｒ１０５と、ディジット線１１０がソースに接続され、
Ｙセレクタ信号１１５をゲート入力とするｎチャネルＭ
ＯＳＴｒ１０６から構成されている。
【００２８】センスアンプ１０７は、ｎチャネルＭＯＳ
Ｔｒ１０５とｎチャネルＭＯＳＴｒ１０６の共通接続さ
れたドレイン１１１を入力とし、このドレインの電圧レ
ベルを判定して出力信号１１２に出力する。
【００２９】なお、ディジット線１１０にはディジット
線１０９と同様にＥＰＲＯＭ読み出し禁止回路とＸセレ
クタが接続しているが、図面上は省略されている。
【００３０】次に、図１に示す本実施例のＥＰＲＯＭの
記憶情報保護回路の動作について説明する。
【００３１】１．ＰＲＯＭモード時にＥＰＲＯＭの読み
出しを禁止する場合 予め読み出し禁止制御信号１１７を所定の高電圧として
ＥＰＲＯＭセル１０１に書き込みを行う。ＦＡＭＯＳ構
造のＥＰＲＯＭセル１０１のフローティング・ゲートに
電荷を注入して書き込みを行うと、そのしきい値電圧Ｖ
thが上昇するため、読み出し禁止制御信号１１７を論理
レベル“Ｈ”としてもＥＰＲＯＭセル１０１はオフ状態
を保持する。
【００３２】このため、ＥＰＲＯＭセル１０１のドレイ
ン１１３の電圧レベルは、抵抗１０８を介して電源レベ
ルにプルアップされて“Ｈ”となる。
【００３３】ｎチャネルＭＯＳＴｒ１０３はゲート入力
が“Ｈ”となるためオンし、ｎチャネルＭＯＳＴｒ１０
３のドレイン１１４の電圧は“Ｌ”レベルになる。
【００３４】ＰＲＯＭモード信号１１６は、ＰＲＯＭモ
ード時に“Ｈ”レベルとされる制御信号である。ｎチャ
ネルＭＯＳＴｒ１０４はゲート入力レベルが“Ｈ”とさ
れてオンし、ｎチャネルＭＯＳＴｒ１０４のドレインの
電圧レベルはソースと同じ接地レベルとなる。
【００３５】したがって、このｎチャネルＭＯＳＴｒ１
０４のドレインが接続されるディジット線１０９の電圧
は、“Ｌ”レベルに固定され、Ｘセレクタで選択される
ＥＰＲＯＭセル１０２のドレイン電圧が、“Ｌ”又は高
インピーダンス状態のいずれの場合でも、ディジット線
１０９の電圧レベルは“Ｌ”に固定される。
【００３６】２．ＰＲＯＭモード時にＥＰＲＯＭの読み
出しを許可する場合 この場合、ＥＰＲＯＭセル１０１への書き込みは行われ
ない。ＥＰＲＯＭセル１０１のゲートに高電圧を印加し
て書き込みを行わない場合、読み出し禁止制御信号１１
７を論理レベル“Ｈ”とするとＥＰＲＯＭセル１０１は
オンする。
【００３７】このため、ＥＰＲＯＭセル１０１のドレイ
ン１１３のレベルは接地レベルに引き下げられ“Ｌ”と
なり、ｎチャネルＭＯＳＴｒ１０３はゲート入力が
“Ｌ”となるためオフする。ｎチャネルＭＯＳＴｒ１０
３のドレイン１１４は高インピーダンス状態となり、ｎ
チャネルＭＯＳＴｒ１０４がオンしてもｎチャネルＭＯ
ＳＴｒ１０４のドレインは高インピーダンス状態とな
る。
【００３８】したがって、Ｘセレクタ内の選択されたＥ
ＰＲＯＭセル１０２のドレインの電圧レベルがディジッ
ト線１０９の電圧レベルとなり、このディジット線１０
９の電圧レベルがそのままＹセレクタを介してセンスア
ンプ１０７に入力されてレベル判定された後、センスア
ンプ１０７の出力信号１１２として出力される。
【００３９】３．通常動作にてＥＰＲＯＭを読み出す場
合 通常動作、すなわちＰＲＯＭモード以外で本発明のＥＰ
ＲＯＭの記憶情報保護回路を動作させる場合について、
簡単に説明する。
【００４０】ＰＲＯＭモードでない場合は、ｎチャネル
ＭＯＳＴｒ１０４はゲートが“Ｌ”とされオフする。
【００４１】ディジット線１０９に接続するｎチャネル
ＭＯＳＴｒ１０４のドレインは高インピーダンス状態と
なるため、上記項目「２．ＰＲＯＭモード時にＥＰＲＯ
Ｍの読み出しを許可する場合」で説明したのと全く同様
に、Ｘセレクタ内の選択されたＥＰＲＯＭセル１０２の
ドレインの電圧レベルがそのままＹセレクタを介してセ
ンスアンプ１０７に入力されレベル判定された後に出力
信号１１２として出力される。
【００４２】
【実施例２】次に図２を参照して本発明の第２の実施例
を説明する。図２において、ＥＰＲＯＭ読み出し禁止回
路以外の回路構成は、図１に示した第１の実施例と同様
である。従って、このＥＰＲＯＭ読み出し禁止回路の構
成とその動作についてのみ以下に説明する。
【００４３】本実施例に係るＥＰＲＯＭの記憶情報保護
回路のＥＰＲＯＭ読み出し禁止回路は、ＰＲＯＭモード
で“Ｈ”レベルになる読み出し禁止制御信号１１７と、
ソースを電源レベルとし読み出し禁止制御信号１１７を
ゲート入力とし、読み出し禁止制御信号１１７が高電圧
の時に書き込みが行われるＥＰＲＯＭセル１０１と、一
端が接地され他端がＥＰＲＯＭセル１０１のドレイン１
１３と接続する抵抗１０８と、ソースを電源レベルと
し、ゲートにはＥＰＲＯＭセル１０１のドレイン１１３
が接続されたｐチャネルＭＯＳＴｒ２０１と、ｐチャネ
ルＭＯＳＴｒ２０１のドレイン１１４をソースに接続
し、ＰＲＯＭモード信号の反転信号２０３（以下「ＰＲ
ＯＭモードバー信号」という）をゲート入力とするｐチ
ャネルＭＯＳＴｒ２０２から構成されている。
【００４４】次にこのＥＰＲＯＭ読み出し禁止回路の動
作について説明する。
【００４５】１．ＰＲＯＭモード時にＥＰＲＯＭの読み
出しを禁止する場合 読み出し禁止制御信号１１７を所定の高電圧にしてＥＰ
ＲＯＭセル１０１に書き込みを行う。ＥＰＲＯＭセル１
０１に書き込みを行うと、そのしきい値電圧Ｖthが上昇
し読み出し禁止制御信号１１７が論理レベル“Ｈ”とさ
れても、ＥＰＲＯＭセル１０１はオフとなる。
【００４６】このためＥＰＲＯＭセル１０１のドレイン
１１３の電圧レベルは、抵抗１０８を介して接地レベル
にプルダウンされるため“Ｌ”となる。
【００４７】ｐチャネルＭＯＳＴｒ２０１はゲート入力
が“Ｌ”となるためオンし、ｐチャネルＭＯＳＴｒ２０
１のドレイン１１４はソースの電圧レベルと同じ“Ｈ”
になる。
【００４８】ＰＲＯＭモードバー信号２０３は、ＰＲＯ
Ｍモード時に“Ｌ”レベルとされる制御信号である。ｐ
チャネルＭＯＳＴｒ２０２はゲート入力が“Ｌ”となる
ためオンし、ｐチャネルＭＯＳＴｒ２０２のドレインの
電圧レベルはソースと同じ“Ｈ”となる。
【００４９】このｐチャネルＭＯＳＴｒ２０２のドレイ
ンが接続するディジット線１０９のレベルは“Ｈ”固定
となり、Ｘセレクタで選択されたＥＰＲＯＭセル１０２
のドレインレベルが“Ｌ”又は高インピーダンス状態で
もディジット線１０９の電圧レベルは“Ｈ”に固定され
る。
【００５０】ディジット線１０９の電圧レベル“Ｈ”
は、Ｙセレクタを介してセンスアンプ１０７に入力さ
れ、センスアンプ１０７により“Ｈ”と判定されて出力
信号１１２が出力される。したがって、このディジット
線１０９に接続するＥＰＲＯＭセル群１０２の領域は、
仮に読み出しを行っても常に“Ｈ”が出力されるため、
このディジット線１０９に接続するＥＰＲＯＭセル群１
０２の領域は読み出し禁止となる。
【００５１】２．ＰＲＯＭモード時にＥＰＲＯＭの読み
出しを許可する場合 ＥＰＲＯＭセル１０１への書き込みを行わない。ＥＰＲ
ＯＭセル１０１に書き込みを行わないと、読み出し禁止
制御信号１１７が論理レベル“Ｈ”にされるとＥＰＲＯ
Ｍセル１０１はオンする。このため、ＥＰＲＯＭセル１
０１のドレイン１１３のレベルは電源レベルに引き上げ
られるので“Ｈ”となる。
【００５２】ｐチャネルＭＯＳＴｒ２０１はゲート入力
が“Ｈ”となりオフする。このため、ｐチャネルＭＯＳ
Ｔｒ２０１のドレイン１１４は高インピーダンス状態と
なり、同様にソースがハイインピーダンスとなるｐチャ
ネルＭＯＳＴｒ２０２のドレインも高インピーダンス状
態となる。
【００５３】したがって、Ｘセレクタ内の選択されたＥ
ＰＲＯＭセル１０２のドレインの電圧レベルがディジッ
ト線１０９のレベルとなる。このレベルが第１の実施例
の「２．ＰＲＯＭモード時にＥＰＲＯＭの読み出しを許
可する場合」と同様にセンスアンプ１０７の出力信号１
１２に出力される。
【００５４】３．通常動作にてＥＰＲＯＭを読み出す場
合 通常動作すなわちＰＲＯＭモード以外で本発明のＥＰＲ
ＯＭの記憶情報保護回路を動作させる場合について以下
に説明する。
【００５５】ＰＲＯＭモードでない場合は、ｐチャネル
ＭＯＳＴｒ２０２のゲートが“Ｈ”となり、したがって
ｐチャネルＭＯＳＴｒ２０２はＯＦＦし、ドレインは高
インピーダンス状態になる。以下前記第１の実施例の
「３．通常動作にてＥＰＲＯＭを読み出す場合」と同様
であるので説明は省略する。
【００５６】以上、本発明の第１及び２の実施例におい
ては、ディジット線毎に読み出し禁止／許可が設定で
き、且つＥＰＲＯＭ出力のあるビットのみを読み出し禁
止とすることが出来るため、全てのビットと全ての領域
について読み出し禁止しか行えなかった従来の読み出し
禁止回路に比べ、ユーザが必要とする領域の特定ビット
のみを読み出し禁止とすることが出来る。また、ユーザ
が必要とする領域の特定ビットのみを読み出し禁止とす
ることで、不正使用者はどの領域のどのビットが読み出
し禁止されているか判らないため、読み出しデータの解
析において混乱を与えることができ機密保護の効果を一
層高めている。
【００５７】上記実施例では、ドレイン接合に高電圧を
かけアバラシェ崩壊を発生させて電荷を注入するＦＡＭ
ＯＳ構造のＥＰＲＯＭについて説明したが、アバラシェ
崩壊を利用せずトンネ効果によって電荷の注入を行なう
ＥＰＲＯＭにも同様にして適用される。また、本発明
は、紫外線で消去されるＵＶ−ＥＰＲＯＭ（Ultra-Viol
et EPROM）、高電圧で消去可能なＥＥＰＲＯＭ（Electr
ical EPROM）、さらにフラッシュ型ＰＲＯＭを含んでい
る。
【００５８】なお、図１，２に示した回路構成はあくま
で本発明の一実施例を示すものであり、本発明は本発明
の原理に準ずる各種実施例を含む。
【００５９】
【発明の効果】以上説明したように本発明は、Ｘセレク
タとＹセレクタを接続するディジット線にＥＰＲＯＭの
読み出し禁止回路を付加し、ＰＲＯＭモード時でＥＰＲ
ＯＭ読み出し禁止の時には、ディジット線をＥＰＲＯＭ
の読み出し禁止回路によって“Ｈ”（または“Ｌ”）に
固定することで外部からの読み出しを禁止している。
【００６０】このように本発明においては、ディジット
線毎に読み出し禁止／許可が設定でき、且つＥＰＲＯＭ
出力のあるビットのみを読み出し禁止とすることが出来
るため、全てのビットと全ての領域について読み出し禁
止しか行えなかった従来の読み出し禁止回路に比べ、ユ
ーザが必要とする領域の特定ビットのみを読み出し禁止
ととすることが出来る。
【００６１】さらに、本発明においては、ユーザが必要
とする領域の特定ビットのみを読み出し禁止すること
で、例えば部外者はどの領域のどのビットが読み出し禁
止されているか判らないため不正使用者に混乱を与える
ことができ、機密保護の効果を一層高めている。
【００６２】そして、本発明は、ＥＰＲＯＭセル群内に
ＥＰＲＯＭの読み出し禁止回路を設けているので、ＥＰ
ＲＯＭの外部にＥＰＲＯＭセルで構成する回路を付加す
る必要がなく、回路的にも面積的にも小さく出来るとい
う利点を有する。
【００６３】更に本発明では読み出し禁止領域を追加し
て設定することも可能であるため多様なＥＰＲＯＭの読
み出し禁止が実現できるという利点を有する。
【図面の簡単な説明】
【図１】本発明のＥＰＲＯＭの記憶情報保護回路の第１
の実施例を表す回路図である。
【図２】本発明のＥＰＲＯＭの記憶情報保護回路の第２
の実施例を表す回路図である。
【図３】従来のＥＰＲＯＭの記憶情報保護回路の実施例
を表す回路図である。
【符号の説明】
１０１ ＥＰＲＯＭセル １０２ ＥＰＲＯＭセル（群） １０３，１０４，１０５，１０６ ｎチャネルＭＯＳト
ランジスタ １０７ センスアンプ １０８ 抵抗 １０９，１１０ ディジット線 ２０１，２０２ ｐチャネルＭＯＳトランジスタ ３０１ ＥＰＲＯＭ ３０３ 読み出し禁止フラグ ３０６ 読み出し禁止回路

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】ＥＰＲＯＭセル群のドレインが共通に接続
    する配線と、外部から入力されるアドレスに従って前記
    配線に接続する前記ＥＰＲＯＭセル群の中から一のＥＰ
    ＲＯＭセルを選択するＸセレクタと、前記配線を複数入
    力し外部から入力されるアドレスに従って前記配線の中
    から一を選択するＹセレクタと、前記Ｙセレクタの出力
    をとり込んで電位を判定するセンスアンプから成るＥＰ
    ＲＯＭにおいて、 読み出し禁止用のデータを書き込むためのＥＰＲＯＭセ
    ルを前記配線に付加したことを特徴とする記憶情報保護
    回路。
  2. 【請求項２】前記ＥＰＲＯＭセルがＦＡＭＯＳ構造であ
    る請求項１記載の記憶情報保護回路。
  3. 【請求項３】読み出し禁止とされた領域の出力を“Ｌ”
    レベル又は“Ｈ”レベルのいずれか一方に固定すること
    を特徴とする請求項１又は２記載の記憶情報保護回路。
  4. 【請求項４】ゲートに読み出し禁止制御信号を接続しソ
    ースを接地し前記読み出し禁止制御信号が高電圧の時に
    書き込みが行なわれるＥＰＲＯＭセルと、一端を電源に
    接続し他端を前記ＥＰＲＯＭセルのドレインに接続した
    抵抗と、ソースを接地しゲートを前記ＥＰＲＯＭセルの
    ドレインに接続した第１のｎチャネルＭＯＳトランジス
    タと、前記第１のｎチャネルＭＯＳトランジスタのドレ
    インをソースに接続しＰＲＯＭモード時にアクティブと
    される制御信号をゲートに接続しドレインを前記配線に
    接続した第２のｎチャネルＭＯＳトランジスタから構成
    されて成る読み出し禁止回路を含む請求項１又は２記載
    の記憶情報保護回路。
  5. 【請求項５】ゲートに読み出し禁止制御信号を接続しソ
    ースを電源レベルとし前記読み出し禁止制御信号が高電
    圧の時に書き込みが行われるＥＰＲＯＭセルと、一端が
    接地され他端が前記ＥＰＲＯＭセルのドレインと接続す
    る抵抗と、ソースを電源レベルとしゲートを前記ＥＰＲ
    ＯＭセルのドレインに接続する第１のｐチャネルＭＯＳ
    トランジスタと、前記第１のｐチャネルＭＯＳトランジ
    スタのドレインをソースと接続しＰＲＯＭモード時に
    “Ｌ”レベルとされる制御信号をゲート入力に接続しド
    レインを前記配線に接続した第２のｐチャネルＭＯＳト
    ランジスタから構成されて成る読み出し禁止回路を含む
    請求項１又は２記載の記憶情報保護回路。
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