JPS61101856A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS61101856A JPS61101856A JP59223237A JP22323784A JPS61101856A JP S61101856 A JPS61101856 A JP S61101856A JP 59223237 A JP59223237 A JP 59223237A JP 22323784 A JP22323784 A JP 22323784A JP S61101856 A JPS61101856 A JP S61101856A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- address
- output
- memory cell
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Storage Device Security (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体集積回路装置に関し、特に消去書込み可
能メ七り装置に関する。
能メ七り装置に関する。
（従来の技術）
消去書込み可能なメモリ（イレーザブル書プログラマブ
ル・リードオンリーメモリ、以下ＥＦＲＯＭと称す）は
、一般に消去時には出力がすべて電源電圧レベル１１雪
になる。というのは、ＥＰＲＯλＩの持つすべてのメモ
リセルの２コーテイングゲートの電子が紫外綜照射によ
りて抜かれてしまうためである。書込みは、このツー−
ティングゲートに電子を注入してＧＮＤレベル１０１を
書込むことにより、データ１０＠を消去するまで苧永久
的に保持する。
ル・リードオンリーメモリ、以下ＥＦＲＯＭと称す）は
、一般に消去時には出力がすべて電源電圧レベル１１雪
になる。というのは、ＥＰＲＯλＩの持つすべてのメモ
リセルの２コーテイングゲートの電子が紫外綜照射によ
りて抜かれてしまうためである。書込みは、このツー−
ティングゲートに電子を注入してＧＮＤレベル１０１を
書込むことにより、データ１０＠を消去するまで苧永久
的に保持する。
（発明が解決しようとする問題点）
通常のＥＦＲＯＭは、一度データを書込んでも、１１″
を保持しているメモリセルの２０−ティングゲートには
電子の注入ｉ二なされていないので、さらにＩｆｏｌを
書込むことができる。したがりて、誤操作等により書込
み済のＥＦＲＯＭのデータの上にさらに違ったデータを
書込み、最初のデータを破壊する可能性があるという欠
点がありた。
を保持しているメモリセルの２０−ティングゲートには
電子の注入ｉ二なされていないので、さらにＩｆｏｌを
書込むことができる。したがりて、誤操作等により書込
み済のＥＦＲＯＭのデータの上にさらに違ったデータを
書込み、最初のデータを破壊する可能性があるという欠
点がありた。
本発明の目的は、一度書込んだデータの上に誤操作等に
よっても再び書込めない林にしたＢ Ｆ ＲＯＭ装置を
提供することにある。
よっても再び書込めない林にしたＢ Ｆ ＲＯＭ装置を
提供することにある。
（問題点を解決するための手段）
不発明のＥＦＲＯＭ製りは、本来記憶装置としてデータ
を記憶するメモリセルのアドレス領域外に、このアドレ
スとは別に選択できしかもメモリセルと同様（で消去讐
込みができる笛２のセルを有し、この第２のセルの嘗込
み状態によってメモリセルへの書込みを禁止する手段を
有して構成されることを特徴とする。
を記憶するメモリセルのアドレス領域外に、このアドレ
スとは別に選択できしかもメモリセルと同様（で消去讐
込みができる笛２のセルを有し、この第２のセルの嘗込
み状態によってメモリセルへの書込みを禁止する手段を
有して構成されることを特徴とする。
（原理と作用）
本発明は、一度書込んだデータを消去しない限り半永久
的にデータを保持するＥＦＲＯＭの特性を利用したもの
で、本来記憶３Ａｆ２としてデータを記憶するアドレス
に対応するメモリセル以外に、メモリセルと同様に消去
書込みができる第２ｃセルを有し、この鶏２のセルに畳
込みをすることによってメモリセルへの書込みｔ−禁示
する回路を動作させる。第２のセルに書込まれた内容を
消去することによりメモリセルへの査込み禁止が触除さ
れて通常の書込みができる。
的にデータを保持するＥＦＲＯＭの特性を利用したもの
で、本来記憶３Ａｆ２としてデータを記憶するアドレス
に対応するメモリセル以外に、メモリセルと同様に消去
書込みができる第２ｃセルを有し、この鶏２のセルに畳
込みをすることによってメモリセルへの書込みｔ−禁示
する回路を動作させる。第２のセルに書込まれた内容を
消去することによりメモリセルへの査込み禁止が触除さ
れて通常の書込みができる。
（実施例）
次に不発シｊｏ実施例について図面を参りし″Ｃ説明す
る。本発明のＥＦＲＯＭは本来記憶装置としてデータを
記憶するメモリセルｐ（以後、セル群ｌと称する）のア
ドレス領域外に、セル群１への書込みを禁止する回路を
制御する第２のセルを有しており、この第２のセルを選
択するためにはＥＰＲＯＭのアドレス入力１に１本以上
追加する必要がある。しかし、第１図のように少なくと
も１つのコンパレータｌを内蔵し任意のアドレス入力端
子Ａｄｎに接続することにより、本発明のＥ Ｆ ＲＯ
Ｍを一般のＥＦＲＯＭやマスクＲＯＭと同一のピン配置
で実現することができる。尚、２はアドレス入力端子Ａ
ｄｎからのアドレス信号を受けるアドレスバッファであ
る。
る。本発明のＥＦＲＯＭは本来記憶装置としてデータを
記憶するメモリセルｐ（以後、セル群ｌと称する）のア
ドレス領域外に、セル群１への書込みを禁止する回路を
制御する第２のセルを有しており、この第２のセルを選
択するためにはＥＰＲＯＭのアドレス入力１に１本以上
追加する必要がある。しかし、第１図のように少なくと
も１つのコンパレータｌを内蔵し任意のアドレス入力端
子Ａｄｎに接続することにより、本発明のＥ Ｆ ＲＯ
Ｍを一般のＥＦＲＯＭやマスクＲＯＭと同一のピン配置
で実現することができる。尚、２はアドレス入力端子Ａ
ｄｎからのアドレス信号を受けるアドレスバッファであ
る。
第２図鉱本発明のＢＰ”ａｏＭで使用され第１図に示し
たコンパレータ１の特性の一例で、アドレス人力Ａｄ
ｎがアドレス信号として取り得る電圧範囲、すなわちＯ
ｖから電源電圧（以下、Ｖｃｃ と称する）範囲内では
、；ンバレータ１の出力Ａｄ ｍはＧＮＤレベルｌＯ１
であり、 Ｖｃｃレベルをこえる電圧が入力嘔れるとＡ
ｄｍはＶｃｃ レベル１１１となる。なお、第２図では
Ｖｃｃより大きな電圧（”Ｈｉ“レベル）が入力すると
Ａｄｍが１１″となる例を示したが、これに限定されな
いことは無論である。
たコンパレータ１の特性の一例で、アドレス人力Ａｄ
ｎがアドレス信号として取り得る電圧範囲、すなわちＯ
ｖから電源電圧（以下、Ｖｃｃ と称する）範囲内では
、；ンバレータ１の出力Ａｄ ｍはＧＮＤレベルｌＯ１
であり、 Ｖｃｃレベルをこえる電圧が入力嘔れるとＡ
ｄｍはＶｃｃ レベル１１１となる。なお、第２図では
Ｖｃｃより大きな電圧（”Ｈｉ“レベル）が入力すると
Ａｄｍが１１″となる例を示したが、これに限定されな
いことは無論である。
第３図にコンパレータ１（第１９）の出力Ａ ｄ ｍが
“ｏｌのときに選択ぢれるメモリセル群のアドレス３と
、Ａｄｍが１１１のときに選択されるセルのアドレス４
のマツプの一例である。第３区から明らかなように本来
、記憶装量としてデータを記憶するアドレス領域外にＡ
ｄｍがＩＩＩのとき に選択されるセルのアドレス値域
がある。
“ｏｌのときに選択ぢれるメモリセル群のアドレス３と
、Ａｄｍが１１１のときに選択されるセルのアドレス４
のマツプの一例である。第３区から明らかなように本来
、記憶装量としてデータを記憶するアドレス領域外にＡ
ｄｍがＩＩＩのとき に選択されるセルのアドレス値域
がある。
第４図は本発明の一実施例である。５は、セル群１のア
ドレス領域外にある曹き込み判別用セルであり、この七
／Ｌ１５が消去てれた状態ではセル５の７０−ティング
ゲートには電子はない。したがってセル群ｌへの畜込み
が可能となっている。豊き込みに除して、セル群１を選
択する時、すなわちＡｄｍ ＝ ” Ｏ”のときは、イ
ンベータ６の出力ａ点は１１１１になり、Ｎチャンネル
ＭＯ８）ランジスタフ、８か導通してｂ点・Ｃ点はとも
に６０”となる。ＮチャンネルＭＯ８）ランジスタ９は
非導通となる。したがりて、セ／Ｉ１５のコントロール
ゲートｄの電位は１１ルベルとなりＣ点は１０１となる
。Ｃ点の電位を受けるインバータ１０の出力はハイレベ
ルとなり、ＡＮＤ回路１１はゲートを開く。この結果、
ＡＮＤ回路１１の出力ＶＰ３には信号ＶＰ２に依存した
レベルが出力される。
ドレス領域外にある曹き込み判別用セルであり、この七
／Ｌ１５が消去てれた状態ではセル５の７０−ティング
ゲートには電子はない。したがってセル群ｌへの畜込み
が可能となっている。豊き込みに除して、セル群１を選
択する時、すなわちＡｄｍ ＝ ” Ｏ”のときは、イ
ンベータ６の出力ａ点は１１１１になり、Ｎチャンネル
ＭＯ８）ランジスタフ、８か導通してｂ点・Ｃ点はとも
に６０”となる。ＮチャンネルＭＯ８）ランジスタ９は
非導通となる。したがりて、セ／Ｉ１５のコントロール
ゲートｄの電位は１１ルベルとなりＣ点は１０１となる
。Ｃ点の電位を受けるインバータ１０の出力はハイレベ
ルとなり、ＡＮＤ回路１１はゲートを開く。この結果、
ＡＮＤ回路１１の出力ＶＰ３には信号ＶＰ２に依存した
レベルが出力される。
１３から１５は負荷ＭＯ８）ランジスタで、１６はｖｐ
ｐ電圧供給端子、１７はＶｃｃ電圧供給端子である。
ｐ電圧供給端子、１７はＶｃｃ電圧供給端子である。
一方、Ａｄｍ＝”ｌ”にするとａ点ハ＠Ｏ”Ｋ：ｌ、ｂ
点・ｅＡはともにＶｐＩ）レベルとなり、セル５の：ン
トロールグー）ｄモＶｐｐレベルになりセル５の２０−
テインググートには電子が注入され、セルｇのしきい値
が高くなる。これによりセル５にデータが書込まれる。
点・ｅＡはともにＶｐＩ）レベルとなり、セル５の：ン
トロールグー）ｄモＶｐｐレベルになりセル５の２０−
テインググートには電子が注入され、セルｇのしきい値
が高くなる。これによりセル５にデータが書込まれる。
この状態で、Ａｄｍ＝”Ｑ”にすると、前記と同様にａ
点はＩＩＩ、ｂ点・Ｃ点はともに１０″となり、セル５
のコントロールゲートｄの電位は＠１ルベルになるが、
セル５のしきい値が高くなっているのでＣ点はＶＰｐレ
ペルのままであり、この結果、ＡＮＤ回路１２の出′力
ＶＰ３はＶＦ６のレベルにかかわらず常にＩｏｌとなる
。
点はＩＩＩ、ｂ点・Ｃ点はともに１０″となり、セル５
のコントロールゲートｄの電位は＠１ルベルになるが、
セル５のしきい値が高くなっているのでＣ点はＶＰｐレ
ペルのままであり、この結果、ＡＮＤ回路１２の出′力
ＶＰ３はＶＦ６のレベルにかかわらず常にＩｏｌとなる
。
ＶＦ６は書込み制御信号であり、第４図のようにＶＦ２
０代わりにＶＦ６を使用することにより一ル５が書込ま
れた状態ではセル群１への書込みができず誤書込みの危
険がない。そして、セル５を消去することにより再び書
込みができるようになる。
０代わりにＶＦ６を使用することにより一ル５が書込ま
れた状態ではセル群１への書込みができず誤書込みの危
険がない。そして、セル５を消去することにより再び書
込みができるようになる。
信号ＶＰ３は、例えば第５図のように使用することがで
きる。すなわち、ＶＦ６がＩＩＩになるとＮチャンネル
ＭＯ８）ランジスタ１８が導通しデータ端子１９からの
書込むデータが、トランジスタ２０乃至２３でなる二段
のインバータを介してｆＡＫ現われセル群ＩＫ伝播され
る。一方％ＶＰ３が−ｏ１になるとＤＡＴＡ端子１９の
データにかかわらずｆ点はＩＩＩとなりセル群１のデー
タは保持される。
きる。すなわち、ＶＦ６がＩＩＩになるとＮチャンネル
ＭＯ８）ランジスタ１８が導通しデータ端子１９からの
書込むデータが、トランジスタ２０乃至２３でなる二段
のインバータを介してｆＡＫ現われセル群ＩＫ伝播され
る。一方％ＶＰ３が−ｏ１になるとＤＡＴＡ端子１９の
データにかかわらずｆ点はＩＩＩとなりセル群１のデー
タは保持される。
（発明の効果）
本発明は以下説明したように、ＥＰ几ＯＭ装置の本来記
憶装置としてデータを記憶するメモリセル群のアドレス
領域外に、前記アドレスとは別に選択できしかも前記メ
モリセルと同様に消去書込みができる少なくとも一つの
第２のセルを有し、前記第２のセルの書込み状態により
て前記メモリセルへの書込みを禁止する手段を有して構
成することにより、一度省込んだデータの上に誤操作等
によっても再び書込めない効果がある。
憶装置としてデータを記憶するメモリセル群のアドレス
領域外に、前記アドレスとは別に選択できしかも前記メ
モリセルと同様に消去書込みができる少なくとも一つの
第２のセルを有し、前記第２のセルの書込み状態により
て前記メモリセルへの書込みを禁止する手段を有して構
成することにより、一度省込んだデータの上に誤操作等
によっても再び書込めない効果がある。
第１図は本発明に使用する＝７バレータのブロック図で
、第２図は第１図に示した＝ンバレータの特性の一例で
ある。第３図は本発明を使用したメモリセ〃のアドレス
マツプの一例である。第４図及び第５９は本発明の一実
施例を示す回路図である。 １７・・・・・−Ｖｃｃ供給端子、１６・・・・・・Ｖ
Ｐｐ供給端子、６．１０・・・・・・インバータ、１１
・・・・・・ＡＮＤ回路芽 １ 図 茅２
図 茅３ 図
、第２図は第１図に示した＝ンバレータの特性の一例で
ある。第３図は本発明を使用したメモリセ〃のアドレス
マツプの一例である。第４図及び第５９は本発明の一実
施例を示す回路図である。 １７・・・・・−Ｖｃｃ供給端子、１６・・・・・・Ｖ
Ｐｐ供給端子、６．１０・・・・・・インバータ、１１
・・・・・・ＡＮＤ回路芽 １ 図 茅２
図 茅３ 図
Claims (1)
- データの書込みおよび消去ができる複数のメモリセル
のアドレス領域外に、前記アドレスとは別に選択できし
かもデータの消去書込みができる少なくとも一つの付加
セルを有し、前記付加セルの書込み状態によって前記メ
モリセルへの書込みを禁止する手段を備えたことを特徴
とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223237A JPS61101856A (ja) | 1984-10-24 | 1984-10-24 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223237A JPS61101856A (ja) | 1984-10-24 | 1984-10-24 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61101856A true JPS61101856A (ja) | 1986-05-20 |
Family
ID=16794945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59223237A Pending JPS61101856A (ja) | 1984-10-24 | 1984-10-24 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61101856A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386049A (ja) * | 1986-09-30 | 1988-04-16 | Nec Corp | マイクロコンピユ−タ |
| JPS63165934A (ja) * | 1986-12-19 | 1988-07-09 | エステーミクロエレクトロニクス ソシエテ アノニム | 消去及び再書き込み可能なｒｏｍ用保護装置 |
| JPH01150297A (ja) * | 1987-12-07 | 1989-06-13 | Nec Corp | データ保護回路付ｅｅｐｒｏｍ |
| JPH01181146A (ja) * | 1988-01-13 | 1989-07-19 | Fujitsu Ltd | シングルチップマイクロコンピュータ |
| US6611404B1 (en) | 1998-03-12 | 2003-08-26 | Teac Corporation | Disk apparatus having voice coil motor with two coils having different numbers of turns |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538624A (en) * | 1978-09-05 | 1980-03-18 | Sanyo Electric Co Ltd | Nonvolatile semiconductor memory device |
| JPS56112666A (en) * | 1980-02-13 | 1981-09-05 | Nec Corp | Semiconductor integrated circuit |
-
1984
- 1984-10-24 JP JP59223237A patent/JPS61101856A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538624A (en) * | 1978-09-05 | 1980-03-18 | Sanyo Electric Co Ltd | Nonvolatile semiconductor memory device |
| JPS56112666A (en) * | 1980-02-13 | 1981-09-05 | Nec Corp | Semiconductor integrated circuit |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386049A (ja) * | 1986-09-30 | 1988-04-16 | Nec Corp | マイクロコンピユ−タ |
| JPS63165934A (ja) * | 1986-12-19 | 1988-07-09 | エステーミクロエレクトロニクス ソシエテ アノニム | 消去及び再書き込み可能なｒｏｍ用保護装置 |
| JPH01150297A (ja) * | 1987-12-07 | 1989-06-13 | Nec Corp | データ保護回路付ｅｅｐｒｏｍ |
| JPH01181146A (ja) * | 1988-01-13 | 1989-07-19 | Fujitsu Ltd | シングルチップマイクロコンピュータ |
| US6611404B1 (en) | 1998-03-12 | 2003-08-26 | Teac Corporation | Disk apparatus having voice coil motor with two coils having different numbers of turns |
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