JPH01181146A - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
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- JPH01181146A JPH01181146A JP63005383A JP538388A JPH01181146A JP H01181146 A JPH01181146 A JP H01181146A JP 63005383 A JP63005383 A JP 63005383A JP 538388 A JP538388 A JP 538388A JP H01181146 A JPH01181146 A JP H01181146A
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- 210000004027 cell Anatomy 0.000 claims description 31
- 210000005056 cell body Anatomy 0.000 claims description 20
- 230000015654 memory Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ワンタイムプログラマブルＲＯＭを内蔵するシングルチ
ップマイクロコンピュータに関し、端子数の減少がない
ことを目的とし、 外部に接続されるＲＯＭライタにより１度だけ書込みが
可能なワンタイムプログラマブルＲＯＭを内蔵するシン
グルチップマイクロコンピュータにおいて、該ワンタイ
ムプログラマブルＲＯＭのセル本体とは異なるアドレス
が付されて１度だけ書込みが可能であり、記憶内容を常
時出力する書込みモード用のワンタイムプログラマブル
ＲＯＭセルと、該シングルチップマイクロコンピュータ
の電源投入時に該書込みモード用のワンタイムプログラ
マブルＲＯＭセルの出力値をラッチして、ラッチ出力に
より該ワンタイムプログラマブルＲＯＭのセル本体及び
書込みモード用のワンタイムプログラマブルＲＯＭ セ
ルに対する該ＲＯＭライタと該シングルチップマイクロ
コンピュータの中央処理装置とのアクセスを切換え制御
を行なうパワーオンラッチ回路とを有し構成する。
ップマイクロコンピュータに関し、端子数の減少がない
ことを目的とし、 外部に接続されるＲＯＭライタにより１度だけ書込みが
可能なワンタイムプログラマブルＲＯＭを内蔵するシン
グルチップマイクロコンピュータにおいて、該ワンタイ
ムプログラマブルＲＯＭのセル本体とは異なるアドレス
が付されて１度だけ書込みが可能であり、記憶内容を常
時出力する書込みモード用のワンタイムプログラマブル
ＲＯＭセルと、該シングルチップマイクロコンピュータ
の電源投入時に該書込みモード用のワンタイムプログラ
マブルＲＯＭセルの出力値をラッチして、ラッチ出力に
より該ワンタイムプログラマブルＲＯＭのセル本体及び
書込みモード用のワンタイムプログラマブルＲＯＭ セ
ルに対する該ＲＯＭライタと該シングルチップマイクロ
コンピュータの中央処理装置とのアクセスを切換え制御
を行なうパワーオンラッチ回路とを有し構成する。
本発明はシングルチップマイクロコンピュータに関し、
ワンタイムプログラマブルＲＯＭを内蔵するシングルチ
ップマイクロコンピュータに関する。
ワンタイムプログラマブルＲＯＭを内蔵するシングルチ
ップマイクロコンピュータに関する。
シングルチップマイクロコンピュータは中央処理装置（
ＣＰＵ）の他にＲＯＭ、ＲＡＭ等のメモリと、タイマ回
路、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ等の周辺回路
とを単一の半導体チップ上に構成している。
ＣＰＵ）の他にＲＯＭ、ＲＡＭ等のメモリと、タイマ回
路、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ等の周辺回路
とを単一の半導体チップ上に構成している。
このようなシングルチップマイクロコンピュータのＲＯ
Ｍとしてユーザが１度だけプログラムを書込み可能なワ
ンタイムプログラマブルＲＯＭ（以下ｒＯＴＰＲＯＭＪ
と略す）を内蔵するものが近年注目されている。
Ｍとしてユーザが１度だけプログラムを書込み可能なワ
ンタイムプログラマブルＲＯＭ（以下ｒＯＴＰＲＯＭＪ
と略す）を内蔵するものが近年注目されている。
上記のＯＴＰＲＯＭを内蔵するシングルチップマイクロ
コンピュータでは、使用前のＯＴＰＲＯＭの宙込みモー
ドと、通常使用時のコンピュータ動作モードとを切換え
るために切換端子を設けている。
コンピュータでは、使用前のＯＴＰＲＯＭの宙込みモー
ドと、通常使用時のコンピュータ動作モードとを切換え
るために切換端子を設けている。
従来のＯＴＦＲＯＭ内蔵のシングルチップマイクロコン
ピュータは上記切換端子が必要なために、マイクロコン
ピュータの入出力端子として使用できる端子数が減少す
るという問題点があった。
ピュータは上記切換端子が必要なために、マイクロコン
ピュータの入出力端子として使用できる端子数が減少す
るという問題点があった。
本発明は上記の点に鑑みてなされたもので、端子数の減
少がないシングルチップマイクロコンピュータを提供す
ることを目的とする。
少がないシングルチップマイクロコンピュータを提供す
ることを目的とする。
本発明のシングルチップマイクロコンピュータは、外部
に接続されるＲＯＭライタ（２０）により１度だけ書込
みが可能なワンタイムプログラマブルＲＯＭを内蔵する
シングルチップマイクロコンピュータ（１０）において
、 ワンタイムプログラマブルＲＯＭのセル本体（１３）と
は異なるアドレスが付されて１度だけ書込みが可能であ
り、記憶内容を常時出力する書込みモード用のワンタイ
ムプログラマブルＲＯＭセル（１６）と、 シングルチップマイクロコンピュータ（１０）の電源投
入時に書込みモード用のワンタイムプログラマブルＲＯ
Ｍセル（１６）の出力値をラッチして、ラッチ出力によ
りワンタイムプログラマブルＲＯＭのセル本体く１３）
及び書込みｔ−ド用のワンタイムプログラマブルＲＯＭ
セル（１６）に対するＲＯＭライタ（２０）とシングル
チップマイクロコンピュータ（１０）の中央処理装置（
１１）とのアクセスを切換え制御を行なうパワーオンラ
ッチ回路（１７）とを有する。
に接続されるＲＯＭライタ（２０）により１度だけ書込
みが可能なワンタイムプログラマブルＲＯＭを内蔵する
シングルチップマイクロコンピュータ（１０）において
、 ワンタイムプログラマブルＲＯＭのセル本体（１３）と
は異なるアドレスが付されて１度だけ書込みが可能であ
り、記憶内容を常時出力する書込みモード用のワンタイ
ムプログラマブルＲＯＭセル（１６）と、 シングルチップマイクロコンピュータ（１０）の電源投
入時に書込みモード用のワンタイムプログラマブルＲＯ
Ｍセル（１６）の出力値をラッチして、ラッチ出力によ
りワンタイムプログラマブルＲＯＭのセル本体く１３）
及び書込みｔ−ド用のワンタイムプログラマブルＲＯＭ
セル（１６）に対するＲＯＭライタ（２０）とシングル
チップマイクロコンピュータ（１０）の中央処理装置（
１１）とのアクセスを切換え制御を行なうパワーオンラ
ッチ回路（１７）とを有する。
本発明においては、内込み用のワンタイムプログラマブ
ルＲＯＭセル（１６）の未書込み時にはパワーオンラッ
チ回路（１７）はワンタイムプログラマブルＲＯＭのセ
ル本体（１３）及び書込み用のワンタイムプログラマブ
ルＲＯＭ セル（１６）をＲＯＭライタ（２０）がアク
セスするよう制御し、プログラマブルＲＯＭセル（１６
）のＲＯＭライタ（２０）によるｍ込みがなされた後、
次のパワーオン時にパワーオンラッチ回路（１７）はワ
ンタイムプログラマブルＲＯＭのセル本体（１３）を中
央処理装置（１１）がアクセスするよう切換え制御する
。
ルＲＯＭセル（１６）の未書込み時にはパワーオンラッ
チ回路（１７）はワンタイムプログラマブルＲＯＭのセ
ル本体（１３）及び書込み用のワンタイムプログラマブ
ルＲＯＭ セル（１６）をＲＯＭライタ（２０）がアク
セスするよう制御し、プログラマブルＲＯＭセル（１６
）のＲＯＭライタ（２０）によるｍ込みがなされた後、
次のパワーオン時にパワーオンラッチ回路（１７）はワ
ンタイムプログラマブルＲＯＭのセル本体（１３）を中
央処理装置（１１）がアクセスするよう切換え制御する
。
これによってシングルチップマイクロコンピュータに切
換端子を設ける必要がない。
換端子を設ける必要がない。
第１図は本発明のシングルチップマイクロコンピュータ
の一実施例のブロック図を示す。
の一実施例のブロック図を示す。
同図中、シングルチップマイクロコンピュータ１０はＣ
ＰＵコアブロック１１とイレーザブルプログラマブルＲ
ＯＭ （ＥＰＲＯＭ）ブロック１２とに大別される。
ＰＵコアブロック１１とイレーザブルプログラマブルＲ
ＯＭ （ＥＰＲＯＭ）ブロック１２とに大別される。
このＣＰＵコアブロック１１にはＣＰＬＩの他に、ＲＡ
Ｍ、タイマ回路、Ａ／Ｄコンバータ、 Ｄ／Ａコンバー
タ等の周辺回路が含まれている。
Ｍ、タイマ回路、Ａ／Ｄコンバータ、 Ｄ／Ａコンバー
タ等の周辺回路が含まれている。
ＥＰＲＯＭブロック１２はＥＰＲＯＭセル本体１３、ア
ドレスセレクタ１４、データセレクタ１５、書込みモー
ド用ＥＰＲＯＭセル１６、パワーオンラッチ回路１７を
有している。
ドレスセレクタ１４、データセレクタ１５、書込みモー
ド用ＥＰＲＯＭセル１６、パワーオンラッチ回路１７を
有している。
上記ＥＰＲＯＭセル本体１３及び書込みモード用ＥＰＲ
ＯＭセル１６は紫外線消去が可能であるが、このシング
ルチップマイクロコンピュータ１０の半導体集積回路の
パッケージに消去用の窓が設けられていないために１度
だけ書込みが可能なＯＴＰＲＯＭとして使用される。
ＯＭセル１６は紫外線消去が可能であるが、このシング
ルチップマイクロコンピュータ１０の半導体集積回路の
パッケージに消去用の窓が設けられていないために１度
だけ書込みが可能なＯＴＰＲＯＭとして使用される。
ＥＰＲＯＭセル本体１３の複数のセルはセル毎にアドレ
スが付され、書込みモード用ＥＰＲＯＭセル１６は１ビ
ツトのセルで上記ＥＰＲＯＭセル本体１３とは異なるア
ドレスが付されている。シングルチップマイクロコンピ
ュータ１０の製造時にはＥＰＲＯＭセル本体１３及び書
込みモード用ＥＰＲＯＭセル１６夫々の各セルは例えば
値１０７の消去状態である。
スが付され、書込みモード用ＥＰＲＯＭセル１６は１ビ
ツトのセルで上記ＥＰＲＯＭセル本体１３とは異なるア
ドレスが付されている。シングルチップマイクロコンピ
ュータ１０の製造時にはＥＰＲＯＭセル本体１３及び書
込みモード用ＥＰＲＯＭセル１６夫々の各セルは例えば
値１０７の消去状態である。
また、ＥＰＲＯＭセル本体１３はアクヒスされたセルに
ついてのみ書込み又は読出しが行なわれる。これに対し
、書込みモード用ＥＰＲＯＭセル１６は、アクセスされ
たときのみ占込みが行なわれ、その記憶内容は常時出力
される。
ついてのみ書込み又は読出しが行なわれる。これに対し
、書込みモード用ＥＰＲＯＭセル１６は、アクセスされ
たときのみ占込みが行なわれ、その記憶内容は常時出力
される。
アドレスセレクタ１４はシングルチップマイクロコンピ
ュータ１０の端子１８に接続されたＲＯＭライタ２０及
びＣＰＵコアブロック１１からアドレスを供給され、そ
のいずれか一方を選択してＥＰＲＯＭセル本体１３及び
書込みモード用ＥＰＲＯＭセル１６に供給する。
ュータ１０の端子１８に接続されたＲＯＭライタ２０及
びＣＰＵコアブロック１１からアドレスを供給され、そ
のいずれか一方を選択してＥＰＲＯＭセル本体１３及び
書込みモード用ＥＰＲＯＭセル１６に供給する。
データセレクタ１５は端子１９に接続されるＲＯＭライ
タ２０とＣＰＬＪコアブロック１１とのいずれかを一方
選択して、これとＥＰＲＯＭセル本体１３及び書込みモ
ード用ＥＰＲＯＭセル１６との間を双方向に接続する。
タ２０とＣＰＬＪコアブロック１１とのいずれかを一方
選択して、これとＥＰＲＯＭセル本体１３及び書込みモ
ード用ＥＰＲＯＭセル１６との間を双方向に接続する。
上記アドレスセレクタ１４及びデータセレクタ１５はパ
ワーオンラッチ回路１７の出力する制御信号によって選
択を切換える。
ワーオンラッチ回路１７の出力する制御信号によって選
択を切換える。
パワーオンラッチ回路１７は第２図に示す構成である。
第２図中、端子３０には書込みモード用ＥＰＲＯＭセル
１６の出力する１ビツトのデータが入来し、Ｄ形の７リ
ツプ７０ツブ３１のデータ入力−子りに供給される。
１６の出力する１ビツトのデータが入来し、Ｄ形の７リ
ツプ７０ツブ３１のデータ入力−子りに供給される。
、パワーオン検出回路３２はシングルチップマイクロコ
ンピュータ１０の電源が投入されて立上がったとき、こ
れを検出して値７１７のパルスを生成しフリップフロッ
プ３１のクロック入力端子ＣＫに供給する。フリップフ
ロップ３１はクロック入力端子ＧＫが７１７のときデー
タ入力端子りの値をラッチし、Ｑ端子出力を制御信号と
して端子３３より出力する。パワーオン検出回路３２と
して、例えば特開昭５６−１２２２２５号公報記載の回
路を用いることができる。
ンピュータ１０の電源が投入されて立上がったとき、こ
れを検出して値７１７のパルスを生成しフリップフロッ
プ３１のクロック入力端子ＣＫに供給する。フリップフ
ロップ３１はクロック入力端子ＧＫが７１７のときデー
タ入力端子りの値をラッチし、Ｑ端子出力を制御信号と
して端子３３より出力する。パワーオン検出回路３２と
して、例えば特開昭５６−１２２２２５号公報記載の回
路を用いることができる。
シングルチップマイクロコンピュータ１０は製造後、Ｒ
ＯＭライタ２０によりＥＰＲＯＭセル本体１３の寵込み
が行なわれる。このため、シングルチップマイクロコン
ピュータ１０に電源を投入すると書込みモード用ＥＰＲ
ＯＭセル１６は値ｖ Ｏｖを出力するため、パワーオン
ラッチ回路１７の出力する制御信号は値“０”であり、
アドレスセレクタ１４及びデータセレクタ１５はＲＯＭ
ライタ２０とＥＰＲＯＭセル本体１３及び書込みモード
用ＥＰＲＯＭセル１６とを接続し、ＥＰＲＯＭセル本体
１３はＲＯＭライタ２０よりのデータが書込まれる。こ
の書込み後、ＲＯＭライタ２０により書込みモード用Ｅ
ＰＲＯＭセル１６をアクセスしてこれに値Ｍｙを書込む
。この間パワーオンラッチ回路１７の出力制御信号は値
９０ Ｙである。
ＯＭライタ２０によりＥＰＲＯＭセル本体１３の寵込み
が行なわれる。このため、シングルチップマイクロコン
ピュータ１０に電源を投入すると書込みモード用ＥＰＲ
ＯＭセル１６は値ｖ Ｏｖを出力するため、パワーオン
ラッチ回路１７の出力する制御信号は値“０”であり、
アドレスセレクタ１４及びデータセレクタ１５はＲＯＭ
ライタ２０とＥＰＲＯＭセル本体１３及び書込みモード
用ＥＰＲＯＭセル１６とを接続し、ＥＰＲＯＭセル本体
１３はＲＯＭライタ２０よりのデータが書込まれる。こ
の書込み後、ＲＯＭライタ２０により書込みモード用Ｅ
ＰＲＯＭセル１６をアクセスしてこれに値Ｍｙを書込む
。この間パワーオンラッチ回路１７の出力制御信号は値
９０ Ｙである。
この後、シングルチップマイクロコンピュータ１０を通
常使用のために電源を投入すると、書込みモード用ＥＰ
ＲＯＭセル１６は値？１？を出力するため、パワーオン
ラッチ回路１７の出力する１１園信号はｗ１’ｌ’であ
り、アドレスセレクタ１４及びデータセレクタ１５はＣ
ＰＵコアブロック１１とＥＰＲＯＭセル本体１３とを接
続する。
常使用のために電源を投入すると、書込みモード用ＥＰ
ＲＯＭセル１６は値？１？を出力するため、パワーオン
ラッチ回路１７の出力する１１園信号はｗ１’ｌ’であ
り、アドレスセレクタ１４及びデータセレクタ１５はＣ
ＰＵコアブロック１１とＥＰＲＯＭセル本体１３とを接
続する。
これによって、ＣＰＵコアブロック１１により、ＥＰＲ
ＯＭセル本体１３がアクセスされ、ここから読出された
データがＣＰＵコアブロック１１に供給される。
ＯＭセル本体１３がアクセスされ、ここから読出された
データがＣＰＵコアブロック１１に供給される。
この通常使用時においては端子１８．１９はＣＰＵコア
ブロック１１の制御によってシングルチップマイクロコ
ンピュータ１０の入出力端子として使用される。
ブロック１１の制御によってシングルチップマイクロコ
ンピュータ１０の入出力端子として使用される。
このように、アドレスセレクタ１４、データセレクタ１
５はパワーオンラッヂ回路１７出力により制御され、従
来の如く外部から専用の切換端子を用いて切換え用の制
御信号を供給する必要がなく、マイクロコンピュータの
入出力端子として使用できる端子数が減少することを防
止できる。
５はパワーオンラッヂ回路１７出力により制御され、従
来の如く外部から専用の切換端子を用いて切換え用の制
御信号を供給する必要がなく、マイクロコンピュータの
入出力端子として使用できる端子数が減少することを防
止できる。
上述の如く、本発明のシングルチップマイクロコンピュ
ータによれば、切Ｊ！ｊ！Ｉ端子を設ける必要がないの
で、入出力端子として使用できる端子数の減少すること
がなく、実用上ぎわめで有用である。
ータによれば、切Ｊ！ｊ！Ｉ端子を設ける必要がないの
で、入出力端子として使用できる端子数の減少すること
がなく、実用上ぎわめで有用である。
第１図は本発明のシングルチップマイクロコンピュータ
の一実施例のブＯツク図、 第２図はパワーオンラッチ回路の回路構成図である。 図において、 １０はシングルチップマイクロコンピュータ、１１はＣ
ＰＵコアブロック、 １２はＥＰＲＯＭブＯツク、 １３はＥＰＲＯＭセル本体、 １４はアドレスセレクタ、 １５はデータセレクタ、 １６は書込みモード用ＥＰＲＯＭセル、１７はパワーオ
ンラッチ回路、 ２０はＲＯＭライタ を示す。 本発明のマイクロコンピータのブロック図第１図
の一実施例のブＯツク図、 第２図はパワーオンラッチ回路の回路構成図である。 図において、 １０はシングルチップマイクロコンピュータ、１１はＣ
ＰＵコアブロック、 １２はＥＰＲＯＭブＯツク、 １３はＥＰＲＯＭセル本体、 １４はアドレスセレクタ、 １５はデータセレクタ、 １６は書込みモード用ＥＰＲＯＭセル、１７はパワーオ
ンラッチ回路、 ２０はＲＯＭライタ を示す。 本発明のマイクロコンピータのブロック図第１図
Claims (1)
- 【特許請求の範囲】 外部に接続されるＲＯＭライタ（２０）により１度だけ
書込みが可能なワンタイムプログラマブルＲＯＭを内蔵
するシングルチップマイクロコンピュータ（１０）にお
いて、 該ワンタイムプログラマブルＲＯＭのセル本体（１３）
とは異なるアドレスが付されて１度だけ書込みが可能で
あり、記憶内容を常時出力する書込みモード用のワンタ
イムプログラマブルＲＯＭセル（１６）と、 該シングルチップマイクロコンピュータ（１０）の電源
投入時に該書込みモード用のワンタイムプログラマブル
ＲＯＭセル（１６）の出力値をラッチして、ラッチ出力
により該ワンタイムプログラマブルＲＯＭのセル本体（
１３）及び書込みモード用のワンタイムプログラマブル
ＲＯＭセル（１６）に対する該ＲＯＭライタ（２０）と
該シングルチップマイクロコンピュータ（１０）の中央
処理装置（１１）とのアクセスを切換え制御を行なうパ
ワーオンラッチ回路（１７）とを有することを特徴とす
るシングルチップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP538388A JP2590172B2 (ja) | 1988-01-13 | 1988-01-13 | シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP538388A JP2590172B2 (ja) | 1988-01-13 | 1988-01-13 | シングルチップマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01181146A true JPH01181146A (ja) | 1989-07-19 |
| JP2590172B2 JP2590172B2 (ja) | 1997-03-12 |
Family
ID=11609644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP538388A Expired - Fee Related JP2590172B2 (ja) | 1988-01-13 | 1988-01-13 | シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2590172B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520474A (ja) * | 1991-06-27 | 1993-01-29 | Nec Ic Microcomput Syst Ltd | １チツプマイクロコンピユータ |
| JP2009032322A (ja) * | 2007-07-26 | 2009-02-12 | Pa Net Gijutsu Kenkyusho:Kk | プログラマブルｒｏｍの記憶内容検査方法およびプログラマブルｒｏｍの記憶内容検査システム |
| JP2009157981A (ja) * | 2007-12-26 | 2009-07-16 | Fujitsu Microelectronics Ltd | 半導体装置およびその制御方法、並びに電子機器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128068A (en) * | 1981-01-30 | 1982-08-09 | Nec Corp | Semiconductor memory storage |
| JPS61101856A (ja) * | 1984-10-24 | 1986-05-20 | Nec Ic Microcomput Syst Ltd | 記憶装置 |
-
1988
- 1988-01-13 JP JP538388A patent/JP2590172B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128068A (en) * | 1981-01-30 | 1982-08-09 | Nec Corp | Semiconductor memory storage |
| JPS61101856A (ja) * | 1984-10-24 | 1986-05-20 | Nec Ic Microcomput Syst Ltd | 記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520474A (ja) * | 1991-06-27 | 1993-01-29 | Nec Ic Microcomput Syst Ltd | １チツプマイクロコンピユータ |
| JP2009032322A (ja) * | 2007-07-26 | 2009-02-12 | Pa Net Gijutsu Kenkyusho:Kk | プログラマブルｒｏｍの記憶内容検査方法およびプログラマブルｒｏｍの記憶内容検査システム |
| JP2009157981A (ja) * | 2007-12-26 | 2009-07-16 | Fujitsu Microelectronics Ltd | 半導体装置およびその制御方法、並びに電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2590172B2 (ja) | 1997-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |