JPH0997249A - マイクロコンピュータ - Google Patents
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- JPH0997249A JPH0997249A JP7253902A JP25390295A JPH0997249A JP H0997249 A JPH0997249 A JP H0997249A JP 7253902 A JP7253902 A JP 7253902A JP 25390295 A JP25390295 A JP 25390295A JP H0997249 A JPH0997249 A JP H0997249A
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- program
- microcomputer
- eeprom
- volatile memory
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 データの書き込み及び読み出しが可能な不揮
発性メモリをプログラムメモリとして使用するマイクロ
コンピュータにおいて、低消費電力モードを実現可能と
する。 【解決手段】 マイクロコンピュータを動作制御する為
のプログラムデータが記憶されたＥＥＰＲＯＭ１と、マ
イクロコンピュータを動作制御する為の他のプログラム
データが記憶されたマスクＲＯＭ２と、ＥＥＰＲＯＭ１
及びマスクＲＯＭ２のアドレス指定を行うプログラムカ
ウンタ３と、ＥＥＰＲＯＭ１及びマスクＲＯＭ２から読
み出されるプログラムデータの解読結果に基づき、プロ
グラムカウンタ３がＥＥＰＲＯＭ１及びマスクＲＯＭ２
の何れか一方のみをアクセスする様に制御するラッチ回
路７と、を備え、ＥＥＰＲＯＭ１から読み出されたプロ
グラムデータの解読結果により、プログラムカウンタ３
をマスクＲＯＭ２のみをアクセスできる様にし、低消費
電力モードを実現可能とした。
発性メモリをプログラムメモリとして使用するマイクロ
コンピュータにおいて、低消費電力モードを実現可能と
する。 【解決手段】 マイクロコンピュータを動作制御する為
のプログラムデータが記憶されたＥＥＰＲＯＭ１と、マ
イクロコンピュータを動作制御する為の他のプログラム
データが記憶されたマスクＲＯＭ２と、ＥＥＰＲＯＭ１
及びマスクＲＯＭ２のアドレス指定を行うプログラムカ
ウンタ３と、ＥＥＰＲＯＭ１及びマスクＲＯＭ２から読
み出されるプログラムデータの解読結果に基づき、プロ
グラムカウンタ３がＥＥＰＲＯＭ１及びマスクＲＯＭ２
の何れか一方のみをアクセスする様に制御するラッチ回
路７と、を備え、ＥＥＰＲＯＭ１から読み出されたプロ
グラムデータの解読結果により、プログラムカウンタ３
をマスクＲＯＭ２のみをアクセスできる様にし、低消費
電力モードを実現可能とした。
Description
【０００１】
【発明の属する技術分野】本発明は、データの書き込み
及び読み出しが可能なＥＥＰＲＯＭ等の不揮発性メモリ
をプログラムメモリとして使用する１チップ型のマイク
ロコンピュータに関する。
及び読み出しが可能なＥＥＰＲＯＭ等の不揮発性メモリ
をプログラムメモリとして使用する１チップ型のマイク
ロコンピュータに関する。
【０００２】
【従来の技術】１チップマイクロコンピュータは、それ
自体を動作制御する為のプログラムデータが記憶された
ＲＯＭを内蔵する形となっている。一般的には、前記Ｒ
ＯＭは、前記１チップマイクロコンピュータと同一チッ
プ上にマスクで形成される所謂マスクＲＯＭを用いるの
が通常である。しかしながら、前記マスクＲＯＭ内蔵の
１チップマイクロコンピュータでは、プログラムの変更
を要する場合、新たなマスクが必要となる。このマスク
変更を実現するには、それ専用の設計が必要である。即
ち、新たな設計に伴い、コスト高となると共にプログラ
ム変更後の１チップマイクロコンピュータを供給するま
でに長い時間がかかってしまうという欠点を有してい
る。
自体を動作制御する為のプログラムデータが記憶された
ＲＯＭを内蔵する形となっている。一般的には、前記Ｒ
ＯＭは、前記１チップマイクロコンピュータと同一チッ
プ上にマスクで形成される所謂マスクＲＯＭを用いるの
が通常である。しかしながら、前記マスクＲＯＭ内蔵の
１チップマイクロコンピュータでは、プログラムの変更
を要する場合、新たなマスクが必要となる。このマスク
変更を実現するには、それ専用の設計が必要である。即
ち、新たな設計に伴い、コスト高となると共にプログラ
ム変更後の１チップマイクロコンピュータを供給するま
でに長い時間がかかってしまうという欠点を有してい
る。
【０００３】そこで、最近では、データの書き込み及び
読み出しが可能なＥＥＰＲＯＭ等の不揮発性メモリをプ
ログラムメモリとして使用する１チップマイクロコンピ
ュータが存在する。前記ＥＥＰＲＯＭをプログラムメモ
リとして使用することの利点は、プログラム変更が容易
な点にある。わざわざマスクを変更する必要もなく、ユ
ーザ自身が変更を必要とする記憶領域のみプログラムの
書き換えを実行できる為、ＩＣ製造業者を頼ることなく
コストを抑えてプログラムの異なる１チップマイクロコ
ンピュータを迅速に作ることができる。
読み出しが可能なＥＥＰＲＯＭ等の不揮発性メモリをプ
ログラムメモリとして使用する１チップマイクロコンピ
ュータが存在する。前記ＥＥＰＲＯＭをプログラムメモ
リとして使用することの利点は、プログラム変更が容易
な点にある。わざわざマスクを変更する必要もなく、ユ
ーザ自身が変更を必要とする記憶領域のみプログラムの
書き換えを実行できる為、ＩＣ製造業者を頼ることなく
コストを抑えてプログラムの異なる１チップマイクロコ
ンピュータを迅速に作ることができる。
【０００４】
【発明が解決しようとする課題】しかしながら、前記Ｅ
ＥＰＲＯＭ等の不揮発性メモリは、上記した利点を有す
る反面、前記ＥＥＰＲＯＭからプログラムデータを読み
出して前記１チップマイクロコンピュータを動作させて
いる時の、前記ＥＥＰＲＯＭ自体の消費電流が数ｍＡ〜
数十ｍＡと大きく、前記１チップマイクロコンピュータ
を用いて時計動作のみを行わせる様な場合でも消費電流
が大きく、低消費電力モードを実現できない問題があっ
た。特に、バッテリー駆動タイプの機器に前記１チップ
マイクロコンピュータを用いると、前記機器の駆動時間
が短くなってしまい、使用者にとっては不都合である。
ＥＰＲＯＭ等の不揮発性メモリは、上記した利点を有す
る反面、前記ＥＥＰＲＯＭからプログラムデータを読み
出して前記１チップマイクロコンピュータを動作させて
いる時の、前記ＥＥＰＲＯＭ自体の消費電流が数ｍＡ〜
数十ｍＡと大きく、前記１チップマイクロコンピュータ
を用いて時計動作のみを行わせる様な場合でも消費電流
が大きく、低消費電力モードを実現できない問題があっ
た。特に、バッテリー駆動タイプの機器に前記１チップ
マイクロコンピュータを用いると、前記機器の駆動時間
が短くなってしまい、使用者にとっては不都合である。
【０００５】そこで、本発明は、低消費電力モードを実
現できる、書き込み及び読み出しが可能な不揮発性メモ
リをプログラムメモリとして内蔵した１チップマイクロ
コンピュータを提供することを目的とする。
現できる、書き込み及び読み出しが可能な不揮発性メモ
リをプログラムメモリとして内蔵した１チップマイクロ
コンピュータを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、データの書き込み及び読み出しが可能であり、マ
イクロコンピュータを動作制御する為のプログラムデー
タが記憶された第１不揮発性メモリと、前記マイクロコ
ンピュータを動作制御する為の他のプログラムデータが
マスクで記憶された読み出し専用の第２不揮発性メモリ
と、前記第１及び第２不揮発性メモリのアドレス指定を
行うプログラムカウンタと、前記第１及び第２不揮発性
メモリから読み出されるプログラムデータの解読結果に
基づき、前記プログラムカウンタが前記第１及び第２不
揮発性メモリの何れか一方のみをアクセスする様に制御
する制御回路と、を備え、前記第１不揮発性メモリから
読み出されたプログラムデータの解読結果により、前記
プログラムカウンタを前記第２不揮発性メモリのみをア
クセスできる様にし、低消費電力モードを実現可能とし
た点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、データの書き込み及び読み出しが可能であり、マ
イクロコンピュータを動作制御する為のプログラムデー
タが記憶された第１不揮発性メモリと、前記マイクロコ
ンピュータを動作制御する為の他のプログラムデータが
マスクで記憶された読み出し専用の第２不揮発性メモリ
と、前記第１及び第２不揮発性メモリのアドレス指定を
行うプログラムカウンタと、前記第１及び第２不揮発性
メモリから読み出されるプログラムデータの解読結果に
基づき、前記プログラムカウンタが前記第１及び第２不
揮発性メモリの何れか一方のみをアクセスする様に制御
する制御回路と、を備え、前記第１不揮発性メモリから
読み出されたプログラムデータの解読結果により、前記
プログラムカウンタを前記第２不揮発性メモリのみをア
クセスできる様にし、低消費電力モードを実現可能とし
た点である。
【０００７】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明のマイクロコンピュータを
示すブロック図である。尚、図１の構成は１チップマイ
クロコンピュータ内部に集積化されている。図１におい
て、（１）はデータの書き込み及び読み出しが可能なＥ
ＥＰＲＯＭ（第１不揮発性メモリ）であり、前記１チッ
プマイクロコンピュータを動作制御する為の通常のプロ
グラム（割り込みプログラムも含む）が書き込まれてい
る。該ＥＥＰＲＯＭ（１）は、「００００Ｈ」から［７
ＦＦＦＨ」のアドレスを有する。但し、Ｈはヘキサデシ
マルである。（２）は読み出し専用のマスクＲＯＭであ
り、時計動作等の低消費電力モードを実行する為のプロ
グラム及び割り込みプログラムが書き込まれている。該
マスクＲＯＭ（２）は、「８０００Ｈ」から「ＦＦＦＦ
Ｈ」のアドレスを有する。即ち、ＥＥＰＲＯＭ（１）及
びマスクＲＯＭ（２）は、連続する同一アドレス空間の
アドレスが割り振られている。ＥＥＰＲＯＭ（１）及び
マスクＲＯＭ（２）のアドレスで異なるのは、１６ビッ
トのアドレスデータＡ０〜Ａ１５の最上位ビットＡ１５
がＥＥＰＲＯＭ（１）では「０」、マスクＲＯＭ（２）
では「１」という点である。尚、ＥＥＰＲＯＭ（１）及
びマスクＲＯＭ（２）のアドレスで最上位ビットを除く
所定の同一アドレスには、所定の割り込み要求（外部割
り込み、タイマ割り込み等）に基づく割り込み処理を実
行する為の同一のプログラムデータが書き込まれている
ものとする。
的に説明する。図１は本発明のマイクロコンピュータを
示すブロック図である。尚、図１の構成は１チップマイ
クロコンピュータ内部に集積化されている。図１におい
て、（１）はデータの書き込み及び読み出しが可能なＥ
ＥＰＲＯＭ（第１不揮発性メモリ）であり、前記１チッ
プマイクロコンピュータを動作制御する為の通常のプロ
グラム（割り込みプログラムも含む）が書き込まれてい
る。該ＥＥＰＲＯＭ（１）は、「００００Ｈ」から［７
ＦＦＦＨ」のアドレスを有する。但し、Ｈはヘキサデシ
マルである。（２）は読み出し専用のマスクＲＯＭであ
り、時計動作等の低消費電力モードを実行する為のプロ
グラム及び割り込みプログラムが書き込まれている。該
マスクＲＯＭ（２）は、「８０００Ｈ」から「ＦＦＦＦ
Ｈ」のアドレスを有する。即ち、ＥＥＰＲＯＭ（１）及
びマスクＲＯＭ（２）は、連続する同一アドレス空間の
アドレスが割り振られている。ＥＥＰＲＯＭ（１）及び
マスクＲＯＭ（２）のアドレスで異なるのは、１６ビッ
トのアドレスデータＡ０〜Ａ１５の最上位ビットＡ１５
がＥＥＰＲＯＭ（１）では「０」、マスクＲＯＭ（２）
では「１」という点である。尚、ＥＥＰＲＯＭ（１）及
びマスクＲＯＭ（２）のアドレスで最上位ビットを除く
所定の同一アドレスには、所定の割り込み要求（外部割
り込み、タイマ割り込み等）に基づく割り込み処理を実
行する為の同一のプログラムデータが書き込まれている
ものとする。
【０００８】（３）はプログラムカウンタＰＣであり、
ＥＥＰＲＯＭ（１）及びマスクＲＯＭ（２）に対してア
ドレスデータＡ０〜Ａ１５を供給し、ＥＥＰＲＯＭ
（１）及びマスクＲＯＭ（２）の何れか一方のアドレス
指定を行うものである。（４）はインストラクショレジ
スタＩＲであり、ＥＥＰＲＯＭ（１）又はマスクＲＯＭ
（２）から読み出されたプログラムデータが内部バス
（５）を介してセットされるものである。
ＥＥＰＲＯＭ（１）及びマスクＲＯＭ（２）に対してア
ドレスデータＡ０〜Ａ１５を供給し、ＥＥＰＲＯＭ
（１）及びマスクＲＯＭ（２）の何れか一方のアドレス
指定を行うものである。（４）はインストラクショレジ
スタＩＲであり、ＥＥＰＲＯＭ（１）又はマスクＲＯＭ
（２）から読み出されたプログラムデータが内部バス
（５）を介してセットされるものである。
【０００９】（６）はインストラクションデコーダＩＤ
ＥＣであり、インストラクショレジスタ（４）にセット
されたプログラムデータを解読し、前記１チップマイク
ロコンピュータを動作制御する為の制御信号を発生する
ものである。（７）はラッチ回路であり、プログラムカ
ウンタ（３）の最上位ビットＡ１５を「１」又は「０」
に固定する為のものである。例えば、ＥＥＰＲＯＭ
（１）から読み出されるプログラムデータに基づく動作
を一旦終了し、マスクＲＯＭ（２）からの読み出しプロ
グラム動作を行いたい場合を考える。前提として、プロ
グラムカウンタ（３）の最上位ビットＡ１５は「０」で
ある。ＥＥＰＲＯＭ（１）から読み出されたプログラム
データは内部バス（５）を介してインストラクションレ
ジスタ（４）に保持されるが、この時、プログラムデー
タの所定の１ビットはＥＥＰＲＯＭ（１）からマスクＲ
ＯＭ（２）へのアドレス指定の切り換え用のビットに割
り振られており、この場合は「１」となっている。この
所定の１ビットは内部バス（５）を介してラッチ回路
（７）のＬ端子と接続されており、「１」がＬ端子に印
加されている。一方、インストラクションレジスタ
（４）に保持された前記所定の１ビットを除く残りの所
定ビットは、インストラクションデコーダ（６）で解読
される。この場合は、制御信号は「１」となる。詳しく
は、図２に示す様に、１チップマイクロコンピュータの
動作源となる発振クロックを所定分周したタイミング信
号の１周期期間だけハイレベルの制御信号が発生する。
これらタイミング信号及び制御信号はＡＮＤゲート
（８）に印加され、タイミング信号及び制御信号が共に
ハイレベルである期間だけハイレベルのクロックＣＬＫ
が発生する。このクロック信号ＣＬＫはラッチ回路
（７）のＣ端子に印加される。従って、ラッチ回路
（７）にはクロックＣＬＫの立ち上がりに同期して
「１」が取り込まれ、ラッチ回路（７）のＱ端子からは
「１」の出力信号ＬＣＨＯＵＴが出力される。この出力
信号ＬＣＨＯＵＴは、まず、プログラムカウンタ（３）
に印加され、最上位ビットＡ１５が出力信号ＬＣＨＯＵ
Ｔ＝「１」の通り、「１」に固定される。これより、プ
ログラムカウンタ（３）はマスクＲＯＭ（２）のみをア
クセスできる形となる。
ＥＣであり、インストラクショレジスタ（４）にセット
されたプログラムデータを解読し、前記１チップマイク
ロコンピュータを動作制御する為の制御信号を発生する
ものである。（７）はラッチ回路であり、プログラムカ
ウンタ（３）の最上位ビットＡ１５を「１」又は「０」
に固定する為のものである。例えば、ＥＥＰＲＯＭ
（１）から読み出されるプログラムデータに基づく動作
を一旦終了し、マスクＲＯＭ（２）からの読み出しプロ
グラム動作を行いたい場合を考える。前提として、プロ
グラムカウンタ（３）の最上位ビットＡ１５は「０」で
ある。ＥＥＰＲＯＭ（１）から読み出されたプログラム
データは内部バス（５）を介してインストラクションレ
ジスタ（４）に保持されるが、この時、プログラムデー
タの所定の１ビットはＥＥＰＲＯＭ（１）からマスクＲ
ＯＭ（２）へのアドレス指定の切り換え用のビットに割
り振られており、この場合は「１」となっている。この
所定の１ビットは内部バス（５）を介してラッチ回路
（７）のＬ端子と接続されており、「１」がＬ端子に印
加されている。一方、インストラクションレジスタ
（４）に保持された前記所定の１ビットを除く残りの所
定ビットは、インストラクションデコーダ（６）で解読
される。この場合は、制御信号は「１」となる。詳しく
は、図２に示す様に、１チップマイクロコンピュータの
動作源となる発振クロックを所定分周したタイミング信
号の１周期期間だけハイレベルの制御信号が発生する。
これらタイミング信号及び制御信号はＡＮＤゲート
（８）に印加され、タイミング信号及び制御信号が共に
ハイレベルである期間だけハイレベルのクロックＣＬＫ
が発生する。このクロック信号ＣＬＫはラッチ回路
（７）のＣ端子に印加される。従って、ラッチ回路
（７）にはクロックＣＬＫの立ち上がりに同期して
「１」が取り込まれ、ラッチ回路（７）のＱ端子からは
「１」の出力信号ＬＣＨＯＵＴが出力される。この出力
信号ＬＣＨＯＵＴは、まず、プログラムカウンタ（３）
に印加され、最上位ビットＡ１５が出力信号ＬＣＨＯＵ
Ｔ＝「１」の通り、「１」に固定される。これより、プ
ログラムカウンタ（３）はマスクＲＯＭ（２）のみをア
クセスできる形となる。
【００１０】ＥＥＰＲＯＭ（１）は、それ自体を動作状
態とする為の信号＊ＣＥ（チップイネーブル）が「０」
となることによりイネーブル状態となる。ＡＮＤゲート
（９）にはＥＥＰＲＯＭ（１）を書き込み状態とする時
に「０」となる信号＊ＷＥ（ライトイネーブル）及び該
ＥＥＰＲＯＭ（１）を読み出し状態とする時に「０」と
なる信号＊ＯＥ（アウトプットイネーブル）が印加され
ており、ＥＥＰＲＯＭ（１）を動作させる時は、信号＊
ＷＥ及び＊ＯＥの何れか一方が「０」となる為、ＡＮＤ
ゲート（９）の出力は「０」である。ＯＲゲート（１
０）にはＡＮＤゲート（９）の出力とラッチ回路（７）
の出力信号ＬＣＨＯＵＴが印加される。プログラムカウ
ンタ（３）がマスクＲＯＭ（２）をアクセスする時は、
信号ＬＣＨＯＵＴが「１」の為、ＯＲゲート（１０）の
出力は「１」となり、ＥＥＰＲＯＭ（１）はディセーブ
ル状態となっている。
態とする為の信号＊ＣＥ（チップイネーブル）が「０」
となることによりイネーブル状態となる。ＡＮＤゲート
（９）にはＥＥＰＲＯＭ（１）を書き込み状態とする時
に「０」となる信号＊ＷＥ（ライトイネーブル）及び該
ＥＥＰＲＯＭ（１）を読み出し状態とする時に「０」と
なる信号＊ＯＥ（アウトプットイネーブル）が印加され
ており、ＥＥＰＲＯＭ（１）を動作させる時は、信号＊
ＷＥ及び＊ＯＥの何れか一方が「０」となる為、ＡＮＤ
ゲート（９）の出力は「０」である。ＯＲゲート（１
０）にはＡＮＤゲート（９）の出力とラッチ回路（７）
の出力信号ＬＣＨＯＵＴが印加される。プログラムカウ
ンタ（３）がマスクＲＯＭ（２）をアクセスする時は、
信号ＬＣＨＯＵＴが「１」の為、ＯＲゲート（１０）の
出力は「１」となり、ＥＥＰＲＯＭ（１）はディセーブ
ル状態となっている。
【００１１】同様にして、マスクＲＯＭ（２）も信号＊
ＣＥが「０」になることによりイネーブル状態となる。
ＮＡＮＤゲート（１１）の一方の入力にはインバータ
（１２）を介して信号＊ＯＥが印加され、且つ、他方の
入力にはラッチ回路（７）の出力信号ＬＣＨＯＵＴが印
加される。マスクＲＯＭ（２）を動作させる時は、信号
＊ＯＥ＝「０」且つ出力信号ＬＣＨＯＵＴ＝「１」とな
っている為、ＮＡＮＤゲート（１１）の出力は「０」と
なり、マスクＲＯＭ（２）はイネーブル状態となる。
ＣＥが「０」になることによりイネーブル状態となる。
ＮＡＮＤゲート（１１）の一方の入力にはインバータ
（１２）を介して信号＊ＯＥが印加され、且つ、他方の
入力にはラッチ回路（７）の出力信号ＬＣＨＯＵＴが印
加される。マスクＲＯＭ（２）を動作させる時は、信号
＊ＯＥ＝「０」且つ出力信号ＬＣＨＯＵＴ＝「１」とな
っている為、ＮＡＮＤゲート（１１）の出力は「０」と
なり、マスクＲＯＭ（２）はイネーブル状態となる。
【００１２】こうして、プログラムカウンタ（３）はマ
スクＲＯＭ（２）のみをアドレス指定することになり、
時計動作等の低消費電力モードを実現できる。ここで、
ラッチ回路（７）、ＡＮＤゲート（８）及び該ＡＮＤゲ
ート（８）に印加される制御信号及びタイミング信号よ
り、制御回路が構成される。尚、上記説明では、ＥＥＰ
ＲＯＭ（１）をディセーブルとする場合について説明し
たが、マスクＲＯＭ（２）のプログラムに基づく低消費
電力モードを終了し、再びＥＥＰＲＯＭ（１）にプログ
ラムに基づく動作を実行したい場合は、マスクＲＯＭ
（２）から読み出される、ＥＥＰＲＯＭ（１）及びマス
クＲＯＭ（２）のアドレス指定の切り換えビットが
「０」となっているプログラムデータがインストラクシ
ョンレジスタ（４）にセットされる。後は上記と同様の
動作を行い、ＥＥＰＲＯＭ（１）がイネーブル、且つ、
マスクＲＯＭ（２）がディセーブルとなってプログラム
カウンタ（３）はＥＥＰＲＯＭ（１）のみをアドレス指
定することになる。
スクＲＯＭ（２）のみをアドレス指定することになり、
時計動作等の低消費電力モードを実現できる。ここで、
ラッチ回路（７）、ＡＮＤゲート（８）及び該ＡＮＤゲ
ート（８）に印加される制御信号及びタイミング信号よ
り、制御回路が構成される。尚、上記説明では、ＥＥＰ
ＲＯＭ（１）をディセーブルとする場合について説明し
たが、マスクＲＯＭ（２）のプログラムに基づく低消費
電力モードを終了し、再びＥＥＰＲＯＭ（１）にプログ
ラムに基づく動作を実行したい場合は、マスクＲＯＭ
（２）から読み出される、ＥＥＰＲＯＭ（１）及びマス
クＲＯＭ（２）のアドレス指定の切り換えビットが
「０」となっているプログラムデータがインストラクシ
ョンレジスタ（４）にセットされる。後は上記と同様の
動作を行い、ＥＥＰＲＯＭ（１）がイネーブル、且つ、
マスクＲＯＭ（２）がディセーブルとなってプログラム
カウンタ（３）はＥＥＰＲＯＭ（１）のみをアドレス指
定することになる。
【００１３】（１３）は割り込みベクタ発生回路であ
り、各種割り込み要求に対応する、最上位ビットＡ１５
を除く１５ビットのアドレスデータＡ０〜Ａ１４を発生
するものである。上記した様に、ＥＥＰＲＯＭ（１）及
びマスクＲＯＭ（２）のアドレスの最上位ビットを除く
所定の同一アドレスには、各割り込み処理を実行する為
の同一のプログラムデータが書き込まれている。従っ
て、ＥＥＰＲＯＭ（１）がイネーブルになっている場合
でも、マスクＲＯＭ（２）がイネーブルになっている場
合でも、何れの場合に割り込み要求が発生しても、ＥＥ
ＰＲＯＭ（１）及びマスクＲＯＭ（２）の何れか一方の
割り込みプログラムで割り込み処理を必ず実行できる。
（１４）は割り込み設定回路であり、多重割り込みが発
生した場合に何れの割り込み要求を優先させるか、ま
た、割り込み要求の受付をイネーブル又はディセーブル
とするか等の設定をして、割り込みベクタ発生回路（１
３）を制御するものである。
り、各種割り込み要求に対応する、最上位ビットＡ１５
を除く１５ビットのアドレスデータＡ０〜Ａ１４を発生
するものである。上記した様に、ＥＥＰＲＯＭ（１）及
びマスクＲＯＭ（２）のアドレスの最上位ビットを除く
所定の同一アドレスには、各割り込み処理を実行する為
の同一のプログラムデータが書き込まれている。従っ
て、ＥＥＰＲＯＭ（１）がイネーブルになっている場合
でも、マスクＲＯＭ（２）がイネーブルになっている場
合でも、何れの場合に割り込み要求が発生しても、ＥＥ
ＰＲＯＭ（１）及びマスクＲＯＭ（２）の何れか一方の
割り込みプログラムで割り込み処理を必ず実行できる。
（１４）は割り込み設定回路であり、多重割り込みが発
生した場合に何れの割り込み要求を優先させるか、ま
た、割り込み要求の受付をイネーブル又はディセーブル
とするか等の設定をして、割り込みベクタ発生回路（１
３）を制御するものである。
【００１４】以上説明した如く、プログラムカウンタ
（３）がＥＥＰＲＯＭ（１）又はマスクＲＯＭ（２）の
何れか一方をアドレス指定できる切換制御を実行できる
様にした為、時計動作等を行う時はマスクＲＯＭ（２）
をアドレス指定できる様にし、低消費電力モードを実現
可能とした。従って、本発明のマイクロコンピュータ
は、バッテリー駆動タイプの携帯用機器に適用して非常
に好適である。
（３）がＥＥＰＲＯＭ（１）又はマスクＲＯＭ（２）の
何れか一方をアドレス指定できる切換制御を実行できる
様にした為、時計動作等を行う時はマスクＲＯＭ（２）
をアドレス指定できる様にし、低消費電力モードを実現
可能とした。従って、本発明のマイクロコンピュータ
は、バッテリー駆動タイプの携帯用機器に適用して非常
に好適である。
【００１５】
【発明の効果】本発明によれば、プログラムカウンタが
第１不揮発性メモリ又は第２不揮発性メモリの何れか一
方をアドレス指定できる切換制御を実行できる様にした
為、時計動作等を行う時は第２不揮発性メモリのみをア
ドレス指定できる様にし、低消費電力モードを実現可能
とした。従って、本発明のマイクロコンピュータは、バ
ッテリー駆動タイプの携帯用機器に適用すると極めて好
適である利点が得られる。
第１不揮発性メモリ又は第２不揮発性メモリの何れか一
方をアドレス指定できる切換制御を実行できる様にした
為、時計動作等を行う時は第２不揮発性メモリのみをア
ドレス指定できる様にし、低消費電力モードを実現可能
とした。従って、本発明のマイクロコンピュータは、バ
ッテリー駆動タイプの携帯用機器に適用すると極めて好
適である利点が得られる。
【図１】本発明のマイクロコンピュータを示すブロック
図である。
図である。
【図２】図１を動作させる為のタイミングチャートであ
る。
る。
（１） ＥＥＰＲＯＭ （２） マスクＲＯＭ （３） プログラムカウンタ （７） ラッチ回路
Claims (5)
- 【請求項１】 データの書き込み及び読み出しが可能で
あり、マイクロコンピュータを動作制御する為のプログ
ラムデータが記憶された第１不揮発性メモリと、 前記マイクロコンピュータを動作制御する為の他のプロ
グラムデータがマスクで記憶された読み出し専用の第２
不揮発性メモリと、 前記第１及び第２不揮発性メモリのアドレス指定を行う
プログラムカウンタと、 前記第１及び第２不揮発性メモリから読み出されるプロ
グラムデータの解読結果に基づき、前記プログラムカウ
ンタが前記第１及び第２不揮発性メモリの何れか一方の
みをアクセスする様に制御する制御回路と、を備え、 前記第１不揮発性メモリから読み出されたプログラムデ
ータの解読結果により、前記プログラムカウンタを前記
第２不揮発性メモリのみをアクセスできる様にし、低消
費電力モードを実現可能としたことを特徴とするマイク
ロコンピュータ。 - 【請求項２】 前記第１及び第２不揮発性メモリのアド
レスは同一アドレス空間に割り振られ、前記第１不揮発
性メモリのアドレスに対応するアドレスデータと前記第
２不揮発性メモリのアドレスに対応するアドレスデータ
との一部のビットは異なることを特徴とする請求項１記
載のマイクロコンピュータ。 - 【請求項３】 前記アドレスデータの一部のビットは最
上位ビットであることを特徴とする請求項２記載のマイ
クロコンピュータ。 - 【請求項４】 前記制御回路は、前記第１又は第２不揮
発性メモリのプログラムデータの解読結果に基づき、前
記プログラムカウンタの最上位ビットを「１」又は
「０」に固定することを特徴とする請求項３記載のマイ
クロコンピュータ。 - 【請求項５】 前記第１及び第２不揮発性メモリは、最
上位ビットを除く所定の同一アドレスに割り込み処理を
実行する為の同一又は異なるプログラムデータが書き込
まれていることを特徴とする請求項３記載のマイクロコ
ンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7253902A JPH0997249A (ja) | 1995-09-29 | 1995-09-29 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7253902A JPH0997249A (ja) | 1995-09-29 | 1995-09-29 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0997249A true JPH0997249A (ja) | 1997-04-08 |
Family
ID=17257672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7253902A Pending JPH0997249A (ja) | 1995-09-29 | 1995-09-29 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0997249A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014160362A (ja) * | 2013-02-20 | 2014-09-04 | Nec Corp | 間欠動作に適した計算装置およびその動作方法 |
-
1995
- 1995-09-29 JP JP7253902A patent/JPH0997249A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014160362A (ja) * | 2013-02-20 | 2014-09-04 | Nec Corp | 間欠動作に適した計算装置およびその動作方法 |
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