JPH09114731A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH09114731A JPH09114731A JP7268551A JP26855195A JPH09114731A JP H09114731 A JPH09114731 A JP H09114731A JP 7268551 A JP7268551 A JP 7268551A JP 26855195 A JP26855195 A JP 26855195A JP H09114731 A JPH09114731 A JP H09114731A
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- microcomputer
- program
- program data
- volatile memory
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Microcomputers (AREA)
- Memory System (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【課題】 データの書き込み及び読み出しが可能な不揮
発性メモリをプログラムメモリとして使用するマイクロ
コンピュータにおいて、低消費電力モードを実現可能と
する。 【解決手段】 マイクロコンピュータを動作制御する為
のプログラムデータが記憶されたＥＥＰＲＯＭ１と、マ
イクロコンピュータを動作制御する為の他のプログラム
データが記憶されたマスクＲＯＭ２と、ＥＥＰＲＯＭ１
及びマスクＲＯＭ２のアドレス指定を行うプログラムカ
ウンタ３と、ＥＥＰＲＯＭ１及びマスクＲＯＭ２から読
み出されるプログラムデータの解読結果に基づき、プロ
グラムカウンタ３がＥＥＰＲＯＭ１及びマスクＲＯＭ２
の何れか一方のみをアクセスする様に制御するラッチ回
路７と、を備え、ＥＥＰＲＯＭ１から読み出されたプロ
グラムデータの解読結果により、プログラムカウンタ３
をマスクＲＯＭ２のみをアクセスできる様にし、低消費
電力モードを実現可能とした。
発性メモリをプログラムメモリとして使用するマイクロ
コンピュータにおいて、低消費電力モードを実現可能と
する。 【解決手段】 マイクロコンピュータを動作制御する為
のプログラムデータが記憶されたＥＥＰＲＯＭ１と、マ
イクロコンピュータを動作制御する為の他のプログラム
データが記憶されたマスクＲＯＭ２と、ＥＥＰＲＯＭ１
及びマスクＲＯＭ２のアドレス指定を行うプログラムカ
ウンタ３と、ＥＥＰＲＯＭ１及びマスクＲＯＭ２から読
み出されるプログラムデータの解読結果に基づき、プロ
グラムカウンタ３がＥＥＰＲＯＭ１及びマスクＲＯＭ２
の何れか一方のみをアクセスする様に制御するラッチ回
路７と、を備え、ＥＥＰＲＯＭ１から読み出されたプロ
グラムデータの解読結果により、プログラムカウンタ３
をマスクＲＯＭ２のみをアクセスできる様にし、低消費
電力モードを実現可能とした。
Description
【０００１】
【発明の属する技術分野】本発明は、データの書き込み
及び読み出しが可能なＥＥＰＲＯＭ等の不揮発性メモリ
をプログラムメモリとして使用する１チップ型のマイク
ロコンピュータに関する。
及び読み出しが可能なＥＥＰＲＯＭ等の不揮発性メモリ
をプログラムメモリとして使用する１チップ型のマイク
ロコンピュータに関する。
【０００２】
【従来の技術】１チップマイクロコンピュータは、それ
自体を動作制御する為のプログラムデータが記憶された
ＲＯＭを内蔵する形となっている。一般的には、前記Ｒ
ＯＭは、前記１チップマイクロコンピュータと同一チッ
プ上にマスクで形成される所謂マスクＲＯＭを用いるの
が通常である。しかしながら、前記マスクＲＯＭ内蔵の
１チップマイクロコンピュータでは、プログラムの変更
を要する場合、新たなマスクが必要となる。このマスク
変更を実現するには、それ専用の設計が必要である。即
ち、新たな設計に伴い、コスト高となると共にプログラ
ム変更後の１チップマイクロコンピュータを供給するま
でに長い時間がかかってしまうという欠点を有してい
る。
自体を動作制御する為のプログラムデータが記憶された
ＲＯＭを内蔵する形となっている。一般的には、前記Ｒ
ＯＭは、前記１チップマイクロコンピュータと同一チッ
プ上にマスクで形成される所謂マスクＲＯＭを用いるの
が通常である。しかしながら、前記マスクＲＯＭ内蔵の
１チップマイクロコンピュータでは、プログラムの変更
を要する場合、新たなマスクが必要となる。このマスク
変更を実現するには、それ専用の設計が必要である。即
ち、新たな設計に伴い、コスト高となると共にプログラ
ム変更後の１チップマイクロコンピュータを供給するま
でに長い時間がかかってしまうという欠点を有してい
る。
【０００３】そこで、最近では、データの書き込み及び
読み出しが可能なＥＥＰＲＯＭ等の不揮発性メモリをプ
ログラムメモリとして使用する１チップマイクロコンピ
ュータが存在する。前記ＥＥＰＲＯＭをプログラムメモ
リとして使用することの利点は、プログラム変更が容易
な点にある。わざわざマスクを変更する必要もなく、ユ
ーザ自身が変更を必要とする記憶領域のみプログラムの
書き換えを実行できる為、ＩＣ製造業者を頼ることなく
コストを抑えてプログラムの異なる１チップマイクロコ
ンピュータを迅速に作ることができる。
読み出しが可能なＥＥＰＲＯＭ等の不揮発性メモリをプ
ログラムメモリとして使用する１チップマイクロコンピ
ュータが存在する。前記ＥＥＰＲＯＭをプログラムメモ
リとして使用することの利点は、プログラム変更が容易
な点にある。わざわざマスクを変更する必要もなく、ユ
ーザ自身が変更を必要とする記憶領域のみプログラムの
書き換えを実行できる為、ＩＣ製造業者を頼ることなく
コストを抑えてプログラムの異なる１チップマイクロコ
ンピュータを迅速に作ることができる。
【０００４】
【発明が解決しようとする課題】しかしながら、前記Ｅ
ＥＰＲＯＭ等の不揮発性メモリは、上記した利点を有す
る反面、前記ＥＥＰＲＯＭからプログラムデータを読み
出して前記１チップマイクロコンピュータを動作させて
いる時の、前記ＥＥＰＲＯＭ自体の消費電流が数ｍＡ〜
数十ｍＡと大きく、前記１チップマイクロコンピュータ
を用いて時計動作のみを行わせる様な場合でも消費電流
が大きく、低消費電力モードを実現できない問題があっ
た。特に、バッテリー駆動タイプの機器に前記１チップ
マイクロコンピュータを用いると、前記機器の駆動時間
が短くなってしまい、使用者にとっては不都合である。
ＥＰＲＯＭ等の不揮発性メモリは、上記した利点を有す
る反面、前記ＥＥＰＲＯＭからプログラムデータを読み
出して前記１チップマイクロコンピュータを動作させて
いる時の、前記ＥＥＰＲＯＭ自体の消費電流が数ｍＡ〜
数十ｍＡと大きく、前記１チップマイクロコンピュータ
を用いて時計動作のみを行わせる様な場合でも消費電流
が大きく、低消費電力モードを実現できない問題があっ
た。特に、バッテリー駆動タイプの機器に前記１チップ
マイクロコンピュータを用いると、前記機器の駆動時間
が短くなってしまい、使用者にとっては不都合である。
【０００５】そこで、本発明は、低消費電力モードを実
現できる、書き込み及び読み出しが可能な不揮発性メモ
リをプログラムメモリとして内蔵した１チップマイクロ
コンピュータを提供することを目的とする。
現できる、書き込み及び読み出しが可能な不揮発性メモ
リをプログラムメモリとして内蔵した１チップマイクロ
コンピュータを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、データの書き込み及び読み出しが可能であり、マ
イクロコンピュータを動作制御する為のプログラムデー
タが記憶された第１不揮発性メモリと、前記マイクロコ
ンピュータを動作制御する為の他のプログラムデータが
マスクで記憶され、前記第１不揮発性メモリと同一アド
レスを有する別アドレス空間の読み出し専用の第２不揮
発性メモリと、前記第１及び第２不揮発性メモリのアド
レス指定を行うプログラムカウンタと、前記第１及び第
２不揮発性メモリから読み出されるプログラムデータの
解読結果に基づき、前記プログラムカウンタが前記第１
及び第２不揮発性メモリの何れか一方のみをアクセスす
る様に制御する制御回路と、を備え、前記第１不揮発性
メモリから読み出されたプログラムデータの解読結果に
より、前記プログラムカウンタを前記第２不揮発性メモ
リのみをアクセスできる様にし、低消費電力モードを実
現可能とした点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、データの書き込み及び読み出しが可能であり、マ
イクロコンピュータを動作制御する為のプログラムデー
タが記憶された第１不揮発性メモリと、前記マイクロコ
ンピュータを動作制御する為の他のプログラムデータが
マスクで記憶され、前記第１不揮発性メモリと同一アド
レスを有する別アドレス空間の読み出し専用の第２不揮
発性メモリと、前記第１及び第２不揮発性メモリのアド
レス指定を行うプログラムカウンタと、前記第１及び第
２不揮発性メモリから読み出されるプログラムデータの
解読結果に基づき、前記プログラムカウンタが前記第１
及び第２不揮発性メモリの何れか一方のみをアクセスす
る様に制御する制御回路と、を備え、前記第１不揮発性
メモリから読み出されたプログラムデータの解読結果に
より、前記プログラムカウンタを前記第２不揮発性メモ
リのみをアクセスできる様にし、低消費電力モードを実
現可能とした点である。
【０００７】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明のマイクロコンピュータを
示すブロック図である。尚、図１の構成は１チップマイ
クロコンピュータ内部に集積化されている。図１におい
て、（１）はデータの書き込み及び読み出しが可能なＥ
ＥＰＲＯＭ（第１不揮発性メモリ）であり、前記１チッ
プマイクロコンピュータを動作制御する為の通常のプロ
グラム（割り込みプログラムも含む）が書き込まれてい
る。該ＥＥＰＲＯＭ（１）は、「００００Ｈ」から［Ｆ
ＦＦＦＨ」のアドレスを有する。但し、Ｈはヘキサデシ
マルである。（２）は読み出し専用のマスクＲＯＭであ
り、時計動作等の低消費電力モードを実行する為のプロ
グラム及び割り込みプログラムが書き込まれている。該
マスクＲＯＭ（２）は、「００００Ｈ」から「ＦＦＦＦ
Ｈ」のアドレスを有する。即ち、ＥＥＰＲＯＭ（１）及
びマスクＲＯＭ（２）は、同一アドレスを有するものの
別アドレス空間に割り振られている。ＥＥＰＲＯＭ
（１）及びマスクＲＯＭ（２）をアクセスするアドレス
は同一であり、１６ビットのアドレスデータＡ０〜Ａ１
５でアクセスされる。ＥＥＰＲＯＭ（１）及びマスクＲ
ＯＭ（２）の選択には後述するメモリ選択信号ＭＳＥＬ
が使用され、ＥＥＰＲＯＭ（１）を選択する時には
「０」、マスクＲＯＭ（２）を選択する時には「１」と
なる。尚、ＥＥＰＲＯＭ（１）及びマスクＲＯＭ（２）
の所定の同一アドレスには、所定の割り込み要求（外部
割り込み、タイマ割り込み等）に基づく割り込み処理を
実行する為の同一のプログラムデータが書き込まれてい
るものとする。
的に説明する。図１は本発明のマイクロコンピュータを
示すブロック図である。尚、図１の構成は１チップマイ
クロコンピュータ内部に集積化されている。図１におい
て、（１）はデータの書き込み及び読み出しが可能なＥ
ＥＰＲＯＭ（第１不揮発性メモリ）であり、前記１チッ
プマイクロコンピュータを動作制御する為の通常のプロ
グラム（割り込みプログラムも含む）が書き込まれてい
る。該ＥＥＰＲＯＭ（１）は、「００００Ｈ」から［Ｆ
ＦＦＦＨ」のアドレスを有する。但し、Ｈはヘキサデシ
マルである。（２）は読み出し専用のマスクＲＯＭであ
り、時計動作等の低消費電力モードを実行する為のプロ
グラム及び割り込みプログラムが書き込まれている。該
マスクＲＯＭ（２）は、「００００Ｈ」から「ＦＦＦＦ
Ｈ」のアドレスを有する。即ち、ＥＥＰＲＯＭ（１）及
びマスクＲＯＭ（２）は、同一アドレスを有するものの
別アドレス空間に割り振られている。ＥＥＰＲＯＭ
（１）及びマスクＲＯＭ（２）をアクセスするアドレス
は同一であり、１６ビットのアドレスデータＡ０〜Ａ１
５でアクセスされる。ＥＥＰＲＯＭ（１）及びマスクＲ
ＯＭ（２）の選択には後述するメモリ選択信号ＭＳＥＬ
が使用され、ＥＥＰＲＯＭ（１）を選択する時には
「０」、マスクＲＯＭ（２）を選択する時には「１」と
なる。尚、ＥＥＰＲＯＭ（１）及びマスクＲＯＭ（２）
の所定の同一アドレスには、所定の割り込み要求（外部
割り込み、タイマ割り込み等）に基づく割り込み処理を
実行する為の同一のプログラムデータが書き込まれてい
るものとする。
【０００８】（３）はプログラムカウンタＰＣであり、
ＥＥＰＲＯＭ（１）及びマスクＲＯＭ（２）に対してア
ドレスデータＡ０〜Ａ１５を供給し、前記メモリ選択信
号ＭＳＥＬに基づき、ＥＥＰＲＯＭ（１）及びマスクＲ
ＯＭ（２）のアドレス指定を行うものである。（４）は
インストラクションレジスタＩＲであり、ＥＥＰＲＯＭ
（１）又はマスクＲＯＭ（２）から読み出されたプログ
ラムデータが内部バス（５）を介してセットされるもの
である。
ＥＥＰＲＯＭ（１）及びマスクＲＯＭ（２）に対してア
ドレスデータＡ０〜Ａ１５を供給し、前記メモリ選択信
号ＭＳＥＬに基づき、ＥＥＰＲＯＭ（１）及びマスクＲ
ＯＭ（２）のアドレス指定を行うものである。（４）は
インストラクションレジスタＩＲであり、ＥＥＰＲＯＭ
（１）又はマスクＲＯＭ（２）から読み出されたプログ
ラムデータが内部バス（５）を介してセットされるもの
である。
【０００９】（６）はインストラクションデコーダＩＤ
ＥＣであり、インストラクションレジスタ（４）にセッ
トされたプログラムデータを解読し、前記１チップマイ
クロコンピュータを動作制御する為の制御信号を発生す
るものである。（７）はラッチ回路であり、前記メモリ
選択信号ＭＳＥＬを発生するものである。例えば、ＥＥ
ＰＲＯＭ（１）から読み出されるプログラムデータに基
づく動作を一旦終了し、マスクＲＯＭ（２）からの読み
出しプログラム動作を行いたい場合を考える。前提とし
て、ラッチ回路（７）から出力されるメモリ選択信号Ｍ
ＳＥＬは「０」である。ＥＥＰＲＯＭ（１）から読み出
されたプログラムデータは内部バス（５）を介してイン
ストラクションレジスタ（４）に保持されるが、この
時、プログラムデータの所定の１ビットはＥＥＰＲＯＭ
（１）からマスクＲＯＭ（２）への動作切り換え用のビ
ットに割り振られており、この場合は「１」となってい
る。この所定の１ビットは内部バス（５）を介してラッ
チ回路（７）のＬ端子と接続されており、「１」がＬ端
子に印加されている。一方、インストラクションレジス
タ（４）に保持された前記所定の１ビットを除く残りの
所定ビットは、インストラクションデコーダ（６）で解
読される。この場合は、制御信号は「１」となる。詳し
くは、図２に示す様に、１チップマイクロコンピュータ
の動作源となる発振クロックを所定分周したタイミング
信号の１周期期間だけハイレベルの制御信号が発生す
る。これらタイミング信号及び制御信号はＡＮＤゲート
（８）に印加され、タイミング信号及び制御信号が共に
ハイレベルである期間だけハイレベルのクロックＣＬＫ
が発生する。このクロック信号ＣＬＫはラッチ回路
（７）のＣ端子に印加される。従って、ラッチ回路
（７）にはクロックＣＬＫの立ち上がりに同期して
「１」が取り込まれ、ラッチ回路（７）のＱ端子からは
「１」のメモリ選択信号ＭＳＥＬが出力される。このメ
モリ選択信号ＭＳＥＬにより、プログラムカウンタ
（３）はマスクＲＯＭ（２）のみをアクセスできる形と
なる。
ＥＣであり、インストラクションレジスタ（４）にセッ
トされたプログラムデータを解読し、前記１チップマイ
クロコンピュータを動作制御する為の制御信号を発生す
るものである。（７）はラッチ回路であり、前記メモリ
選択信号ＭＳＥＬを発生するものである。例えば、ＥＥ
ＰＲＯＭ（１）から読み出されるプログラムデータに基
づく動作を一旦終了し、マスクＲＯＭ（２）からの読み
出しプログラム動作を行いたい場合を考える。前提とし
て、ラッチ回路（７）から出力されるメモリ選択信号Ｍ
ＳＥＬは「０」である。ＥＥＰＲＯＭ（１）から読み出
されたプログラムデータは内部バス（５）を介してイン
ストラクションレジスタ（４）に保持されるが、この
時、プログラムデータの所定の１ビットはＥＥＰＲＯＭ
（１）からマスクＲＯＭ（２）への動作切り換え用のビ
ットに割り振られており、この場合は「１」となってい
る。この所定の１ビットは内部バス（５）を介してラッ
チ回路（７）のＬ端子と接続されており、「１」がＬ端
子に印加されている。一方、インストラクションレジス
タ（４）に保持された前記所定の１ビットを除く残りの
所定ビットは、インストラクションデコーダ（６）で解
読される。この場合は、制御信号は「１」となる。詳し
くは、図２に示す様に、１チップマイクロコンピュータ
の動作源となる発振クロックを所定分周したタイミング
信号の１周期期間だけハイレベルの制御信号が発生す
る。これらタイミング信号及び制御信号はＡＮＤゲート
（８）に印加され、タイミング信号及び制御信号が共に
ハイレベルである期間だけハイレベルのクロックＣＬＫ
が発生する。このクロック信号ＣＬＫはラッチ回路
（７）のＣ端子に印加される。従って、ラッチ回路
（７）にはクロックＣＬＫの立ち上がりに同期して
「１」が取り込まれ、ラッチ回路（７）のＱ端子からは
「１」のメモリ選択信号ＭＳＥＬが出力される。このメ
モリ選択信号ＭＳＥＬにより、プログラムカウンタ
（３）はマスクＲＯＭ（２）のみをアクセスできる形と
なる。
【００１０】ＥＥＰＲＯＭ（１）は、それ自体を動作状
態とする為の信号＊ＣＥ（チップイネーブル）が「０」
となることによりイネーブル状態となる。ＡＮＤゲート
（９）にはＥＥＰＲＯＭ（１）を書き込み状態とする時
に「０」となる信号＊ＷＥ（ライトイネーブル）及び該
ＥＥＰＲＯＭ（１）を読み出し状態とする時に「０」と
なる信号＊ＯＥ（アウトプットイネーブル）が印加され
ており、ＥＥＰＲＯＭ（１）を動作させる時は、信号＊
ＷＥ及び＊ＯＥの何れか一方が「０」となる為、ＡＮＤ
ゲート（９）の出力は「０」である。ＯＲゲート（１
０）にはＡＮＤゲート（９）の出力とラッチ回路（７）
のメモリ選択信号ＭＳＥＬが印加される。プログラムカ
ウンタ（３）がマスクＲＯＭ（２）をアクセスする時
は、メモリ選択信号ＭＳＥＬが「１」の為、ＯＲゲート
（１０）の出力は「１」となり、ＥＥＰＲＯＭ（１）は
ディセーブル状態となっている。
態とする為の信号＊ＣＥ（チップイネーブル）が「０」
となることによりイネーブル状態となる。ＡＮＤゲート
（９）にはＥＥＰＲＯＭ（１）を書き込み状態とする時
に「０」となる信号＊ＷＥ（ライトイネーブル）及び該
ＥＥＰＲＯＭ（１）を読み出し状態とする時に「０」と
なる信号＊ＯＥ（アウトプットイネーブル）が印加され
ており、ＥＥＰＲＯＭ（１）を動作させる時は、信号＊
ＷＥ及び＊ＯＥの何れか一方が「０」となる為、ＡＮＤ
ゲート（９）の出力は「０」である。ＯＲゲート（１
０）にはＡＮＤゲート（９）の出力とラッチ回路（７）
のメモリ選択信号ＭＳＥＬが印加される。プログラムカ
ウンタ（３）がマスクＲＯＭ（２）をアクセスする時
は、メモリ選択信号ＭＳＥＬが「１」の為、ＯＲゲート
（１０）の出力は「１」となり、ＥＥＰＲＯＭ（１）は
ディセーブル状態となっている。
【００１１】同様にして、マスクＲＯＭ（２）も信号＊
ＣＥが「０」になることによりイネーブル状態となる。
ＮＡＮＤゲート（１１）の一方の入力にはインバータ
（１２）を介して信号＊ＯＥが印加され、且つ、他方の
入力にはラッチ回路（７）のメモリ選択信号ＭＳＥＬが
印加される。マスクＲＯＭ（２）を動作させる時は、信
号＊ＯＥ＝「０」且つメモリ選択信号ＭＳＥＬ＝「１」
となっている為、ＮＡＮＤゲート（１１）の出力は
「０」となり、マスクＲＯＭ（２）はイネーブル状態と
なる。
ＣＥが「０」になることによりイネーブル状態となる。
ＮＡＮＤゲート（１１）の一方の入力にはインバータ
（１２）を介して信号＊ＯＥが印加され、且つ、他方の
入力にはラッチ回路（７）のメモリ選択信号ＭＳＥＬが
印加される。マスクＲＯＭ（２）を動作させる時は、信
号＊ＯＥ＝「０」且つメモリ選択信号ＭＳＥＬ＝「１」
となっている為、ＮＡＮＤゲート（１１）の出力は
「０」となり、マスクＲＯＭ（２）はイネーブル状態と
なる。
【００１２】こうして、プログラムカウンタ（３）はマ
スクＲＯＭ（２）のみをアドレス指定することになり、
時計動作等の低消費電力モードを実現できる。ここで、
ラッチ回路（７）、ＡＮＤゲート（８）及び該ＡＮＤゲ
ート（８）に印加される制御信号及びタイミング信号よ
り、制御回路が構成される。尚、上記説明では、ＥＥＰ
ＲＯＭ（１）をディセーブルとする場合について説明し
たが、マスクＲＯＭ（２）のプログラムに基づく低消費
電力モードを終了し、再びＥＥＰＲＯＭ（１）にプログ
ラムに基づく動作を実行したい場合は、マスクＲＯＭ
（２）から読み出される、ＥＥＰＲＯＭ（１）及びマス
クＲＯＭ（２）の動作切り換えビットが「０」となって
いるプログラムデータがインストラクションレジスタ
（４）にセットされる。後は上記と同様の動作を行い、
ＥＥＰＲＯＭ（１）がイネーブル、且つ、マスクＲＯＭ
（２）がディセーブルとなってプログラムカウンタ
（３）はＥＥＰＲＯＭ（１）のみをアドレス指定するこ
とになる。
スクＲＯＭ（２）のみをアドレス指定することになり、
時計動作等の低消費電力モードを実現できる。ここで、
ラッチ回路（７）、ＡＮＤゲート（８）及び該ＡＮＤゲ
ート（８）に印加される制御信号及びタイミング信号よ
り、制御回路が構成される。尚、上記説明では、ＥＥＰ
ＲＯＭ（１）をディセーブルとする場合について説明し
たが、マスクＲＯＭ（２）のプログラムに基づく低消費
電力モードを終了し、再びＥＥＰＲＯＭ（１）にプログ
ラムに基づく動作を実行したい場合は、マスクＲＯＭ
（２）から読み出される、ＥＥＰＲＯＭ（１）及びマス
クＲＯＭ（２）の動作切り換えビットが「０」となって
いるプログラムデータがインストラクションレジスタ
（４）にセットされる。後は上記と同様の動作を行い、
ＥＥＰＲＯＭ（１）がイネーブル、且つ、マスクＲＯＭ
（２）がディセーブルとなってプログラムカウンタ
（３）はＥＥＰＲＯＭ（１）のみをアドレス指定するこ
とになる。
【００１３】（１３）は割り込みベクタ発生回路であ
り、各種割り込み要求に対応する１６ビットのアドレス
データＡ０〜Ａ１４を発生するものである。上記した様
に、ＥＥＰＲＯＭ（１）及びマスクＲＯＭ（２）のアド
レスの所定の同一アドレスには、各割り込み処理を実行
する為の同一のプログラムデータが書き込まれている。
従って、ＥＥＰＲＯＭ（１）がイネーブルになっている
場合でも、マスクＲＯＭ（２）がイネーブルになってい
る場合でも、何れの場合に割り込み要求が発生しても、
ＥＥＰＲＯＭ（１）及びマスクＲＯＭ（２）の何れか一
方の割り込みプログラムで割り込み処理を必ず実行でき
る。（１４）は割り込み設定回路であり、多重割り込み
が発生した場合に何れの割り込み要求を優先させるか、
また、割り込み要求の受付をイネーブル又はディセーブ
ルとするか等の設定をして、割り込みベクタ発生回路
（１３）を制御するものである。
り、各種割り込み要求に対応する１６ビットのアドレス
データＡ０〜Ａ１４を発生するものである。上記した様
に、ＥＥＰＲＯＭ（１）及びマスクＲＯＭ（２）のアド
レスの所定の同一アドレスには、各割り込み処理を実行
する為の同一のプログラムデータが書き込まれている。
従って、ＥＥＰＲＯＭ（１）がイネーブルになっている
場合でも、マスクＲＯＭ（２）がイネーブルになってい
る場合でも、何れの場合に割り込み要求が発生しても、
ＥＥＰＲＯＭ（１）及びマスクＲＯＭ（２）の何れか一
方の割り込みプログラムで割り込み処理を必ず実行でき
る。（１４）は割り込み設定回路であり、多重割り込み
が発生した場合に何れの割り込み要求を優先させるか、
また、割り込み要求の受付をイネーブル又はディセーブ
ルとするか等の設定をして、割り込みベクタ発生回路
（１３）を制御するものである。
【００１４】以上説明した如く、メモリ選択信号ＭＳＥ
ＬによりＥＥＰＲＯＭ（１）又はマスクＲＯＭ（２）の
何れか一方を動作状態として、プログラムカウンタ
（３）でＥＥＰＲＯＭ（１）又はマスクＲＯＭ（２）の
何れか一方をアドレス指定できる様にした為、時計動作
等を行う時はマスクＲＯＭ（２）をアドレス指定できる
様にし、低消費電力モードを実現可能とした。従って、
本発明のマイクロコンピュータは、バッテリー駆動タイ
プの携帯用機器に適用して非常に好適である。
ＬによりＥＥＰＲＯＭ（１）又はマスクＲＯＭ（２）の
何れか一方を動作状態として、プログラムカウンタ
（３）でＥＥＰＲＯＭ（１）又はマスクＲＯＭ（２）の
何れか一方をアドレス指定できる様にした為、時計動作
等を行う時はマスクＲＯＭ（２）をアドレス指定できる
様にし、低消費電力モードを実現可能とした。従って、
本発明のマイクロコンピュータは、バッテリー駆動タイ
プの携帯用機器に適用して非常に好適である。
【００１５】
【発明の効果】本発明によれば、メモリ選択信号ＭＳＥ
Ｌにより、プログラムカウンタで第１不揮発性メモリ又
は第２不揮発性メモリの何れか一方をアドレス指定でき
る切換制御を実行できる様にした為、時計動作等を行う
時は第２不揮発性メモリのみをアドレス指定できる様に
し、低消費電力モードを実現可能とした。従って、本発
明のマイクロコンピュータは、バッテリー駆動タイプの
携帯用機器に適用すると極めて好適である利点が得られ
る。
Ｌにより、プログラムカウンタで第１不揮発性メモリ又
は第２不揮発性メモリの何れか一方をアドレス指定でき
る切換制御を実行できる様にした為、時計動作等を行う
時は第２不揮発性メモリのみをアドレス指定できる様に
し、低消費電力モードを実現可能とした。従って、本発
明のマイクロコンピュータは、バッテリー駆動タイプの
携帯用機器に適用すると極めて好適である利点が得られ
る。
【図１】本発明のマイクロコンピュータを示すブロック
図である。
図である。
【図２】図１を動作させる為のタイミングチャートであ
る。
る。
（１） ＥＥＰＲＯＭ （２） マスクＲＯＭ （３） プログラムカウンタ （７） ラッチ回路
Claims (3)
- 【請求項１】 データの書き込み及び読み出しが可能で
あり、マイクロコンピュータを動作制御する為のプログ
ラムデータが記憶された第１不揮発性メモリと、 前記マイクロコンピュータを動作制御する為の他のプロ
グラムデータがマスクで記憶され、前記第１不揮発性メ
モリと同一アドレスを有する別アドレス空間の読み出し
専用の第２不揮発性メモリと、 前記第１及び第２不揮発性メモリのアドレス指定を行う
プログラムカウンタと、 前記第１及び第２不揮発性メモリから読み出されるプロ
グラムデータの解読結果に基づき、前記プログラムカウ
ンタが前記第１及び第２不揮発性メモリの何れか一方の
みをアクセスする様に制御する制御回路と、を備え、 前記第１不揮発性メモリから読み出されたプログラムデ
ータの解読結果により、前記プログラムカウンタを前記
第２不揮発性メモリのみをアクセスできる様にし、低消
費電力モードを実現可能としたことを特徴とするマイク
ロコンピュータ。 - 【請求項２】 前記制御回路は、前記第１又は第２不揮
発性メモリのプログラムデータの解読結果に基づき、前
記第１又は第２不揮発性メモリのチップイネーブル信号
を相補的に活性化するメモリ選択信号を出力することを
特徴とする請求項１記載のマイクロコンピュータ。 - 【請求項３】 前記第１及び第２不揮発性メモリは、所
定の同一アドレスに割り込み処理を実行する為の同一又
は異なるプログラムデータが書き込まれていることを特
徴とする請求項２記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7268551A JPH09114731A (ja) | 1995-10-17 | 1995-10-17 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7268551A JPH09114731A (ja) | 1995-10-17 | 1995-10-17 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09114731A true JPH09114731A (ja) | 1997-05-02 |
Family
ID=17460111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7268551A Pending JPH09114731A (ja) | 1995-10-17 | 1995-10-17 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09114731A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7543159B2 (en) | 2001-11-14 | 2009-06-02 | International Business Machines Corporation | Device and method with reduced information leakage |
-
1995
- 1995-10-17 JP JP7268551A patent/JPH09114731A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7543159B2 (en) | 2001-11-14 | 2009-06-02 | International Business Machines Corporation | Device and method with reduced information leakage |
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