JPS62224854A - マイクロ・コンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、マイクロ・コンピュータ技術、さらにはＥ
ＥＰ−ＲＯＭ　（エレクトリカリ・エレーサブル・アン
ド・プログラマブル・リード・オンリ・メモリ）のよう
な電気的に書込が可能なＲＯＭを内蔵したシングルチッ
プ型マイクロ・コンピュータに適用して有効な技術に関
するもので、たとえば、ＩＣカードに内蔵されるマイク
ロ・コンピュータに利用して有効な技術に関するもので
ある。

［従来の技術］ 最近、磁気カードなどに代わるものとして、いわゆるＩ
Ｃカードが）１目されている。このＩＣカードは、たと
えば特公昭５６−１９６６５号公報などに記載されてい
るように、ＩＤ（識別コード）などのデータを記憶させ
たＰ−ＲＯＭ　（紫外線消去型のプログラマブル・ＲＯ
Ｍ）を内蔵することにより、たとえばキーの代わりをな
す識別カードとして機能させることができる。

ここで、本発明者は、たとえば上述したごときＩＣカー
ドに内蔵するのに適したＥＥＰ−ＲＯＭ内蔵型のシング
ルチップ型マイクロ・コンピュータについて検討した。

以下は、公知とされた技術ではないが、本発明者によっ
て検討された技術であり、その概要は次のとおりである
。

第７図は本発明者によって検討されたマイクロ・コンピ
ュータ１０の構成を示す。

同図に示すマイクロ・コンピュータ１０はＥＥＰ−ＲＯ
Ｍ内蔵のシングルチップ型であって、ＣＰＵ（中央処理
ユニット）１、ＲＡＭ　（ランダム・アクセス・メモリ
）２、マスクＲＯＭ　（固定記憶ＲＯＭ）３、ＥＥＰ−
ＲＯＭ４Ａ、４Ｂ、■１０（入出カニニット）５、周辺
回路６、およびＥＥＰ−ＲＯＭ書込制御部７′などを同
一半導体チップ内に有する。各部（１〜７）はアドレス
バスＬＡおよびデータバスＬＤによって相互に接続され
ている。

このシングルチップ型マイクロ・コンピュータ１０は、
たとえばＩＣカード内に内蔵されて使用され、外部との
データＤｘの授受はすべてＣＰＵ１を介して行われるよ
うになっている。

ココテ、ＥＥＰ−ＲＯＭ４Ａ、４Ｂは同等のものが互い
に独立して２つ設けられている。そして、第８図に示す
ように、一方のＥＥＰ−ＲＯＭ４Ａは、いわゆるユーザ
・プログラム領域Ｍ１として利用される。ここには、ユ
ーザが任意に作成したプログラムが予め書き込まれる。

他方のＥＥＰ−ＲＯＭ４Ｂはデータ領域Ｍ２として利用
される。

ここには、ＣＰＵＩによって管理される入出力データの
うち、保存を要するデータＤｘが必要に応じて随時に書
き込まれる。

ＣＰＵＩは、プログラム格納用ＥＥＰ−ＲＯＭ４Ａに書
き込まれたユーザ・プログラムＩｘ２を１命令ずつ読込
みながら、所定の処理動作を実行する。そして、その処
理動作の過程にて要保存データＤｘをデータ格納用ＥＥ
Ｐ−ＲＯＭ４Ｂに書き込む必要が生じた場合には、ＥＥ
Ｐ−ＲＯＭ書込制御部７′を介して、そ（７）ＥＥＰ−
ＲＯＭ４Ｂへの書き込みを行う。この書込制御の実行に
際しては、マスクＲＯＭ２に予め標準プログラムＩｘ１
として用意されているプログラム・ルーチン（あるいは
プログラム・モジュール）が適宜参照される。しかし、
全体的な処理はＥＥＰ−ＲＯＭ４Ａに格納されたユーザ
・プログラムに従って行われる。

第７図において示されるようなＥＥＰ−ＲＯＭ書込制御
部７′は、ＣＰＵＩの管理下で動作し、一方のＥＥＰ−
ＲＯＭ４Ａに書き込まれたプログラムに基づく制御を受
けながら、他方のＥＥＰ−ＲＯＭ４Ｂへの書込動作を行
う。この他方のＥＥＰ−ＲＯＭ４Ｂは、書込みが行われ
ている間、ＣＰＵＩから切り離される。

以上のようにして、ユーザの多様な仕様要求に即座に応
じられ、かつデータＤｘを必要に応じてＥＥＰ−ＲＯＭ
に半永久的に保存させることが可能なマイクロ・コンピ
ュータ１０が構成されているや ［発明が解決しようとする問題点］ しかしながら、上述した技術には、次のような問題点の
あることが本発明者によってあきらかとされた。

すなわち、上述したマイクロ、・コンピュータ１０では
、ユーザ・プログラムＩｘ２を書き込むためと要保存デ
ータ゛Ｄｘを記憶するために、互いに独立１．た’２）
（７）ＥＥＰ−ＲＯＭ４Ａ、４Ｂが必要となる。ＥＥＰ
−ＲＯＭが１つだけでは、そのＥＥＰ−ＲＯＭに書込を
行っている間、そのＥＥＰ−ＲＯＭに対する読出アクセ
スができなくなって、ＣＰＵＩが実行すべき命令を読出
せなくなってしまうからである。したがって、上述した
ように、プログラムとデータとをそれぞれに独立した２
つのＥＥＰ−ＲＯＭ４Ａ、４Ｂに格納させ、一方のＥＥ
Ｐ−ＲＯＭ４Ａから命令を読出しながら、その読出した
命令に基づいて他方のＥＥＰ−ＲＯＭ４Ｂの書込制御を
実行するように構成しなければならなかった。

しかし、そのためには、互いに独立した２つのＥＥＰ−
ＲＯＭ４Ａ、４Ｂが必要であり、しがも各ＥＥＰ−ＲＯ
Ｍ４Ａ、４Ｂは、各方面＜７）！−ザからの種々多様な
仕様要求に対応できるようにするために、それぞれに十
分に大きな記憶領域Ｍｌ。

Ｍ２を用意できるものでなければならない。たとえば、
データサイズは小さくてよいがプログラムサイズは大き
く、あるいはプログラムサイズは小さくてよいがデータ
サイズは大きく、といったような２通りの要求のいずれ
にも対応できるようにするためには、結局、２つのＥＥ
Ｐ−ＲＯＭ４Ａ。

４Ｂのそれぞれの記憶容量をどちらも大きくぜざるを得
ない。さらに、２つのＥＥＰ−ＲＯＭ４Ａ。

４Ｂの各記憶容量を両方共に大きくしても、そのどちら
かは記憶容量が大きく余って有効に利用されない、とい
う無駄が生じやすい。

なお、ＥＥＰ−ＲＯＭ４Ａ、４Ｂ（７）それぞれは、メ
モリアレイとともにセンスアンプ、ドライバ回路のよう
なデータ入出力のための回路やアドレスを選択するため
の回路からなる周辺回路をもつ。

それ故に、ＥＥＰ−ＲＯＭが複数個独立して形成された
場合、センスアンプ、ドライバなどの周辺回路がそれぞ
れのＥＥＰ−ＲＯＭ内に設けられることになるので、多
くの回路要素が必要とされる。

これに応じて、ＥＥＰ−ＲＯＭの全体のサイズを大きく
せざるを得なくなっている。

そこで、本発明者は、ＥＥＰ−ＲＯＭ４Ａに、ＥＥＰ−
ＲＯＭ４Ｂの制御のためのプログラムを格納するととも
にＥＥＰ−ＲＯＭ４Ｂのプログラムによって参照される
べきデータを格納し、またＥＥＰ−ＲＯＭ４Ｂに、ＥＥ
Ｐ−ＲＯＭ４Ａの制御のためのプログラムとともにＥＥ
Ｐ−ＲＯＭ４Ａのプログラムによって参照されるデータ
を格納することも検討した。このようにすると、ＥＥＰ
−ＲＯＭ４Ａおよび４Ｂのそれぞれにおけるプログラム
格納エリアとデータ格納エリアとを可変にすることが可
能になる。この場合、前述のようなメモリエリアもしく
はサイズに関する問題は幾分緩和される。しかしながら
、この場合であっても、各ＥＥＰ−ＲＯＭ４Ａおよび４
Ｂが互いに独立的なセンスアンプやデコーダ回路のよう
な周辺回路をそれぞれにもつので、ＥＥＰ−ＲＯＭ全体
のサイズもしくは半導体チップ全体のサイズに関しての
不利益は十分に除去されない。

以上のように、上述したマイクロ・コンピュータでは、
ユーザの多様な仕様要求に即座に応じられ、かつデータ
Ｄｘを必要に応じてＥＥＰ−ＲＯＭに半永久的に保存さ
せることができるという利点を有するものの、それぞれ
に十分に大きな記憶容量をもつ２つの独立したＥＥＰ−
ＲＯＭ４Ａ。

４Ｂが必要であった。このため、そのハードウェア的な
構成負担が大きく、とくに、シングルチップ型のものに
あっては、その半導体チップサイズがどうしても大きく
なってしまい、その割にハードウェア資源の利用効率が
必ずしもよくない、という問題点のあることが本発明者
によってあきらかとされた。

本発明の目的は、上述したマイクロ・コンピュータの利
点、すなわちユーザの多様な仕様要求に即座に応じられ
、かつデータを必要に応じて電気的に書込可能なＲＯＭ
に半永久的に保存させることができるという利点を保持
しつつ、電気的に書込可能な１つのＲＯＭにプログラム
とデータの両方を一緒に書き込められるようにして、そ
のハードウェア的な構成規模の縮小を可能にし、かつハ
ードウェア資源の利用効率を高められるようにする、と
いう技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、電気的に書込可能なＲＯＭを備えたマイクロ
・コンピュータにあって、上記ＲＯＭへのデータ書込制
御をＣＰＵから独立してハードウェア的に実行する書込
制御回路を備え、ＣＰＵが特定アドレスをアクセスした
ときに、上記書込制御回路を動作させて上記ＲＯＭへの
書込を行うとともに、その書込制御回路による書込動作
中に上記ＣＰＵを待機状態に設定する、というものであ
る。

［作用］ 上記した手段によれば、電気的に書込可能なＲＯＭへの
データ書込制御は、ＣＰＵに依存せずに行われ、ＣＰＵ
が上記ＲＯＭから命令を読出せなくとも、上記書込制御
回路によってＣＰＵから独立してハードウェア的に行う
ことができる。これにより、互いに独立した２つの電気
的に書込可能なＲＯＭをもたずとも、１つのＲＯＭ内に
プログラムとデータの両方を任意の割合で書き込むこと
ができるようになる。これによって、ユーザの多様な仕
様要求に即座に応じられ、かつデータを必要に応じてそ
のＲＯＭに半永久的に保存させることができるという利
点とともに、そのハードウェア的な構成規模の縮小を可
能にし、かつハードウェア資源の利用効率を高められる
ようにする、という目的が達成される。

［実施ＰＡ］ 以下、本発明の好適な実施例を図面に基づいて説明する
。

なお、各図中、同一符号は同一あるいは相当部分を示す
。

第１図はこの発明による技術が適用されたマイクロ・コ
ンピュータ１０の一実施例を示すや同図に示すマイクロ
・コンピュータ１０はシングルチップ型のものであって
、先ず、ＣＰＵ　（ＣＰＵ：セントラル・プロセシング
・ユニット）１、ＲＡＭ　（ランダム・アクセス・メモ
リ）２、集積回路製造時の製造マスクに応じてそれぞれ
に保持される情報が決定されるいわゆるマスクＲＯＭ３
、電気的に書込可能なＲＯＭとしてのＥＥＰ−ＲＯＭ４
、ｌ１０（入出カニニット）５、周辺回路６、およびＥ
ＥＰ−ＲＯＭ書込制御回路７などが内蔵されている。こ
れらを内蔵することにより、たとえばＩＣカード内に内
蔵されるシングルチップ型マイクロ・コンピュータとし
ての適性をもたせられている。マイクロ・コンピュータ
１０内の各部はアドレスバスＬＡおよびデータバスＬＤ
などによって相互に接続されている。

ここで、ＥＥＰ−ＲＯＭ４は１つだけ設けられている。

この１つのＥＥＰ−ＲＯＭＪ内の記憶領域は任意の割合
で２つに振分けられる。そして、この２つに振分けられ
た記憶領域内にユーザ・プログラムと要保存データがそ
れぞれに書き込まれるようになっている。

また、書込制御回路７は、ＥＥＰ−ＲＯＭ書込のための
シーケンスを決める回路を内蔵し、上記ＥＥＰ−ＲＯＭ
４へ（７）書込制御をＣＰＵＩがら独立してハードウェ
ア的に実行できるように構成されている。この書込制御
回路７は、その動牢の開始指令を上記ＣＰＵＩから受け
、その後は独立して所定の書込制御動作を行う、その書
込動作中には、書込動作中すなわちＥＥＰ−ＲＯＭ４の
ビジー　（ＢＵＳＹ）状態を示す信号（ＢＳＹ＝１）を
発し続ける。

この書込制御回路７とともに、上記マイクロ・コンピュ
ータ１０内には、特定アドレス検出回路８、特定コード
データ発生手段９、切換回路Ｓｘが設けられている。

特定アドレス検出回路８は、ＣＰＵＩからアドレスバス
ＬＡに与えられるアドレスデータが、特定のアドレス範
囲内のアドレスを示しているか否かを検出する。検出回
路８によって検出されるアドレス範囲は、ＥＥＰ−ＲＯ
Ｍ４の書込および消去のような内容変更が禁止されるべ
きアドレス範囲と一致させられる。特に制限はされない
が、検出回路の出力は、後で第２図によって説明される
ようなゲート回路８２に与えられる。

特定コードデータ発生手段９は、その詳細を後述するが
、上記ＣＰＵＩを待機状態にさせるような命令を意味す
るコードデータを発生する。

切換回路Ｓｘは、上記書込制御回路７がら出力される書
込動作指示信号（ＢＳＹ＝１）によってその動作が制御
される。その動作中信号ＢＳＹが能動状１１１Ｍ（ＢＳ
Ｙ＝１）すなわちＥＥＰ−ＲＯＭ４が書込動作状態にさ
れていることを示すレベルにされているときには、上記
ＥＥＰ−ＲＯＭ４をＣＰＵＩから切り離し、代わりに上
記特定コードデータ発生手段９をＣＰＵＩに接続させる
ように制御される。

第２図は上記ＥＥＰ−ＲＯＭ４および書込制御回路７の
詳細な構成例を示す。

同図において、ＥＥＰ−ＲＯＭ４には、ＥＥＰ−ＲＯＭ
部４０とともに、アドレスラッチ４１およびデータラッ
チ４２などが内蔵されている。

書込制御回路７には、コントロール・レジスタ７１や制
御回路７２などが内蔵されている。コントロール・レジ
スタ７１は、アドレスバスＬＡ、データバスＬＤ、およ
び書込制御信号Ｗおよび読出制御信号Ｒを伝送するため
の制御線に接続される。特に制限はされないが、コント
ロールレジスタ７１には、マイクロ・コンピュータのア
ドレス空間上に位置される所定のアドレスが割り当てら
れ、かかる所定のアドレスを示すアドレスデータがアド
レスバスＬＡに与えられると、それによって選択される
。それ故に、コントロールレジスタ７１は、かかる特定
のアドレスが指示されたことを検出するためのデコーダ
をもつ、コントロールレジスタ７１には、アドレスバス
ＬＡ、読取制御信号Ｒ用の制御線、ゲート回路８２を介
して、所定の制御パラメータが入出力される。コントロ
ールレジスタ７１には、また、制御回路７２がら与えら
れるＥＥＰ−ＲＯＭ４の状態を示すフラグのようなデー
タが与えられる。

制御部７２は、そのコントロール・レジスタ７１の設定
内容に基づいて所定の書込制御を実行する。

制御部７２は、その内部にタイマー回路もしくはカウン
タ回路を含む適当なシーケンス制御回路、およびデータ
チェック回路などをもつ、制御回路７２による制御動作
は、たとえば次のように行われる。

先ず、コントロールレジスタ７１に消去動作および書込
動作指示の制御パラメータがセットされていない場合、
制御回路７２は、アドレスラッチ４１を非ラツチ状態に
する。これによって、アドレスバスＬＡにおけるアドレ
スデータがアドレスラッチ４１を介してＥＥＰ−ＲＯＭ
部４０に与えられる。この状態において、読取制御信号
Ｒが発生されると、ＥＥＰ−ＲＯＭ部４０が選択され、
ＥＥＰ−ＲＯＭ部４０からデータが読み出される。

このとき、制御回路７２から出力されるビジー信号もし
くは書込動作指示信号ＢＳＹは、ＩＴ　Ｏ”　（あるい
はＬ）のような非能動状態に保たれる。

次に、コントロールレジスタ７１に消去動作を指示する
制御パラメータがセットされた場合には、たとえば書込
制御信号Ｗの発生に同期して、アドレスラッチ回路４１
のラッチ動作が指示される。

これによって、アドレスバスＬＡにおけるアドレスデー
タがアドレスラッチ回路４１に保持されるようになる。

このとき、特に制限はされないが、データラッチ回路４
２もラッチ動作状態もしくは保持動作状態にされる。こ
れとともに、書込動作指示信号ＢＳＹが、”１°′　（
あるいはＨ）レベルのような能動状態にさせられる。こ
の後、制御回路７２は、ＥＥＰ−ＲＯＭ部４０における
高電圧発生回路および消去回路などを動作状態にさせる
。

これにより、ＥＥＰ−ＲＯＭ部４ｏのアドレスラッチ回
路４１によって指示されるアドレスにおける情報が消去
される。さらにこの後、制御回路７２のタイマー回路の
ような回路によって、所定時間の後に高電圧発生回路お
よび消去回路の動作が停止される。また、書込動作指示
信号ＢＳＹが０”　（あるいはＬ）のような非能動状態
にされる。

ここで、コントロールレジスタ７１に書込動作を指示す
る制御パラメータがセットされていたならば、上記消去
動作と同様にアドレスラッチ回路４１およびデータラッ
チ回路４２のラッチ動作が指示され、また書込動作指示
信号ＢＳＹが能動状態にされる。次に、制御回路７２に
よって、消去動作の指示が行われる。これによって、上
述した動作と同様に、アドレスラッチ回路４１によって
指示されるＥＥＰ−ＲＯＭ部４０のアドレスにおける保
持情報が消去される。これによって、データラッチ回路
４２に保持されているデータがアドレスラッチ回路４１
よって指示されたＥＥＰ−ＲＯＭ部４０のアドレス内に
書き込まれる。次に、ベリファイの実行などによる書込
データの確認が実行が行われる。すなわち、制御回路７
２によってデータ続出が指示され、その結果としてアド
レスラッチ回路４１によって指示されるＥＥＰ−ＲＯＭ
部４０のアドレスからのデータが読み出される。そして
、ＥＥＰ−ＲＯＭ部４０がら読み出されたデータと、デ
ータラッチ回路４２から出力されているデータとの照合
が制御回路７２によって行われる。この２つのデータが
一致していたならば、制御回路７２から出力されている
書込動作指示信号ＢＳＹは、非能動状態にもどされる。

ここでもしも、その２つのデータが一致していなかった
ならば、制御回路７２によって再び書込動作が指示され
、それに応じてアドレスラッチ回路４１によって指示さ
れている同じアドレス内に、データラッチ回路４２内の
同じデータが書き込まれる。

このような再書込動作の後に、再び上述したベリファイ
動作が実行される。この間、制御回路７２は、再書込動
作の実行回数をカウントしている。

そして、その再書込回数が所定の値に達すると、制御回
路７２は、書込動作を停止し、コントロールレジスタ７
１の適当なビットに書込不良を意味するフラグデータを
セットする。これとともに、書込動作指示信号ＢＳＹを
°′０”　（あるいはＬ）のような非能動状態にもどす
。

第２図においては、特定アドレス検出回路８１とゲート
回路（あるいはスイッチ回路）８２が設けられている。

この２つの回路８１．８２は、特定範囲のアドレスがア
クセスされたときに、書込制御信号Ｗが書込制御回路７
に与えられるのを阻止する。これにより、ＥＥＰ−ＲＯ
ＭＪ内には、プログラムあるいはデータが誤って書き換
えられるのを防止する保護領域（プロテクト領域）が設
定されるようになっている。

第３図は上記切換回路Ｓｘの構成例を示す。

切換スイッチＳｘは、ＥＥＰ−ＲＯＭ４の出力（読出出
力）と特定コードデータ発生回路９の出力とを相補的に
選択する。特に制限はされないが、同図に示すように、
上記切換回路Ｓｘは、ｐチャンネルＭＯＳトランジスタ
ＭｐとｎチャンネルＭＯＳトランジスタＭｎによる実質
的な１回路２接点型もしくは相補スイッチ動作型の単位
選択スイッチ回路をデータバスＬＤの本数分くビット数
分）だけもっている。各スイッチ回路はそれぞれ、デー
タバスＬＤとＥＥＰ−ＲＯＭ４および特定コードデータ
発生手段９との間に介在される。上記書込制御回路７か
らの書込動作指示信号ＢＳＹがパＯ゛°　（あるいはＬ
）レベル状態のような非能動状態のときは、つまり書込
動作が行われていない状態では、ｐチャンネルＭＯＳト
ランジスタＭｐの方だけがオン（ＯＮ）状態となり、こ
の結果としてＥＥＰ−ＲＯＭ４の各データ端子のデータ
が上記切換回路Ｓｘおよびデータバス駆動回路ＤＶを介
してデータバスＬＤに供給される。他方、上記書込制御
回路７からの書込動作指示信号ＢＳＹが゛。

１゛′　（あるいはＨ）状態のような能動状態のときは
、つまり書込動作が行われている状態では、今度は、ｎ
チャンネルＭＯ８）ランジスタＭｎの方だけがオン（Ｏ
Ｎ）状態となる。このときは、ＥＥＰ−ＲＯＭ４がＣＰ
ＵＩから切り離され、その代わりに、特定コードデータ
発生回路９からのコードデータが選択されるようになる
。

なお、第３図においては、特に制限はされないが、書込
動作指示信号ＢＳＹは、タイミング発生回路１ａによっ
てその動作が制御されるゲート回路Ｇを介して、ＭＯＳ
トランジスタＭｐおよびＭｎのゲートに与えられる。タ
イミング信号発生回路１ａは、ＥＥＰ−ＲＯＭ４の出力
と特定コートデータ発生手段９の出力との切換タイミン
グがＣＰＵＩの命令実行サイクル周期に同期されるよう
にゲート回路Ｇを制御する。

上記特定コードデータ発生回路９からは、第４図に示す
ように、ＣＰＵＩが同じアドレス番地（例えば＆３６０
０番地：＆は１６進数によって表記された数値であるこ
とを示す。）を繰り返しアクセスするようなジャンプ命
令を意味するコードデータＩｓが発せられる。これによ
り、ＣＰＵＩは、上記特定コードデータ発生手段９に接
続されている間は、すなわち上記書込制御回路７による
ＥＥＰ−ＲＯＭ４への書込動作が行われている間は、＆
３６００番地へのジャンプを繰り返すというアイドリン
ク状態で待機するようになっている。

この場合、上記特定コードデータ発生回路９は、ＥＥＰ
−ＲＯＭ４への書込動作の実行後にＣＰＵ１によって実
行されるべき命令が格納されたメモリのアドレスヘジャ
ンプする命令もしくはコードデータＩｓを発生するよう
に構成される。なお、メモリアドレスは直接アドレスで
なくてもよい。

第４図においては、メモリの＆３５９９番地に格納され
たデータもしくは命令＆Ｒｉ　Ｒｊが実行された後にＥ
ＥＰ−ＲＯＭ４への書込動作が実行される場合を示して
いる。＆３６００番地は、書込動作実行後に実行される
べき命令が格納されたメモリ番地である。かかるメモリ
番地は、特に制限はされないが、ＥＥＰ−ＲＯＭ４への
書込動作開始前に、ＣＰＵＩにおける所望の汎用レジス
タに書き込まれる。第４図における命令コードＩｓ＝＆
５０は、かかる汎用レジスタによって示されるメモリア
ドレスへのジャンプを意味する。

第５図は、上記ＥＥＰ−ＲＯＭ４への書込動作が行われ
るときの、ＣＰＵＩ、書込制御回路４、および切換回路
Ｓｘのそれぞれの動作状態をフローチャートによって示
す。

同図に示すように、ＣＰＵＩがＥＥＰ　　ＲＯＭ４に書
き込まれたユーザ・プログラムを実行する過程にて、要
保存データをＥＥＰ−ＲＯＭ４に書き込む必要が生じる
と、ＣＰＵＩは、次に実行すべき命令を格納したメモリ
のアドレス（＆３６００）をレジスタＲにあらかじめ退
避させた後（Ｓ））、書込命令（ライト命令）とデータ
およびアドレスを発する（Ｓｌ）。

すると、この書込命令を受けて制御回路が動作し、デー
タおよびアドレスをラッチするとともに、ＢＳＹを能動
化する（Ｓ２）。

書込動作指示信号（ＢＳＹ）が能動化（ＢＳＹ＝１）す
ると、切換回路ＳｘがＥＥＰ−ＲＯＭ４をＣＰＵＩから
切り離すとともに、特定コードデータ発生回路９をＣＰ
Ｕに接続する（Ｓ３）。

これにより、ＣＰＵＩは、Ｉｓの命令内容を実行する。

すなわち、ＣＰＵＩは、特定コードデータＩｓを読み込
むと、そのコードデータＩｓによって指示される前述の
所望の汎用レジスタに保持されている＆３６００番地（
第４図参照）なるアドレスデータをアドレスバスＬＡに
出力する。しかしながら、この場合、ＥＥＰ−ＲＯＭ４
が書込動作中であれば、データバスには、特定コードデ
ータが出力される。すなわち、メモリの本来の＆３６０
０番地から読み出されるべき命令に代えて上記特定コー
ドデータＩｓが出力される。これに応じて、ＣＰＵＩは
、再びかかる特定コードデータＩｓによって示される命
令を実行する。言い換えると、ＣＰＵＩは、＆３６００
番地へのジャンプを繰り返すことになり、一種の待機状
態であるアイドリング状態に入る（Ｓ４）。

他方、書込制御回路７は、以上のようにしてＣＰＵＩか
ら切り離されたＥＥＰ−ＲＯＭ４に対する書込制御動作
をＣＰＵＩから独立して行う。これにより、ＥＥＰ−Ｒ
ＯＭ４に所定のデータが書き込まれる（Ｓ５）。

ＥＥＰ−ＲＯＭ４への書込が終わると、書込制御回路７
は書込動作指示信号ＢＳＹを非能動状態（ＢＳＹ＝Ｏ）
に戻す（Ｓ６）。

これにより、切換回路Ｓｘは、特定コードデータ発生手
段９をＣＰＵＩから切り離すとともに、ＥＥＰ−ＲＯＭ
４をＣＰＵＩに再び接続する（Ｓ７）。

この後、切換回路Ｓｘの切換状態が、信号ＢＳＹの非能
動状態への復帰によって、もとに戻されると、それに応
じてデータバスに本来のメモリ・アドレス＆３６００か
ら読み出されたデータが供給されることになるので、Ｃ
ＰＵ１は、ＥＥＰ−ＲＯＭ４に書き込まれたユーザ・プ
ログラムを実行する通常の動作状態に復帰する（Ｓ８）
。

以上のように、ＥＥＰ−ＲＯＭ４へのデータ書込制御は
ＣＰＵＩに依存せずに行われ、ＣＰＵＩがＥＥＰ−ＲＯ
Ｍ４から命令を読出せなくとも、上記書込制御回路７に
よってｃｐｕｉから独立してハードウェア的に行うこと
ができる。

これにより、第６図に示すように、ユーザ・プログラム
領域Ｍ１とデータ領域Ｍ２とを１つのＥＥＰ−ＲＯＭＪ
内に置くことができるようになる。

この場合、第６図に３通りの状態を示すように、両領域
Ｍ１とＭ２の大きさの割合は任意に運ぶことができる。

したがって、ＥＥＰ−′ＲＯＭ全体の記憶領域Ｍのサイ
ズがそれほど大きくなくとも、たとえば、データ領域Ｍ
２のサイズを小さくする代わりにプログラム領域Ｍ１の
サイズを大きくとったり、あるいはプログラム領域Ｍ１
のサイズを小さくする代わりにデータ領域Ｍ２のサイズ
を大きくとったり、といったように記憶領域Ｍを融通し
合って効率良く利用することができる。

これによって、ユーザの多様な仕様要求に即座に応じら
れ、かつデータＤｘを必要に応じてＥＥＰ−ＲＯＭ４に
半永久的に保存させることができるという利点を保持し
つつ、そのハードウェア的な構成規模の縮小を可能にし
、かつハードウェア資源の利用効率を高められるように
する、という目的が達成される。

以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない、たとえば、上記ＣＰ
ＵＩがスリーブ命令をもっている場合は、このスリーブ
命令によって書込動作中の待機状態を設定するようにし
てもよい（ＢＳＹフラグの変化で割込を発生して復帰す
る）。また、ＥＥＰ−Ｒ，ＯＭ　（電“気的に書込およ
び消去可能なＲＯＭ）に代えて紫外線消去型のＰ−ＲＯ
Ｍを用いる構成であってもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＩＣカード用シング
ルチップ型マイクロ・コンピュータに適用した場合につ
いて説明したが、それに限定されるものではなく、たと
えば、ボード型のマイクロ・コンピュータなどにも適用
できる。

少なくとも、ＥＥＰ−ＲＯＭにプログラムとデータの両
方を記憶させる条件のものには適用できる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、ＥＥＰ−ＲＯＭ内蔵型のマイクロ・コンピュ
ータにあって、ユーザ・プログラム領域とデータ領域と
を１つのＥＥＰ−ＲＯＭ内に置くことができ、さらに各
領域の大きさの割合を任意に選ぶことができ、これによ
って、ユーザの多様な仕様要求に即座に応じられ、かつ
データＤｘを必要に応じてＥＥＰ−ＲＯＭに半永久的に
保存させることができるという利点を保持しつつ、その
ハードウェア的な構成規模の縮小を可能にし、かつハー
ドウェア資源の利用効率を高めることができる、という
効果が得られる。

【図面の簡単な説明】

第１図はこの発明による技術が適用されたＥＥＰ−ＲＯ
Ｍ内蔵型マイクロ・コンピュータの一実施例を示すブロ
ック図、 第２図は書込制御回路付近の詳細な構成例を示すブロッ
ク図、 第３図は切換回路の構成例を示す回路図、第４図は待機
状態に設定されたときのＣＰＵ　（中央処理ユニット）
動作を説明するための図、第５図はＥＥＰ−ＲＯＭへの
書込が行われるときのマイクロ・コンピュータ各部の動
作例を示すフローチャート、 第６図は第１図に示したマイクロ・コンピュータ内ＣＰ
Ｕのアドレス空間の状態を３例示すアドレスマツプ、 第７図はこの発明に先立って検討されたＥＥＰ−ＲＯＭ
内蔵型マイクロ・コンピュータの構成を示すブロック図
、 第８図は第７図に示したマイクロ・コンピュータ内ＣＰ
Ｕのアドレス空間の状態を例示するアドレスマツプであ
る。 １・・・ｃｐｕ　（中央処理ユニット）、２・・・ＲＡ
Ｍ、３・・・ＥＥＰ−ＲＯＭ書込制御プログラムが格納
されたマスクＲＯＭ、４・・・ＥＥＰ−ＲＯＭ、５・・
・ｌ１０（入出力ボート）、６・・・周辺回路、７・・
・ＥＥＰ−ＲＯＭ書込制御回路、８・・・特定アドレス
検出回路、９・・・特定コードデータ発生手段、Ｓｘ・
・・切換回路、１０・・・マイクロ・コンピュータ、Ｌ
Ｄ・・・データバス、ＬＡ・・・アドレスバス、Ｍｌ・
・・ユーザ・プログラム領域、Ｍ２・・・データ領域、
Ｉｘｌ・・・ＥＥＰ−ＲＯＭ書込制御プログラムを含む
標準プログラム、Ｉｘ２・・・ユーザ・プログラム。 第　　３　　図 第　　５　　図 第　　７　図 第　　８　　図

Claims (1)

1. 【特許請求の範囲】 １、電気的に書込可能なＲＯＭを備えたマイクロ・コン
   ピュータであって、プログラムとデータの両方が任意の
   割合で書き込まれる電気的に書込可能なＲＯＭと、上記
   ＲＯＭへのデータ書込制御を中央処理ユニットから独立
   してハードウェア的に実行する書込制御回路と、上記中
   央処理ユニットの命令により上記書込制御回路を動作せ
   しめるとともに、上記書込制御回路による書込動作中に
   上記中央処理ユニットを待機状態に設定させるようにし
   たことを特徴とするマイクロ・コンピュータ。 ２、上記中央処理ユニットを待機状態にせしめるような
   命令を意味するコードデータを発生する特定コードデー
   タ発生手段と、上記書込制御回路による書込動作中に上
   記ＲＯＭのデータに代えて上記特定コードデータ発生手
   段からのコードデータを選択せしめる切換回路を備えた
   ことを特徴とする特許求の範囲第１項記載のマイクロ・
   コンピュータ。 ３、電気的に書込可能なＲＯＭを備えたマイクロ・コン
   ピュータであって、上記ＲＯＭに与えられるアドレス信
   号が特定アドレス範囲にされたことを検出するアドレス
   検出回路をもち、上記アドレス検出回路の出力によって
   上記ＲＯＭの上記特定範囲内のデータの変更を禁止する
   ようにしてなることを特徴とする特許請求の範囲第１項
   または第２項記載のマイクロ・コンピュータ。