JPH11175499A

JPH11175499A - マイクロプロセッサ

Info

Publication number: JPH11175499A
Application number: JP9347952A
Authority: JP
Inventors: Takashi Ichikawa; 敬市川
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1997-12-17
Filing date: 1997-12-17
Publication date: 1999-07-02

Abstract

(57)【要約】【課題】外部ＲＯＭのワード長を確実に認識できるマ
イクロプロセッサを提供する。【解決手段】フラッシュメモリ１３の特定アドレスに
対し、使用する外部ＲＯＭ１のワード長が８ビット又は
１６ビットのデバイスの時は各々論理値「１」又は
「０」を予め書き込んでおく。マイクロプロセッサ２の
電源投入時、識別回路１２の内部の論理回路１４は、フ
ラッシュメモリ１３の特定アドレスを指定し、この時、
フラッシュメモリ１３の特定アドレスから読み出された
論理値を識別する。当該論理値が「１」又は「０」の時
は、外部ＲＯＭ１のワード長が８ビット又は１６ビット
の場合に対応できる様に、プログラムカウンタ３及びイ
ンストラクショレジスタ５を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部メモリのプロ
グラムデータを読み込み当該プログラムデータの解読結
果に従って動作するマイクロプロセッサであって、特
に、外部ＲＯＭのワード長（各アドレスのビット幅）を
識別できるマイクロプロセッサに関する。

【０００２】

【従来の技術】一般に、マイクロプロセッサは、プログ
ラムメモリを内蔵する１チップ型とプログラムメモリを
内蔵しないセパレート型とに大別される。後者のマイク
ロプロセッサは外部メモリ（マスクＲＯＭ、ＲＡＭ、Ｅ
ＰＲＯＭ、ＥＥＰＲＯＭ等であり、以下、外部ＲＯＭと
称する）とのインターフェースによって動作するもので
あり、即ち、外部ＲＯＭのプログラムデータを読み込み
当該プログラムデータの解読結果に従って論理動作を実
行する。

【０００３】さて、前者のマイクロプロセッサの場合、
プログラムメモリはマイクロプロセッサと同一チップ上
に集積化される為、プログラムメモリのワード長は特定
のビット数に固定されてしまう。これに対し、後者のマ
イクロプロセッサの場合、外部ＲＯＭはマイクロプロセ
ッサとは別チップで集積化される為、外部ＲＯＭのワー
ド長は８ビット、１６ビット等の使用者の希望に応じた
ワード長に設定可能である。この場合、マイクロプロセ
ッサは外部ＲＯＭのワード長を認識する必要がある。

【０００４】図２は外部ＲＯＭを使用する、従来のマイ
クロプロセッサを示すブロック図である。図２におい
て、（１）は外部ＲＯＭであり、後述するマイクロプロ
セッサの論理動作を実行する為のプログラムデータが予
め格納されたものである。外部ＲＯＭ（１）は、不揮発
性メモリ（マスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、
フラッシュメモリ等）であることが望ましい。外部ＲＯ
Ｍ（１）のワード長は、使用者の希望に応じて、例えば
８ビット又は１６ビットの何れか一方が選択できるもの
とする。（２）はマイクロプロセッサであり、外部ＲＯ
Ｍ（１）のワード長に応じて論理動作するものである。
（３）はプログラムカウンタであり、計数値がアドレス
端子（４）を介して外部ＲＯＭ（１）のアドレス入力に
供給され、計数値に対応する外部ＲＯＭ（１）のアドレ
スを指定するものである。（５）はインストラクション
レジスタであり、外部ＲＯＭ（１）の指定アドレスから
読み出されたプログラムデータがデータ端子（６）を介
して格納されるものであり、例えば１６ビットで構成さ
れる。（７）はインストラクションデコーダであり、イ
ンストラクションレジスタ（５）の格納内容を解読し、
マイクロプロセッサ（２）を各種制御する為の制御信号
を出力するものである。（８）はＣＰＵであり、インス
トラクションデコーダ（７）の制御信号に従って各種論
理演算を実行させるものである。

【０００５】（９）は識別回路であり、外部ＲＯＭ
（１）のワード長が８ビット又は１６ビットの何れであ
るのかを識別するものである。識別回路（９）は、端子
（１０）を介して外部スイッチ（１１）と接続される。
外部スイッチ（１１）は、使用する外部ＲＯＭ（１）の
ワード長が８ビットの時は電源Ｖｄｄ（論理値「１」）
と接続され、一方、使用する外部ＲＯＭ（１）のワード
長が１６ビットの時は接地Ｖｓｓ（論理値「０」）と接
続される。即ち、識別回路（９）は、論理値「１」が供
給されると、外部ＲＯＭ（１）のワード長が８ビットの
場合に対応できる様にプログラムカウンタ（３）及びイ
ンストラクションレジスタ（５）を制御する。一方、識
別回路（９）は、論理値「０」が供給されると、外部Ｒ
ＯＭ（１）のワード長が１６ビットの場合に対応できる
様にプログラムカウンタ（３）及びインストラクション
レジスタ（５）を制御する。例えば、外部ＲＯＭ（１）
のワード長が８ビットの場合、連続する２つの偶数及び
奇数アドレスを１単位としてアドレス指定できる様に２
マシンサイクルを使用してプログラムカウンタ（３）を
制御し、その後、連続する２つの偶数及び奇数アドレス
の８ビットデータを各々インストラクションレジスタ
（５）の上位８ビット及び下位８ビットに格納できる様
にインストラクションレジスタ（５）を制御する。ま
た、外部ＲＯＭ（１）のワード長が１６ビットの場合、
連続する各アドレスを１単位としてアドレス指定できる
様に１マシンサイクルを使用してプログラムカウンタ
（３）を制御し、その後、連続する各アドレスの１６ビ
ットデータをインストラクションレジスタ（５）に格納
できる様にインストラクションレジスタ（５）を制御す
る。

【０００６】以上より、外部スイッチ（１１）の状態に
応じて、マイクロプロセッサ（１１）を外部ＲＯＭ
（１）のワード長が８ビット又は１６ビットの何れか一
方の仕様に対応していた。

【０００７】

【発明が解決しようとする課題】しかし、外部スイッチ（１１）を設けなければならない為、外
部部品の増加に伴い、基板が大型化すると共にコストア
ップしてしまう。外部ＲＯＭ（１）を仕様変更する場合、外部スイッチ
（１１）を構成する回路を変更しなければならない為、
迅速に対応できない。

【０００８】外部スイッチ（１１）の配線にノイズが
重畳した場合、識別回路（９）が外部ＲＯＭ（１）の仕
様を誤認識してしまい、マイクロプロセッサ（２）が正
常動作しない。等の問題点があった。そこで、本発明は、外部ＲＯＭの
ワード長を確実に認識できるマイクロプロセッサを提供
することを目的とする。

【０００９】

【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、データの一括又は部
分的な電気消去が可能であり且つデータの書き込み及び
読み出しが可能な特性を有する不揮発性メモリをデータ
メモリとして内蔵し、外部ＲＯＭに格納されたプログラ
ムデータを読み込んで当該プログラムデータの解読結果
に従って論理動作を実行するマイクロプロセッサにおい
て、前記外部ＲＯＭのワード長が第１又は第２ビット数
の何れであるのかを識別する為の識別データが予め書き
込まれる識別データ保持回路と、前記識別データの識別
結果に応じて、前記外部ＲＯＭのワード長が第１又は第
２ビット数のそれぞれの場合に対応できる様に、前記外
部ＲＯＭをアドレス指定するプログラムカウンタの計数
方法及び前記外部ＲＯＭの読み出しデータを格納するイ
ンストラクションレジスタの格納方法を制御する為の制
御信号を出力する識別回路と、を備え、前記識別データ
保持回路を前記不揮発性メモリの特定アドレス領域に割
り当てたことを特徴とする。

【００１０】前記識別回路は、電源投入時に前記不揮発
性メモリの特定アドレス領域から前記識別データを読み
出して識別し、その後、プログラムカウンタの計数動作
を開始させることを特徴とする。前記識別回路は、前記
識別データの識別動作をハードウエア処理する論理回路
で構成されることを特徴とする。

【００１１】前記不揮発性メモリは、フラッシュメモリ
であることを特徴とする。

【００１２】

【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明のマイクロプロセッサを示
すブロック図である。尚、図１の構成において、図２と
同一構成に関しては同一番号を記すと共にその説明を省
略する。

【００１３】図１において、（１２）は識別回路であ
り、外部ＲＯＭ（１）のワード長が８ビット又は１６ビ
ットの何れか一方のデバイスで構成されていることを識
別するものである。（１３）はフラッシュメモリ（不揮
発性メモリ）であり、データの一括又は部分的な電気消
去が可能であり且つデータの書き込み及び読み出しが可
能な特性を有し、テーブルデータ、論理演算データ等を
格納するデータメモリとして、マイクロプロセッサ
（２）と同一チップ上に当初から集積化されているもの
である。フラッシュメモリ（１３）の特定アドレス（斜
線領域）には、使用する外部ＲＯＭ（１）のワード長が
８ビットデバイスで構成されている場合は、論理値
「１」が予め書き込まれ、一方、使用する外部ＲＯＭ
（１）のワード長が１６ビットデバイスで構成されてい
る場合は、論理値「０」が予め書き込まれる。

【００１４】識別回路（１２）は、マイクロプロセッサ
（２）が電源投入されて初期化されるのに伴い、フラッ
シュメモリ（１３）の特定アドレスを指定する論理回路
（１４）をハードウエアとして内蔵している。即ち、識
別回路（１２）は、マイクロプロセッサ（２）の電源投
入時、フラッシュメモリ（１３）の特定アドレスを指定
し、この時、フラッシュメモリ（１３）の特定アドレス
から読み出された論理値を識別し、当該論理値が「１」
の時は使用する外部ＲＯＭ（１）のワード長が８ビット
デバイスである為に当該８ビットデバイスに対応できる
様にプログラムカウンタ（３）及びインストラクション
レジスタ（５）を制御し、一方、当該論理値が「０」の
時は使用する外部ＲＯＭ（１）のワード長が１６ビット
デバイスである為に当該１６ビットデバイスに対応でき
る様にプログラムカウンタ（３）及びインストラクショ
ンレジスタ（５）を制御する。制御方法の一例は、従来
の技術に述べたがこれに限定されるものではない。

【００１５】以上より、外部ＲＯＭ（１）のデバイス識別手段として、マイク
ロプロセッサ（２）に内蔵されたフラッシュメモリ（１
３）の特定アドレス領域を使用する為、マイクロプロセ
ッサ（２）の外部部品を削減できる。また、既存のフラ
ッシュメモリ（１３）を使用する為、システム変更が最
小限で済む。

【００１６】外部ＲＯＭ（１）の仕様変更に対し、フ
ラッシュメモリ（１３）の内容を書き換えるだけで迅速
に対応できる。外部ＲＯＭ（１）のデバイス識別用の配線がマイクロ
プロセッサ（２）の外部に露出していない為、ノイズに
よる誤動作を防止できる。等の効果を得ることができ
る。

【００１７】

【発明の効果】本発明によれば、外部ＲＯＭのデバイス
識別手段として、マイクロプロセッサに内蔵されている
フラッシュメモリの特定アドレス領域を使用する為、マ
イクロプロセッサの外部部品を削減できる。また、既存
のフラッシュメモリを使用する為、システム変更が最小
限で済む。また、外部ＲＯＭの仕様変更に対し、フラッ
シュメモリの内容を書き換えるだけで迅速に対応でき
る。更に、外部ＲＯＭのデバイス識別用の配線がマイク
ロプロセッサの外部に露出していない為、ノイズによる
誤動作を防止できる。

【図面の簡単な説明】

【図１】本発明のマイクロプロセッサを示すブロック図
である。

【図２】従来のマイクロプロセッサを示すブロック図で
ある。

【符号の説明】

（１）外部ＲＯＭ（２）マイクロプロセッサ（３）プログラムカウンタ（５）インストラクションレジスタ（１２）識別回路（１３）フラッシュメモリ（１４）論理回路

Claims

【特許請求の範囲】

【請求項１】データの一括又は部分的な電気消去が可
能であり且つデータの書き込み及び読み出しが可能な特
性を有する不揮発性メモリをデータメモリとして内蔵
し、外部メモリに格納されたプログラムデータを読み込
んで当該プログラムデータの解読結果に従って論理動作
を実行するマイクロプロセッサにおいて、前記外部メモリのワード長が第１又は第２ビット数の何
れであるのかを識別する為の識別データが予め書き込ま
れる識別データ保持回路と、前記識別データの識別結果に応じて、前記外部メモリの
ワード長が第１又は第２ビット数のそれぞれの場合に対
応できる様に、前記外部メモリをアドレス指定するプロ
グラムカウンタの計数方法及び前記外部メモリの読み出
しデータを格納するインストラクションレジスタの格納
方法を制御する為の制御信号を出力する識別回路と、を
備え、前記識別データ保持回路は前記不揮発性メモリの特定ア
ドレス領域であることを特徴とするマイクロプロセッ
サ。
【請求項２】前記識別回路は、電源投入時に前記不揮
発性メモリの特定アドレス領域から前記識別データを読
み出して識別し、その後、プログラムカウンタの計数動
作を開始させることを特徴とする請求項１記載のマイク
ロプロセッサ。
【請求項３】前記識別回路は、前記識別データの識別
動作をハードウエア処理する論理回路で構成されること
を特徴とする請求項２記載のマイクロプロセッサ。
【請求項４】前記不揮発性メモリは、フラッシュメモ
リであることを特徴とする請求項１記載のマイクロプロ
セッサ。