JPH10134024A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH10134024A JPH10134024A JP29070296A JP29070296A JPH10134024A JP H10134024 A JPH10134024 A JP H10134024A JP 29070296 A JP29070296 A JP 29070296A JP 29070296 A JP29070296 A JP 29070296A JP H10134024 A JPH10134024 A JP H10134024A
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Abstract
(57)【要約】
【課題】 フラッシュメモリの誤書き換えを防止する。
【解決手段】 フラッシュメモリ１の特定アドレス領域
１ａから読み出された書き換えの為のプログラムデータ
の解読結果に基づき、データ一致検出回路６に「Ａ０
Ｈ」が設定されるとレジスタ７がイネーブルとなり、レ
ジスタ７に「５５Ｈ」が設定されるとデータ識別回路８
からイネーブル信号が出力され、このイネーブル信号に
より第１、第２、第３ブロック９、１２、１５内におけ
るデータ一致検出回路１０、１３、１６がイネーブルと
なり、アドレスレジスタ１１、データレジした１４、制
御レジスタ１７へのデータ設定が可能となる。従って、
プログラムが暴走して誤って特定アドレス領域１ａをア
ドレス指定したとしても、データ識別回路８からはイネ
ーブル信号は出力されず、フラッシュメモリ１のデータ
の誤書き換えは防止される。
１ａから読み出された書き換えの為のプログラムデータ
の解読結果に基づき、データ一致検出回路６に「Ａ０
Ｈ」が設定されるとレジスタ７がイネーブルとなり、レ
ジスタ７に「５５Ｈ」が設定されるとデータ識別回路８
からイネーブル信号が出力され、このイネーブル信号に
より第１、第２、第３ブロック９、１２、１５内におけ
るデータ一致検出回路１０、１３、１６がイネーブルと
なり、アドレスレジスタ１１、データレジした１４、制
御レジスタ１７へのデータ設定が可能となる。従って、
プログラムが暴走して誤って特定アドレス領域１ａをア
ドレス指定したとしても、データ識別回路８からはイネ
ーブル信号は出力されず、フラッシュメモリ１のデータ
の誤書き換えは防止される。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
等の電気的データ消去及び書き込みが可能な不揮発性メ
モリを内蔵したマイクロコンピュータに関し、特に、不
揮発性メモリの特定アドレス領域を自己のデータ書き換
えの為のプログラム領域に割り当てたマイクロコンピュ
ータに関する。
等の電気的データ消去及び書き込みが可能な不揮発性メ
モリを内蔵したマイクロコンピュータに関し、特に、不
揮発性メモリの特定アドレス領域を自己のデータ書き換
えの為のプログラム領域に割り当てたマイクロコンピュ
ータに関する。
【０００２】
【従来の技術】フラッシュメモリ（ＥＥＰＲＯＭ）は電
気的にデータの消去及び書き換えが可能な不揮発性メモ
リである為、最近では、１チップマイクロコンピュータ
に内蔵されてプログラムメモリ或いはデータメモリとし
て使用されている。前記フラッシュメモリの使用方法の
１つとして、前記フラッシュメモリの特定アドレス領域
を自己のデータ書き換えの為のプログラム領域に割り当
て、プログラムカウンタで前記フラッシュメモリの特定
アドレス領域を指定してやることにより、１チップマイ
クロコンピュータ自体でデータの書き換え制御を実行さ
せることができる。この様な方法は、前記フラッシュメ
モリのデータを書き換える際に、ＰＲＯＭライタ等の外
部装置を不要とできる利点がある。
気的にデータの消去及び書き換えが可能な不揮発性メモ
リである為、最近では、１チップマイクロコンピュータ
に内蔵されてプログラムメモリ或いはデータメモリとし
て使用されている。前記フラッシュメモリの使用方法の
１つとして、前記フラッシュメモリの特定アドレス領域
を自己のデータ書き換えの為のプログラム領域に割り当
て、プログラムカウンタで前記フラッシュメモリの特定
アドレス領域を指定してやることにより、１チップマイ
クロコンピュータ自体でデータの書き換え制御を実行さ
せることができる。この様な方法は、前記フラッシュメ
モリのデータを書き換える際に、ＰＲＯＭライタ等の外
部装置を不要とできる利点がある。
【０００３】
【発明が解決しようとする課題】ところで、前記フラッ
シュメモリは、前記フラッシュメモリを構成する各メモ
リセルに対して高電圧（例えば１２ボルト）を印加する
ことによりデータの書き込み状態となるが、前記フラッ
シュメモリを内蔵する１チップマイクロコンピュータに
おいては、前記フラッシュメモリを書き込み状態とする
為の昇圧回路（例えば５ボルトを１２ボルトに昇圧する
回路）が予め内蔵されている。従って、それ自体のプロ
グラムでそれ自体のデータを書き換える所謂自己書き換
え型のフラッシュメモリ内蔵の１チップマイクロコンピ
ュータでは、外部から前記フラッシュメモリのデータの
書き換えに対するイネーブル及びディセーブルを制御す
ることはできなかった。その結果、前記１チップマイク
ロコンピュータの制御プログラムが何らかの要因を受け
て暴走した場合、前記フラッシュメモリの特定アドレス
領域を誤ってアドレス指定してデータ書き換えモードに
突入してしまったり、最悪の場合には、前記特定アドレ
ス領域に記憶されたデータ書き換え用プログラムまでも
消去してしまう恐れがあった。
シュメモリは、前記フラッシュメモリを構成する各メモ
リセルに対して高電圧（例えば１２ボルト）を印加する
ことによりデータの書き込み状態となるが、前記フラッ
シュメモリを内蔵する１チップマイクロコンピュータに
おいては、前記フラッシュメモリを書き込み状態とする
為の昇圧回路（例えば５ボルトを１２ボルトに昇圧する
回路）が予め内蔵されている。従って、それ自体のプロ
グラムでそれ自体のデータを書き換える所謂自己書き換
え型のフラッシュメモリ内蔵の１チップマイクロコンピ
ュータでは、外部から前記フラッシュメモリのデータの
書き換えに対するイネーブル及びディセーブルを制御す
ることはできなかった。その結果、前記１チップマイク
ロコンピュータの制御プログラムが何らかの要因を受け
て暴走した場合、前記フラッシュメモリの特定アドレス
領域を誤ってアドレス指定してデータ書き換えモードに
突入してしまったり、最悪の場合には、前記特定アドレ
ス領域に記憶されたデータ書き換え用プログラムまでも
消去してしまう恐れがあった。
【０００４】そこで、本発明は、不揮発性メモリのデー
タ誤書き換えを防止することのできるマイクロコンピュ
ータを提供することを目的とする。
タ誤書き換えを防止することのできるマイクロコンピュ
ータを提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、電気的にデータの書き換えが可能であって、それ
自体のデータを書き換える為のプログラムデータがその
特定アドレス領域に記憶された不揮発性メモリを内蔵す
るマイクロコンピュータにおいて、前記不揮発性メモリ
の特定アドレス領域から読み出されたプログラムデータ
の解読結果に基づき、特定データが設定されるレジスタ
手段と、前記レジスタ手段に前記特定データが設定され
た時のみ、前記不揮発性メモリの前記特定アドレス領域
から読み出されたプログラムデータの解読結果に基づ
き、前記特定アドレス領域以外のアドレス領域のデータ
書き換えを可能とさせる制御回路と、を備えた点であ
る。
解決する為に成されたものであり、その特徴とするとこ
ろは、電気的にデータの書き換えが可能であって、それ
自体のデータを書き換える為のプログラムデータがその
特定アドレス領域に記憶された不揮発性メモリを内蔵す
るマイクロコンピュータにおいて、前記不揮発性メモリ
の特定アドレス領域から読み出されたプログラムデータ
の解読結果に基づき、特定データが設定されるレジスタ
手段と、前記レジスタ手段に前記特定データが設定され
た時のみ、前記不揮発性メモリの前記特定アドレス領域
から読み出されたプログラムデータの解読結果に基づ
き、前記特定アドレス領域以外のアドレス領域のデータ
書き換えを可能とさせる制御回路と、を備えた点であ
る。
【０００６】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明のマイクロコンピュータを
示す回路ブロック図である。図１において、（１）はフ
ラッシュメモリであり、データを電気的に消去及び書き
換えが可能な不揮発性メモリである。本発明の実施の形
態においては、フラッシュメモリ（１）は１６ビットの
アドレスデータでアドレス指定可能な記憶容量（１ワー
ド＝８ビット）を有し、第１記憶領域「００００Ｈ」〜
「ＤＦＦＦＨ」はマイクロコンピュータを動作制御する
為のプログラム領域であり、第２記憶領域「Ｅ０００
Ｈ」〜「ＦＦＦＦＨ」はデータ領域である。尚、Ｈ記号
はヘキサデシマルを示す。フラッシュメモリ（１）のプ
ログラム領域において、斜線で示す特定アドレス領域
（１ａ）には、フラッシュメモリ（１）の特定アドレス
領域以外のアドレス領域のデータを書き換える為のプロ
グラムデータが記憶されているものとする。また、フラ
ッシュメモリ（１）のデータ書き換えは、１ページ（１
２８ワード）単位で行われるものとする。
的に説明する。図１は本発明のマイクロコンピュータを
示す回路ブロック図である。図１において、（１）はフ
ラッシュメモリであり、データを電気的に消去及び書き
換えが可能な不揮発性メモリである。本発明の実施の形
態においては、フラッシュメモリ（１）は１６ビットの
アドレスデータでアドレス指定可能な記憶容量（１ワー
ド＝８ビット）を有し、第１記憶領域「００００Ｈ」〜
「ＤＦＦＦＨ」はマイクロコンピュータを動作制御する
為のプログラム領域であり、第２記憶領域「Ｅ０００
Ｈ」〜「ＦＦＦＦＨ」はデータ領域である。尚、Ｈ記号
はヘキサデシマルを示す。フラッシュメモリ（１）のプ
ログラム領域において、斜線で示す特定アドレス領域
（１ａ）には、フラッシュメモリ（１）の特定アドレス
領域以外のアドレス領域のデータを書き換える為のプロ
グラムデータが記憶されているものとする。また、フラ
ッシュメモリ（１）のデータ書き換えは、１ページ（１
２８ワード）単位で行われるものとする。
【０００７】（２）は１６ビットのプログラムカウンタ
であり、マイクロコンピュータを通常動作させる時、フ
ラッシュメモリ（１）の「００００Ｈ」〜「ＦＦＦＦ
Ｈ」の何れかをアドレス指定するものである。（３）は
インストラクションレジスタであり、フラッシュメモリ
（１）から読み出されたプログラムデータを保持するも
のである。（４）はインストラクションデコーダであ
り、インストラクションレジスタ（３）の内容を解読
し、マイクロコンピュータの動作制御信号を出力するも
のである。
であり、マイクロコンピュータを通常動作させる時、フ
ラッシュメモリ（１）の「００００Ｈ」〜「ＦＦＦＦ
Ｈ」の何れかをアドレス指定するものである。（３）は
インストラクションレジスタであり、フラッシュメモリ
（１）から読み出されたプログラムデータを保持するも
のである。（４）はインストラクションデコーダであ
り、インストラクションレジスタ（３）の内容を解読
し、マイクロコンピュータの動作制御信号を出力するも
のである。
【０００８】（５）は１６ビットのデータバスであり、
フラッシュメモリ（１）をアドレス指定する為のアドレ
スデータ（１６ビット）、フラッシュメモリ（１）の指
定アドレスへの書き込みデータ（８ビット）、フラッシ
ュメモリ（１）の書き込み制御の為の制御データ（８ビ
ット）等が転送される。（６）はデータ一致検出回路で
あり、データバス（５）の所定の８ビットと接続されて
いる。該データ一致検出回路（６）には、フラッシュメ
モリ（１）の特定アドレス領域（１ａ）から読み出され
たデータ書き換えの為のプログラムデータの解読結果に
基づき、或る特定データが後述するレジスタに設定され
る。該データ一致検出回路（６）は、上記レジスタを含
む異なる２個のレジスタ（図示せず）と当該２個のレジ
スタの内容を比較し一致検出を行う比較回路（図示せ
ず）とから構成される。前記比較回路としては、前記２
個のレジスタの各対応ビットの論理積を演算するＡＮＤ
ゲートを前記レジスタのビット数分だけ設ける構成が一
例として挙げられる。即ち、前記２個のレジスタの内容
が一致すれば前記比較回路から論理「１」が出力される
ことになる。例えば、データ一致検出回路（６）を構成
する一方のレジスタには予め「Ａ０Ｈ」が設定されてい
るものとし、この状態の基で、フラッシュメモリ（１）
の自己データ書き換えを行おうとして、フラッシュメモ
リ（１）の特定アドレス領域からデータ書き換えの為の
プログラムデータが読み出され、当該プログラムデータ
がインストラクションデコーダ（４）で解読されると、
データ一致検出回路（６）を構成する他方のレジスタに
は「Ａ０Ｈ」が設定される。すると、データ一致検出回
路（６）からは両レジスタの値が一致した証として論理
「１」が出力される。この論理「１」出力は後述するレ
ジスタのイネーブル信号として作用する。尚、マイクロ
コンピュータ内部において、後述のレジスタとしては、
メモリの一部のアドレスの記憶領域を使用する場合もあ
れば、メモリとは独立したレジスタを使用する場合もあ
り、何れの場合にしても、複数あるレジスタの何れか１
つを指定してイネーブルとする為には、上記データ一致
検出回路（６）が後述のレジスタに１対１に対応して必
要である。
フラッシュメモリ（１）をアドレス指定する為のアドレ
スデータ（１６ビット）、フラッシュメモリ（１）の指
定アドレスへの書き込みデータ（８ビット）、フラッシ
ュメモリ（１）の書き込み制御の為の制御データ（８ビ
ット）等が転送される。（６）はデータ一致検出回路で
あり、データバス（５）の所定の８ビットと接続されて
いる。該データ一致検出回路（６）には、フラッシュメ
モリ（１）の特定アドレス領域（１ａ）から読み出され
たデータ書き換えの為のプログラムデータの解読結果に
基づき、或る特定データが後述するレジスタに設定され
る。該データ一致検出回路（６）は、上記レジスタを含
む異なる２個のレジスタ（図示せず）と当該２個のレジ
スタの内容を比較し一致検出を行う比較回路（図示せ
ず）とから構成される。前記比較回路としては、前記２
個のレジスタの各対応ビットの論理積を演算するＡＮＤ
ゲートを前記レジスタのビット数分だけ設ける構成が一
例として挙げられる。即ち、前記２個のレジスタの内容
が一致すれば前記比較回路から論理「１」が出力される
ことになる。例えば、データ一致検出回路（６）を構成
する一方のレジスタには予め「Ａ０Ｈ」が設定されてい
るものとし、この状態の基で、フラッシュメモリ（１）
の自己データ書き換えを行おうとして、フラッシュメモ
リ（１）の特定アドレス領域からデータ書き換えの為の
プログラムデータが読み出され、当該プログラムデータ
がインストラクションデコーダ（４）で解読されると、
データ一致検出回路（６）を構成する他方のレジスタに
は「Ａ０Ｈ」が設定される。すると、データ一致検出回
路（６）からは両レジスタの値が一致した証として論理
「１」が出力される。この論理「１」出力は後述するレ
ジスタのイネーブル信号として作用する。尚、マイクロ
コンピュータ内部において、後述のレジスタとしては、
メモリの一部のアドレスの記憶領域を使用する場合もあ
れば、メモリとは独立したレジスタを使用する場合もあ
り、何れの場合にしても、複数あるレジスタの何れか１
つを指定してイネーブルとする為には、上記データ一致
検出回路（６）が後述のレジスタに１対１に対応して必
要である。
【０００９】（７）は上記した８ビット構成のレジスタ
であり、データバス（５）の所定の８ビットと接続され
るものである。レジスタ（７）はデータ一致検出回路
（６）の論理「１」出力によってイネーブル状態とな
り、その後、フラッシュメモリ（１）の特定アドレス領
域から読み出されたプログラムデータの解読結果に基づ
き、レジスタ（７）には例えば「５５Ｈ」が設定され
る。イネーブル状態にあるレジスタ（７）の出力「５５
Ｈ」は後述するデータ識別回路に取り込まれる。
であり、データバス（５）の所定の８ビットと接続され
るものである。レジスタ（７）はデータ一致検出回路
（６）の論理「１」出力によってイネーブル状態とな
り、その後、フラッシュメモリ（１）の特定アドレス領
域から読み出されたプログラムデータの解読結果に基づ
き、レジスタ（７）には例えば「５５Ｈ」が設定され
る。イネーブル状態にあるレジスタ（７）の出力「５５
Ｈ」は後述するデータ識別回路に取り込まれる。
【００１０】（８）は上記したデータ識別回路であり、
レジスタ（７）の内容が「５５Ｈ」であるか否かを識別
するものである。データ識別回路（８）は、レジスタ
（７）の内容が「５５Ｈ」であることを識別すると、論
理「１」を出力する。この論理「１」出力は後述するア
ドレスレジスタ、データレジスタ、制御レジスタの為の
イネーブル信号として作用する。以上のデータ一致検出
回路（６）、レジスタ（７）及びデータ識別回路（８）
より請求項に言うレジスタ手段が構成される。
レジスタ（７）の内容が「５５Ｈ」であるか否かを識別
するものである。データ識別回路（８）は、レジスタ
（７）の内容が「５５Ｈ」であることを識別すると、論
理「１」を出力する。この論理「１」出力は後述するア
ドレスレジスタ、データレジスタ、制御レジスタの為の
イネーブル信号として作用する。以上のデータ一致検出
回路（６）、レジスタ（７）及びデータ識別回路（８）
より請求項に言うレジスタ手段が構成される。
【００１１】（９）はフラッシュメモリ（１）のアドレ
スデータの設定を行う為の第１ブロックである。第１ブ
ロック（９）内において、（１０）はデータ一致検出回
路であり、データ一致検出回路（６）と同等の構成から
成り、データバス（５）の所定の８ビットと接続される
と共にデータ識別回路（８）の論理「１」出力によって
イネーブル状態となる。データ一致検出回路（１０）
は、データ識別回路（８）の論理「１」出力でイネーブ
ルとなった後、データ一致検出回路（６）と同様に、フ
ラッシュメモリ（１）の特定アドレス領域から読み出さ
れたプログラムデータの解読結果に基づき、「Ａ０Ｈ」
が設定された時に論理「１」を出力する。この論理
「１」出力は後述するアドレスレジスタのイネーブル信
号となる。（１１）は上記した１６ビットのアドレスレ
ジスタであり、データ一致検出回路（１０）の論理
「１」出力でイネーブルとなった後、フラッシュメモリ
（１）の特定アドレス領域から読み出されたデータ自己
書き換えの為のプログラムデータの解読結果に基づき、
フラッシュメモリ（１）の特定アドレス領域を除く残余
のアドレス領域の１６ビットのアドレスデータが設定さ
れる。このアドレスデータをＤＡＴＡ１とする。
スデータの設定を行う為の第１ブロックである。第１ブ
ロック（９）内において、（１０）はデータ一致検出回
路であり、データ一致検出回路（６）と同等の構成から
成り、データバス（５）の所定の８ビットと接続される
と共にデータ識別回路（８）の論理「１」出力によって
イネーブル状態となる。データ一致検出回路（１０）
は、データ識別回路（８）の論理「１」出力でイネーブ
ルとなった後、データ一致検出回路（６）と同様に、フ
ラッシュメモリ（１）の特定アドレス領域から読み出さ
れたプログラムデータの解読結果に基づき、「Ａ０Ｈ」
が設定された時に論理「１」を出力する。この論理
「１」出力は後述するアドレスレジスタのイネーブル信
号となる。（１１）は上記した１６ビットのアドレスレ
ジスタであり、データ一致検出回路（１０）の論理
「１」出力でイネーブルとなった後、フラッシュメモリ
（１）の特定アドレス領域から読み出されたデータ自己
書き換えの為のプログラムデータの解読結果に基づき、
フラッシュメモリ（１）の特定アドレス領域を除く残余
のアドレス領域の１６ビットのアドレスデータが設定さ
れる。このアドレスデータをＤＡＴＡ１とする。
【００１２】（１２）はフラッシュメモリ（１）の指定
アドレスに対するデータ設定を行う為の第２ブロックで
ある。第２ブロック（１２）内において、（１３）はデ
ータ一致検出回路であり、データ一致検出回路（６）と
同等の構成から成り、データバス（５）の所定の８ビッ
トと接続されると共にデータ識別回路（８）の論理
「１」出力によってイネーブル状態となる。データ一致
検出回路（１３）は、データ識別回路（８）の論理
「１」出力でイネーブルとなった後、データ一致検出回
路（６）と同様に、フラッシュメモリ（１）の特定アド
レス領域から読み出されたプログラムデータの解読結果
に基づき、「Ａ０Ｈ」が設定された時に論理「１」を出
力する。この論理「１」出力は後述するデータレジスタ
のイネーブル信号となる。（１４）は上記したデータレ
ジスタであり、アドレスレジスタ（１１）からアドレス
データＤＡＴＡ１が出力されると共にデータ一致検出回
路（１３）の論理「１」出力でイネーブルとなった後、
フラッシュメモリ（１）の特定アドレス領域から読み出
されたデータ自己書き換えの為のプログラムデータの解
読結果に基づき、フラッシュメモリ（１）の指定アドレ
スに書き込むべき８ビットデータが設定される。この８
ビットの書き込みデータをＤＡＴＡ２とする。
アドレスに対するデータ設定を行う為の第２ブロックで
ある。第２ブロック（１２）内において、（１３）はデ
ータ一致検出回路であり、データ一致検出回路（６）と
同等の構成から成り、データバス（５）の所定の８ビッ
トと接続されると共にデータ識別回路（８）の論理
「１」出力によってイネーブル状態となる。データ一致
検出回路（１３）は、データ識別回路（８）の論理
「１」出力でイネーブルとなった後、データ一致検出回
路（６）と同様に、フラッシュメモリ（１）の特定アド
レス領域から読み出されたプログラムデータの解読結果
に基づき、「Ａ０Ｈ」が設定された時に論理「１」を出
力する。この論理「１」出力は後述するデータレジスタ
のイネーブル信号となる。（１４）は上記したデータレ
ジスタであり、アドレスレジスタ（１１）からアドレス
データＤＡＴＡ１が出力されると共にデータ一致検出回
路（１３）の論理「１」出力でイネーブルとなった後、
フラッシュメモリ（１）の特定アドレス領域から読み出
されたデータ自己書き換えの為のプログラムデータの解
読結果に基づき、フラッシュメモリ（１）の指定アドレ
スに書き込むべき８ビットデータが設定される。この８
ビットの書き込みデータをＤＡＴＡ２とする。
【００１３】（１５）はフラッシュメモリ（１）の指定
アドレスに１２８バイト単位でデータ書き込みを行う為
の第３ブロックである。第３ブロック（１５）内におい
て、（１６）はデータ一致検出回路であり、データ一致
検出回路（６）と同等の構成から成り、データバス
（５）の所定の８ビットと接続されると共にデータ識別
回路（８）の論理「１」出力によってイネーブル状態と
なる。データ一致検出回路（１６）は、データ識別回路
（８）の論理「１」出力でイネーブルとなった後、デー
タ一致検出回路（６）と同様に、フラッシュメモリ
（１）の特定アドレス領域から読み出されたプログラム
データの解読結果に基づき、「Ａ０Ｈ」が設定された時
に論理「１」を出力する。この論理「１」出力は後述す
る制御レジスタのイネーブル信号となる。（１７）は上
記した制御レジスタであり、データレジスタ（１４）か
ら書き込みデータＤＡＴＡ２が出力されると共にデータ
一致検出回路（１６）の論理「１」出力でイネーブルと
なった後、フラッシュメモリ（１）の特定アドレス領域
から読み出されたデータ自己書き換えの為のプログラム
データの解読結果に基づき、フラッシュメモリ（１）の
指定アドレスを書き込み状態とすべき８ビットデータが
設定される。この８ビットの制御データをＤＡＴＡ３と
する。
アドレスに１２８バイト単位でデータ書き込みを行う為
の第３ブロックである。第３ブロック（１５）内におい
て、（１６）はデータ一致検出回路であり、データ一致
検出回路（６）と同等の構成から成り、データバス
（５）の所定の８ビットと接続されると共にデータ識別
回路（８）の論理「１」出力によってイネーブル状態と
なる。データ一致検出回路（１６）は、データ識別回路
（８）の論理「１」出力でイネーブルとなった後、デー
タ一致検出回路（６）と同様に、フラッシュメモリ
（１）の特定アドレス領域から読み出されたプログラム
データの解読結果に基づき、「Ａ０Ｈ」が設定された時
に論理「１」を出力する。この論理「１」出力は後述す
る制御レジスタのイネーブル信号となる。（１７）は上
記した制御レジスタであり、データレジスタ（１４）か
ら書き込みデータＤＡＴＡ２が出力されると共にデータ
一致検出回路（１６）の論理「１」出力でイネーブルと
なった後、フラッシュメモリ（１）の特定アドレス領域
から読み出されたデータ自己書き換えの為のプログラム
データの解読結果に基づき、フラッシュメモリ（１）の
指定アドレスを書き込み状態とすべき８ビットデータが
設定される。この８ビットの制御データをＤＡＴＡ３と
する。
【００１４】（１８）はＲＡＭであり、１２８ワード
（１ワード＝８ビット）の記憶容量を有し、フラッシュ
メモリ（１）の書き換えたいアドレス領域のデータを１
ページ単位で順次一時保持するものであり、バッファと
して機能する。ここで、アドレスレジスタ（１１）は、
プログラムカウンタ（２）がフラッシュメモリ（１）の
特定アドレス領域（１ａ）をアドレス指定し、インスト
ラクションデコーダ（４）が特定アドレス領域（１ａ）
から読み出されたプログラムデータを解読した結果に基
づき、フラッシュメモリ（１）の書き換えアドレスの他
にＲＡＭ（５）をアドレス指定する１６ビットのアドレ
スデータもＤＡＴＡ１としてデータバス（５）を介して
セットされるものである。（１９）はマルチプレクサで
あり、インストラクションデコーダ（４）の解読結果に
基づき、プログラムカウンタ（２）及びアドレスレジス
タ（６）の内容を切換出力するものである。アドレスレ
ジスタ（１１）がＲＡＭ（５）の所定アドレスを指定し
た時、データレジスタ（１４）の書き換えデータＤＡＴ
Ａ２はＲＡＭ（１８）の当該アドレスに書き込まれる。
（１ワード＝８ビット）の記憶容量を有し、フラッシュ
メモリ（１）の書き換えたいアドレス領域のデータを１
ページ単位で順次一時保持するものであり、バッファと
して機能する。ここで、アドレスレジスタ（１１）は、
プログラムカウンタ（２）がフラッシュメモリ（１）の
特定アドレス領域（１ａ）をアドレス指定し、インスト
ラクションデコーダ（４）が特定アドレス領域（１ａ）
から読み出されたプログラムデータを解読した結果に基
づき、フラッシュメモリ（１）の書き換えアドレスの他
にＲＡＭ（５）をアドレス指定する１６ビットのアドレ
スデータもＤＡＴＡ１としてデータバス（５）を介して
セットされるものである。（１９）はマルチプレクサで
あり、インストラクションデコーダ（４）の解読結果に
基づき、プログラムカウンタ（２）及びアドレスレジス
タ（６）の内容を切換出力するものである。アドレスレ
ジスタ（１１）がＲＡＭ（５）の所定アドレスを指定し
た時、データレジスタ（１４）の書き換えデータＤＡＴ
Ａ２はＲＡＭ（１８）の当該アドレスに書き込まれる。
【００１５】（２０）は書き込み制御回路であり、制御
レジスタ（１７）に設定された制御データＤＡＴＡ３が
印加されることによりイネーブル状態となり、ＲＡＭ
（１８）に記憶された１２８ワード分の書き換えデータ
ＤＡＴＡ２を、フラッシュメモリ（１）の指定された１
２８ワード分のアドレス領域に書き込ませる様に動作す
る。
レジスタ（１７）に設定された制御データＤＡＴＡ３が
印加されることによりイネーブル状態となり、ＲＡＭ
（１８）に記憶された１２８ワード分の書き換えデータ
ＤＡＴＡ２を、フラッシュメモリ（１）の指定された１
２８ワード分のアドレス領域に書き込ませる様に動作す
る。
【００１６】ここで、フラッシュメモリ（１）のデータ
書き換えシーケンスを説明する。先ず、プログラムカウ
ンタ（２）がフラッシュメモリ（１）の特定アドレス領
域（１ａ）をアドレス指定すると、特定アドレス領域
（１ａ）から読み出されたデータ書き換え用のプログラ
ムデータがインストラクションデコーダ（４）で解読さ
れる。この解読結果に基づき、データ一致検出回路
（６）では「Ａ０Ｈ」が設定されてデータ一致が取れて
論理「１」がレジスタ（７）のイネーブル信号として出
力され、レジスタ（７）では「５５Ｈ」が設定されてデ
ータ識別回路（８）から第１、第２及び第３ブロック
（９）（１２）（１５）内のデータ一致検出回路（１
０）（１３）（１６）をイネーブルとする論理「１」が
出力される。
書き換えシーケンスを説明する。先ず、プログラムカウ
ンタ（２）がフラッシュメモリ（１）の特定アドレス領
域（１ａ）をアドレス指定すると、特定アドレス領域
（１ａ）から読み出されたデータ書き換え用のプログラ
ムデータがインストラクションデコーダ（４）で解読さ
れる。この解読結果に基づき、データ一致検出回路
（６）では「Ａ０Ｈ」が設定されてデータ一致が取れて
論理「１」がレジスタ（７）のイネーブル信号として出
力され、レジスタ（７）では「５５Ｈ」が設定されてデ
ータ識別回路（８）から第１、第２及び第３ブロック
（９）（１２）（１５）内のデータ一致検出回路（１
０）（１３）（１６）をイネーブルとする論理「１」が
出力される。
【００１７】次に、第１ブロック（９）内において、フ
ラッシュメモリ（１）の特定アドレス（１ａ）から読み
出された書き換えデータの解読結果に基づき、データ一
致検出回路（１０）に「Ａ０Ｈ」が設定されて論理
「１」のイネーブル信号が出力される。これより、アド
レスレジスタ（１１）にはＲＡＭ（１８）の先頭アドレ
スを指定するアドレスデータがセットされ、マルチプレ
クサ（１９）がアドレスレジスタ（１１）側に切り替わ
り、ＲＡＭ（１８）がアドレス指定される。
ラッシュメモリ（１）の特定アドレス（１ａ）から読み
出された書き換えデータの解読結果に基づき、データ一
致検出回路（１０）に「Ａ０Ｈ」が設定されて論理
「１」のイネーブル信号が出力される。これより、アド
レスレジスタ（１１）にはＲＡＭ（１８）の先頭アドレ
スを指定するアドレスデータがセットされ、マルチプレ
クサ（１９）がアドレスレジスタ（１１）側に切り替わ
り、ＲＡＭ（１８）がアドレス指定される。
【００１８】次に、第２ブロック（１２）内において、
フラッシュメモリ（１）の特定アドレス（１ａ）から読
み出された書き換えデータの解読結果に基づき、データ
一致検出回路（１３）に「Ａ０Ｈ」が設定されて論理
「１」のイネーブル信号が出力される。これより、デー
タレジスタ（１４）にはＲＡＭ（１８）の先頭アドレス
に書き込むべき書き換えデータＤＡＴＡ２が外部からデ
ータバス（５）を介してセットされ、ＲＡＭ（１８）の
指定アドレスに書き込まれる。この一連の動作が終了す
ると、マルチプレクサ（１９）はプログラムカウンタ
（２）側に切り替わり、特定アドレス領域（１ａ）の次
のアドレス指定が行われ、ＲＡＭ（１８）の次アドレス
へのデータ書き込みが行われる。この動作を１２８回繰
り返し、ＲＡＭ（１８）への１ページ分のデータ書き込
み動作が終了する。その後、プログラムカウンタ（２）
でアドレス指定され特定アドレス領域（１ａ）から読み
出されたプログラムデータの解読結果に基づき、アドレ
スレジスタ（１１）にはデータ書き換えを行いたいフラ
ッシュメモリ（１）の先頭アドレスを示すアドレスデー
タがセットされ、マルチプレクサ（１９）はアドレスレ
ジスタ（１１）側へ切り替わる。次に、フラッシュメモ
リ（１）の特定アドレス（１ａ）から読み出された書き
換えデータの解読結果に基づき、データ一致検出回路
（１６）に「Ａ０Ｈ」が設定されて論理「１」のイネー
ブル信号が出力される。これより、制御レジスタ（１
７）には、ＲＡＭ（１８）の全記憶内容をフラッシュメ
モリ（１）の所定アドレスに書き込む所謂書き換え動作
を開始させる為の制御データＤＡＴＡ３がセットされ
る。従って、書き込み制御回路（２０）がイネーブルと
なり、フラッシュメモリ（１）の特定アドレス領域（１
ａ）を除く所定アドレス領域の１ページ分のデータがＲ
ＡＭ（１８）の記憶内容に書き換えられることになる。
尚、フラッシュメモリ（１）のデータ書き換え中は、プ
ログラムカウンタ（２）の値は書き換え終了後に実行す
べきアドレスで停止しており、データ書き換え以外の動
作は実行されない。
フラッシュメモリ（１）の特定アドレス（１ａ）から読
み出された書き換えデータの解読結果に基づき、データ
一致検出回路（１３）に「Ａ０Ｈ」が設定されて論理
「１」のイネーブル信号が出力される。これより、デー
タレジスタ（１４）にはＲＡＭ（１８）の先頭アドレス
に書き込むべき書き換えデータＤＡＴＡ２が外部からデ
ータバス（５）を介してセットされ、ＲＡＭ（１８）の
指定アドレスに書き込まれる。この一連の動作が終了す
ると、マルチプレクサ（１９）はプログラムカウンタ
（２）側に切り替わり、特定アドレス領域（１ａ）の次
のアドレス指定が行われ、ＲＡＭ（１８）の次アドレス
へのデータ書き込みが行われる。この動作を１２８回繰
り返し、ＲＡＭ（１８）への１ページ分のデータ書き込
み動作が終了する。その後、プログラムカウンタ（２）
でアドレス指定され特定アドレス領域（１ａ）から読み
出されたプログラムデータの解読結果に基づき、アドレ
スレジスタ（１１）にはデータ書き換えを行いたいフラ
ッシュメモリ（１）の先頭アドレスを示すアドレスデー
タがセットされ、マルチプレクサ（１９）はアドレスレ
ジスタ（１１）側へ切り替わる。次に、フラッシュメモ
リ（１）の特定アドレス（１ａ）から読み出された書き
換えデータの解読結果に基づき、データ一致検出回路
（１６）に「Ａ０Ｈ」が設定されて論理「１」のイネー
ブル信号が出力される。これより、制御レジスタ（１
７）には、ＲＡＭ（１８）の全記憶内容をフラッシュメ
モリ（１）の所定アドレスに書き込む所謂書き換え動作
を開始させる為の制御データＤＡＴＡ３がセットされ
る。従って、書き込み制御回路（２０）がイネーブルと
なり、フラッシュメモリ（１）の特定アドレス領域（１
ａ）を除く所定アドレス領域の１ページ分のデータがＲ
ＡＭ（１８）の記憶内容に書き換えられることになる。
尚、フラッシュメモリ（１）のデータ書き換え中は、プ
ログラムカウンタ（２）の値は書き換え終了後に実行す
べきアドレスで停止しており、データ書き換え以外の動
作は実行されない。
【００１９】フラッシュメモリ（１）の領域は、先に述
べた様に、容易に書き換えられてはならないプログラム
領域とそうではないデータ領域とに大別されている。本
発明の実施の形態によれば、フラッシュメモリ（１）の
プログラム領域に割り当てられた特定アドレス領域（１
ａ）から読み出される書き換えデータの解読結果に基づ
き、データ識別回路（８）から第１、第２及び第３ブロ
ック（９）（１２）（１５）内のデータ一致検出回路
（１０）（１３）（１６）をイネーブルとする出力が得
られない限り、アドレスレジスタ（１１）、データレジ
スタ（１４）及び制御レジスタ（１７）に対してデータ
設定が行われることはない。
べた様に、容易に書き換えられてはならないプログラム
領域とそうではないデータ領域とに大別されている。本
発明の実施の形態によれば、フラッシュメモリ（１）の
プログラム領域に割り当てられた特定アドレス領域（１
ａ）から読み出される書き換えデータの解読結果に基づ
き、データ識別回路（８）から第１、第２及び第３ブロ
ック（９）（１２）（１５）内のデータ一致検出回路
（１０）（１３）（１６）をイネーブルとする出力が得
られない限り、アドレスレジスタ（１１）、データレジ
スタ（１４）及び制御レジスタ（１７）に対してデータ
設定が行われることはない。
【００２０】例えば、プログラムカウンタ（２）がフラ
ッシュメモリ（１）のプログラム領域をアドレス指定す
る通常の動作時において、マイクロコンピュータが何ら
かの要因を受けてそのプログラムが暴走し、プログラム
カウンタ（２）が特定アドレス領域（１ａ）の途中アド
レスにジャンプしてアドレス指定してしまった場合であ
っても、データ識別回路（８）からはイネーブル信号は
出力されない為、フラッシュメモリ（１）に対する意図
しないデータの誤書き換えは防止される。
ッシュメモリ（１）のプログラム領域をアドレス指定す
る通常の動作時において、マイクロコンピュータが何ら
かの要因を受けてそのプログラムが暴走し、プログラム
カウンタ（２）が特定アドレス領域（１ａ）の途中アド
レスにジャンプしてアドレス指定してしまった場合であ
っても、データ識別回路（８）からはイネーブル信号は
出力されない為、フラッシュメモリ（１）に対する意図
しないデータの誤書き換えは防止される。
【００２１】
【発明の効果】本発明によれば、電気的にデータの消去
及び書き換えが可能な不揮発性メモリのデータ書き換え
を特定のレジスタにデータ設定を行うか否かによって制
御できる為、通常プログラム動作時に何らかの要因を受
けてプログラムの暴走が生じ、この結果、誤ったデータ
書き換えを行ったり、データ書き換え用プログラムが記
憶された特定アドレス領域自体のデータを消去したりす
る不都合を防止できる利点が得られる。
及び書き換えが可能な不揮発性メモリのデータ書き換え
を特定のレジスタにデータ設定を行うか否かによって制
御できる為、通常プログラム動作時に何らかの要因を受
けてプログラムの暴走が生じ、この結果、誤ったデータ
書き換えを行ったり、データ書き換え用プログラムが記
憶された特定アドレス領域自体のデータを消去したりす
る不都合を防止できる利点が得られる。
【図１】本発明のマイクロコンピュータを示す回路ブロ
ック図である。
ック図である。
（１） フラッシュメモリ （１ａ） 特定アドレス領域 （６）（１０）（１３）（１６） データ一致検出回路 （７） レジスタ （８） データ識別回路
Claims (1)
- 【請求項１】 電気的にデータの書き換えが可能であっ
て、それ自体のデータを書き換える為のプログラムデー
タがその特定アドレス領域に記憶された不揮発性メモリ
を内蔵するマイクロコンピュータにおいて、 前記不揮発性メモリの特定アドレス領域から読み出され
たプログラムデータの解読結果に基づき、特定データが
設定されるレジスタ手段と、 前記レジスタ手段に前記特定データが設定された時の
み、前記不揮発性メモリの前記特定アドレス領域から読
み出されたプログラムデータの解読結果に基づき、前記
特定アドレス領域以外のアドレス領域のデータ書き換え
を可能とさせる制御回路と、 を備えたことを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29070296A JPH10134024A (ja) | 1996-10-31 | 1996-10-31 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29070296A JPH10134024A (ja) | 1996-10-31 | 1996-10-31 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10134024A true JPH10134024A (ja) | 1998-05-22 |
Family
ID=17759414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29070296A Pending JPH10134024A (ja) | 1996-10-31 | 1996-10-31 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10134024A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6587916B2 (en) | 2001-03-08 | 2003-07-01 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer with built-in programmable nonvolatile memory |
-
1996
- 1996-10-31 JP JP29070296A patent/JPH10134024A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6587916B2 (en) | 2001-03-08 | 2003-07-01 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer with built-in programmable nonvolatile memory |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040622 |