JP3190421B2

JP3190421B2 - Ｉｃメモリカードシステム

Info

Publication number: JP3190421B2
Application number: JP12327092A
Authority: JP
Inventors: 克弥牧岡
Original assignee: Fuji Photo Film Co Ltd
Current assignee: Fujifilm Holdings Corp
Priority date: 1992-05-15
Filing date: 1992-05-15
Publication date: 2001-07-23
Anticipated expiration: 2016-07-23
Also published as: JPH05314757A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、たとえば画像データや
文字データなどのデータを記憶するためのICメモリカー
ドに係り、たとえばSRAM（スタティックRAM)またはEEPR
OM（電気的に消去または再書込み可能なROM)などの半導
体メモリが搭載されたICメモリカードに適用されるICメ
モリカードシステムに関する。

【０００２】

【従来の技術】近年、たとえばディジタル電子スチルカ
メラにおいては、撮像した画像を表わす画像データを記
録する媒体として半導体メモリを用いたICメモリカード
が使用されるようになってきた。このようなICメモリカ
ードとしては、SRAM（スタティックRAM)が多く適用され
ている。ところが、最近では主として経済性の点からEE
PROM（電気的に消去または再書込み可能なROM)が用いら
れる傾向もある。したがって、ディジタル電子スチルカ
メラとしては、ICメモリカードに対するインタフェース
がSRAMおよびEEPROMの双方に互換性があることが望まし
い。

【０００３】このようなインタフェースとしては、たと
えば日本電子工業振興協会(JEIDA)から「ICメモリカー
ドガイドライン」が提案されている。このガイドライン
の第３版では、20ピン構成のインタフェースコネクタが
定義されている。たとえば、このICメモリカードに入出
力するデータバスは８ビットの並列転送バスであり、そ
のコネクタには８つのデータ端子(D0 〜D7) が使用され
ている。これら８つのデータ端子D0〜D7には、メモリチ
ップからの読み出しまたは書き込まれるデータのみなら
ず、そのデータのICメモリにおける記憶位置を指定する
アドレスも供給される。これらアドレスと供給されるデ
ータの区別は、異なる２つのステート端子(A0,A1) の論
理状態にて指定される。メモリチップの記憶領域を指定
するアドレスが複数バイトにて構成される場合は、これ
ら２つのステート端子A0,A1 の論理状態の組み合わせに
よって、それらのバイトがいずれのバイトであるかが指
定される。

【０００４】たとえば、64kbyte を越える記憶容量を有
するSRAMを用いたICメモリカードの場合には、アドレス
が３バイトにて構成されている。この場合、２つのステ
ート端子A0,A1 がともに低レベル「LL」の場合に下位バ
イトのアドレスの読み込み、「LH」の場合に中位バイト
のアドレスの読み込み、「HL」の場合に上位バイトのア
ドレスの読み込み、さらにステート端子A0,A1 の状態が
「HH」の場合にデータの読み込みまたは書き込みを示す
ように構成されていた。このデータの書込みおよび読出
しの場合の区別は、ステート端子A0,A1 とは別に設けら
れたリード端子RDおよびライト端子WRの論理状態にて指
定される。たとえば、リード端子RDが高レベル「High」と
なったときにデータの読み出しが行なわれ、ライト端子
WRが高レベル「High」となった場合にデータの書き込みが
それぞれ行なわれる。このようにSRAMを用いたICメモリ
カードのコネクタには、データおよびアドレスを入出力
するためのデータ端子D0〜D7と、これらの区別を行なう
ためのステート端子A0,A1と、データの読出しまたは書
込みの区別を行なうためのリード端子WRおよびライト端
子RDとがそれぞれ備えられて、これらの制御端子に供給
されるカメラ側からの制御信号に基づいてデータの書き
込みおよび読み出しがそれぞれ行なわれていた。また、
リード端子が高レベル「High」の状態にて、ステート端子
A0,A1 がともに低レベル「LL」の場合には、カードに搭載
されたメモリの種類やメモリ容量などのICメモリカード
のステータスと、カードがいずれの制御状態にあるかを
示すフラグの読み出しが行なわれていた。

【０００５】このようなICメモリカードは、メモリチッ
プの読出しおよび書込み動作を制御するための制御回路
を有し、カメラなどの外部装置に装着されると、ステー
タス読出しを行なってカードの適用性を装置に伝え、複
数バイトのアドレスを受けると、それによってメモリチ
ップのアドレスを設定する。その後、制御回路は、クロ
ック端子BCK に入力されるタイミングクロックに同期し
て順次アドレスを歩進させて、メモリチップからデータ
を読み出し、またはこれに書き込む処理を行なう。この
ように、従来のICメモリカードでは、外部装置から与え
られるアドレスやデータを共通の信号線にて入力して、
２つのステート端子A0,A1 にて、その状態信号を入力し
て、同じく外部装置から与えられる書き込みまたは読み
出しのためのクロックパルスに応動してメモリチップに
データを書き込みまたは読み出すように構成されてい
た。

【０００６】

【発明が解決しようとする課題】ところが、上記のよう
に入出力端子の数が20ピンのように規格されて、さらに
メモリカードに他の機能を増加させたい場合には、従来
のピン数から少なくとも１つ以上の端子を減少させる必
要性が生じてきた。この場合、従来のコネクタは上記の
ように、２つのステート端子A0,A1 を用いているので、
データの書き込み状態と合わせて、４状態までしかとる
ことができず、アドレスが３バイトより多くなると、言
い換えると記憶容量が64kbyte 以上になると、状態信号
を入力するための端子を増加させなければならないとい
う問題があった。したがって、機能を増加させ、かつ記
憶容量を大きくしたい場合に、従来のデータ入出力方式
では対応しきれないという問題があった。

【０００７】そこで、本願と同じ出願人による特願平2-
257380に記載の「ICメモリカードにおけるデータ入出力
方式およびICメモリカード」が提案されている。この方
式では、「High」または「Low」の２値状態にてアドレスと
データとを識別するアドレスデータ識別端子-A/Dと、同
２値状態にて書込みと読出しとを識別するリードライト
識別端子R/-Wと、アドレスまたはデータのバイト毎に同
期するバスクロック端子BCK との３つの端子にてすべて
の状態を識別して、しかも、アドレスが何バイトの場合
でも設定することができる方式であった。ところで、こ
のようなICメモリカードに限らず従来のメモリカードで
は、たとえばデータの書込み中にエラーが生じた場合
に、いずれのアドレスまでデータが書き込まれているか
を外部装置にて正確に確認することができなかった。し
たがって、書込み中のエラーの場合に、たとえば、外部
装置側にてデータを最初から書き直す処理を行なうか、
外部装置側にカード内部のカウンタに同期するカウンタ
を設けて、そのカウンタのカウント数に基づいてエラー
が生じたアドレス付近からデータを書き直す等の処理を
行なわなければならなかった。しかし、システム側のカ
ウント値とカード側の実際の書込みアドレスとが雑音等
にて不一致になることがあり、システム側にてカード側
に同期してアドレスをカウントする処置は効率的ではな
かった。また、特に、記憶容量が大きくなると、アドレ
ス数が大きくなり、したがってカウンタの規模が大きく
なって、これをシステム側に備えることは、回路構成上
もコストの点でも不利になるという問題があった。

【０００８】本発明はこのような従来の技術の課題を解
決して、データ書込みエラー等の事故が生じた場合でも
システム側に負担をかけることなくICメモリカードにお
ける処理アドレスをシステム側にて知ることができるIC
メモリカードシステムを提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明によるICメモリカ
ードシステムは、上述した課題を解決するために、デー
タが書き込みまたは読み出される際に、外部から供給さ
れた複数のブロックからなるアドレスをカード内部にて
インクリメントしつつ搭載された半導体メモリにデータ
の書き込みまたは読み出しを行なうICメモリカードにお
いて、このカードは、外部から供給された複数のブロッ
クからなるアドレスをそれぞれのブロック毎に記憶して
これらをインクリメントしつつ半導体メモリをアクセス
するためのアドレスを出力する複数のアドレスカウンタ
と、外部装置からデータの書込みまたは読出し、もしく
はアドレス設定のための制御信号を受けてデータの書込
みおよび読出し制御を行なう制御手段と、この制御手段
に制御されてアドレスカウンタからのアドレスまたはデ
ータバッファからのデータを選択的に外部に出力する選
択手段とを含むことを特徴とする。

【００１０】この場合、制御手段は、外部から読出しの
ための制御信号を受けて、これとともに供給されるタイ
ミングクロックに応動して選択手段を起動して、アドレ
スカウンタからのアドレスを外部に送り出すとよい。

【００１１】また、半導体メモリは、電気的に消去また
は再書込み可能な読出専用メモリが用いられるとよい。
さらに、半導体メモリは、スタティックRAM が用いられ
るとよい。

【００１２】さらに、ICメモリカードには、データの書
込みまたは読出しを２値信号にて識別するためのリード
ライト識別信号と、アドレスまたはデータの区別を識別
するためのアドレスデータ識別信号と、データバスを駆
動するためのタイミングクロックとが供給されて、アド
レスまたはデータの書込みまたは読み出しをリードライ
ト識別信号およびアドレスデータ識別信号に基づいてタ
イミングクロックに応動して制御するとよい。

【００１３】一方、本発明のシステムは、半導体メモリ
が搭載されたICメモリカードがデータ処理を行なうホス
ト装置に装着されて、このホスト装置から複数のブロッ
クからなるアドレスをICメモリカードに供給して、この
ICメモリカード内部にてホスト装置から受けたアドレス
をインクリメントしつつ半導体メモリにデータの書き込
みまたは読み出しを行なうICメモリカードシステムにお
いて、ICメモリカードは、ホスト装置から供給された複
数のブロックからなるアドレスをそれぞれのブロック毎
に記憶してこれらをインクリメントしつつ半導体メモリ
をアクセスするためのアドレスを出力する複数のアドレ
スカウンタと、ホスト装置からデータの書込みまたは読
出し、もしくはアドレス設定のための制御信号を受けて
データの書込みおよび読出し制御を行なう制御手段と、
この制御手段に制御されてアドレスカウンタからのアド
レス、制御手段からの状態フラグおよびステータスおよ
びデータバッファからのデータを選択的にホスト装置に
出力する選択手段とを有して、ホスト装置は、データの
書込みまたは読み出しを２値信号にて識別するためのリ
ードライト識別信号と、アドレスまたはデータの区別を
識別するためのアドレスデータ識別信号と、データバス
を駆動するためのバスクロックとをICメモリカードにそ
れぞれ供給して、ICメモリカードの制御手段は、リード
ライト識別信号およびアドレスデータ識別信号に基づい
て状態信号読み出しモードとなって選択手段を起動し
て、さらにホスト装置からのタイミングクロックに応動
して、アドレスカウンタからのその時点でのアドレスを
選択手段を介してホスト装置に読み出すことを特徴とす
る。

【００１４】

【作用】本発明のICメモリカードシステムによれば、IC
メモリカードにてデータ書込みの途中にエラーなどが生
じた場合に、ホスト装置側はたとえばアドレスデータ識
別信号を「Low」とし、リードライト識別信号を「High」と
して状態信号読み出しモードとする。これにより、ICメ
モリカードの制御手段にて選択手段を順次、切り換えて
ステータスおよびフラグをホスト装置に送り出し、ホス
ト装置からさらにタイミングクロックが送られると、制
御手段は選択手段を切り換えて、アドレスカウンタから
選択手段に供給されている現在のアドレスを順次読み出
す。これにより、ホスト装置ではエラー時点でのアドレ
スが解かり、エラー後のデータ書込みを再開する際に、
たとえば書込みアドレスをインクリメント前のアドレス
としてカードに供給し、続いてその時点のデータをカー
ドに供給する。この結果、カードではエラーが生じた前
のアドレスから順次データが書き込まれる。

【００１５】

【実施例】次に添付図面を参照して本発明によるICメモ
リカードシステムの実施例を詳細に説明する。この実施
例におけるICメモリカードは、図２に示すようにメモリ
チップ100 と、このメモリチップ100 にデータの書き込
みまたは読み出しを行う制御のための制御回路200 と、
メモリチップ100 および制御回路200 に所定の電圧を供
給するための電源制御回路300 と、電子スチルカメラや
パソコン等のホスト処理装置に着脱自在に接続されるイ
ンタフェースコネクタ400 とを備えている。なお、破線
にて示すバックアップ電池500 はメモリチップ100 にSR
AM（スタティックRAM ）が搭載された場合に設けられ
る。

【００１６】本実施例におけるメモリチップ100 は、EE
PROM( 電気的に消去、再書込可能なROM)やSRAM（スタテ
ィックRAM)等の半導体メモリによって構成されている。
このメモリチップ100 は、データ書込みまたは読出しの
ための制御信号が供給される制御線10に接続されたアウ
トプットイネーブル端子OEおよびライトイネーブル端子
WE等の制御端子と、アドレス線20に接続されたアドレス
端子A0〜A31 からなる合計32ビットの入力端子と、８ビ
ットの双方向データバス30に接続されたデータ端子D0〜
D7とを有しており、アドレス端子A0〜A31 に供給された
アドレスにて指定された番地にデータの書込みまたは読
出しが行われる。その際のデータの書き込みまたは読み
出しは、データ端子D0〜D7を介して１バイトづつ行われ
る。またその書込み許可は、ライトイネーブル端子WEが
オンとなっている場合に行われ、読出し許可は、アウト
プットイネーブル端子OEがオンとなっている場合に行わ
れる。さらに、このメモリチップ100 は、電源制御回路
300 から5Vの駆動電圧VccおよびEEPROMの場合に12V の
プログラム電圧Vpp が供給される。EEPROMの場合には駆
動電圧Vcc はデータ読み出し時に使用され、プログラム
電圧Vpp はデータの消去およびデータの書込みに使用さ
れる。SRAMの場合にはデータの書込みおよび読出しが駆
動電圧Vcc のみにて行なわれる。

【００１７】制御回路200 は、外部装置からコネクタ40
0 を介して制御信号およびアクセスアドレスを受けて、
メモリチップ100 へのデータの書込みおよび読出しを行
なう入出力ポートである。この制御回路200 は、電源制
御回路300 から5Vの電源電圧Vcc が供給され、メモリチ
ップ100 に制御線10、アドレス線20およびデータバス30
にて接続されて、コネクタ400 に制御線40、アドレス線
50およびデータバス60にて接続されている。本実施例に
おいて、コネクタ400 と接続されるアドレス線50および
データバス60は、８ビットの共通バスである。詳しく
は、この制御回路200 は、図１に示すようにコントロー
ラ202 と、入力側データレジスタ204 と、出力側データ
レジスタ206 と、４つのアドレスレジスタ208 〜214
と、セレクタ216 と、２つのスリーステートバッファ21
8,220 とを備えている。

【００１８】コントローラ202 は、制御線40を介してカ
ードイネーブル信号CEと、消去識別信号ERASE と、アド
レスデータ識別信号-A/Dと、リードライト識別信号R/-W
と、タイミングクロックBCK とをそれぞれ受けて、これ
ら制御信号に基づいて各部を制御してメモリチップ100
へのデータの書込みまたは読出しを制御する回路であ
る。具体的には、図３に示すように、アドレスデータ識
別信号-A/Dが「Low」（図では「0」と記す）、リードライ
ト識別信号R/-Wが「Low」となった場合にアドレス設定モ
ードとなってアドレスレジスタ208 〜214 を制御し、ア
ドレスデータ識別信号-A/Dが「Low」、リードライト識別
信号R/-Wが「High」（図では「1」と記す）となった場合に
状態信号読出しモードとなっセレクタ216 を制御し、ア
ドレスデータ識別信号-A/Dが「High」、リードライト識別
信号R/-Wが「Low」となった場合にデータ書込みモードと
なって入力側データレジスタ204 およびメモリチップ10
0 を制御し、アドレスデータ識別信号-A/Dおよびリード
ライト識別信号R/-Wがともに「High」となった場合にデー
タ読出しモードとなってメモリチップ100 、出力側デー
タレジスタ216 およびセレクタ216 などの各部をそれぞ
れ制御する。

【００１９】詳しくは図１において、このコントローラ
202 は、カードイネーブル信号CEが供給されると起動し
て、アドレス設定モードの場合に、バスクロックBCK 毎
にアドレスレジスタ208 〜214 をそれぞれ起動するロー
ド信号L1〜L4を順次、送出する。また、カードイネーブ
ル信号CEが「High」となり、データ書込みモードとなった
場合に、バスクロックBCK に応動して入力側データレジ
スタ204 をアクティブとする信号L5を送出し、スリース
テートバッファ218 をオンとする信号を送り、続いて、
制御線10にメモリチップ100 の書込み許可を行なうライ
トイネーブル信号WEを送出する。さらに、カードイネー
ブル信号CEが「High」となりデータ読出しモードとなった
ときには、バスクロックBCK に応動して制御線10にメモ
リチップ100 の読み出し許可を行なうアウトプットイネ
ーブル信号OWを出力して、出力側データレジスタ206 を
アクティブとする信号L6を送出し、また、スリーステー
トバッファ220 をオンとする信号をそれぞれ送出する。
さらに、コントローラ202は、カードイネーブル信号CE
が「High」となり、状態信号読出しモードとなった場合
に、バスクロックBCK に応動してセレクタ216 を切り換
えるための制御信号Ssを送出する。この場合に送られる
メモリチップ100 の記憶容量や種類を表わすステータス
StおよびエラーフラグFL等は、このコントローラ202 か
らセレクタ216を介して外部に送られる。詳細には、本
実施例のコントローラ202 は、ステータス信号Stを生成
する固定情報生成部を備えており、これはデコータと論
理回路、またはカウンタとROM 等にて構成されている。
また、フラグFLは、データ書込みの際に行なわれるデー
タ照合、いわゆるベリファイ時の結果や書込みエラー等
を示す状態信号である。

【００２０】アドレスレジスタ208 〜214 は、それぞれ
８ビットのレジスタにて構成されており、下位レジスタ
から順次上位レジスタにキャリー信号が送られるように
接続されて、これらにてアドレスカウンタを形成してい
る。これらアドレスレジスタ208 〜214 は、バスクロッ
クBCK をそれぞれのクロック端子BCK に入力してデータ
共通バス50(60)を介して供給されるアドレス信号を取り
込む。これらラッチ回路208 〜214 は、それぞれロード
端子LDがオンとなったときにラッチしたアドレス信号を
メモリチップ100 へ転送する。第１のレジスタ208 は、
アドレス信号の最初の８ビットをラッチしてメモリチッ
プ100 のアドレス端子A0〜A7およびセレクタ216 へ出力
する。第２のレジスタ210 は、アドレス信号の２番目の
８ビットをラッチしてメモリチップ100 のアドレス端子
A8〜A15 およびセレクタ216 へ出力する。第３のレジス
タ212 は、アドレス信号の３番目の８ビットをラッチし
てメモリチップ100 のアドレス端子A16 〜A23 およびセ
レクタ216 へ出力する。第４のレジスタ214 は、アドレ
ス信号の４番目の８ビットをラッチしてメモリチップ10
0 のアドレス端子A24 〜A31 およびセレクタ216 に転送
する。これらアドレスレジスタ208 〜214 は、コントロ
ーラ202 からのインクリメント信号により、それぞれア
ドレスを歩進してメモリチップ100 をアクセスする。

【００２１】入力側のデータレジスタ204 は、データバ
スD0〜D7に接続されて、バスクロックBCK に応動してホ
スト処理装置からのデータを８ビットづつ蓄積して、コ
ントローラ202 からの制御信号にてデータをスリーステ
ートバッファ218 を介してメモリチップ100 に出力して
書き込む。同様に、出力側のデータレジスタ206 は、コ
ントローラ202 の制御に基づいてメモリチップ100 から
読み出されたデータを一時蓄積してセレクタ216 に出力
する。

【００２２】セレクタ216 は、コントローラ202 からス
テータスStおよびフラグFLを受け、また、出力側データ
レジスタ206 から読み出しデータを受け、かつアドレス
レジスタ208 〜214 からそれぞれのカウントアドレスを
受けて、これらを選択的にスリーステートバッファ220
を介して外部に出力する選択回路である。図２に戻って
電源制御回路300 は、外部装置からインタフェース400
を介して電源電圧Vccおよびプログラム電圧Vpp を受け
て、それぞれ制御回路200 に電源電圧Vcc を出力して、
また両電圧Vcc,Vpp をメモリチップ100 に供給する回路
である。

【００２３】インタフェースコネクタ400 は、本発明に
よるICメモリカードの実施例では、日本電子工業振興協
会(JEIDA) 「ICメモリカードガイドライン」第３版で提
唱されている図４に示す20ピンのI/O バスインタフェー
スを利用することができる。このガイドラインのインタ
フェースにおいては、２つのGND 端子#1,#20と、データ
(D0 〜D7) 端子#2〜#9と、共通電源(Vcc）端子#10 と、
プログラム電源(Vpp)端子#11 と、ビジー信号(RDY/-BS
Y)端子#12 と、カードイネーブル(CE)端子#13と、ステ
ート端子(A0,A1)#14,#15と、リードクロック信号(RD)端
子#16 と、ライトクロック信号(WR)端子#17 と、リザー
ブ端子(RFU)#18,#19とから構成されている。本実施例に
おいては、ガイドラインでのステート端子(A0)#14 がア
ドレスとデータとの区別を行うための２値信号が供給さ
れるアドレスデータ識別（-A/D)端子となり、ステート
端子(A1)15がデータの書き込みおよび読み出しの区別を
行うための２値信号が供給されるリードライト(R/-W)端
子となり、端子(RD)16がアドレスおよびデータの各バイ
ト毎に同期したバスクロックが供給されるバスクロック
(BCK) 端子となり、端子(WR)17が消去識別信号が供給さ
れるイレーズ(ES)端子となっている。

【００２４】次に、上記構成におけるICメモリカードの
動作およびデータ入出力方法を図５ないし図９を参照し
て説明する。操作者は、ICメモリカードを電子スチルカ
メラ等のホスト処理装置にインタフェースコネクタ400
を接続して装着し、このホストの所定の操作を行う。ま
ず、ホスト処理装置は、ICメモリカードが装着される
と、カードの種類を判別するためにカードをステータス
読み出しモードとする。この場合、図５に示すように、
カードイネーブル信号CEを「High」として、リードライト
識別信号R/-Wを「High」とし、アドレスデータ識別信号-A
/Dを「Low」とするようにそれぞれの制御信号をICメモリ
カードに送出する。ICメモリカードでは、これら識別信
号CE,R/-W,-A/Dをコントローラ202 にて受けて、まずス
テータスStをセレクタ216 に送り、セレクタ216 をステ
ータスStの選択に切り換える。次いで、コントローラ20
2 はスリーステートバッファ220 をオンとする。これに
よりセレクタ216 にて選択しているステータスStをバッ
ファ220 を介してデータバスD0〜D7に送り出す。次に、
ホスト処理装置は、バスクロックBCK をコネクタ400を
介して送り、これに応動してコントローラ202 はセレク
タ216 を状態フラグの選択に切り換えて、スリーステー
トバッファ220 をオンとする。これにより、ホスト処理
装置に状態フラグが送り出される。この結果、ホスト処
理装置は、ICメモリカードの種類および容量あるいは状
態を判別して、データ書込みまたは読み出しに際してカ
ードに合った制御信号を送り、これに合った動作を行な
う。これは、たとえばEEPROMが搭載されたICメモリカー
ドの場合、データ消去やベリファイ期間等を考慮した動
作となる。

【００２５】次いで、データの書き込みを行う場合は、
ホスト側からデータの書き込み番地を指定するアドレス
がデータ端子D0〜D7を介して１バイトづつ連続的にたと
えば４回続けて送られてくる。この場合、図６に示すよ
うに、ホスト側から制御信号として、カードイネーブル
信号CEを「High」とした状態にて、アドレスデータ識別信
号-A/Dを端子14に「LOW」レベルとして供給して、さらに
リードライト識別信号を「LOW」レベルとして端子15へ供
給する。これら制御信号は、インタフェースコネクタ40
0 を介してコントローラ202 に供給される。これによ
り、コントローラ202 は、アドレス設定モードとなって
バスクロックBCK の出力待ち状態となる。この状態に
て、ホストから１バイト目のアドレス信号が供給され、
一回目のバスクロックBCK が供給されると、アドレスレ
ジスタ208 〜214 は、インタフェースコネクタ400 を介
して供給される最初の８ビットのアドレスA0〜A7を一回
目のバスクロックBCK に同期してラッチする。このと
き、コントローラ202 は、一回目のバスクロックBCK を
カウントしてそのカウント値をデコードし、第１のレジ
スタ208 のロード端子をオンとする起動信号L1を送出す
る。この結果、第１のレジスタ208 は、ラッチした最初
の８ビットのアドレス値をメモリチップ100 のアドレス
端子A0〜A7へ転送する。このとき、第１のレジスタ208
にラッチされた１バイト目のアドレスA0〜A7はセレクタ
216 の第４の端子に供給される。

【００２６】次いで、ホストからアドレスの２バイト目
が供給されて、これとともに二回目のバスクロックBCK
がされると、上記と同様にレジスタ208 〜214 は、２バ
イト目のアドレスA8〜A15 をラッチする。このとき、コ
ントローラ202 にて２番目のバスクロックBCK を受け
て、そのカウント値をデコードすることにより第２のレ
ジスタ210 のロード端子をオンとする。これにより、第
２のレジスタ210 は、ラッチした２バイト目のアドレス
A8〜A15 をメモリチップ100 のアドレス端子A8〜A15 へ
転送する。このとき、第２のレジスタ210 にラッチされ
た２バイト目のアドレスA8〜A15 はセレクタ216 の第５
の端子に供給される。続いて、ホストから３バイト目の
アドレスA16 〜A23 が供給されて、三回目のバスクロッ
クBCK が供給されると、上記と同様にアドレスA16 〜A2
3 は第３のレジスタ212 にラッチされる。これにより、
３バイト目のアドレスA16 〜A23 がメモリチップ100 の
アドレス端子A16 〜A23 に供給されて、また、この３バ
イト目のアドレスはセレクタ216 に供給される。次いで
同様に、ホスト装置から４バイト目のアドレスA24 〜A3
1 が供給され、四回目のバスクロックBCK が供給され
て、第４のレジスタ214に４バイト目のアドレスA24 〜A
31 がラッチされると、このラッチされたアドレスA24
〜A31 はメモリチップ100 のアドレス端子A24 〜A31 に
転送され、同様にセレクタ216 に供給される。

【００２７】このようにして、メモリチップ100 におけ
るデータの最初の書き込み番地をアクセスする。この
後、ホストから書き込まれるデータがバスクロクッロク
BCK に同期して１バイトづつ送られてくる。この際に、
ホストは、図７に示すようにカードイネーブル信号CEを
Highレベルとした状態にて、リードライト識別端子R/-W
をHigh、アドレス識別端子-A/DをHighレベルとする制御
信号をメモリカードに送出する。これにより、コントロ
ーラ202 は、データ書込みモードとなって、データレジ
スタ204 を起動する信号L5を送出する。これにより、デ
ータレジスタ204は、データバスD0〜D7からのデータを
ラッチする。次に、コントローラ202 はタイミングクロ
ックBCK を受けると、スリーステートバッファ218 をオ
ンとしてデータレジスタ204 にラッチしたデータをバッ
ファ218 を介してメモリチップ100に供給する。さらに
コントローラ202 はメモリチップ100 のライトイネーブ
ル端子WEをオンとする信号を制御バス10を介して供給し
て、メモリチップ100 を書き込み許可としてバッファ21
8 からのデータの書き込みを行なう。この結果、メモリ
チップ100 には、データ端子D0〜D7を介して供給された
データが先の24ビットのアドレスにて指定された番地に
書き込まれる。

【００２８】メモリチップ100 にてデータの書き込みが
正常に行なわれると、EEPROMの場合には消去、書込み、
ベリファイが正常に行なわれると、コントローラ216 は
アドレスレジスタ208 を歩進させて、メモリチップ100
の次の８ビットのデータ書込みアドレスをアクセスさせ
る。このときの歩進されたアドレスもセレクタ216 の所
定の端子に送り出されている。次いで、ホストから８ビ
ットのデータとともにバスクロックBCK がカードに供給
されると、コントローラ202 は上記と同様にデータレジ
スタ204 にデータをラッチさせて、このデータをスリー
ステートバッファ218 を介してメモリチップ100 の指定
アドレスに書き込ませる。以下同様に、アドレスレジス
タ208 の歩進、データのラッチ、メモリチップ100 の書
込み許可を行ない８ビットづつデータを順次、メモリチ
ップ100 に書き込んでいく。この場合に、アドレスレジ
スタ208 にキャリーが生じると、レジスタ210 が歩進さ
れて、以下順次キャリーが生じるとレジスタ212,214 も
歩進され、これらの値はメモリチップ100 およびセレク
タ216 の所定の端子に供給される。

【００２９】次いで、上記のようにデータの書き込みを
行なっている際に、データの書込みエラーが生じると、
メモリチップ100 側からホスト側へ供給されているたと
えば図示しないビジー信号RDY/-BSYの継続時間が長くな
る。これを検出したホストでは、書込みエラーと判断し
て、カードを状態信号読み出しモードとするための制御
信号をコントローラ202 に送る。これは図８に示すよう
に、カードイネーブル信号CEをHighとした状態にて、リ
ードライト識別信号R/-WをHighとし、アドレスデータ識
別信号-A/DをLow レベルとする。これにより、ICメモリ
カードのコントローラ202 は、状態信号読み出しモード
となって、セレクタ216 およびスリーステートバッファ
220 を制御する。この場合、まず、コントローラ202 は
セレクタ216 に第１の制御信号を供給して、コントロー
ラ202 から供給しているステータス信号Stを選択させ、
次いで、スリーステートバッファ220 をオンとして、こ
れを介してホストにステータス信号を送る。次いでホス
トは第１のタイミングクロックをカードに供給する。こ
れを受けたコントローラ202 は、セレクタ216 に第２の
制御信号を送り、コントローラ202 からの状態フラグFL
を選択させ、オンとなっているスリーステートバッファ
220 を介してホストに状態フラグFLを転送する。これを
受けたホストは第２のタイミングクロックBCK をコント
ローラ202 に送り、クロックBCK を受けたコントローラ
202 はセレクタに第３の制御信号を送って第１のアドレ
スレジスタ208 からのアドレスA0〜A7を選択させ、スリ
ーステーバッファ220 を介してホストに送る。以下同様
に、コントローラ202 はホストからの第３のクロック、
第４のクロックおよび第５のクロックに応動してセレク
タ216 を制御して、第２のアドレスレジスタ210 〜第４
のアドレスレジスタ214にてカウントされたアドレス値
をセレクタ216 に順次選択させて、これらアドレスをス
リーステートバッファ220 を介して順次ホスト処理装置
に送る。この結果ホスト処理装置では、メモリチップ10
0 にて書込みエラーが生じた際のアドレスを判別するこ
とができる。次いで、ホスト処理装置は、状態信号読み
出しモードにて受けたアドレスに基づいて、たとえばこ
のアドレスからのデータの書込みを図７の場合と同様に
再開する。

【００３０】また、データ読み出しの場合に、ホスト
は、まず図６の場合のアドレス設定を行なう。これによ
り、カードではアドレスレジスタ208 〜214 に設定され
たアドレスにてメモリチップをアクセスする。次いで、
図９に示すようにホストは、カードイネーブル信号CEを
Highとした状態にて、リードライト識別信号R/-WをLow
とし、アドレスデータ識別信号-A/DをHighとして、順次
タイミングクロックBCKをコネクタ400 に供給する。こ
れを受けたコントローラ202 は、アウトプットイネーブ
ル端子OWをオンとして、８ビットづつデータを指定の番
地から順次データバッファ206 に読み出す。このバッフ
ァ206 に読み出されたデータは、セレクタ216 、スリー
ステートバッファ220 を介してホストに転送される。こ
の場合もコントローラ202 は、８ビットのデータの読み
出し毎に、アドレスレジスタ208 を歩進させて、データ
を順次読み出す。

【００３１】上述のように本実施例においては、端子14
〜16に制御信号を送ることによりデータの書き込みおよ
び読み出しを行うことができ、端子17にEEPROM用のイレ
ーズ端子ESを割り当てることができる。このイレーズ端
子ESはホストからEEPROMの所定のアドレスのデータを消
去する際に用いられ、これはEEPROMではデータ書込み前
に行なわれる。さらに、この実施例においては、メモリ
チップ100 の記憶容量を増加させて、４バイトを越える
アドレス信号にて番地を指定する場合においても、レジ
スタ208 〜214 にさらにそのバイト数に応じて追加レジ
スタを設けるだけで、コネクタ400 の端子数を増加させ
ることなくアドレス信号およびデータの入出力を行うこ
とができる。特に、本実施例においては、状態信号読み
出しモードにて、セレクタ216 を介してアドレスレジス
タ208 〜214 にて歩進されたカード内部でのアクセスア
ドレスをホスト側に読み出すことができるので、データ
書込み中などにエラーが生じた場合でも、ホスト側に負
担をかけることが少ない。つまり、エラーが生じた場合
に、ホスト側にて最初からデータの書込みをやり直すこ
となく、この場合、ホスト側にてカウンタを備えるなど
の歩進中のアドレスを管理せずに、カード側のアドレス
レジスタ208 〜214 から読み出したアドレスに基づいて
最小限のデータの書き直しを行なうことができる。

【００３２】なお、上記実施例においては、カードの種
類や容量などを示すステータスをコントローラ202 の内
部にて生成するように構成したが、別に設けられたROM
またはメモリチップ100 の所定のアドレスにあらかじめ
書込んでおいて、このアドレスを状態信号読み出しモー
ドにてアクセスするようにしてもよい。

【００３３】

【発明の効果】以上詳細に説明したように本発明による
ICメモリカードシステムによれば、アドレスカウンタに
て歩進するアドレス値を随時、選択手段に供給して、外
部からの状態信号読み出しモードの指示が制御手段に供
給された場合に、選択手段にてその時点でのアドレスを
選択してホスト側に読み出すことができる。これにより
ホスト側にカード側と同様のカウンタを設けることな
く、書込みエラーなどの場合にその時点のアドレス値を
読み出し、この値に基づいてデータの再書込みを行なう
ことができる。したがって、効率的な記憶システムを構
成することができ、かつシステムの信頼性が向上する優
れた効果を奏することができる。

【図面の簡単な説明】

【図１】本発明によるICメモリカードの制御回路の一実
施例を示すブロック図である。

【図２】同実施例におけるICメモリカードの一実施例を
示すブロック図である。

【図３】同実施例における識別信号による各種モードを
説明するための図である。

【図４】同実施例におけるコネクタのピン配置を説明す
るための図である。

【図５】同実施例の状態信号読出しモードにおけるステ
ータス読み出しを示すタイミングチャートである。

【図６】同実施例のアドレス設定モードを示すタイミン
グチャートである。

【図７】同実施例のデータ書込みモードを示すタイミン
グチャートである。

【図８】同実施例の状態信号読出しモードにおけるアド
レス読み出しを示すタイミングチャートである。

【図９】同実施例のデータ読出しモードを示すタイミン
グチャートである。

【符号の説明】

100 メモリチップ 200 制御回路 202 コントローラ 204 入力側データレジスタ 206 出力側データレジスタ 208 〜214 アドレスカウンタ 218,220 スリーステートバッファ 300 電源制御回路 400 インタフェースコネクタ -A/D アドレスデータ識別信号 R/-W リードライト識別信号 BCK バスクロック ES イレーズ識別信号

Claims

(57)【特許請求の範囲】

【請求項１】データを記憶する半導体メモリと、複数のアドレスレジスタを備え、該アドレスレジスタに
外部装置から複数のブロックに分けて供給されるアドレ
スをそれぞれのブロック毎に記憶してこれらをインクリ
メントしつつ前記半導体メモリをアクセスするためのア
ドレスを出力するアドレスカウンタと、カードの動作状態を示す状態信号を生成するとともに、
外部装置から制御信号を受けてデータの書込み制御、デ
ータの読出し制御、状態信号の読出し制御およびアドレ
スの設定制御を行なう制御手段とを含み、該制御手段は、アドレス設定時に外部装置から供給され
るタイミングクロックに基づいてアドレスのラッチを指
示する起動信号を生成して該起動信号を前記タイミング
クロックに同期して前記複数のアドレスレジスタに順次
供給し、状態信号読出し時に外部装置からタイミングク
ロックが供給されたとき該タイミングクロックに同期し
て生成した状態信号、前記複数のアドレスレジスタに保
持されているアドレスを順次外部装置に送出し、前記アドレスカウンタは、アドレス設定時に外部装置か
ら前記タイミングクロックに同期してブロック毎に供給
されるアドレスを前記起動信号の指示に従って前記複数
のアドレスレジスタにブロック毎に順次記憶することを
特徴とするICメモリカード。
【請求項２】請求項１に記載のICメモリカードは、前
記制御手段からの状態信号、前記アドレスカウンタから
のアドレスまたは前記半導体メモリからの読み出しデー
タを選択的に外部装置に出力する選択手段を含み、前記制御手段は、外部装置から状態信号読み出しのため
の制御信号を受けて、これとともに外部装置から供給さ
れるタイミングクロックに応動して前記選択手段を起動
して、前記制御手段からの状態信号、前記複数のアドレ
スレジスタからのアドレスを順次前記選択手段を介して
外部装置に送出させることを特徴とするICメモリカー
ド。
【請求項３】請求項１または２に記載のICメモリカー
ドにおいて、前記半導体メモリは、電気的に消去または
再書込み可能な読出専用メモリであることを特徴とする
ICメモリカード。
【請求項４】請求項１または２に記載のICメモリカー
ドにおいて、前記半導体メモリは、スタティックRAM で
あることを特徴とするICメモリカード。
【請求項５】請求項１または２に記載のICメモリカー
ドにおいて、前記制御信号は、データの書込みまたは読
み出しを２値信号にて識別するためのリードライト識別
信号と、アドレスまたはデータを２値信号にて識別する
ためのアドレスデータ識別信号であることを特徴とする
ICメモリカード。
【請求項６】データを記憶する半導体メモリと、アド
レスを複数のブロックに分けて複数のアドレスレジスタ
に記憶しこれらをインクリメントしつつ前記半導体メモ
リをアクセスするためのアドレスを出力するアドレスカ
ウンタと、カードの動作状態を示す状態信号を生成する
とともに、外部装置から制御信号を受けてデータの書込
み制御、データの読出し制御、状態信号の読出し制御お
よびアドレスの設定制御を行なう制御手段と、前記制御
手段からの状態信号、前記アドレスカウンタからのアド
レス、または前記半導体メモリからの読み出しデータを
選択的に外部装置に出力する選択手段とを含むICメモリ
カードの制御方法において、該方法は、アドレス設定時に、前記制御手段により外部装置から供
給されるタイミングクロックからアドレスのラッチを指
示する起動信号を生成して該起動信号をタイミングクロ
ックに同期して前記複数のアドレスレジスタに順次供給
し、前記アドレスカウンタにより外部装置から供給され
るタイミングクロックに同期してブロック毎に供給され
るアドレスを前記起動信号の指示に従って前記アドレス
レジスタにブロック毎に順次記憶し、状態信号読出し時に、前記制御手段により外部装置から
状態信号読み出しのための制御信号を受け、これととも
に外部装置から供給されるタイミングクロックに応動し
て前記選択手段を起動して、前記制御手段からの状態信
号、前記複数のアドレスレジスタからのアドレスをタイ
ミングクロックに同期して順次前記選択手段を介して外
部装置に送出させることを特徴とするICメモリカードの
制御方法。