JP2865476B2 - Ｉｃメモリカードにおけるデータ入出力方式およびｉｃメモリカードならびにｉｃメモリカードシステム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、たとえば画像データや
文字データなどのデータを記憶するためのICメモリカー
ドに係り、特に、たとえばEEPROM（電気的に消去可能ま
たは再書込み可能なROM)等の半導体メモリが搭載された
ICメモリカードが用いられるICメモリカードにおけるデ
ータ入出力方式およびICメモリカードシステムに関す
る。

【０００２】

【従来の技術】近年、たとえばディジタル電子スチルカ
メラにおいては、撮像した画像を表わす画像データを記
録する媒体として半導体メモリを用いたICメモリカード
が使用されるようになってきた。このようなICメモリカ
ードとしては、SRAM（スタティクRAM)が多く適用されて
いるが、最近では主として経済性の点からEEPROM（電気
的に消去または再書込可能なROM)が用いられる傾向もあ
る。したがって、ディジタル電子スチルカメラのシステ
ムとしては、ICメモリカードに対するインタフェースが
SRAMおよびEEPROMの双方に互換性があることが望まし
い。

【０００３】従来、上記のようなSRAMを用いたICメモリ
カードシステムの場合に、たとえばICメモリカードに入
出力するデータバスが８ビットの並列転送バスの場合、
そのコネクタには８つのデータ端子(D0 〜D7) が使用さ
れている。これら８つの端子には、メモリチップに読み
出しまたは書き込まれるデータのみならず、そのデータ
のICメモリでの記憶位置を指定するアドレスも供給され
る。これらデータとアドレスとの区別は、異なる２つの
ステート端子(A0,A1) の論理状態にて指定される。メモ
リチップの記憶領域を指定するアドレスが複数バイトで
構成される場合は、これら２つのステート端子A0,A1 の
論理状態の組み合わせにて、それらのバイトがいずれの
バイトであるかが指定される。

【０００４】たとえば、64kbyte を越える記憶容量を有
するSRAMを用いたICメモリカードの場合には、アドレス
が３バイトにて構成されている。この場合、２つのステ
ート端子A0,A1 がともに低レベル「LL」の場合に下位バ
イトのアドレスの読み込み、「LH」の場合に中位バイト
のアドレスの読み込み、「HL」の場合に上位バイトのア
ドレスの読み込み、さらにステート端子A0,A1 の状態が
「HH」の場合にデータの読み込みまたは書き込みを示す
ように構成されていた。このデータの書込みおよび読出
しの区別は、ステート端子A0,A1 とは別に設けられたリ
ード端子RDおよびライト端子WRの論理状態にて指定され
る。たとえばリード端子が高レベル「H」となったときに
データの読み込み、ライト端子が高レベル「H」 となった
ときにデータの書き込みがそれぞれ行なわれるように構
成されていた。このようにSRAMを用いたICメモリカード
のコネクタには、データおよびアドレスを入出力するた
めのデータ端子(D0 〜D7) と、これらの区別を行なうた
めのステート端子(A0,A1)と、読込みまたは書込みの区
別を行なうためのリード端子WRおよびライト端子RDとを
それぞれ備えて、これらの制御端子に供給されるカメラ
側からの制御信号に基づいてデータの書込みおよび読出
しがそれぞれ行なわれていた。

【０００５】このようなICメモリカードは、メモリチッ
プの読出しおよび書込み動作を制御するための制御回路
を有し、複数バイトのアドレスを受けると、それによっ
てメモリチップのアドレスを設定する。その後、制御回
路は、クロック端子に入力されるデータクロックに同期
して順次アドレスを歩進させて、メモリチップからデー
タを読み出し、またはこれに書き込む処理を行なう。こ
のように、従来のICメモリカードでは、外部装置から与
えられるアドレスやデータを共通の信号線にて入力し
て、２つのステート端子A0,A1 にて、その状態信号を入
力して、同じく外部装置から与えられる書き込みまたは
読み出しのためのクロックパルスに応動してメモリチッ
プにデータを蓄積または読み出すように構成されてい
た。

【０００６】ところで、EEPROMにおいては、データの書
き換え時にそのデータを書き込もうとするアドレスに前
回のデータが格納されている場合に、これら前回のデー
タを消去した後でなければ、次のデータを書き込むこと
ができない。この消去電圧および書込み電圧として、5V
の論理電圧Vcc の他に12V のプログラム電圧Vpp が必要
であった。また、EEPROMを用いたICメモリカードは、SR
AMを用いたものと異なる動作を行なうので、たとえば消
去動作、ベリファイ動作などを行なうので、これらの動
作中にカメラ側からの制御信号およびデータの送出を一
時停止させるために、カード側からホスト側に処理中で
あることを示す指示信号を送出する必要があった。

【０００７】これらプログラム電圧端子Vpp およびカー
ド側指示端子RDY/BSY を備えたものとして、日本電子工
業振興協会(JEIDA) の「ICメモリカードガイドライン」
にて提案されている、たとえば20ピン構成のI/O バス方
式があった。

【０００８】

【発明が解決しようとする課題】ところが、上記のよう
に入出力端子の数が20ピンのように規格されて、さらに
メモリカードに他の機能を増加させたい場合には、従来
のピン数から少なくとも１つ以上の端子を減少させる必
要性が生じてきた。この場合、従来のコネクタは上記の
ように、２つのステート端子A0,A1 を用いているので、
データの書き込み状態と合わせて、４状態までしかとる
ことができず、アドレスが３バイトより多くなると、言
い換えると記憶容量が64kbyte 以上になると、状態信号
を入力するための端子を増加させなければならないとい
う問題があった。したがって、機能を増加させ、かつ記
憶容量を大きくしたい場合に、従来のデータ入出力方式
では対応しきれないという問題があった。

【０００９】そこで、本願と同じ出願人の出願による特
願平2-257380の「ICメモリカードにおけるデータ入出力
方式およびICメモリカード」が提案されている。しかし
ながら、このICメモリカードでは、EEPROMの消去動作の
判断および消去信号の生成等をカード内部にて行なわな
ければならなかった。このため、EEPROMを用いたICメモ
リカードは、SRAMを用いたICメモリカードに較べてその
制御部の構成が複雑となって、また、その動作も遅くな
るという欠点があった。

【００１０】本発明はこのような従来の技術の課題を解
決して、従来の端子数にて機能を増加させるための端子
を確保することができ、さらに３バイト以上のアドレス
を読み込むことができるICメモリカードにて、EEPROMを
用いたカードの内部構成を簡略化することができ、かつ
処理動作の迅速化を図ったICメモリカードシステムを提
供することを目的とする。

【００１１】

【課題を解決するための手段】本発明によるICメモリカ
ードシステムは、上記課題を解決するために、アクセス
されるアドレスと記録されるデータとが外部から共通の
バスにて供給されて、この共通バスにて供給されるデー
タが書き込まれる前に先に格納されているデータが消去
される半導体メモリが搭載されたICメモリカードにおけ
るデータ入出力方式において、ICメモリカードは、アド
レスとデータとの区別を２値状態にて識別するためのア
ドレスデータ識別信号と、半導体メモリへのデータの書
込みと読出しとの区別を２値状態にて識別するためのリ
ードライト識別信号と、先に格納されているデータの消
去を２値状態にて識別するための消去識別信号と、それ
ぞれのアドレスとデータとに同期したバスクロックとを
それぞれ外部から制御信号として受けて、これらアドレ
スデータ識別信号、リードライト識別信号および消去識
別信号の論理状態ならびにバスクロックに基づいて、ア
ドレスとデータとの識別およびデータの書込みまたは読
出しの識別、もしくは先に書き込まれているデータの消
去の識別をそれぞれ行って、半導体メモリへのデータの
書込みまたは読出しもしくはデータの消去をそれぞれ行
なうことを特徴とする。

【００１２】この場合、ICメモリカードは、所定の容量
を有するブロック毎にデータの消去が行なわれる半導体
メモリが搭載されて、この半導体メモリのそれぞれのブ
ロックのデータ消去を行なう場合に、データが消去され
る最初のブロックのアドレスと消去ブロック数とをそれ
ぞれ識別信号およびバスクロックとともに外部から受け
て、これらアドレスと消去ブロック数とに基づいてそれ
ぞれのブロックの消去を順次行なうとよい。

【００１３】また、ICメモリカードは、半導体メモリの
それぞれのブロックのデータ消去を行なっている間に、
外部にデータの消去を行なっていることを知らせるため
の状態信号を送出するようにするとよい。

【００１４】さらに、ICメモリカードは、半導体メモリ
のそれぞれのブロックのデータ消去が終了すると、デー
タの消去を行なっていることを知らせるための状態信号
を解除した後に、データの書込み先アドレスおよびデー
タを外部からそれぞれ制御信号およびバスクロックとと
もに受けて、データの書込みを順次行なうとよい。

【００１５】一方、本発明によるICメモリカードは、デ
ータを記憶するための半導体メモリからなる蓄積部と、
該蓄積部にデータを書き込みまたは読み出すための制御
を行なう制御部と、該制御部と外部装置とを取り外し自
在に接続する入出力部とを有するICメモリカードにおい
て、入出力部は、外部装置から供給される蓄積部をアク
セスするためのアドレスおよび入出力データまたは外部
装置から供給される蓄積部の消去ブロック数が入出力さ
れる共通バス端子と、この共通バス端子に供給されるア
ドレスとデータまたは消去ブロック数との区別を行うた
めの２値信号が外部装置から供給されるアドレスデータ
識別端子と、データの読み出しまたは書き込みを区別す
るための２値信号が外部装置から供給されるリードライ
ト識別端子と、データ消去を識別するための２値信号が
外部装置から供給される消去識別端子と、アドレスまた
はデータもしくは消去ブロック数のそれぞれに同期した
バスクロックが外部装置から供給されるバスクロック入
力端子とを含むことを特徴とする。

【００１６】この場合、制御部は、データ端子を介して
供給されるアドレスおよび消去ブロック数をそれぞれの
ブロック毎にラッチする複数のラッチ手段と、これらラ
ッチ手段にてラッチしたアドレスおよび消去ブロック数
に基づいて蓄積部のそれぞれのアドレスをアクセスする
アクセス手段と、アドレスデータ識別端子を介して供給
される識別信号の２値状態と消去識別端子を介して供給
される識別信号の２値状態とバスクロック入力端子から
のバスクロックとをそれぞれ読み込んで、それぞれのラ
ッチ手段を選択的に起動するラッチ起動手段と、アドレ
スデータ識別信号とリードライト識別信号と消去識別信
号とバスクロックとをそれぞれ読み込んで、蓄積部にア
ドレスの取込タイミングおよびデータの書き込みまたは
読み出しタイミングもしくはデータ消去のための信号を
それぞれ供給するタイミング制御手段とを備えるとよ
い。

【００１７】また、本発明によるICメモリカードシステ
ムは、データ記録媒体として電気的に消去可能または再
書込み可能な半導体メモリが搭載されたICメモリカード
をホスト装置に着脱自在に構成したICメモリカードシス
テムおいて、ホスト装置は、ICメモリカードに、アドレ
スとデータとの区別を２値状態にて識別するためのアド
レスデータ識別信号と、前記半導体メモリへのデータの
書込みと読出しとの区別を２値状態にて識別するための
リードライト識別信号と、先に格納されているデータの
消去を２値状態にて識別するための消去識別信号と、そ
れぞれのアドレスとデータとに同期したバスクロックと
をそれぞれ制御信号として供給するシステム制御手段を
備え、ICメモリカードは、ホスト装置のシステム制御手
段からのアドレスデータ識別信号、リードライト識別信
号および消去識別信号の論理状態ならびにバスクロック
に基づいて、アドレスとデータとの識別およびデータの
書込みまたは読出しの識別、もしくは先に書き込まれて
いるデータの消去の識別をそれぞれ行って、前記半導体
メモリへのデータの書込みまたは読出しもしくはデータ
の消去をそれぞれ行なう内部制御手段を備えたことを特
徴とする。

【００１８】

【作用】本発明のICメモリカードのデータ入出力方式お
よびICメモリカードもしくはICメモリカードシステムに
よれば、データの処理を行なう外部装置は、装着された
ICメモリカードのデータの書き換えを行なう場合に、ま
ず、アドレスを送る際にデータとの区別を指示するデー
タアドレス識別信号をたとえば「Low」 として、データの
読出しまたは書込みを区別するためのリードライト識別
信号をたとえば、「Low」 として、さらに消去を区別する
ための消去識別信号を「Low」 として、これら識別信号の
状態にてバスクロックとともにICメモリカードの半導体
メモリのアクセスするアドレスを順次、供給する。ICメ
モリカードでは、それぞれの制御端子の状態を検出し
て、アドレス設定モードとなって共通端子に入力するア
ドレスをクロック端子に供給されるバスクロックに応動
してラッチし、これらアドレスに従って半導体メモリを
アクセスする。次に、外部装置は、データアドレス識別
信号をたとえば「High」として、これにより、ICメモリカ
ードではその消去信号およびその前に受けたアドレスに
基づいて半導体メモリのそれぞれのアドレスのデータの
消去を行ない、この間に外部装置へ消去を行なっている
ことを知らせる状態信号を送出する。

【００１９】外部装置は、ICメモリカードから送出され
ている状態信号が解除されると、データアドレス識別信
号をたとえば「High」として、データの送り出しをバスク
ロックの供給とともに開始する。これにより、ICメモリ
カードではデータ書込みモードとなって、バスクロック
に応動してデータを読み込み、読み込んだデータを半導
体メモリの所定のアドレスに書き込む。データの読出し
の場合には、まず、上記と同様にアドレス設定モードと
してアドレスを設定して、次いで、データアドレス識別
信号をたとえば「High」とするとともにリードライト識別
信号をたとえば「High」として、先のアドレスにて指定さ
れた半導体メモリのアドレスから順次、データを読み出
していく。このとき、消去識別信号はたとえば「Low」 と
なっている。

【００２０】

【実施例】次に、添付図面を参照して本発明によるICメ
モリカードにおけるデータ入出力方式およびICメモリカ
ードならびにICメモリカードシステムの実施例を詳細に
説明する。

【００２１】図１には、本発明によるICメモリカードに
おけるデータ入出力方式が適用されるICメモリカードシ
ステムの一実施例が示されている。本実施例におけるIC
メモリカードシステムは、電子スチルカメラなどのホス
ト処理装置100 に、主メモリにEEPROM（電気的に消去お
よび再書込み可能なROM ）が用いられたICメモリカード
200 が着脱自在に接続されて、ホスト処理装置100 の制
御の基に、たとえば画像データなどのデータがICメモリ
カード200 に書き込みまたは読み出しが行なわれる。こ
のICメモリカードシステムにおいて、ホスト処理装置10
0 は、ICメモリカード200 にデータを書き込みまたは読
み出すためのシステム制御を行なうシステムコントロー
ラ104 を備えている。なお、図１には本発明システムに
直接関係のある部分のみが図示されており、ホスト処理
装置100 の他の部分は説明の都合上、省略されている。
ICメモリカード200 は、ホスト処理装置100 のシステム
コントローラ104 に着脱自在に接続されるコネクタ部30
0 と、ホスト処理装置100のシステムコントローラ104
の制御の基に蓄積部500 へのデータの書き込みまたは読
み出しを行なう制御部400 と、半導体メモリとしてEEPR
OMを含む蓄積部500とをそれぞれ備えている。

【００２２】ホスト処理装置100 のシステムコントロー
ラ104 は、ホスト処理装置100 にて生成されたデータを
ICメモリカード200 に書き込み、またはICメモリカード
200に蓄積されたデータをホスト処理装置100 に読み出
すための制御回路であって、データを書き込みまたは読
み出すための制御信号を生成して、それぞれの制御信号
をコネクタ300 を介してICメモリカード200 に供給する
システム制御回路である。この実施例のコントローラ10
4 は、特に、EEPROMが搭載されたICメモリカード200 に
データ消去のための消去識別信号ESを生成して送出する
機能を有している。詳しくは、このシステムコントロー
ラ104 は、コネクタ300 の双方向バスD0〜D7に接続され
て、この双方向バスD0〜D7にて、アドレスをICメモリカ
ード200へ供給して、かつデータのやり取りを行ない、
さらに、この実施例の場合、データ消去の際に消去ブロ
ック数をそれぞれ供給する。また、このシステムコント
ローラ104 は、コネクタ300 のそれぞれの制御線に接続
される。詳細には、アドレスデータ識別識別信号を供給
するための制御線-A/Dが接続され、データの書込みまた
は読出しの識別信号を供給するための制御線R/-Wが接続
され、また、データまたはアドレスのタイミング信号を
供給するための制御線BCK が接続され、かつカードイネ
ーブル信号を供給するための制御線CEが接続され、さら
に消去識別信号を供給するための制御線ESが接続され
て、またICメモリカード200 の状態を示す信号を受ける
ための制御線RDY/BSY がそれぞれ接続される。具体的に
は、このシステムコントローラ104 は、図３に示すよう
に、アドレス設定モードの場合は制御線-A/Dを「Low」 と
し、制御線R/-Wを「Low」 として、かつ制御線ESを「Low」
とした状態にて、制御線BCK に供給するタイミングクロ
ックに応動してそれぞれのアドレスを共通バスD0〜D7に
供給する。この場合、アドレスは24ビットにて表わさ
れ、双方向バスD0〜D7には上位、中位、下位アドレスを
それぞれ８ビットづつ分けて供給する。また、データ書
込モードの場合は、制御線-A/Dを「High」とし、制御線R/
-Wを「Low」 とし、かつ制御線ESを「Low」 とした状態に
て、制御線BCK に供給するタイミングクロックに応動し
て、データをバスD0〜D7に供給する。データ読出しモー
ドの場合は、制御線-A/Dを「High」として、制御線R/-Wを
「Low」 として、かつ制御線ESを「High」として、制御線BC
K に供給するタイミングクロックに応動して消去したい
ブロック数を表わす消去データを供給する。この場合、
システムコントローラ104 は、16ビットにて表わされる
消去ブロックの数をデータバスD0〜D7に上位バイト、下
位バイトそれぞれ８ビットづつに分けて供給する。

【００２３】一方、ICメモリカード200 におけるコネク
タ部300 は、日本電子工業振興協会(JEIDA) の「ICメモ
リカードガイドライン」第３版にて提唱されている図２
に示すような20ピンのI/O バスインタフェースをそのま
ま用いて、システムコントローラ104 からの制御信号お
よびデータ等を入力する構成である。ただし、端子14な
いし端子17には、本実施例の特徴とする識別信号が供給
される。具体的には、このコネクタ部300 は端子1,20が
接地端子、端子２〜９がそれぞれアドレスおよびデータ
もしくは消去ブロック数が８ビットパラレルに供給され
る双方向バスD0〜D7が接続されるデータ端子である。端
子10は、ホスト処理装置側100 からICメモリカ−ド200
に読出し用の電圧として5Vの直流電圧が供給される論理
電源端子である。端子11は書込みおよび消去用の電圧と
して12V の電圧が供給されるプログラム電源端子であ
る。端子12はICメモリカード200 側からホスト処理装置
100に、カード内部にて処理中である状態を指示するた
めのBUSY信号が供給されるカード側指示端子である。端
子13はカードをアクティブとするためのカードイネーブ
ル端子である。端子14はアドレスデータ識別信号-A/Dが
供給されるアドレスデータ識別端子、端子15はリードラ
イト識別信号R/-Wが供給されるリードライト識別端子、
端子16はタイミングクロックBCK が供給されるクロック
端子、端子17は消去識別信号ESが供給される消去端子で
ある。この実施例における端子18,19 はそれぞれ空き端
子となっている。一方、JEIDA のガイドラインにおいて
は、端子14および端子15がデータおよびアドレスを区別
するためのそれぞれステート端子A0,A1 であり、端子16
がリード端子RD、端子17がライト端子WRとなっており、
本実施例ではこれらリード端子16、ライト端子17、ステ
ート端子14,15 の４つの端子がアドレスデータ識別端子
-A/D、リードライト識別端子R/-Wおよびクロック端子BC
K の３つの端子となって、さらに空いた端子17に消去識
別端子ESが適用されている。

【００２４】このICメモリカード200 の蓄積部500 は、
ブロック消去型のEEPROM502 を主メモリとして、さら
に、このEEPROM502 に書き込みまたは読み出されるデー
タを一時蓄積するバッファ508 を備えている。バッファ
508 は、小容量のSRAM(StaticRAM)等にて形成されてお
り、このバッファ508 を介してデータがそれぞれ８ビッ
トづつEEPROM502 に書き込みまたは読み出される。EEPR
OMセル502 は、データ消去の最小単位となる複数のブロ
ック#1,#2...から構成されており、この実施例における
ブロック#1,#2...は、たとえば、8kbyteの容量をそれぞ
れ有している。これらブロック#1,#2...は、データの書
込アドレスまたは読出アドレスが順次、制御部400 にて
指定されて、そのアドレスがそれぞれ８ビットづつイン
クリメントされることによりブロック毎のデータの読み
出しまたは書き込みが行なわれる。このEEPROMセル502
のデータの読出しおよび書込みのシーケンスは、制御部
400のライトシーケンス回路410 またはリードシーケン
ス回路412 からのそれぞれのコマンドにて実行される。
特に、データ書込みの際には、前回に格納されたデータ
を消去した後にデータの書込みが行なわれるために、制
御部400 には消去シーケンサ408 が備えられている。

【００２５】この制御部400 は、アドレスラッチ回路40
2 と、アドレスデコーダ404 と、動作モードデコーダ40
6 と、消去シーケンサ408 と、ライトシーケンサ410
と、リードシーケンサ412 とをそれぞれ備えている。ア
ドレスラッチ回路402 は、複数のレジスタを有してお
り、ホスト処理装置100 からコネクタ部300 に接続され
た双方向バスD0〜D7を介して供給される複数バイトのア
ドレスをそれぞれのバイト毎にラッチして、また、EEPR
OM502 のそれぞれのブロック#1,#2,... の消去の際に供
給される消去ブロック数のデータをそれぞれラッチする
回路である。具体的には、たとえば24ビットにて表わさ
れるアドレスを８ビット毎にラッチする第１〜第３のア
ドレスレジスタと、16ビットにて表わされる消去ブロッ
ク数を８ビット毎にラッチする第４および第５のレジス
タとをそれぞれ備えている。ラッチしたアドレスおよび
消去ブロック数はブロックデコーダ404 に供給される。

【００２６】このブロックデコーダ404 は、アドレスラ
ッチ回路402 にてラッチされたアドレスを受けて、これ
らを解読してそのアドレスにて指定されるEEPROMセル50
2 のそれぞれのブロック#1,#2...を付勢するためのイネ
ーブル信号BE#1,BE#2...をそれぞれ送出する回路であ
る。また、この実施例におけるブロックデコーダ404 は
カウンタを備えており、ラッチ回路402 にてラッチした
最初のアドレスから順次８ビット毎にインクリメントし
て各ブロック毎にアドレスを順次アクセスする。このブ
ロックデコーダ404 は、ブロック#1,#2,... の消去の場
合にはアドレスラッチ回路402 にラッチされた消去ブロ
ック数に基づいて、最初のアドレスから順次消去ブロッ
ク数になるまでカウントしてそれぞれの消去ブロックを
アクセスする。カウント値が消去ブロック数に達する
と、消去シーケンサ408 に停止信号Stを供給する。

【００２７】動作モードデコーダ406 は、ホスト処理装
置100 からコネクタ300 を介して供給される制御信号に
基づいて各部をアドレス設定モード、書込モード、読出
モードまたは消去モードとするモードデコーダである。
詳細には、アドレス設定モードの場合に、アドレスラッ
チ回路402 の第１ないし第３のレジスタを起動するため
の選択信号Ssをラッチ回路402 に供給してホスト処理装
置100 からのアドレスをそれぞれラッチさせる。書込モ
ードとなった場合には、ライトシーケンサ410に書込モ
ード信号Swを供給してこのシーケンサ410 を起動する。
読出モードとなった場合には、リードモード信号Srをリ
ードシーケンサ412 に供給してこのシーケンサ412 を起
動する。また、消去モードの場合には、アドレスラッチ
回路402の第４および第５のレジススを起動するための
選択信号Ssをラッチ回路402 に供給して消去ブロック数
をラッチさせ、さらに消去モード信号Seを消去シーケン
サ408 に送出してこのシーケンサ408 を起動する回路で
ある。

【００２８】より具体的には、動作モードデコーダ406
は、アドレスデータ識別信号-A/Dが「Low」 、リードライ
ト識別信号R/-Wが「Low」 、イレーズ信号ESが「Low」 であ
るときに、つまりアドレス設定モードとなった状態にて
タイミング信号BCK が順次、供給されると、アドレスラ
ッチ回路402 の第１〜第３のレジスタを順次起動させる
ための選択信号Ssをラッチ回路402 に供給する。また、
アドレスデータ識別信号-A/Dが「High」となり、リードラ
イト識別信号R/-Wが「Low」 となり、かつ消去識別信号ES
が「High」となった場合に、つまり消去モードとなった状
態にてタイミング信号BCK が順次供給されると、アドレ
スラッチ回路402 の第４および第５のレジスタを順次、
起動するための選択信号Ssを送出してラッチ回路402 の
第４および第５のレジスタに消去ブロック数をラッチさ
せる。また、この動作モードデコーダ406 は、消去モー
ドにおいて消去シーケンサ408 へ消去モード信号Seを送
出して消去シーケンサ408 を起動する。さらに、動作モ
ードデコータ406 は、アドレスデータ識別信号−A/D が
「High」となってライトリード識別信号R/-Wが「Low」とな
って、消去識別信号ESが「Low」 となった状態、つまり書
込みモードとなるとタイミングクロックBCK に応動して
ライトシーケンサ410 にライトモード信号Swを送出す
る。また、アドレスが読み込まれた後に、アドレスデー
タ識別信号-A/Dが「High」となって、リードライト識別信
号R/-Wが「High」となったときには、タイミングクロック
BCK に応動して、リードシーケンサ412 へリードモード
信号Srをそれぞれ送出して起動する制御を行なう。この
場合、消去識別信号ESは「Low」 となっている。

【００２９】消去シーケンサ408 は、動作モードデコー
ダ406 から消去モード信号Seを受けてメモリチップ部50
0 のいずれかのブロック#1,#2,... を消去動作させるた
めの回路である。詳しくは、この消去シーケンサ408
は、動作モードデコーダ406 から消去モード信号Seを受
けると、消去コマンドをEEPROMセル502 に送出して、ブ
ロックデコーダ404 にて指定されているブロック#1,#
2,... の内容を消去させる制御を行なう。この消去シー
ケンサ408 は、複数のブロックを消去する場合にはブロ
ックデコーダ404 にタイミング信号Siを与えてイネーブ
ル信号BE#1,BE#2,..を順次切り換えさせてそれぞれのブ
ロックを消去し、ブロックデコーダ404 のカウント値が
消去ブロック数に達して停止信号Stを受けると、消去コ
マンドの送出を停止する。この消去の際に、消去シーケ
ンサ408 はRDY/BSY 端子12にビジー信号BSY を供給す
る。

【００３０】ライトシーケンサ410 は、動作モードデコ
ーダ406 からライトモード信号Swを受けて、メモリチッ
プ部500 に書き込み動作を行なわせる順序制御を行なう
回路である。詳しくは、ライトモード信号Swを受ける
と、バッファ508 を起動して、このとき、ホスト処理装
置100 から送られてくるデータをバッファ508 に読み込
ませる。この後、ライトコマンドをEEPROMセル502 に送
出して、バッファ508 に読み込んだデータをブロックデ
コーダ404 にてアクセスされているブロックに書き込ま
せる。続いて、ブロックに書き込まれたデータとバッフ
ァ508 に蓄積されたデータとの照合を行なわせる。この
照合の間に、ライトシーケンサ410 はRDY/BSY 端子12に
ビジー信号BSY を送出してホスト処理装置100 からのデ
ータの供給を一時停止させている。照合が終了すると、
ブロックデコーダ404 にアドレスをインクリメントさせ
る信号Siを送り、イーネブル信号を８ビットインクリメ
ントさせて、また、ビジー信号を解除する。これによ
り、ホスト処理装置100 からデータとともにバスクロッ
クBCK が供給されると、ライトモードとなって、上記と
同様に、ホスト処理装置100 から送られてくるデータ８
ビット毎にデータの書き込み、次いでアドレスのインク
リメントを行ないつつ上記動作を繰り返し行なわせる。

【００３１】リードシーケンサ412 は、動作モードデコ
ーダ406 からリードモード信号Srを受けて、メモリチッ
プ部500 に読み出し動作を行なわせる順序制御を行なう
回路である。詳しくは、リードモード信号Srを受ける
と、リードコマンドをEEPROMセル502 に送出して、かつ
バッファ508 を起動してブロックデコーダ404 にてアク
セスされているアドレスからデータを読み出させる制御
を行なう。この場合も書き込み動作と同様にブロックデ
コーダ404 にタイミング信号Siを送り８ビットづつアド
レスをインクリメントさせてデータの読み出しを繰り返
し行なう。

【００３２】次に、上記構成におけるICメモリカードシ
ステムの動作およびデータ入出力方法を以下に説明す
る。操作者は、ICメモリカード200 のコネクタ部300 を
電子スチルカメラ等のホスト処理装置100 のシステムコ
ントローラ104 に接続することにより、このICメモリカ
ード200 をホスト処理装置100 に装着して、ホスト処理
装置100 の所定の操作を行う。

【００３３】まず、データの書き込みを行うに際して、
このデータの書込み先のEEPROM502のそれぞれのブロッ
クのデータ消去を行なう。この場合、図４に示すように
ホスト側のシステムコントローラ104 からデータの消去
番地を指定する、たとえば24ビットにて表わされるアド
レスがデータ端子D0〜D7を介して１バイトづつ連続的に
３回続けて送られる。この際に、ホスト側のシステムコ
ントローラ104 は、制御信号としてアドレスデータ識別
信号-A/Dをコネクタ300 の端子14に「LOW」 レベルとして
供給し、さらにリードライト識別信号を「LOW」 レベルと
して端子15に供給し、また、このとき消去識別信号ESを
端子17に「Low」 レベルとしてそれぞれ供給する。これら
制御信号は、コネクタ部300 を介して動作モードデコー
ダ406 に供給される。これにより、動作モードデコーダ
406 はアドレス設定モードとなってバスクロックBCK の
出力待ち状態となる。この状態にてシステムコントロー
ラ104 から上位８ビットのアドレス信号A0〜A7が双方向
バスD0〜D7を介してラッチ回路402 に供給されて、一回
目のバスクロックBCK が動作モードデコーダ406 に供給
されると、動作モードデコーダ406 はラッチ回路402 に
第１のレジスタを起動するための選択信号Ssを供給す
る。これにより上位８ビットのアドレスが、まず、ラッ
チ回路402 の第１のレジスタにラッチされる。

【００３４】次いで、それぞれの制御信号がアドレス設
定モードの状態のままにて、システムコントローラ104
からアドレスの中位８ビットA8〜A15 が供給されて、こ
れとともに二回目のバスクロックBCK が供給されると、
上記と同様に動作モードデコーダ406 はラッチ回路402
に第２のレジスタを起動するための選択信号Ssを供給し
て、中位８ビットのアドレス信号A8〜A15 を第２のレジ
スタにラッチさせる。続いて、それぞれの制御信号がそ
のままの状態にて、システムコントローラ104から下位
８ビットのアドレス信号A16 〜A23 が供給されて、三回
目のバスクロックBCK が供給されると、上記と同様にラ
ッチ回路402 の第３のレジスタに下位８ビットのアドレ
スA16 〜A23 がラッチされる。これらラッチされた上
位、中位および下位アドレスはそれぞれブロックデコー
ダ404 に転送される。ブロックデコーダ406 は、これら
を解読してイネーブル信号BE#1（〜BE#2...)をEEPROM50
2 に供給する。

【００３５】次いで、システムコントローラ404 は、ア
ドレスデータ識別信号-A/Dを「High」として、また、リー
ドライト識別信号R/-Wを「Low」 とした状態にて、さらに
消去識別信号ESを「High」とする。これにより、動作モー
ドデコーダ406 は消去モードとなってクロック待ちの状
態となる。次いで、システムコントローラ104 は、上位
バイトの消去ブロック数を双方向バスD0〜D7を介してラ
ッチ回路402 に供給するとともに、バスクロックBCK を
動作モードデコーダ406 に供給する。動作モードデコー
ダ406 は、バスクロックBCK を受けると、ラッチ回路40
2 の第４のレジスタを起動する選択信号Ssを送出して、
消去ブロック数の上位バイトNhをラッチ回路402 にラッ
チさせる。これに続いて、システムコントローラ104 か
ら消去ブロック数の下位バイトNlがラッチ回路402 に供
給されて、これとともにバスクロックBCK が動作モード
デコーダ406 に供給されると、上記と同様に動作モード
デコーダ406 からラッチ回路402 にその第５のレジスタ
を起動するための選択信号Ssを送る。これにより、ラッ
チ回路402 の第５のレジスタが起動されて消去ブロック
数の下位バイトNlがラッチされる。これらラッチされた
消去ブロック数は、ブロックデコーダ404 に転送され
る。

【００３６】次いで、システムコントローラ104 はアド
レスデータ識別信号-A/Dを「High」から「Low」 にして、
また、消去識別信号ESを「High」から「Low」 にして、ICメ
モリカード200 のデータ消去待ち状態となる。このと
き、動作モードデコーダ406 はアドレスデータ識別信号
-A/Dおよび消去識別信号ESの立ち下がりを検知して消去
シーケンサ408 に消去モード信号Seを供給する。この信
号Seを受けた消去シーケンサ408 は、ビジー信号BSY を
コネクタ300 を介してホスト処理装置100 に送出して、
システムコントローラ104 にデータを消去している状態
を通知して、次のアクセスを一旦停止させる。次いで、
最初の消去コマンドをEEPROM502 に供給して、アドレス
デコーダ404 にて付勢されているブロックのデータを消
去する。

【００３７】次いで、タイミング信号Siをブロックデコ
ーダ404 に送り、次のブロックのイネーブル信号をEEPR
OM502 に供給させて、このEEPROM502 に消去コマンドを
供給して、次のブロックの消去を行なう。このとき、ブ
ロックデコーダ404 はタイミング信号の数をカウントし
てラッチされた消去ブロック数と比較する。この数が一
致するまで、消去シーケンサ508 は上記動作を繰り返し
てEEPROM502 の所定のブロックを順次消去させる。所定
のブロック数のデータ消去が終了すると、ブロックデコ
ーダ404 は、タイミング信号Siの数をラッチされた消去
ブロック数と比較して、これらが一致していることを判
断して消去シーケンサ408 に停止信号Skを供給する。こ
の結果、消去シーケンサ408 は消去コマンドの供給を停
止して、また、システムコントローラ104 に供給してい
たビジー信号BSY を解除する。

【００３８】この後に、ホスト処理装置100 からデータ
が１バイトづつ送られてくる。この際に、システムコン
トローラ104 は、アドレス識別端子-A/Dを「High」レベル
として、リードライト識別信号R/-Wを「Low」 レベルとし
て、さらに消去識別信号ESを「Low」 レベルとして、これ
らによりICメモリカード200 を書込みモードにする制御
信号を送出する。これら制御信号を受けた動作モードデ
コーダ406 は、ライトシーケンサ410 にライトモード信
号Swを供給して、これを起動する。この結果、ライトシ
ーケンサ410 はバッファ508 をオンとして、これにホス
ト制御装置100からの最初の８ビットのデータを蓄積さ
せて、さらに、EEPROM502 にライトコマンドを送ってバ
ッファ508 に蓄積されたデータをEEPROM502 の所望のア
ドレスに書き込む。次いで、ライトシーケンサ410 はEE
PROM502 に書き込んだデータをベリファイして、正しく
データが書き込まれていると判断すると、ブロックデコ
ーダ404 にタイミング信号Siを送り、アドレスをインク
リメントさせる。

【００３９】このとき、システムコントローラ104 に供
給していたビジー信号BSY を解除する。これにより、ホ
スト処理装置100 は次のデータ８ビットを送り、ライト
シーケンサ410 は上記と同様に書込みモードとなって、
データを次のアドレスにて指定されたセル502 に書き込
み。この動作が繰り返されて所定の量のデータがEEPROM
セル502 にそれぞれ書き込まれる。

【００４０】また、データ読み出しの場合には、上記と
同様に、読み出しのための24ビットのアドレス信号をラ
ッチ回路402 を介してブロックデコーダ404 に読み込ま
せ、リードシーケンサ412 を起動することにより、デー
タを指定の番地から順次、読み出すことができる。

【００４１】このように、この実施例のICメモリカード
システムにおけるデータ入出力方式によれば、ホスト処
理装置100 のシステムコントローラ104 からのアドレス
データ識別信号-A/D、リードライト識別信号R/-Wおよび
消去識別信号ESに基づいて、ICメモリカード200 をそれ
ぞれアドレス設定モード、データ書込みモード、データ
読出しモードまたはデータ消去モードとして、それぞれ
の処理を行なうことができる。特に、この実施例では、
ホスト処理装置100 からデータ消去の指示および消去ブ
ロック数の指示を行なうので、ICメモリカード200 の内
部にてデータ消去の判断をすることなく、その制御回路
400 の負担を軽減することができる。この場合に、本実
施例ではデータ消去の判断を消去識別端子ESのみの単純
な論理に割り当てず、アドレス設定を行なった後に、消
去識別端子ESおよびアドレスデータ識別端子-A/Dの立ち
上がりの変移にて消去ブロック数の設定を行ない、この
後の消去識別端子ESおよびアドレスデータ識別端子-A/D
の立ち下がり変移にて消去を判断しているので、つま
り、データ消去をこれらの一連のシーケンスとして定義
しているために、ホスト処理装置100 の不用意な誤操
作、または偶発的な誤操作からICメモリカードに格納さ
れた貴重なデータを守ることができる。また、従来のシ
ステムにおける２つのステート端子A0,A1 と、個別のラ
イト端子WRおよびリード端子RDの合計４つの端子を、ア
ドレスデータ識別端子-A/D、リードライト識別端子R/-W
およびクロック端子BCK の３つの端子とすることによ
り、端子数を少なくして、余った端子を消去識別端子ES
に割り当てているので、従来のピン数を増加させること
なく、消去を外部から指示することができる。

【００４２】なお、上記実施例においては、消去の際に
ビジー信号をメモリカード200 側からホスト処理装置10
0 に送るようにしたが、消去時間が消去ブロック数に応
じてあらかじめ解っているので、システムコントローラ
104 にてこれを判断して所定の時間待ち、次のアクセス
を行なうようにしてもよい。

【００４３】また、上記実施例においてはデータ消去の
後のデータ書込みの際に、書込み先アドレスをシステム
コントローラ104 からカード200 に供給せずに、消去ア
ドレスを利用してデータ書込み先を決定していたが、デ
ータを送る前にアドレス設定モードとして、このアドレ
スに従ってデータを書き込むようにしてもよい。この場
合、EEPROM502 のブロック毎にアドレスを送るとよい。

【００４４】

【発明の効果】以上詳細に説明したように本発明による
ICメモリカードにおけるデータ入出力方式およびICメモ
リカードシステムならびにICメモリカードによれば、IC
メモリカードのデータの書き換えを行なう場合に、アド
レスおよびデータの区別を指示するアドレスデータ識別
信号と、データの書込みおよび読出しを区別するための
リードライト識別信号と、消去を指示する消去識別信号
とを外部装置からカードに供給して、カードがこれら識
別信号に基づいてアドレスの設定、データの消去データ
の書込みおよびデータの読出しをそれぞれ行なうことが
できる。したがって、データの書込みの前にデータの消
去を行なう記憶素子を搭載したICメモリカードにて、消
去の判断および消去信号の生成等の処理を省くことがで
き、その内部の制御を簡単化することができる。この結
果、その制御部の構成も簡略化することができ、かつ動
作を高速にすることができるという優れた効果を奏す
る。

【００４５】この場合、システムでは従来のピン数を増
加させることなく、消去を効率的に処理することができ
る。したがって、外部装置側ではカードの種類を判断し
て、制御信号を変更するのみで、他のカード等の互換性
を維持することができる。また、データ消去をアドレス
設定、識別信号の変移、消去ブロック数の設定などの一
連のシーケンスにて定義することにより、外部装置の誤
操作、偶発的な誤操作などによるデータ消去の危険性を
回避することができる。

【図面の簡単な説明】

【図１】本発明によるICメモリカードにおけるデータ入
出力方式が適用されるICメモリカードシステムの一実施
例を示すブロック図である。

【図２】同実施例におけるコネクタの端子構成を示す図
である。

【図３】同実施例における制御信号とそれぞれのモード
との関係を示す図である。

【図４】同実施例におけるデータ消去動作を説明するた
めのフローチャートである。

【符号の説明】

２〜９ データ端子 12 カード指示端子 14 アドレスデータ識別端子 15 リードライト識別端子 16 クロック端子 17 消去識別端子 100 ホスト処理装置 104 システムコントローラ 200 ICメモリカード 300 コネクタ部 400 制御部 402 アドレスラッチ回路 404 ブロックデコーダ 406 動作モードデコーダ 408 消去シーケンサ 410 ライトシーケンサ 412 リードシーケンサ 500 蓄積部 502 EEPROMセル 508 バッファ

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 アクセスされるアドレスと記録されるデ
   ータとが外部から共通のバスにて供給されて、該共通バ
   スにて供給されるデータが書き込まれる前に先に格納さ
   れているデータが消去される半導体メモリが搭載された
   ICメモリカードにおけるデータ入出力方式において、 前記ICメモリカードは、アドレスとデータまたは消去ブ
   ロック数との区別を２値状態にて識別するためのアドレ
   スデータ識別信号と、前記半導体メモリへのデータの書
   込みと読出しとの区別を２値状態にて識別するためのリ
   ードライト識別信号と、先に格納されているデータの消
   去を２値状態にて識別するための消去識別信号と、それ
   ぞれのアドレスとデータと消去ブロック数とに同期した
   バスクロックとをそれぞれ外部から制御信号として受け
   て、 これらアドレスデータ識別信号、リードライト識別信号
   および消去識別信号の論理状態ならびに前記バスクロッ
   クに基づいて、アドレスとデータまたは消去ブロック数
   との識別およびデータの書込みまたは読出しの識別、も
   しくは先に書き込まれているデータの消去の識別をそれ
   ぞれ行って、前記半導体メモリへのデータの書込みまた
   は読出しもしくはデータの消去をそれぞれ行ない、 該ICメモリカードに搭載される前記半導体メモリとし
   て、所定の容量を有するブロック毎にデータの消去が行
   なわれる半導体メモリが搭載されて、該半導体メモリの
   それぞれのブロックのデータ消去を行なう場合に、該IC
   メモリカードは、外部から共通バスを介してデータが消
   去される最初のブロックのアドレスと消去ブロック数と
   を受け、かつ外部からそれぞれ前記識別信号およびバス
   クロック を受けて、該アドレスと消去ブロック数とに基
   づいてそれぞれのブロックの消去を順次行なうことを特
   徴とするICメモリカードにおけるデータ入出力方式。
2. 【請求項２】 請求項１に記載のICメモリカードにおけ
   るデータ入出力方式において、前記ICメモリカードは、
   前記半導体メモリのそれぞれのブロックのデータ消去を
   行なっている間に、外部にデータの消去を行なっている
   ことを知らせるための状態信号を送出することを特徴と
   するICメモリカードにおけるデータ入出力方式。
3. 【請求項３】 請求項１に記載のICメモリカードにおけ
   るデータ入出力方式において、前記ICメモリカードは、
   前記半導体メモリのそれぞれのブロックのデータ消去が
   終了すると、データの消去を行なっていることを知らせ
   るための前記状態信号を解除した後に、データの書込み
   先アドレスおよびデータを外部からそれぞれ前記制御信
   号およびバスクロックとともに受けて、データの書込み
   を順次行なうことを特徴とするICメモリカードにおける
   データ入出力方式。
4. 【請求項４】 データを記憶するための半導体メモリか
   らなる蓄積部と、該蓄積部にデータを書込みまたは読み
   出すための制御を行なう制御部と、該制御部と外部装置
   とを取り外し自在に接続する入出力部とを有するICメモ
   リカードにおいて、前記蓄積部の前記半導体メモリとして、所定の容量を有
   するブロック毎にデータの消去が行なわれる半導体メモ
   リが搭載され、 前記入出力部は、 前記外部装置から供給される前記蓄積部をアクセスする
   ためのアドレスおよび入力データまたは前記外部装置か
   ら供給される前記蓄積部の消去ブロック数が入力され、
   かつ前記蓄積部から供給される出力データが入力される
   共通データ端子と、 該共通データ端子に供給されるアドレスとデータまたは
   消去ブロック数との区別を行うための２値信号が前記外
   部装置から供給されるアドレスデータ識別端子と、 データの読出しまたは書込みを区別するための２値信号
   が前記外部装置から供給されるリードライト識別端子
   と、 データ消去を識別するための２値信号が前記外部装置か
   ら供給される消去識別端子と、 アドレスまたはデータもしくは消去ブロック数のそれぞ
   れに同期したバスクロックが前記外部装置から供給され
   るバスクロック入力端子とを含む ことを特徴とするICメ
   モリカード。
5. 【請求項５】 請求項４に記載のICメモリカードにおい
   て、前記制御部は、 前記データ端子を介して供給されるアドレスおよび消去
   ブロック数をそれぞれ のブロック毎にラッチする複数の
   ラッチ手段と、 該ラッチ手段にてラッチしたアドレスおよび消去ブロッ
   ク数に基づいて前記蓄積部のそれぞれのアドレスをアク
   セスするアクセス手段と、 前記アドレスデータ識別端子を介して供給される識別信
   号の２値状態と前記消去識別端子を介して供給される識
   別信号の２値状態と前記バスクロック入力端子からのバ
   スクロックとをそれぞれ読み込んで、それぞれのラッチ
   手段を選択的に起動するラッチ起動手段と、 アドレスデータ識別信号とリードライト識別信号と消去
   識別信号とバスクロックとをそれぞれ読み込んで、前記
   蓄積部にアドレスの取込タイミングおよびデータの書込
   みまたは読出しタイミングもしくはデータ消去のための
   信号をそれぞれ供給するタイミング制御手段 とを含むこ
   とを特徴とするICメモリカード。
6. 【請求項６】 データ記録媒体として電気的に消去可能
   または再書込み可能な半導体メモリが搭載されたICメモ
   リカードをホスト装置に装着自在に構成したICメモリカ
   ードシステムおいて、前記ホスト装置は、前記ICメモリカードに、アドレスと
   データまたは消去ブロック数との区別を２値状態にて識
   別するためのアドレスデータ識別信号と、前記半導体メ
   モリへのデータの書込みと読出しとの区別を２値状態に
   て識別するためのリードライト識別信号と、先に格納さ
   れているデータの消去を２値状態にて識別するための消
   去識別信号と、それぞれのアドレスとデータと消去ブロ
   ック数とに同期したバスクロックとをそれぞれ制御信号
   として供給するシステム制御手段を備え、 前記ICメモリカードは、前記ホスト装置のシステム制御
   手段からのアドレスデータ識別信号、リードライト識別
   信号および消去識別信号の論理状態ならびに前記バスク
   ロックに基づいて、アドレスとデータまたは消去ブロッ
   ク数との識別およびデータの書込みまたは読出しの識
   別、もしくは先に書き込まれているデータの消去の識別
   をそれぞれ行って、前記半導体メモリへのデータの書込
   みまたは読出しもしくはデータの消去をそれぞれ行なう
   内部制御手段を備え、 該ICメモリカードに搭載される前記半導体メモリとし
   て、所定の容量を有するブロック毎にデータの消去が行
   なわれる半導体メモリが搭載されて、該半導体メ モリの
   それぞれのブロックのデータ消去を行なう場合に、該IC
   メモリカードの内部制御手段は、前記ホスト装置のシス
   テム制御手段から共通バスを介してデータが消去される
   最初のブロックのアドレスと消去ブロック数とを受け、
   かつ該システム制御手段からそれぞれ前記識別信号およ
   びバスクロックを受けて、該アドレスと消去ブロック数
   とに基づいてそれぞれのブロックの消去を順次行なう こ
   とを特徴とするICメモリカードシステム。