JPH0757453A - メモリカードおよびこれを含むメモリカードシステム並びにメモリカードのデータ書き換え方法 - Google Patents

Abstract

(57)【要約】 【目的】 フラッシュメモリ等のブロック毎或はチップ
毎に一括消去可能な半導体メモリ素子を搭載したメモリ
カードにおいて、データの書き換え動作速度を向上さ
せ、総合的な処理速度を向上させることを目的とする。 【構成】 フラッシュメモリ素子４〜８からなる半導体
メモリ素子群に未使用のメモリ素子８を設け、かつデコ
ード情報が外部から適宜変更可能なデコーダ２ａを設
け、データ書き換えの際、当該メモリ素子４に一括消去
のコマンドを書き込んだ後、デコーダ２ａのデコード情
報を書き換えてメモリ素子４の代わりに未使用メモリ素
子８を動作可能にし、コマンドの書き込みに続いて行わ
れるメモリ素子４の一括消去動作と並行してメモリ素子
８に新規データを書き込み以後、メモリ素子８がメモリ
素子４の代わりをし、メモリ素子４は未使用素子とな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、フラッシュメモリ等
の所定ブロック毎に一括消去が可能な不揮発性メモリを
内蔵したメモリカード、特にデータ書き換え時の処理速
度の改善に関するものである。

【０００２】

【従来の技術】図１４は、従来のこの種の一括消去可能
な不揮発性の半導体メモリ素子を内蔵したメモリカード
の内部回路の構成を示すブロック図である。回路は負論
理の回路である。図１４のメモリカード１１０におい
て、１はコネクタ、２はデコーダ、４〜７は所定ブロッ
ク毎に一括消去ができる書き換え可能な不揮発性の半導
体メモリ素子である例えばフラッシュメモリ素子、９は
電源線(Ｖcc)、１０はグランド線(ＧＮＤ)、１１ａおよ
び１１ｂはアドレス信号線群(ＡＤ)、１２はカードイネ
ーブル信号線(ＣＥバー)、１５はチップイネーブル信号
線群(ＣＨＥバー)、１７は読み出し制御信号線(ＯＥバ
ー)、１８は書き込み制御信号線(ＷＥバー)、１９はデ
ータ信号線群(ＤＡＴＡ)である。

【０００３】コネクタ１はメモリカード１１０が使用さ
れる際に端末機側(図示せず)に接続されるコネクタであ
る。フラッシュメモリ素子４〜７は所定ブロック毎に一
括消去可能な不揮発性の半導体メモリ素子の一例であ
り、例えば、ＡＭＤ(AdvancedMicro Devices)社データ
ブック(1992年9月発行)に開示されているフラッシュメ
モリ(Ａｍ２９Ｆ０１０)からなる。このフラッシュメモ
リ素子の内部構造は上記データブックに開示されている
ので図示は省略する。このフラッシュメモリでは、特に
プログラム(書き込み)および一括消去を行う際、各メモ
リにそれぞれ内蔵されたコマンドレジスタに所定の方式
に従ってコマンドを書き込むことにより、やはりメモリ
内に内蔵されたアルゴリズムに従って、命令された動作
が行われる。このコマンドとは所定のアドレスに所定の
データを書き込む命令を予め規定されたシーケンスに従
って数回行うものである。詳細は上記データブックに開
示されている。なお、ここでいう一括消去とは、メモリ
のデータ書換を目的としてデータをプログラム前の状態
(通常“ＦＦｈ")に戻すことである。また、フラッシュ
メモリでは、たとえ１バイトのデータの書き換えであっ
ても、一旦、データを一括消去してから目的とするデー
タを書き込むという手順をふむ必要がある。また、フラ
ッシュメモリは、与えるコマンドによってチップ全体を
一括消去することも可能であるし、またチップ内の所定
のブロック単位で一括消去することも可能である。

【０００４】メモリカード１１０は２Ｍビットのフラッ
シュメモリ素子を４ケ内蔵しており、１Ｍバイトのメモ
リ容量を有する。コネクタ１には、上位２本、下位１８
本の計２０本のアドレス信号線群１１ａおよび１１ｂ、
８本のデータ信号線群１９、カードイネーブル信号線１
２、読み出し制御信号線１７、書き込み制御信号線１
８、電源線９およびグランド線１０が接続されている。

【０００５】上位のアドレス信号線群１１ａは２本の信
号線(Ａ１８、Ａ１９)からなり、デコーダ２に入力され
ている。カードイネーブル信号線１２がＬレベルになり
デコーダ２が動作状態になると、出力である４本のチッ
プイネーブル信号線群１５(ＣＨＥバー)のうちアドレス
信号線群１１ａにより指定された１本がＬレベルとな
り、フラッシュメモリ素子４〜７のうちの１つが動作状
態となる。下位のアドレス信号線群１１ｂは１８本(Ａ
０〜Ａ１７)からなり、１８本のアドレス信号線全てが
各フラッシュメモリ素子４〜７のアドレス入力端子にそ
れぞれに接続され、各メモリ内のアドレスを指定する信
号線として使用される。

【０００６】８本のデータ信号線からなるデータ信号線
群(Ｄ０〜Ｄ７)１９も各フラッシュメモリ素子４〜７の
データ入出力端子にそれぞれ接続され、各メモリへのデ
ータの入出力をおこなう共通の信号線として使用され
る。読み出し制御信号線１７および書き込み制御信号線
１８は、各フラッシュメモリ素子４〜７の読み出し制御
入力端子および書き込み制御入力端子にそれぞれ接続さ
れ、各メモリをそれぞれ読み出しモード、書き込みモー
ドにするために使用される。２０はプルアップ抵抗であ
り、カードイネーブル信号線１２の入力が不定のときに
その電位をＨレベル(電源電圧)とし、デコーダ２ひいて
はメモリカード１１０全体を非動作状態に保持する。電
源線９およびグランド線１０はカードの動作電圧源であ
り、図示はされていないが、デコーダ２およびフラッシ
ュメモリ素子４〜７にそれぞれ接続されている。

【０００７】デコーダ２は例えば７４ＡＬＳ１３８型の
半導体集積回路で構成され、その回路図を図１５に示
す。上位のアドレス信号線群１１ａの信号線Ａ１９は入
力端子ＤＢ、信号線Ａ１８は入力端子ＤＣ、カードイネ
ーブル信号線１２は入力端子Ｅ２バーにそれぞれ接続さ
れる。またフラッシュメモリ素子４〜７への４本のチッ
プイネーブル信号線群１５は出力端子Ｙ０バー、Ｙ１バ
ー、Ｙ２バーおよびＹ３バーにそれぞれ接続される。そ
して入力端子ＤＡ、Ｅ３はそれぞれグランド線に接続さ
れ、入力端子Ｅ１は電源線に接続される。図１５の回路
動作は、入力端子Ｅ１をＨレベル、入力端子Ｅ２バー、
Ｅ３バーをそれぞれＬレベルにするとデコーダ２は動作
状態になり、この状態で２ビット２進数コードで入力端
子ＤＢ、ＤＣを指摘すると、その数値に対応して出力端
子Ｙ０バー、Ｙ１バー、Ｙ２バーおよびＹ３バー中の１
出力がＬレベルになり、他の出力端子(Ｙ４バー〜Ｙ７
バーも含む)は全てＨレベルになる。また、入力端子Ｅ
１、Ｅ２バー、Ｅ３バー上記条件以外の時、すなわちデ
コーダ２が非動作状態にある時は入力端子ＤＡ〜ＤＣの
値のいかんにかかわらず、出力端子Ｙ０バー〜Ｙ７バー
は全てＨレベルになる。

【０００８】次に図１４の回路の動作について説明す
る。メモリカード１１０は端末機に接続され、電源電圧
が印加されて使用される。カード１１０はカードイネー
ブル信号線１２をＨレベルにすると非動作状態、Ｌレベ
ルとすると動作状態となり、動作状態にある時、読み出
し制御信号線１７をＬレベル、書き込み制御信号線１８
をＨレベルとすると、データ信号線群１９にアドレス信
号線群１１ａ、１１ｂで指定されたデータが読み出され
る。この時、デコーダ２は上位のアドレス信号線群１１
ａの入力レベルに従って、チップイネーブル信号線群１
５のうちの１本をＬレベルにし、フラッシュメモリ素子
４〜７のうちの１つを動作状態にする。一方、カードが
動作状態にある時、読み出し制御信号線１７をＨレベ
ル、書き込み制御信号線１８をＬレベルとすると、読み
出しの時と同様に、選択されたフラッシュメモリ素子が
書き込み用のコマンドおよびデータを受け付け可能な状
態になる。この選択されたフラッシュメモリ素子は、上
述したように受け付けたコマンドおよびデータが予め定
められた値およびシーケンス(例えばＡＭＤ社データブ
ック参照)であった場合に、データのプログラムおよび
一括消去が可能となる。なお、フラッシュメモリにおけ
る読み出し、プログラム(書き込み)および一括消去の所
要時間は下記の通りである。 読み出し時間 (ｔＲＣ) ： １２０ｎｓ プログラム時間(ｔＷＨＷＨ１)： １４μｓ 一括消去時間 (ｔＷＨＷＨ２)： ２.２ｓｅｃ

【０００９】

【発明が解決しようとする課題】従来のメモリカードは
以上のように構成されており、読み出しおよびプログラ
ムと比較して一括消去は長い時間を必要とする。従って
データの書き換えを行う時等には、この一括消去の間は
次の動作に移ることはできず、一括消去の動作完了まで
次の動作を待たなければならず、これによりメモリカー
ドさらにはこのメモリカードを含むメモリカードシステ
ムの処理速度が低下するという問題点があった。

【００１０】この発明は上記のような問題点を解消する
ためになされたもので、データの一括消去の動作中に次
の動作を並行して行うことができ、これにより、総合的
な処理速度を向上させたメモリカードおよびこれを含む
メモリカードシステム並びにメモリカードのデータ書き
換え方法を得ることを目的とする。

【００１１】

【課題を解決するための手段】上記の目的に鑑み、請求
項１の発明は、コマンドの書き込みにより自動的に一括
消去動作が行われるブロックを有する書き換え可能な不
揮発性の半導体メモリ素子からなる半導体メモリ素子群
と、この半導体メモリ素子群に含まれる少なくとも１つ
の消去完了状態にある未使用のブロックと、内蔵するデ
コード情報に従って上記半導体メモリ素子群の各ブロッ
クを選択的に動作状態にすると共に、上記デコード情報
が外部から適宜変更可能なデコーダと、を備え、データ
の書き換えの際、当該ブロックの一括消去動作と並行し
て上記未使用のブロックに新規のデータの書き込みが可
能で、上記未使用のブロックが当該ブロックの代わりを
し、一括消去が完了した当該ブロックが未使用のブロッ
クとなるメモリカードにある。

【００１２】また、請求項２の発明は、上記半導体メモ
リ素子群中の各ブロックの使用、未使用の状況を示す上
記デコーダのデコード情報を記憶するための、外部から
読み出しおよび書き込みが可能な属性情報記憶用メモリ
素子をさらに備えた請求項１のメモリカードにある。

【００１３】また、請求項３の発明は、コマンドの書き
込みにより自動的に一括消去動作が行われるブロックを
有する書き換え可能な不揮発性の半導体メモリ素子から
なる半導体メモリ素子群と、この半導体メモリ素子群に
含まれる少なくとも１つの消去完了状態にある未使用の
ブロックと、内蔵するデコード情報に従って上記半導体
メモリ素子群の各ブロックを選択的に動作状態にすると
共に、上記デコード情報が外部から適宜変更可能なデコ
ーダを含むメモリカードと、このメモリカードに接続し
て、データの書き換えの際、当該ブロックのデータを読
み出し、一括消去のためのコマンドを書き込んだ後、上
記デコーダのデコード情報を書き換えて当該ブロックの
一括消去動作と並行して上記未使用のブロックに新規の
データの書き込みを行い、上記未使用のブロックが当該
ブロックの代わりをし、当該ブロックが未使用のブロッ
クとなるように制御する端末機と、を備えたメモリカー
ドシステムにある。

【００１４】また、請求項４の発明は、コマンドの書き
込みにより自動的に一括消去動作が行われるブロックを
有する書き換え可能な不揮発性の半導体メモリ素子から
なる半導体メモリ素子群と、この半導体メモリ素子群に
含まれる少なくとも１つの消去完了状態にある未使用の
ブロックと、内蔵するデコード情報に従って上記半導体
メモリ素子群の各ブロックを選択的に動作状態にすると
共に、上記デコード情報が外部から適宜変更可能なデコ
ーダと、を含むメモリカードのデータ書き換え方法であ
って、データの書き換えを行う当該ブロックのデータを
読み出す工程と、当該ブロックに一括消去のためのコマ
ンドを書き込む工程と、上記デコーダのデコード情報を
書き換える工程と、上記コマンドの書き込みに続いて行
われる一括消去動作と並行して上記未使用のブロックに
新規のデータを書き込む工程と、を含み、上記未使用の
ブロックが当該ブロックの代わりをし、当該ブロックが
未使用のブロックとなるようにするメモリカードのデー
タ書き換え方法にある。

【００１５】

【作用】この発明の請求項１、３および４の発明では、
ブロック毎に一括消去ができる書き換え可能な不揮発性
の半導体メモリ素子からなる半導体メモリ素子群に、未
使用のブロックを設け、さらにデコード情報が外部から
適宜変更可能なデコーダを設け、データの書き換えを行
う際には、当該ブロックに一括消去のためのコマンドを
書き込んだ後、デコーダのデコード情報を書き換えて当
該ブロックの代わりに未使用のブロックを動作可能な状
態できるようにし、上記コマンドの書き込みに続いて行
われる当該ブロックの一括消去動作と並行して未使用の
ブロックに新規のデータを書き込み、以後、上記未使用
のブロックが当該ブロックの代わりをし、当該ブロック
は未使用のブロックとなるようにする。

【００１６】また、この発明の請求項２の発明では、半
導体メモリ素子群中の各ブロックの使用、未使用の状況
を示すデコーダのデコード情報を記憶するための、外部
から読み出しおよび書き込みが可能な属性情報記憶用メ
モリ素子をさらに設けたので、このデコード情報を読み
出すことにより端末機側でメモリカードのデコーダ内の
デコード情報が容易に解るようにした。

【００１７】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明によりメモリカードとこれが接続
される端末機からなるメモリカードシステムの構成を示
すブロック図である。端末機１００はバス１０１に、デ
ータの処理および制御を行うＣＰＵ１０２、ＣＰＵ１０
２を動作させるプログラム等の主に書き換え不要なデー
タを格納する不揮発性メモリであるＲＯＭ１０３、処理
中のデータ等の書き換えが必要なデータを一時的に記憶
する揮発性メモリであるＲＡＭ１０４、データの処理結
果等を格納しておく書き換え可能な不揮発性メモリであ
るＥＥＰＲＯＭ１０５、およびデータの入出力制御を行
うＩ／Ｏ制御回路１０６が接続されてなる。そして１１
０ａはこの発明の一実施例によるメモリカードであり、
コネクタ(図２参照)により端末機１００に着脱可能に接
続され、Ｉ／Ｏ制御回路１０１を介して端末機１００と
のデータのやりとりを行う。

【００１８】図２は図１のメモリカード１１０ａの内部
回路の構成の一例を示すブロック図である。従来のメモ
リカードと同一もしくは相当する部分は同一の符号で示
す。２ａはデコーダ、３は後述するこの発明特有のデコ
ーダの内部情報等を含むカード属性情報を格納しておく
ための属性情報記憶用メモリ素子であり、例えばＥＥＰ
ＲＯＭ等の書き換え可能な不揮発性メモリ素子からな
る。４〜８は所定ブロック毎に一括消去が可能な書き換
え可能な不揮発性の半導体メモリ素子であるフラッシュ
メモリ素子、１３は属性メモリ制御信号線、１５はフラ
ッシュメモリ素子４〜８のチップイネーブル信号線群、
１５ａは属性情報記憶用メモリ素子３のチップイネーブ
ル信号線、２１は属性メモリ制御信号線１３に設けられ
たプルアップ抵抗である。

【００１９】図２では、例えば５つの２Ｍビットのフラ
ッシュメモリ素子４〜８、および１つの２ＫビットのＥ
ＥＯＲＯＭからなる属性情報記憶用メモリ素子３を内蔵
するメモリカード１１０ａを例にあげて説明する。コネ
クタ１には、計２０本のアドレス信号線群(ＡＤ)１１
ａ、１１ｂ、８本のデータ入出力線群(ＤＡＴＡ)１９、
カードイネーブル信号線(ＣＥバー)１２、属性メモリ制
御信号線(ＲＥＧバー)１３、読み出し制御信号線(ＯＥ
バー)１７、書き込み制御信号線(ＷＥバー)１８、電源
線(Ｖcc)９およびグランド線(ＧＮＤ)１０が接続されて
いる。

【００２０】上位のアドレス信号線群１１ａは２本のア
ドレス信号線(Ａ１８、Ａ１９)からなり、デコーダ２ａ
に接続されている。デコーダ２ａにはまた、カードイネ
ーブル信号線１２、属性メモリ制御信号線１３、データ
入出力線群１９および書き込み制御信号線１８が接続さ
れている。下位のアドレス信号線群１１ｂは１８本のア
ドレス信号線(Ａ０〜Ａ１７)からなり、そのうちフラッ
シュメモリ素子４〜８のアドレス入力端子へは１８本の
アドレス信号線(Ａ０〜Ａ１７)全てがそれぞれ接続さ
れ、属性情報記憶用メモリ素子３のアドレス入力端子へ
は下位８本のアドレス信号線(Ａ０〜Ａ７)のみが接続さ
れ、それぞれ当該メモリ内のアドレスを指定する信号線
として使用される。

【００２１】データ入出力線群(Ｄ０〜Ｄ７)１９はフラ
ッシュメモリ素子４〜８および属性情報記憶用メモリ素
子３のデータ入出力端子にそれぞれ接続され、またデコ
ーダ２ａへはそのうちの５本(Ｄ０〜Ｄ４)が接続されて
おり、当該メモリへのデータの入出力、およびデコーダ
２ａへのデータ入力をおこなう共通の信号線として使用
される。読み出し制御信号線１７は、フラッシュメモリ
素子４〜８および属性情報記憶用メモリ素子３の読み出
し制御入力端子にそれぞれ接続され、当該メモリを読み
出しモードにするために使用される。書き込み制御信号
線１８は、フラッシュメモリ素子４〜８および属性情報
記憶用メモリ素子３の書き込み制御入力端子、並びにデ
コーダ２ａにそれぞれ接続され、当該メモリおよびデコ
ーダを書き込みモードに設定するために使用される。

【００２２】プルアップ抵抗２０は、カードイネーブル
信号線１２の入力が不定のときにその電位をＨレベル
(電源電圧)とし、デコーダ２ａひいてはカード１１０ａ
を非動作状態に保持する。プルアップ抵抗２１は、属性
メモリ制御信号線１３の入力が不定のときにその電位を
Ｈレベル(電源電圧)とし、デコーダ２ａがフラッシュメ
モリ素子４〜８を選択するように働く。電源線９および
グランド線１０はカードの動作電圧源であり、図示はさ
れていないがデコーダ２ａ、フラッシュメモリ素子４〜
８および属性情報記憶用メモリ素子３に接続されてい
る。

【００２３】また、図３はデコーダ２ａの回路図であ
る。図において、３０、３１、３９はインバータ、３６
は内部データ入出力線群７４の本数に対応した複数(こ
の実施例では５つ)のインバータが並列に設けられたイ
ンバータ回路、３２、３３、４０はＮＡＮＤゲート、３
４はデコード情報記憶用メモリであり例えばＥＥＯＲＯ
Ｍ等の書き換え可能な不揮発性メモリで構成されてい
る。３５は内部データ入出力線群７４の本数に対応した
複数(この実施例では５つ)のＮＯＲゲートが並列に設け
られたＮＯＲゲート回路、３７は内部データ入出力線群
７４の本数に対応した複数(この実施例では５つ)のトラ
イステートバッファが並列に設けられたバッファ回路、
３８は書き込み制御回路、４１のコマンドラッチ／デコ
ード回路である。

【００２４】属性メモリ制御信号線１３は、２入力ＮＡ
ＮＤゲート３３、３入力ＮＡＮＤゲート４０およびイン
バータ３１に入力されている。２入力ＮＡＮＤゲート３
２には、インバータ３１の出力およびカードイネーブル
信号線１２のインバータ３０によって反転された信号が
入力されている。従って、カードイネーブル信号線１２
がＬレベル、属性メモリ制御信号線１３がＬレベルのと
きに属性情報記憶用メモリ素子３へのチップイネーブル
信号１５ａはＬレベルが出力され、当該メモリは動作状
態となる。カードイネーブル信号線１２のインバータ３
０によって反転された信号は、２入力ＮＡＮＤゲート３
３にも接続されており、デコーダ２ａに内蔵されたデコ
ード情報記憶用メモリ素子３４への内部チップイネーブ
ル信号４３は、カードイネーブル信号線１２がＬレベ
ル、属性メモリ制御信号線１３がＨレベルの時にＬレベ
ルとなり、記憶容量が例えば２０ビットのデコード情報
記憶用メモリ３４が動作状態(活性化)となる。

【００２５】動作状態にされたメモリ３４は、書き込み
制御回路３８およびコマンドラッチ／デコード回路４２
から発生される内部読み出し制御信号線４２および内部
書き込み制御信号線７３により制御される。そして、内
部読み出し制御信号線４２がＬレベル、内部書き込み制
御信号線７３がＨレベルであれば読み出しモードとな
り、アドレス信号線群１１ａの２本のアドレス信号で指
定されたアドレスのデータが５本の内部データ入出力線
群７４に出力される。この出力は、ＮＯＲゲート回路３
５の各ゲートの一方にそれぞれ入力され、他方の入力で
ある内部読み出し制御信号線４２がＬレベルであれば反
転されて、インバータ回路３６の入力となる。インバー
タ回路３６でこの入力はさらに反転されフラッシュメモ
リ素子４〜８のチップイネーブル信号線群１５となり、
Ｌレベルのチップイネーブル信号１５を受けたフラッシ
ュメモリ素子が動作状態となる。なお、このときバッフ
ァ回路３７はこれの制御信号線である制御信号線４２が
Ｌレベルであるためその出力は高インピーダンス状態で
あり、フラッシュメモリ素子の読み出しに影響を与える
ことはない。

【００２６】一方、内部読み出し制御信号線４２がＨレ
ベル、内部書き込み制御信号線７３がＬレベルであれば
書き込みモードとなり、バッファ回路３７の制御信号で
ある内部読み出し制御信号線４２がＨレベルで出力が可
能な状態であれば、データ入出力線群１９および内部デ
ータ入出力線群７４を介して、デコード情報記憶用メモ
リ素子３４へデータが書き込まれる。なお、カードが動
作状態にあり、内部読み出し制御信号線４２および内部
書き込み制御信号線７３が共にＨレベルの時は、バッフ
ァ回路３７は高インピーダンスモードとなり、内部デー
タ入出力線７４は高インピーダンス状態となり、メモリ
素子３４への読み出しおよび書き込み動作は行われな
い。

【００２７】また、図４は図３の書き込み制御回路３８
およびコマンドラッチ／デコーダ回路４１の回路図を示
す。コマンドラッチ／デコード回路４１は、５段カスケ
ード接続された８ビット入力のラッチ回路５４〜５８、
ラッチ回路５４の８ビットの出力信号５９が０１ｈの時
にＨレベルを出力する８入力のＡＮＤゲートからなるデ
コード回路６４、ラッチ回路５５の８ビットの出力信号
６０が０２ｈの時にＨレベルを出力するデコード回路６
５、ラッチ回路５６の８ビットの出力信号６１が０３ｈ
の時にＨレベルを出力するデコード回路６６、ラッチ回
路５７の８ビットの出力信号６２が０４ｈの時にＨレベ
ルを出力するデコード回路６７、ラッチ回路５８の８ビ
ットの出力信号６３が０５ｈの時にＨレベルを出力する
デコード回路６８、これらのデコード回路６４〜６８の
出力を入力とする５入力のＡＮＤゲート６９、および出
力信号線５１に挿入されたバッファ５２より構成されて
いる。なお、ラッチ回路５４〜５８は例えば、Ｄタイプ
フリップフロップを８つ内蔵した７４ＡＬＳ２７３型の
半導体集積回路で構成される。

【００２８】コマンドラッチ／デコード回路４１は、図
３のＮＡＮＤゲート４０の出力信号線５１の信号をクロ
ック入力とし、データ入出力信号線１９の入力信号を入
力データとして動作する。図３のＮＡＮＤゲート４０
は、属性メモリ制御信号線１３の出力、インバータ３０
によって反転されたカードイネーブル信号線１２の出
力、インバータ３９によって反転された書き込み制御信
号線１８の出力の３つの出力を入力としており、属性メ
モリ制御信号線１３がＨレベル、カードイネーブル信号
線１２がＬレベル、書き込み制御信号線１８がＬレベル
の時に出力信号線５１がＬレベルとなる。この出力信号
は、図４のバッファ５２の出力信号５３として各ラッチ
回路５４〜５８のクロック入力に接続されており、図３
のＮＡＮＤゲート４０の上記条件が満足されなくなり、
出力信号線５１がＬレベルからＨレベルに変化すると、
各ラッチ回路５４〜５８は、それぞれの前段のラッチ回
路の８ビットの出力信号をラッチし、ラッチ回路５４
は、データ入出力線群１９から入力された８ビットのデ
ータを取り込みラッチする。デコード回路６４〜６８
は、接続されたラッチ回路の出力が上述した各値に合致
した場合にＨレベルを出力する。これらの出力は、５入
力のＡＮＤゲート６９の入力となり、デコード回路６４
〜６８の出力がすべてＨレベルであった場合に、ＡＮＤ
ゲート６９の出力である内部読み出し制御信号４２がＨ
レベルとなる。

【００２９】この内部読み出し制御信号４２は、ＮＯＲ
ゲート回路３５およびデコード情報記憶用メモリ３４へ
は読み出し制御信号として入力され、またバッファ回路
３７および書き込み制御回路３８へは、それぞれバッフ
ァの制御信号および内部書き込み制御信号を発生するた
めの信号として入力される。ＮＯＲゲート回路３５は、
制御信号線４２がＬレベルの時はメモリ３４に格納され
たデータに従って内部データ入出力信号線群７４の出力
を反転させて出力しているが、制御信号線４２がＨレベ
ルになると、内部データ入出力信号線群７４の信号に関
わりなくＬレベルを出力する。そしてＮＯＲゲート回路
３５の出力はインバータ回路３６によりさらに反転さ
れ、フラッシュメモリ素子４〜８へのチップイネーブル
信号線群１５はすべてＨレベルを出力する。一方、バッ
ファ回路３７では制御信号線４２の信号がＨレベルとな
ると各トライステートバッファの入力がそのまま出力に
供給され、データ入出力信号線１９のデータをデコード
情報記憶用メモリ３４に伝達する。

【００３０】さらに、書き込み制御回路３８の入力とな
っている制御信号線４２は、図４に示す２入力のＮＡＮ
Ｄゲート７２の１入力である。ＮＡＮＤゲート７２のも
う一方の入力は、ＡＮＤゲート７０の出力信号７１であ
って、この出力信号７１は図３に示すインバータ３０に
よって反転されたカードイネーブル信号線１２の出力、
インバータ３９によって反転された書き込み制御信号線
１８の出力、および属性メモリ制御信号線１３の出力の
３つの出力によって決定されている。従って、カードイ
ネーブル信号線１２の出力がＬレベル、書き込み制御信
号線１８の出力がＬレベル、属性メモリ制御信号線１３
の出力がＨレベルの時に図４に示すＡＮＤゲート７０の
出力信号７１はＨレベルになり、さらにこの条件および
ＡＮＤゲート６９の出力である制御信号４２がＨレベル
である条件が重なった時にデコード情報記憶用メモリ３
４への内部書き込み制御信号線７３がＬレベルとなり、
データ入出力信号線１９のデータがメモリ３４に書き込
まれる。

【００３１】この実施例のメモリカード１１０ａでの各
メモリの役割は、属性情報記憶用メモリ素子３は属性情
報メモリであり、フラッシュメモリ素子４〜８のメモリ
容量、アクセスタイム等の仕様、そのデータフォーマッ
ト情報、およびデコーダ２ａ内のデコード情報記憶用メ
モリ素子３４に記憶された後述するフラッシュメモリ素
子４〜８の使用状況(デコード情報)を格納する。フラッ
シュメモリ素子４〜８はコモンメモリであり、カードと
して活用するための実際のデータを格納する。そして上
記デコーダ２ａ内のデコード情報記憶用メモリ素子３４
はデコード情報メモリであり、デコード出力(フラッシ
ュメモリ素子４〜８へのチップイネーブル信号群１５の
信号)を格納している。また、属性情報記憶用メモリ素
子３およびデコーダ２ａ内のデコード情報記憶用メモリ
素子３４を構成するＥＥＰＲＯＭと、フラッシュメモリ
素子４〜８では、動作させる時に与える信号の方式が異
なり、特にフラッシュメモリでは従来技術で説明したよ
うに、読み出し制御信号線および書き込み制御信号線の
制御信号に従って読み出しモードあるいは書き込みモー
ドにされた状態でメモリ素子に内蔵されたコマンドレジ
スタに所定の方式に従ってコマンドを書き込むことによ
り、やはりメモリ内に内蔵されたアルゴリズムに従って
命令された動作が行われる。

【００３２】次に図１〜４に従って動作を説明する。な
お、説明において各信号線とこれの信号は同一符号で示
す。また、端末機１００はＲＯＭ１０３に格納されてい
るシステムプログラム１０３ａに従って動作を行う。さ
らに説明を解り易くするために、各フラッシュメモリ素
子４〜８はそれぞれ素子全体を一括消去が可能なブロッ
クとしたものであるとし、また初期状態ではメモリ素子
８が未使用のメモリ素子(ブロック)であるものとする。
この発明のメモリカード１１０ａも図１に示すように端
末機１００にコネクタ１を介して接続され、電源電圧が
印加されて使用される。カードイネーブル信号線１２が
Ｈレベルの時にはカード１１０ａは非動作状態となりＬ
レベルとすると動作状態となる。

【００３３】属性情報記憶用メモリ素子３へのデータの
書き込みおよび読み出し動作は以下の通りである。カー
ド１１０ａが動作状態にある時、図２に示す属性メモリ
制御信号線１３をＬレベルとするとデコーダ２ａのチッ
プイネーブル信号線１５ａはＬレベル、チップイネーブ
ル信号線群１５は全てＨレベルとなって、属性情報記憶
用メモリ素子３が動作状態、フラッシュメモリ素子４〜
８は非動作状態となる。この状態において、読み出し制
御信号線１７をＬレベル、書き込み制御信号線１８をＨ
レベルとすると、アドレス信号線群１１ｂの下位８本の
アドレス信号線Ａ０〜Ａ７で指定されたアドレスのメモ
リ素子３内のデータがデータ入出力線群１９に読み出さ
れる。また、読み出し制御信号線１７をＨレベル、書き
込み制御信号線１８をＬレベルとすると、データ入出力
線群１９のデータをメモリ素子３内のアドレス信号線群
１１ｂの下位８本のアドレス信号線Ａ０〜Ａ７で指定さ
れたアドレスに書き込むことができる。

【００３４】次に、フラッシュメモリ素子４〜８へのデ
ータの書き込みおよび読み出し動作、並びにこれに伴い
同時に行われるデコーダ２ａ内のデコード情報記憶用メ
モリ３４の読み出し動作は以下の通りである。但し、メ
モリ３４から読み出されるデータはフラッシュメモリ素
子４〜８へのチップイネーブル信号として使用され、デ
ータ入出力線群１９を介してカード外部に直接読み出す
ことはできない。カードイネーブル信号線１２をＬレベ
ル、属性メモリ制御信号線１３をＨレベルとすると、デ
コーダ２ａからのメモリ素子３へのチップイネーブル信
号線１５ａはＨレベルとなり、フラッシュメモリ素子４
〜８へのチップイネーブル信号線群１５へは、デコーダ
２ａ内のデコード情報記憶用メモリ３４(図３参照)に格
納されたデータに従って信号が出力される。なおこの
時、コマンドラッチ／デコーダ回路４１から出力される
内部読み出し制御信号線４２は、図４で説明した各デコ
ード回路６４〜６８での条件が満たされていないのでＬ
レベルであり、バッファ回路３７はハイインピーダンス
モードとなっており、バッファ回路３７の出力がメモリ
３４の出力に影響を与えることはない。メモリ３４内に
格納されたデコード情報の初期データの内容が例えば図
５に示すものであると、デコーダ２ａは、このデコード
情報に基づいて上位のアドレス信号線群１１ａの２ビッ
トの入力信号に従ってチップイネーブル信号線群１５の
うちの１本の信号線だけをＬレベル(“０")にし、フラ
ッシュメモリ素子４〜７のうちの１つのメモリ素子を選
択して動作状態にする。このとき読み出し制御信号線１
７をＬレベル、書き込み制御信号線１８をＨレベルとす
ると、動作状態にされたフラッシュメモリ素子のアドレ
ス信号線群１１ｂ(１８本)で指定されたアドレスのデー
タがデータ入出力線群１９に読み出される。

【００３５】フラッシュメモリ素子への書き込みについ
ても上記と同様の手順となる。すなわち、カードイネー
ブル信号線１２をＬレベル、属性メモリ制御信号線１３
をＨレベルとするとデコーダ２ａのメモリ素子４〜８へ
のチップイネーブル信号線群１５へはデコーダ２ａ内の
メモリ３４に格納されたデータに従って信号が出力され
る。この時、コマンドラッチ／デコーダ回路４１からの
内部読み出し制御信号線４２はＬレベルであり、バッフ
ァ回路３７はハイインピーダンスモードとなっており、
これのがメモリ３４の出力に影響を与えることはない。
メモリ素子３４の初期のデータ内容が図５に示すもので
あると、デコーダ２ａは、上位のアドレス信号線群１１
ａの２ビットの信号に従い、フラッシュメモリ素子４〜
７のうちの１つのメモリ素子を選択して動作状態にす
る。この時、読み出し制御信号線１７をＨレベル、書き
込み制御信号線１８をＬレベルとすると、データ入出力
線群１９に入力されるコマンドおよびデータを受け付け
て、プログラム(書き込み)、一括消去などの動作を行
う。

【００３６】そして、デコーダ２ａ内のデコード情報記
憶用メモリ３４への書き込み動作は以下の通りである。
データ書き込みにおいて、メモリ素子４〜８が応答せ
ず、図４に示すデコーダ２ａ内のコマンドラッチ／デコ
ード回路４１の各デコード回路６４〜６８の上述した条
件を満たすようなコマンドが入力された場合は、コマン
ドラッチ／デコード回路４１からの内部読み出し制御信
号線４２がＨレベル、書き込み制御回路３８の内部書き
込み制御信号線７３がＬレベルになり、データ入出力線
群１９、バッファ回路３７および内部データ入出力線群
７４を介してメモリ３４にデータの書き込みが可能とな
る。なお、この時、チップイネーブル信号線群１５は全
てＨレベルであるので、フラッシュメモリ素子４〜８は
全て非動作状態にある。

【００３７】次にこの発明のメモリカードの特徴となる
フラッシュメモリ素子のデータの書き換え動作について
以下に説明する。簡単に言うと、例えばフラッシュメモ
リ素子４〜８のうちメモリ素子４〜７は使用状態にあ
り、フラッシュメモリ素子８が未使用の予備のメモリと
なっている状態のメモリカードで、メモリ素子４のデー
タを書き換える場合は、まず、メモリ素子４に記憶され
たデータを全て端末機側に読み出し、その後、メモリ素
子４にコマンドを書き込んで一括消去動作を行わせる。
端末機側ではコマンドを書き込んだ後、すぐにメモリ素
子８が使用可能なようにメモリカードのデコーダ内のデ
コード情報を書き換え、メモリ素子４の一括消去動作と
並行して書き換えたデータを冗長メモリであるメモリ素
子８に書き込む。すなわち、メモリ素子４での一括消去
動作は時間がかかるため、従来のようにデータの書き換
えを行う際、データを再度、メモリ素子４に戻す場合に
は、メモリ素子４の一括消去動作の完了を待ち、その後
データの書き込みを行っていたが、この発明の場合は、
代替メモリであるメモリ素子８にデータを書き込むた
め、メモリ素子４に一括消去のコマンドを書き込んだ
後、デコード情報を書き換えれば、メモリ素子４の一括
消去動作と並行してメモリ素子８にデータを書き込むこ
とができる。これによりその後はメモリ素子８がメモリ
素子４の役割を果たし、一括消去動作が完了したメモリ
素子４が冗長メモリ(未使用のメモリ)とになる。これに
より、データの書き換えにかかる時間が短縮でき、メモ
リカードの総合的な動作速度が向上することになる。

【００３８】次に一例として、このメモリカード１１０
ａにはすでにデータが書き込まれており０００００ｈ番
地のデータは、００ｈであって、このデータを０１ｈに
書き換える手順を図に従って詳細に説明する。なお、図
６の(ａ)および(ｂ)には書き換え動作時の概略的なフロ
ーチャート、図７〜図９にはデータの書き換え動作時の
図２および図３の回路の各信号の概略的なタイムチャー
トを示した。メモリカード１１０ａが端末機１００に挿
入されて電源が印加されると、端末機１００はまず、カ
ードイネーブル信号線１２をＬレベルとし、メモリカー
ド１１０ａを動作状態にする(ステップＳ１)。次に、属
性メモリ制御信号線１３をＬレベルとするとデコーダ２
ａのチップイネーブル信号線１５ａはＬレベル、チップ
イネーブル信号線群１５は全てＨレベルとなって、属性
情報記憶用メモリ素子３は動作状態、フラッシュメモリ
素子４〜８は非動作状態となる。この状態において、読
み出し制御信号線１７をＬレベル、書き込み制御信号線
１８をＨレベルとすると、データ入出力線群１９にアド
レス信号線群１１ｂの下位の８ビットで指定されたアド
レスのデータがメモリ素子３から読み出される。このデ
ータから、このメモリカード１１０ａが一括消去可能な
半導体メモリ素子を内蔵しており、さらに冗長メモリ素
子(フラッシュメモリ素子８)も内蔵していることを確認
する。すなわち、この発明のメモリカード１１０ａでは
複数のフラッシュメモリ素子のうち、１つは冗長メモリ
素子として使用される。さらに図５に示すチップイネー
ブル信号の情報(デコード情報)を読み出し、そのデータ
を端末機１００内の例えばＲＡＭ１０４に格納しておく
(ステップＳ２)。

【００３９】次に、フラッシュメモリ素子４〜８側を選
択するためにカードイネーブル信号線１２をＬレベル、
属性メモリ制御信号線１３をＨレベルとするとメモリ３
４が動作状態となる(以下、変更するまでこの状態とす
る)。さらに読み出し制御信号線１７をＬレベル、書き
込み制御信号線１８をＨレベル(以下この状態を読み出
し状態と呼ぶ)とし、フラッシュメモリ素子４を選択す
るためにアドレス信号１１ａ、１１ｂを０００００ｈ番
地と設定する。コマンドラッチ／デコード回路４１のコ
マンドラッチ部である各ラッチ回路５４〜５８(図４参
照)は、データをラッチしておらず、従ってデコード部
であるデコード回路６４〜６８およびＡＮＤゲート６９
は各々の条件が満たされていないため内部読み出し制御
信号線４２はＬレベルである。そこでデコード情報記憶
用メモリ３４は内部読み出し制御信号線４２がＬレベ
ル、内部書き込み制御信号線７３がＨレベルとなって読
み出しモードに設定される。メモリ３４のデコード情報
は図５のようになっているので、上位のアドレス信号線
群１１ａのアドレスＡ１８＝Ａ１９＝Ｌレベル(“０")
の時のチップイネーブル信号がＮＯＲゲート回路３５お
よびインバータ回路３６を介して出力される。すなわ
ち、チップイネーブル信号線群１５のうちフラッシュメ
モリ素子４のチップイネーブル信号のみがＬレベルとな
り当該メモリが動作状態にされ、アドレス信号１１ａ、
１１ｂの０００００ｈ番地のデータ００ｈがデータ入出
力線群１９から読み出される。以上の動作をフラッシュ
メモリ素子４の全アドレスに対して繰り返して行い全て
のデータを一旦、端末機１００側のＲＡＭ１０４に蓄え
る。そして端末機１００は端末機内で０００００ｈ番地
のデータ００ｈを０１ｈに変更する(ステップＳ２)。

【００４０】次に、フラッシュメモリ素子４の一括消去
を行うために、所定のシーケンスに従って所定のコマン
ドのデータを順次書き込む(メモリ素子４の消去シーケ
ンス)。読み出し制御信号線１７をＨレベル、書き込み
制御信号線１８をＬレベル(以下この状態を書き込み状
態と呼ぶ)とし、フラッシュメモリ素子４を選択するた
めにアドレス信号１１ａ、１１ｂを０５５５５ｈ番地と
設定し、ＡＡｈをデータ信号１９として入力する。図４
のコマンドラッチ／デコード回路４１の内部読み出し制
御信号線４２はまだＬレベルの状態であり、メモリ３４
は読み出しモードに設定される。アドレス信号１１ａ、
１１ｂは０５５５５ｈであり従って上位２ビットのアド
レス信号線１１ａのアドレス信号はＡ１８＝Ａ１９＝Ｌ
レベル(“０")なので、図５のデコード情報に従ってフ
ラッシュメモリ素子４のチップイネーブル信号１５のみ
がＬレベルとなり、当該メモリが動作状態となり、アド
レス信号１１ａ、１１ｂが０５５５５ｈの時にデータＡ
Ａｈがデータ信号１９として書き込まれ、メモリ素子４
にとって一括消去するためのコマンドの第１データとし
て認識される。なおデータをラッチさせるために、書き
込み制御信号線１８を図７に示すようにＬレベルからＨ
レベルへ変化させるがコマンドラッチ／デコード回路４
１の各ラッチ回路５４〜５８でラッチされるデータはそ
れぞれデコード回路６４〜６８の出力がＨレベルになる
条件を満たす有効なデータではなく、従ってＡＮＤゲー
ト６９の出力である内部読み出し制御信号線４２はＬレ
ベルに保たれる(ステップＳ４)。

【００４１】次に、フラッシュメモリ素子４を一括消去
するためのコマンドの第２データを書き込む。カードを
書き込み状態とし、メモリ素子４を選択するためにアド
レス信号１１ａ、１１ｂを０２ＡＡＡｈ番地と設定し、
５５ｈをデータ入出力信号１９として入力する。コマン
ドラッチ／デコード回路４１ではデコード回路６４〜６
８の条件が満たされていないため信号線４２はＬレベル
であり、メモリ３４は読み出しモードに設定される。そ
してアドレス信号が０２ＡＡＡｈであることからメモリ
３４のデコード情報に従って上記と同様にメモリ素子４
のみが動作状態となり、アドレス信号１１ａ、１１ｂが
０２ＡＡＡｈの時にデータＡＡｈがデータ信号１９とし
て書き込まれ、メモリ素子４にとって一括消去するため
のコマンドの第２データとして認識される。なお、コマ
ンドラッチ／デコード回路４１の各ラッチ回路５４〜５
８の回路でラッチされるデータが有効ではなく次のサイ
クルまでＡＮＤゲート６９の出力である内部読み出し制
御信号４２がＬレベルに保たれるのは同様である(ステ
ップＳ５)。さらにメモリ素子４を一括消去するための
コマンドのデータを、０５５５５ｈ番地にデータ８０ｈ
(ステップＳ６)、０５５５５ｈ番地にデータＡＡｈ(ス
テップＳ７)、０２ＡＡＡｈ番地にデータ５５ｈ(ステッ
プＳ８)、０５５５５ｈ番地にデータ１０ｈ(ステップＳ
９)、を順次書き込む。以上のようなステップＳ４〜ス
テップＳ９に示す予め定められているシーケンス(ＡＭ
Ｄ社データブック参照)に従って、所定のアドレスに所
定のデータを書き込むことにより、自動的にメモリ素子
４は一括消去を開始する。一括消去にかかる時間は約
２.２秒である(ステップＳ２５)。

【００４２】上記ステップＳ９でデータが書き込まれた
後、メモリ素子４で一括消去動作が行われるのと並行し
て、次に、デコーダ２ａに内蔵されているデータ情報記
憶用メモリ３４のデコード情報の書き換えが行われる。
これはメモリ素子４をメモリ８に切り換えるために行わ
れる。メモリ３４に書き込みを行うには内部読み出し制
御信号線４２をＨレベル、内部書き込み制御信号線７３
をＬレベルにして、メモリ３４を書き込みモードにする
必要がある。そこで、図４のコマンドラッチ／デコード
回路４１のＡＮＤゲート６９の出力である内部読み出し
制御信号４２をＨレベルにするために、デコード回路６
４〜６８が各々の条件が同時に満たされるように５段カ
スケード接続されたラッチ回路５４〜５８にデータ入出
力線１９を介してデータを順番に書き込んでゆく。カー
ドを書き込み状態とし、アドレス信号１１ａ、１１ｂを
０００００ｈ番地と設定し、データ０５ｈをデータ信号
１９として入力する。アドレス信号が０００００ｈであ
ることから上位２ビットのアドレス信号１１ａがＡ１８
＝Ａ１９＝Ｌレベル(“０")となり、デコーダ２ａ内の
メモリ３４の図５に示すデコーダ情報に従って、メモリ
素子４のみが動作状態となり、アドレス信号１１ａ、１
１ｂが０００００ｈの時にデータ０５ｈがデータ信号１
９として書き込まれる。しかしこのデータはメモリ素子
４にとってコマンドとして認識されるデータでなく、新
たな動作を引き起こすことはない。なおデータをラッチ
させるために、書き込み制御信号線１８は図７に示すよ
うにＬレベルからＨレベルへ変化するがコマンドラッチ
／デコード回路４１のラッチ回路５４〜５８でラッチさ
れるデータは、デコード回路６４〜６８がＨレベルを出
力する有効なデータではなく、次のサイクルまでＡＮＤ
ゲート６９の出力である内部読み出し信号線４２はＬレ
ベルに保たれる(ステップＳ１０)。

【００４３】このようにしてアドレス信号１１ａ、１１
ｂを０００００ｈ番地と設定し、図８に示すように以下
順次、データ０４ｈ、０３ｈ、０２ｈ、０１ｈを書き込
む(ステップＳ１１〜１４)。コマンドラッチ／デコード
回路４１のラッチ回路５４〜５８はそれぞれ前段のラッ
チ回路の出力を入力とし、次の書き込みサイクルで後段
のラッチ回路にデータを伝達しているため、上記ステッ
プ１０〜１４の書き込みの最後のデータ０１ｈの書き込
みで、書き込み制御信号線１８がＬレベルからＨレベル
へ変化すると、ラッチ回路５４は０１ｈを出力し、ラッ
チ回路５５は０２ｈを出力し、ラッチ回路５６は０３ｈ
を出力し、ラッチ回路５７は０４ｈを出力し、そしてラ
ッチ回路５８は０５ｈを出力する。このため、デコード
回路６４〜６８はそれぞれ入力の条件が満たされるため
全てＨレベルを出力し、従ってＡＮＤゲート６９の出力
である内部読み出し制御信号線４２がＨレベルとなる。
これによりＮＯＲゲート回路３５は全てＬレベルの信号
を出力し、インバータ回路３６で反転されたチップイネ
ーブル信号１５は全てＨレベルとなりメモリ素子４〜８
は非動作状態となる。さらにバッファ回路３７は、デー
タ入出力線１９からの入力信号を伝達するようになる。
ラッチによりこの状態は次の書き込みサイクルまで保持
される。

【００４４】次に、デコーダ２ａ内のメモリ３４内のデ
コード情報を図５に示すものから図１０に示すものに書
き換える。すなわち、上位のアドレス信号１１ａがメモ
リ素子４を選択する信号である時にはメモリ素子８を選
択するチップイネーブル信号１５を出力するようにす
る。この場合、図５のアドレス信号１１ａが(０.０)の
時のチップイネーブル信号１５のデータを書き換えれば
よい。アドレス信号１１ａ、１１ｂを０００００ｈ番地
と設定し、データ１Ｅｈ(図１０の最上段のデータに相
当する)をデータ信号１９として入力すると、図４に示
す読み出し制御回路３８のＡＮＤゲート７２の出力であ
る内部書き込み制御信号線７３はＬレベルとなり、メモ
リ３４は内部読み出し制御信号線４２がＨレベル、内部
書き込み制御信号線７３がＬレベルの書き込みモードに
設定される。そこでデータ信号１９の入力データ１Ｅｈ
が半導体メモリ３４に書き込まれる。この書き込みはメ
モリ３４内で自動的に開始され終了する(図８参照)(ス
テップＳ１５〜Ｓ１６)。これにより、メモリ３４内の
デコード情報は図５から図１０のように書き換えられ
る。メモリ３４内のデコード情報の書き換え(書き込み)
の所要時間は約１０ｍｓ程度であり、その前のステップ
１０〜１４のメモリ３４を書き込みモードにするために
コマンドラッチ／デコード回路４１のラッチ回路５４〜
５８へのデータの設定のための書き換え時間を加えて
も、メモリ素子４の一括消去の所要時間(約２.２ｓｅ
ｃ)に比べて極めて短時間である。従って、メモリ素子
４の一括消去動作の完了を待ってから同メモリ素子４に
データをプログラム(書き込み)する従来のカードに比
べ、メモリ素子４への一括消去のコマンドの書き込みが
終了後、このメモリ素子４の一括消去動作と並行して、
代替のメモリ素子８にデータをプログラム(書き込む)が
行える。従って、メモリカードのデータの書き換えの動
作時間を短縮することができる。なお、図８の符号Ｐ１
で示す、メモリ３４へのデコード情報の書き込み動作の
間のチップイネーブル信号１５の値は不定である。

【００４５】次に、メモリ素子８へのデータのプログラ
ム(書き込み)を行う。なお、この時メモリ素子８はデー
タが消去された消去状態(通常ＦＦｈ)にあることが前提
である。さきの書き込みにおいてデータ信号１９の入力
データは１Ｅｈであったので、書き込み制御信号線１８
はＬレベルからＨレベルに変化した後は、コマンドラッ
チ／デコード回路４１のラッチ回路５４がラッチするデ
ータはデコード回路６４をＨレベルにする有効なデータ
でなくなり、従ってＡＮＤゲート６９の出力である内部
読み出し制御信号線４２もＬレベルになる。ここで、０
００００ｈ番地にデータを書き込むため、予め定められ
たシーケンスに従ってコマンドを順次書き込む。アドレ
ス信号１１ａ、１１ｂを０５５５５ｈ番地と設定し、Ａ
Ａｈをデータ信号１９として入力する。デコード回路６
４〜６８は各々の条件が満たされていないためＡＮＤゲ
ート６９の出力である内部読み出し制御信号線４２はＬ
レベルである。そこでデコーダ２ａのメモリ３４は内部
読み出し制御信号線４２がＬレベル、内部書き込み制御
信号線７３がＬレベルとなって読み出しモードに設定さ
れる。メモリ３４のデコード情報は図１１のようになっ
ているので、これに従ってアドレス信号１１ａ、１１ｂ
が０５５５５ｈなので上位のアドレス信号１１ａがアド
レス信号Ａ１８＝Ａ１９＝Ｌレベル(“０")の時のチッ
プイネーブル信号１５がＮＯＲゲート回路３５およびイ
ンバータ回路３６を通じて出力される。すなわち、チッ
プイネーブル信号１５のうちフラッシュメモリ素子８の
チップイネーブル信号のみがＬレベルとなり、当該メモ
リが動作状態にされ、アドレス信号１１ａ、１１ｂが０
５５５５ｈの時にデータＡＡｈがデータ信号１９として
書き込まれ、メモリ素子８にとってバイトプログラムす
るためのコマンドの第１データとして認識される(ステ
ップＳ１７)。以下の動作は、メモリ素子４に一括消去
動作をさせる時とコマンドが異なるのみで同様であり、
メモリ素子８をバイトプログラムするためのコマンドの
データを予め定められたシーケンス(ＡＭＤ社データブ
ック参照)に従って順次書き込む。すなわち、０２ＡＡ
Ａｈ番地にデータ５５ｈ(ステップＳ１８)、０５５５５
ｈ番地にデータＡ０ｈ(ステップＳ１９)、そして０００
００ｈ番地に書き換えらえたデータ０１ｈ(ステップＳ
２０)を順次書き込む。そして第４サイクル(ステップＳ
２０)の書き込みにおいて指定するアドレス０００００
ｈとデータ０１ｈがプログラムされるデータとなる。こ
れによりメモリ素子８は自動的にバイトプログラムを開
始する。バイトプログラムの一連の時間は、約２０μｓ
程度である(ステップＳ２１)。その後、上記バイトプロ
グラムを繰り返してメモリ素子８全体のプログラムが終
了すれば、一連のデータの書き込み作業は完了する(ス
テップＳ２２)。例えばメモリ素子８が２Ｍビット≒２
５６Ｋバイトであるとすると２５６Ｋバイト×２０μｓ
＝約５.２ｓｅｃかかる。

【００４６】そして、デコーダ２ａ内のメモリ３４のデ
コード情報が変更されたため、属性情報記憶用メモリ素
子３を上述したように書き込み状態にして、属性情報の
中のデコード情報の書き換え(書き込み)が行われる(ス
テップＳ２３)。デコード２ａのメモリ３４のデータ内
容は、メモリカード１１０ａを端末機１００から抜去す
ると不明となるため、なんらかの形で、メモリ３に格納
しておけば再度、端末機１００にメモリカード１１０ａ
を装着したときに、簡単に端末機１００側から読み出
せ、利用可能である。メモリカード１１０ａを端末機１
００に挿入した直後は、端末機１００はまず属性情報記
憶用メモリ素子３を読み出し、このカードが一括消去可
能な半導体メモリ素子を内蔵していることを知り、さら
に冗長なメモリ素子も内蔵していることを確認する(以
上の情報はデータを有することが重要で、そのフォーマ
ットは問はない)。さらに例えば図５に示すデコード情
報を読み出し、どのメモリ素子が未使用となっているか
を確認する(未使用か否かは、例えば全アドレスのデー
タをメモリ素子毎(各ビット毎)に論理積をとれば未使用
のメモリ素子のビットは“１"(Ｈレベル)となる。すな
わち、端末機１００が使用、未使用の状態を表す図５に
示すデータを端末機内のメモリに読み込み、カードの使
用、未使用の状態を決定してゆく。このデータは、デコ
ード情報記憶用メモリ３４のデータと確実に一致しなけ
ればならない。また、メモリ３４のデコード情報は、デ
ータ入出力信号群１９を介して直接端末機１００側に読
み出すことができなため、メモリカード１１０ａを抜去
する前に必ずメモリ３に書き込む必要がある(次回挿入
時に正しく使用、未使用の状態が実際の状況と一致しな
くなるため)。その後、端末機側からの電源がＯＦＦさ
れ、端末機１００からメモリカード１１０ａが抜去され
全ての動作が完了する(ステップＳ２４)。

【００４７】実施例２．なお、上記実施例では、フラッ
シュメモリ素子４〜８が１つのメモリ素子全体を一括消
去するタイプのメモリ素子として説明していたため、メ
モリ素子群４〜８の一括消去が可能なブロックの構成は
図１１のそれぞれブロック４ａ〜８ａで示すようになっ
ていたが、例えば、図１２に示すようにフラッシュメモ
リ素子４〜８がそれぞれ２つのブロック４ａ、４ｂ〜８
ａ、８ｂに分割されており、ブロック毎に一括消去でき
る素子である場合には、デコーダ２ａへの上位のアドレ
ス信号線群１１ａを下位アドレスＡ１７を１ビット追加
してアドレス信号Ａ１７〜Ａ１９の３本とし、さらにデ
コーダ２ａ内のデコード情報記憶用メモリ３４を４０ビ
ット以上のメモリで構成すれは、ブロック単位での上記
実施例と同様の使用が可能となり、従って同様な効果が
得られる。なお、その際のメモリ３４内のデコード情報
は例えば図１３に示すものとなる。また、メモリ素子４
〜８がそれぞれ３つ以上の一括消去可能なブロックで構
成されている場合でも、デコーダ２ａへの上位のアドレ
ス信号線群１１ａのビット数、およびデコード情報記憶
用メモリ３４の容量を適当な値にすれば、同様にこの発
明を適用することが可能である。

【００４８】実施例３．さらに上記各実施例では、デコ
ーダ２ａ内のデコード情報記憶用メモリ３４のデータ内
容は、属性情報記憶用メモリ素子３に格納するようにし
ているが、それ以外の例えばフラッシュメモリ素子４〜
８内に保持しても同様の効果が得られる。この場合には
属性情報記憶用メモリ素子３は削除することも可能であ
る。

【００４９】実施例４．さらに上記各実施例では、デコ
ーダ２ａ内のデコード情報記憶用メモリ３４のデータ内
容は、属性情報記憶用メモリ素子３に格納するようにし
ているが、端末機１００の例えばＥＥＰＲＯＭ１０５に
各カードのデコード情報を含む属性情報を記憶して、端
末機１００側でこれらを管理しても同様の効果が得られ
る。

【００５０】実施例５．さらに上記各実施例では、所定
のブロック毎に一括消去が行える書き換え可能な不揮発
性メモリ素子を５つ設け、うち１つを冗長メモリ素子
(代替メモリ素子)としているが、これらの数量は上記実
施例に限定されるものではない。

【００５１】

【発明の効果】以上のようにこの発明の請求項１、３お
よび４の発明では、ブロック毎に一括消去ができる書き
換え可能な不揮発性の半導体メモリ素子からなる半導体
メモリ素子群に少なくとも１つの未使用のブロックを設
け、さらにデコード情報が外部から適宜変更可能なデコ
ーダを設けたことにより、データの書き換えを行う際に
は、当該ブロックの一括消去のためのコマンドを書き込
んだ後、デコーダのデコード情報を書き換えて当該ブロ
ックの代わりに未使用のブロックを動作可能な状態にで
きるようにし、コマンドの書き込みの後に行われる当該
ブロックの一括消去動作と並行して未使用のブロックに
書き換えられたデータを書き込めるようにしたので、従
来の一括消去動作の完了を待って当該ブロックに再度書
き込みを行うのに比べ、データの書き換え時間が短縮で
き、総合的に処理速度の早いメモリカード、これを含む
メモリカードシステム、およびデータ書き換え方法が提
供できるという効果が得られる。また、さらにこの発明
の請求項２の発明では、半導体メモリ素子群中の各ブロ
ックの使用、未使用の状況を示すデコーダのデコード情
報を記憶するための、外部から読み出しおよび書き込み
が可能な属性情報記憶用メモリ素子をメモリカード中に
設けたので、端末機側からデコード情報を読み出すこと
でメモリカード内のデコーダのデコード情報が容易に解
り、従って多種の端末機(システム)でメモリカードの使
用が可能となる効果が得られる。

【図面の簡単な説明】

【図１】この発明によるメモリカードシステムの構成を
示すブロック図である。

【図２】図１のメモリカードの内部回路の構成の一例を
示すブロック図である。

【図３】図２のデコーダの回路図である。

【図４】図３の書き込み制御回路およびコマンドラッチ
／デコード回路の回路図である。

【図５】図３のデコード情報記憶用メモリ内の初期状態
でのデコード情報の一例を示す図である。

【図６】(ａ)および(ｂ)はこの発明のメモリカードのデ
ータ書き換え動作時のフローチャートである。

【図７】この発明のメモリカードのデータ書き換え動作
時のタイムチャートである。

【図８】図７に続くこの発明のメモリカードのデータ書
き換え動作時のタイムチャートである。

【図９】図８に続くこの発明のメモリカードのデータ書
き換え動作時のタイムチャートである。

【図１０】図３のデコード情報記憶用メモリ内の書き換
えられた後のデコード情報を示す図である。

【図１１】実施例１での半導体メモリ素子群の一括消去
可能なブロックの構成を示す図である。

【図１２】実施例２での半導体メモリ素子群の一括消去
可能なブロックの構成を示す図である。

【図１３】実施例２でのデコード情報記憶用メモリ内の
デコード情報を示す図である。

【図１４】従来のメモリカードの内部回路の構成を示す
ブロック図である。

【図１５】従来のメモリカードのデコーダの回路図であ
る。

【符号の説明】

１ コネクタ ２ａ デコーダ ３ 属性情報記憶用メモリ素子 ４ フラッシュメモリ素子(半導体メモリ素子) ４ａ ブロック ４ｂ ブロック ５ フラッシュメモリ素子(半導体メモリ素子) ５ａ ブロック ５ｂ ブロック ６ フラッシュメモリ素子(半導体メモリ素子) ６ａ ブロック ６ｂ ブロック ７ フラッシュメモリ素子(半導体メモリ素子) ７ａ ブロック ７ｂ ブロック ８ フラッシュメモリ素子(半導体メモリ素子) ８ａ ブロック ８ｂ ブロック ３４ デコード情報記憶用メモリ ３５ ＮＯＲゲート回路 ３６ インバータ回路 ３７ バッファ回路 ３８ 読み出し制御回路 ４１ コマンドラッチ／デコード回路 １００ 端末機 １１０ａ メモリカード

【手続補正書】

【提出日】平成６年６月７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正内容】

【０００７】デコーダ２は例えば７４ＡＬＳ１３８型の
半導体集積回路で構成され、その回路図を図１５に示
す。上位のアドレス信号線群１１ａの信号線Ａ１９は入
力端子ＤＢ、信号線Ａ１８は入力端子ＤＡ、カードイネ
ーブル信号線１２は入力端子Ｅ２バーにそれぞれ接続さ
れる。またフラッシュメモリ素子４〜７への４本のチッ
プイネーブル信号線群１５は出力端子Ｙ０バー、Ｙ１バ
ー、Ｙ２バーおよびＹ３バーにそれぞれ接続される。そ
して入力端子ＤＣ、Ｅ３はそれぞれグランド線に接続さ
れ、入力端子Ｅ１は電源線に接続される。図１５の回路
動作は、入力端子Ｅ１をＨレベル、入力端子Ｅ２バー、
Ｅ３バーをそれぞれＬレベルにするとデコーダ２は動作
状態になり、この状態で２ビット２進数コードで入力端
子ＤＡ、ＤＢを指摘すると、その数値に対応して出力端
子Ｙ０バー、Ｙ１バー、Ｙ２バーおよびＹ３バー中の１
出力がＬレベルになり、他の出力端子(Ｙ４バー〜Ｙ７
バーも含む)は全てＨレベルになる。また、入力端子Ｅ
１、Ｅ２バー、Ｅ３バー上記条件以外の時、すなわちデ
コーダ２が非動作状態にある時は入力端子ＤＡ〜ＤＣの
値のいかんにかかわらず、出力端子Ｙ０バー〜Ｙ７バー
は全てＨレベルになる。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２３

【補正方法】変更

【補正内容】

【００２３】また、図３はデコーダ２ａの回路図であ
る。図において、３０、３１、３９はインバータ、３６
は内部データ入出力線群７４の本数に対応した複数(こ
の実施例では５つ)のインバータが並列に設けられたイ
ンバータ回路、３２、３３、４０はＮＡＮＤゲート、３
４はデコード情報記憶用メモリであり例えばＥＥＰＲＯ
Ｍ等の書き換え可能な不揮発性メモリで構成されてい
る。３５は内部データ入出力線群７４の本数に対応した
複数(この実施例では５つ)のＮＯＲゲートが並列に設け
られたＮＯＲゲート回路、３７は内部データ入出力線群
７４の本数に対応した複数(この実施例では５つ)のトラ
イステートバッファが並列に設けられたバッファ回路、
３８は書き込み制御回路、４１はコマンドラッチ／デコ
ード回路である。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００３９

【補正方法】変更

【補正内容】

【００３９】次に、フラッシュメモリ素子４〜８側を選
択するためにカードイネーブル信号線１２をＬレベル、
属性メモリ制御信号線１３をＨレベルとするとメモリ３
４が動作状態となる(以下、変更するまでこの状態とす
る)。さらに読み出し制御信号線１７をＬレベル、書き
込み制御信号線１８をＨレベル(以下この状態を読み出
し状態と呼ぶ)とし、フラッシュメモリ素子４を選択す
るためにアドレス信号１１ａ、１１ｂを０００００ｈ番
地と設定する。コマンドラッチ／デコード回路４１のコ
マンドラッチ部である各ラッチ回路５４〜５８(図４参
照)は、データをラッチしておらず、従ってデコード部
であるデコード回路６４〜６８およびＡＮＤゲート６９
は各々の条件が満たされていないため内部読み出し制御
信号線４２はＬレベルである。そこでデコード情報記憶
用メモリ３４は内部読み出し制御信号線４２がＬレベ
ル、内部書き込み制御信号線７３がＨレベルとなって読
み出しモードに設定される。メモリ３４のデコード情報
は図５のようになっているので、上位のアドレス信号線
群１１ａのアドレスＡ１８＝Ａ１９＝Ｌレベル(“０")
の時のチップイネーブル信号がＮＯＲゲート回路３５お
よびインバータ回路３６を介して出力される。すなわ
ち、チップイネーブル信号線群１５のうちフラッシュメ
モリ素子４のチップイネーブル信号のみがＬレベルとな
り当該メモリが動作状態にされ、アドレス信号１１ａ、
１１ｂの０００００ｈ番地のデータ００ｈがデータ入出
力線群１９から読み出される。以上の動作をフラッシュ
メモリ素子４の全アドレスに対して繰り返して行い全て
のデータを一旦、端末機１００側のＲＡＭ１０４に蓄え
る。そして端末機１００は端末機内で０００００ｈ番地
のデータ００ｈを０１ｈに変更する(ステップＳ３)。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００４５

【補正方法】変更

【補正内容】

【００４５】次に、メモリ素子８へのデータのプログラ
ム(書き込み)を行う。なお、この時メモリ素子８はデー
タが消去された消去状態(通常ＦＦｈ)にあることが前提
である。さきの書き込みにおいてデータ信号１９の入力
データは１Ｅｈであったので、書き込み制御信号線１８
はＬレベルからＨレベルに変化した後は、コマンドラッ
チ／デコード回路４１のラッチ回路５４がラッチするデ
ータはデコード回路６４をＨレベルにする有効なデータ
でなくなり、従ってＡＮＤゲート６９の出力である内部
読み出し制御信号線４２もＬレベルになる。ここで、０
００００ｈ番地にデータを書き込むため、予め定められ
たシーケンスに従ってコマンドを順次書き込む。アドレ
ス信号１１ａ、１１ｂを０５５５５ｈ番地と設定し、Ａ
Ａｈをデータ信号１９として入力する。デコード回路６
４〜６８は各々の条件が満たされていないためＡＮＤゲ
ート６９の出力である内部読み出し制御信号線４２はＬ
レベルである。そこでデコーダ２ａのメモリ３４は内部
読み出し制御信号線４２がＬレベル、内部書き込み制御
信号線７３がＨレベルとなって読み出しモードに設定さ
れる。メモリ３４のデコード情報は図１０のようになっ
ているので、これに従ってアドレス信号１１ａ、１１ｂ
が０５５５５ｈなので上位のアドレス信号１１ａがアド
レス信号Ａ１８＝Ａ１９＝Ｌレベル(“０")の時のチッ
プイネーブル信号１５がＮＯＲゲート回路３５およびイ
ンバータ回路３６を通じて出力される。すなわち、チッ
プイネーブル信号１５のうちフラッシュメモリ素子８の
チップイネーブル信号のみがＬレベルとなり、当該メモ
リが動作状態にされ、アドレス信号１１ａ、１１ｂが０
５５５５ｈの時にデータＡＡｈがデータ信号１９として
書き込まれ、メモリ素子８にとってバイトプログラムす
るためのコマンドの第１データとして認識される(ステ
ップＳ１７)。以下の動作は、メモリ素子４に一括消去
動作をさせる時とコマンドが異なるのみで同様であり、
メモリ素子８をバイトプログラムするためのコマンドの
データを予め定められたシーケンス(ＡＭＤ社データブ
ック参照)に従って順次書き込む。すなわち、０２ＡＡ
Ａｈ番地にデータ５５ｈ(ステップＳ１８)、０５５５５
ｈ番地にデータＡ０ｈ(ステップＳ１９)、そして０００
００ｈ番地に書き換えらえたデータ０１ｈ(ステップＳ
２０)を順次書き込む。そして第４サイクル(ステップＳ
２０)の書き込みにおいて指定するアドレス０００００
ｈとデータ０１ｈがプログラムされるデータとなる。こ
れによりメモリ素子８は自動的にバイトプログラムを開
始する。バイトプログラムの一連の時間は、約２０μｓ
程度である(ステップＳ２１)。その後、上記バイトプロ
グラムを繰り返してメモリ素子８全体のプログラムが終
了すれば、一連のデータの書き込み作業は完了する(ス
テップＳ２２)。例えばメモリ素子８が２Ｍビット≒２
５６Ｋバイトであるとすると２５６Ｋバイト×２０μｓ
＝約５.２ｓｅｃかかる。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００４７

【補正方法】変更

【補正内容】

【００４７】実施例２．なお、上記実施例では、フラッ
シュメモリ素子４〜８が１つのメモリ素子全体を一括消
去するタイプのメモリ素子として説明していたため、メ
モリ素子群４〜８の一括消去が可能なブロックの構成は
図１１のそれぞれブロック４ａ〜８ａで示すようになっ
ていたが、例えば、図１２に示すようにフラッシュメモ
リ素子４〜８がそれぞれ２つのブロック４ａ、４ｂ〜８
ａ、８ｂに分割されており、ブロック毎に一括消去でき
る素子である場合には、デコーダ２ａへの上位のアドレ
ス信号線群１１ａを下位アドレスＡ１７を１ビット追加
してアドレス信号Ａ１７〜Ａ１９の３本とし、さらにデ
コーダ２ａ内のデコード情報記憶用メモリ３４を４０ビ
ット以上のメモリで構成すれば、ブロック単位での上記
実施例と同様の使用が可能となり、従って同様な効果が
得られる。なお、その際のメモリ３４内のデコード情報
は例えば図１３に示すものとなる。また、メモリ素子４
〜８がそれぞれ３つ以上の一括消去可能なブロックで構
成されている場合でも、デコーダ２ａへの上位のアドレ
ス信号線群１１ａのビット数、およびデコード情報記憶
用メモリ３４の容量を適当な値にすれば、同様にこの発
明を適用することが可能である。

【手続補正６】

【補正対象書類名】図面

【補正対象項目名】図８

【補正方法】変更

【補正内容】

【図８】

【手続補正７】

【補正対象書類名】図面

【補正対象項目名】図１５

【補正方法】変更

【補正内容】

【図１５】

Claims (4)

【特許請求の範囲】
1. 【請求項１】 コマンドの書き込みにより自動的に一括
   消去動作が行われるブロックを有する書き換え可能な不
   揮発性の半導体メモリ素子からなる半導体メモリ素子群
   と、 この半導体メモリ素子群に含まれる少なくとも１つの消
   去完了状態にある未使用のブロックと、 内蔵するデコード情報に従って上記半導体メモリ素子群
   の各ブロックを選択的に動作状態にすると共に、上記デ
   コード情報が外部から適宜変更可能なデコーダと、 を備え、データの書き換えの際、当該ブロックの一括消
   去動作と並行して上記未使用のブロックに新規のデータ
   の書き込みが可能で、上記未使用のブロックが当該ブロ
   ックの代わりをし、一括消去が完了した当該ブロックが
   未使用のブロックとなるメモリカード。
2. 【請求項２】 上記半導体メモリ素子群中の各ブロック
   の使用、未使用の状況を示す上記デコーダのデコード情
   報を記憶するための、外部から読み出しおよび書き込み
   が可能な属性情報記憶用メモリ素子をさらに備えた請求
   項１のメモリカード。
3. 【請求項３】 コマンドの書き込みにより自動的に一括
   消去動作が行われるブロックを有する書き換え可能な不
   揮発性の半導体メモリ素子からなる半導体メモリ素子群
   と、この半導体メモリ素子群に含まれる少なくとも１つ
   の消去完了状態にある未使用のブロックと、内蔵するデ
   コード情報に従って上記半導体メモリ素子群の各ブロッ
   クを選択的に動作状態にすると共に、上記デコード情報
   が外部から適宜変更可能なデコーダを含むメモリカード
   と、 このメモリカードに接続して、データの書き換えの際、
   当該ブロックのデータを読み出し、一括消去のためのコ
   マンドを書き込んだ後、上記デコーダのデコード情報を
   書き換えて当該ブロックの一括消去動作と並行して上記
   未使用のブロックに新規のデータの書き込みを行い、上
   記未使用のブロックが当該ブロックの代わりをし、当該
   ブロックが未使用のブロックとなるように制御する端末
   機と、 を備えたメモリカードシステム。
4. 【請求項４】 コマンドの書き込みにより自動的に一括
   消去動作が行われるブロックを有する書き換え可能な不
   揮発性の半導体メモリ素子からなる半導体メモリ素子群
   と、この半導体メモリ素子群に含まれる少なくとも１つ
   の消去完了状態にある未使用のブロックと、内蔵するデ
   コード情報に従って上記半導体メモリ素子群の各ブロッ
   クを選択的に動作状態にすると共に、上記デコード情報
   が外部から適宜変更可能なデコーダと、を含むメモリカ
   ードのデータ書き換え方法であって、 データの書き換えを行う当該ブロックのデータを読み出
   す工程と、 当該ブロックに一括消去のためのコマンドを書き込む工
   程と、 上記デコーダのデコード情報を書き換える工程と、 上記コマンドの書き込みに続いて行われる一括消去動作
   と並行して上記未使用のブロックに新規のデータを書き
   込む工程と、 を含み、上記未使用のブロックが当該ブロックの代わり
   をし、当該ブロックが未使用のブロックとなるようにす
   るメモリカードのデータ書き換え方法。