JP3157800B2 - マイクロコンピュータのメモリ書き換え装置および方法 - Google Patents
マイクロコンピュータのメモリ書き換え装置および方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、フラツシュＥＥＰ
ＲＯＭを内蔵したマイクロコンピュータにおいてフラツ
シュＥＥＰＲＯＭの記憶内容を書き換える装置および方
法に関数するものである。
ＲＯＭを内蔵したマイクロコンピュータにおいてフラツ
シュＥＥＰＲＯＭの記憶内容を書き換える装置および方
法に関数するものである。
【０００２】
【従来の技術】電気的にデータを一括して書き込みまた
は消去できるフラツシュＥＥＰＲＯＭを内蔵したマイク
ロコンピュータ（フラッシュマイコンとも呼ばれる）
は、ＥＥＰＲＯＭに保持されたプログラムデータなどを
必要に応じて書き換えることで種々の機能を柔軟に実現
できることから様々な分野で広く用いられている。とこ
ろで、この種のＥＥＰＲＯＭは、一般的に消去、書き込
みの繰り返しによるメモリセルの劣化のため、書き換え
可能回数が制限されている。このような制限を解消ある
いは緩和すべく、製造方法などの点で様々な改善が試み
られているが、いまだ必ずしも十分に要求を満たす水準
には至っていない。
は消去できるフラツシュＥＥＰＲＯＭを内蔵したマイク
ロコンピュータ（フラッシュマイコンとも呼ばれる）
は、ＥＥＰＲＯＭに保持されたプログラムデータなどを
必要に応じて書き換えることで種々の機能を柔軟に実現
できることから様々な分野で広く用いられている。とこ
ろで、この種のＥＥＰＲＯＭは、一般的に消去、書き込
みの繰り返しによるメモリセルの劣化のため、書き換え
可能回数が制限されている。このような制限を解消ある
いは緩和すべく、製造方法などの点で様々な改善が試み
られているが、いまだ必ずしも十分に要求を満たす水準
には至っていない。
【０００３】そこで、フラツシュＥＥＰＲＯＭの使用方
法を工夫することで、書き換え可能回数を増大させるこ
とが考えられる。例えば、特開平２−６６７９６号公報
には不揮発性メモリに複数のメモリブロック（メモリバ
ンク）を持たせ、各メモリブロックが使用可能か否かを
判断するという方式が開示されている。この方式を、フ
ラッシュマイコンに適用すると、たとえば図７に示した
ブロック図のような構成となる。このフラッシュマイコ
ン１０２は、ＣＰＵ１０４、フラツシュＥＥＰＲＯＭ１
０６を含み、ＣＰＵ１０４がアドレス／データバス１０
８を通じて出力したアドレスデータ（単にアドレスとも
いう）はアドレスラッチ１１０に保持されてＥＥＰＲＯ
Ｍ１０６に供給され、メモリ制御回路１１２の制御のも
とでＥＥＰＲＯＭ１０６に対するデータの書き込みみ、
あるいはＥＥＰＲＯＭ１０６からのデータの読み出しが
行われる。また、その際、ＣＰＵ１０４が出力したデー
タはライトバッファ１１４を通じてＥＥＰＲＯＭ１０６
に供給され、一方、ＥＥＰＲＯＭ１０６から読み出され
たデータはリードバッファ１１６を通じてアドレス／デ
ータバス１０８に出力される。
法を工夫することで、書き換え可能回数を増大させるこ
とが考えられる。例えば、特開平２−６６７９６号公報
には不揮発性メモリに複数のメモリブロック（メモリバ
ンク）を持たせ、各メモリブロックが使用可能か否かを
判断するという方式が開示されている。この方式を、フ
ラッシュマイコンに適用すると、たとえば図７に示した
ブロック図のような構成となる。このフラッシュマイコ
ン１０２は、ＣＰＵ１０４、フラツシュＥＥＰＲＯＭ１
０６を含み、ＣＰＵ１０４がアドレス／データバス１０
８を通じて出力したアドレスデータ（単にアドレスとも
いう）はアドレスラッチ１１０に保持されてＥＥＰＲＯ
Ｍ１０６に供給され、メモリ制御回路１１２の制御のも
とでＥＥＰＲＯＭ１０６に対するデータの書き込みみ、
あるいはＥＥＰＲＯＭ１０６からのデータの読み出しが
行われる。また、その際、ＣＰＵ１０４が出力したデー
タはライトバッファ１１４を通じてＥＥＰＲＯＭ１０６
に供給され、一方、ＥＥＰＲＯＭ１０６から読み出され
たデータはリードバッファ１１６を通じてアドレス／デ
ータバス１０８に出力される。
【０００４】そして、ＥＥＰＲＯＭ１０６は本例では４
つの第１ないし第４のメモリブロック１１８、１２０、
１２２、１２４に分割され、各ブロックごとにカウント
領域１２６が設けられている。このカウント領域１２６
には対応するメモリブロックにおけるデータの書き込み
回数が記録され、その値によって、同メモリブロックへ
のデータの書き込みが可能か否かが判定される。このよ
うな構成とすることで、データの書き込みをＥＥＰＲＯ
Ｍ１０６全体に分散して行うことができるので、フラツ
シュＥＥＰＲＯＭ１０６の寿命の延長が可能となる。
つの第１ないし第４のメモリブロック１１８、１２０、
１２２、１２４に分割され、各ブロックごとにカウント
領域１２６が設けられている。このカウント領域１２６
には対応するメモリブロックにおけるデータの書き込み
回数が記録され、その値によって、同メモリブロックへ
のデータの書き込みが可能か否かが判定される。このよ
うな構成とすることで、データの書き込みをＥＥＰＲＯ
Ｍ１０６全体に分散して行うことができるので、フラツ
シュＥＥＰＲＯＭ１０６の寿命の延長が可能となる。
【０００５】
【発明が解決しようとする課題】しかし、この方式で
は、ＣＰＵ１０４はどのメモリブロックを使用するかに
よって異なるアドレスをＥＥＰＲＯＭ１０６に供給する
必要がある。そのためのアドレス制御はプログラムによ
り行うことになり、フラッシュマイコン１０２に組み込
むプログラムは必ずこのような機能を備えていなければ
ならず、その点で強い制約を受ける。また、このような
メモリ管理機能はメモリブロックの構成などによって変
わるため、メモリ管理機能を持たせたプログラムは汎用
性がなくなり、フラッシュマイコン１０２が変われば、
プログラムも変更しなければならない。さらに、上記従
来技術をフラッシュマイコン１０２に適用した場合、上
記カウント領域１２６は上記従来技術における本来の意
図とは異なる働きをさせることになるので、上記従来技
術をそのまま適用したのでは処理手順は必要以上に複雑
となる。本発明は、このような問題を解決するためにな
されたもので、その目的は、組み込まれるプログラムに
負担をかけず、またプログラムの汎用性を維持したま
ま、メモリデータの書き換え寿命の延長を実現するマイ
クロコンピュータのメモリ書き換え装置および方法を提
供することにある。
は、ＣＰＵ１０４はどのメモリブロックを使用するかに
よって異なるアドレスをＥＥＰＲＯＭ１０６に供給する
必要がある。そのためのアドレス制御はプログラムによ
り行うことになり、フラッシュマイコン１０２に組み込
むプログラムは必ずこのような機能を備えていなければ
ならず、その点で強い制約を受ける。また、このような
メモリ管理機能はメモリブロックの構成などによって変
わるため、メモリ管理機能を持たせたプログラムは汎用
性がなくなり、フラッシュマイコン１０２が変われば、
プログラムも変更しなければならない。さらに、上記従
来技術をフラッシュマイコン１０２に適用した場合、上
記カウント領域１２６は上記従来技術における本来の意
図とは異なる働きをさせることになるので、上記従来技
術をそのまま適用したのでは処理手順は必要以上に複雑
となる。本発明は、このような問題を解決するためにな
されたもので、その目的は、組み込まれるプログラムに
負担をかけず、またプログラムの汎用性を維持したま
ま、メモリデータの書き換え寿命の延長を実現するマイ
クロコンピュータのメモリ書き換え装置および方法を提
供することにある。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するため、フラツシュＥＥＰＲＯＭと、前記ＥＥＰＲ
ＯＭへのデータの書き込みおよび消去を制御するメモリ
制御回路とを内蔵したマイクロコンピュータに設けら
れ、メモリ制御回路の制御のもとで前記ＥＥＰＲＯＭが
保持するデータを書き換える装置であって、前記メモリ
制御回路が前記ＥＥＰＲＯＭへのデータの一括書き込み
を行う回数を計数し、計数値を不揮発的に保持するカウ
ンタと、前記ＥＥＰＲＯＭに供給されるアドレスデータ
を、前記カウンタが保持する前記計数値に応じて前記Ｅ
ＥＰＲＯＭの異なる記憶領域のアドレスデータに変換し
前記ＥＥＰＲＯＭに供給するアドレス変換回路とを備
え、前記メモリ制御回路は前記カウンタの前記計数値が
規定値に到達したとき、前記ＥＥＰＲＯＭの各記憶領域
に記憶されているデータを一時に一括消去し、前記アド
レス変換回路は、前記アドレスデータの上位ビットを前
記カウンタの前記計数値にもとづいて変更することを特
徴とする。
成するため、フラツシュＥＥＰＲＯＭと、前記ＥＥＰＲ
ＯＭへのデータの書き込みおよび消去を制御するメモリ
制御回路とを内蔵したマイクロコンピュータに設けら
れ、メモリ制御回路の制御のもとで前記ＥＥＰＲＯＭが
保持するデータを書き換える装置であって、前記メモリ
制御回路が前記ＥＥＰＲＯＭへのデータの一括書き込み
を行う回数を計数し、計数値を不揮発的に保持するカウ
ンタと、前記ＥＥＰＲＯＭに供給されるアドレスデータ
を、前記カウンタが保持する前記計数値に応じて前記Ｅ
ＥＰＲＯＭの異なる記憶領域のアドレスデータに変換し
前記ＥＥＰＲＯＭに供給するアドレス変換回路とを備
え、前記メモリ制御回路は前記カウンタの前記計数値が
規定値に到達したとき、前記ＥＥＰＲＯＭの各記憶領域
に記憶されているデータを一時に一括消去し、前記アド
レス変換回路は、前記アドレスデータの上位ビットを前
記カウンタの前記計数値にもとづいて変更することを特
徴とする。
【０００７】また、本発明は、フラツシュＥＥＰＲＯＭ
と、前記ＥＥＰＲＯＭへのデータの書き込みおよび消去
を制御するメモリ制御回路とを内蔵したマイクロコンピ
ュータで、前記ＥＥＰＲＯＭが保持するデータを書き換
える方法であって、前記メモリ制御回路により前記ＥＥ
ＰＲＯＭへのデータの一括書き込みが行われる回数を計
数して計数値をカウンタに不揮発的に保持し、前記ＥＥ
ＰＲＯＭに供給されるアドレスデータの上位ビットを、
前記カウンタに保持した前記計数値にもとづき前記ＥＥ
ＰＲＯＭの異なる記憶領域のアドレスデータに変換して
前記ＥＥＰＲＯＭに供給し、前記計数値が規定値に到達
したとき、前記ＥＥＰＲＯＭの各記憶領域に記憶されて
いるデータを一時に一括消去することを特徴とする。
と、前記ＥＥＰＲＯＭへのデータの書き込みおよび消去
を制御するメモリ制御回路とを内蔵したマイクロコンピ
ュータで、前記ＥＥＰＲＯＭが保持するデータを書き換
える方法であって、前記メモリ制御回路により前記ＥＥ
ＰＲＯＭへのデータの一括書き込みが行われる回数を計
数して計数値をカウンタに不揮発的に保持し、前記ＥＥ
ＰＲＯＭに供給されるアドレスデータの上位ビットを、
前記カウンタに保持した前記計数値にもとづき前記ＥＥ
ＰＲＯＭの異なる記憶領域のアドレスデータに変換して
前記ＥＥＰＲＯＭに供給し、前記計数値が規定値に到達
したとき、前記ＥＥＰＲＯＭの各記憶領域に記憶されて
いるデータを一時に一括消去することを特徴とする。
【０００８】本発明では、メモリ制御回路によりＥＥＰ
ＲＯＭへのデータの一括書き込みが行われる回数を計数
して計数値を不揮発的に保持し、ＥＥＰＲＯＭに供給さ
れるアドレスデータを、上記保持した計数値に応じＥＥ
ＰＲＯＭの異なる記憶領域のアドレスデータに変換して
ＥＥＰＲＯＭに供給する。そのため、記憶領域を順番に
切り換えて使用でき、特定の記憶領域に書き換えが集中
することがなく、ＥＥＰＲＯＭの書き換え寿命の延長を
実現できる。そして、このように記憶領域を切り換えて
も、マイクロコンピュータを構成するＣＰＵを動作させ
るプログラムにはメモリ管理の点でいっさい負担がかか
らない。したがってまた、プログラムにメモリ管理に関
する機能を持たせる必要がなく、プログラムの汎用性が
低下することもない。
ＲＯＭへのデータの一括書き込みが行われる回数を計数
して計数値を不揮発的に保持し、ＥＥＰＲＯＭに供給さ
れるアドレスデータを、上記保持した計数値に応じＥＥ
ＰＲＯＭの異なる記憶領域のアドレスデータに変換して
ＥＥＰＲＯＭに供給する。そのため、記憶領域を順番に
切り換えて使用でき、特定の記憶領域に書き換えが集中
することがなく、ＥＥＰＲＯＭの書き換え寿命の延長を
実現できる。そして、このように記憶領域を切り換えて
も、マイクロコンピュータを構成するＣＰＵを動作させ
るプログラムにはメモリ管理の点でいっさい負担がかか
らない。したがってまた、プログラムにメモリ管理に関
する機能を持たせる必要がなく、プログラムの汎用性が
低下することもない。
【０００９】また、本発明では、計数値が規定値に到達
したとき、ＥＥＰＲＯＭの各記憶領域に記憶されている
データを一時に一括して消去するので、各記憶領域でデ
ータの書き換えを行うごとに消去する場合に比べ、消去
を実行する回数が少なくなり、その点でもＥＥＰＲＯＭ
のメモリセルに対するストレスが低減して、寿命の延長
に有利である。さらに、フラッシュマイコンでは従来、
一部のデータを書き換える場合でも、他の書き換えの必
要のないデータも含め、全メモリ領域でデータの書き換
えを行っており、その結果、データのロードと、データ
の書き込みに時間がかかっていたが、本発明では、１つ
の記憶領域単位でデータの書き込みを行うことができる
ので、短時間で作業を終了することができる。また、上
述のように各記憶領域のデータを一時に一括して消去す
ることから、消去のために費やす時間も短くなり、この
点でも効率よく作業を行える。
したとき、ＥＥＰＲＯＭの各記憶領域に記憶されている
データを一時に一括して消去するので、各記憶領域でデ
ータの書き換えを行うごとに消去する場合に比べ、消去
を実行する回数が少なくなり、その点でもＥＥＰＲＯＭ
のメモリセルに対するストレスが低減して、寿命の延長
に有利である。さらに、フラッシュマイコンでは従来、
一部のデータを書き換える場合でも、他の書き換えの必
要のないデータも含め、全メモリ領域でデータの書き換
えを行っており、その結果、データのロードと、データ
の書き込みに時間がかかっていたが、本発明では、１つ
の記憶領域単位でデータの書き込みを行うことができる
ので、短時間で作業を終了することができる。また、上
述のように各記憶領域のデータを一時に一括して消去す
ることから、消去のために費やす時間も短くなり、この
点でも効率よく作業を行える。
【００１０】
【発明の実施の形態】次に本発明の実施の形態例につい
て図面を参照して説明する。図１は本発明によるマイク
ロコンピュータのメモリ書き換え装置の一例を含むフラ
ッシュマイコンを示すブロック図、図２は図１のフラッ
シュマイコンを構成するアドレス制御回路を詳しく示す
ブロック図、図３は図２のアドレス制御回路を構成する
アドレス変換回路を詳しく示す回路図、図４は図１のフ
ラッシュマイコンの動作を示すフローチャートである。
以下では、これらの図面を参照して本発明のマイクロコ
ンピュータのメモリ書き換え装置の一例について説明
し、同時に本発明のマイクロコンピュータのメモリ書き
換え方法の実施の形態例について説明する。
て図面を参照して説明する。図１は本発明によるマイク
ロコンピュータのメモリ書き換え装置の一例を含むフラ
ッシュマイコンを示すブロック図、図２は図１のフラッ
シュマイコンを構成するアドレス制御回路を詳しく示す
ブロック図、図３は図２のアドレス制御回路を構成する
アドレス変換回路を詳しく示す回路図、図４は図１のフ
ラッシュマイコンの動作を示すフローチャートである。
以下では、これらの図面を参照して本発明のマイクロコ
ンピュータのメモリ書き換え装置の一例について説明
し、同時に本発明のマイクロコンピュータのメモリ書き
換え方法の実施の形態例について説明する。
【００１１】図１に示したフラッシュマイコン２は、単
一の半導体チップにより構成され、ＣＰＵ４、フラツシ
ュＥＥＰＲＯＭ６、メモリ制御回路８、アドレス制御回
路１０などを含み、ＥＥＰＲＯＭ６が保持する比較的少
量のデータを長期間にわたって頻繁に変更するような用
途に適した構成となっている。
一の半導体チップにより構成され、ＣＰＵ４、フラツシ
ュＥＥＰＲＯＭ６、メモリ制御回路８、アドレス制御回
路１０などを含み、ＥＥＰＲＯＭ６が保持する比較的少
量のデータを長期間にわたって頻繁に変更するような用
途に適した構成となっている。
【００１２】ＣＰＵ４がアドレス／データバス１２を通
じて出力したアドレスデータ（単にアドレスともいう）
はアドレスラッチ１４に保持されアドレス制御回路１０
を通じてＥＥＰＲＯＭ６に供給され、メモリ制御回路８
の制御のもとでＥＥＰＲＯＭ６に対するデータの書き込
み、あるいはＥＥＰＲＯＭ６からのデータの読み出しが
行われる。また、その際、ＣＰＵ４が出力したデータは
ライトバッファ１６を通じてＥＥＰＲＯＭ６に供給さ
れ、一方、ＥＥＰＲＯＭ６から読み出されたデータはリ
ードバッファ１８を通じてアドレス／データバス１２に
出力される。
じて出力したアドレスデータ（単にアドレスともいう）
はアドレスラッチ１４に保持されアドレス制御回路１０
を通じてＥＥＰＲＯＭ６に供給され、メモリ制御回路８
の制御のもとでＥＥＰＲＯＭ６に対するデータの書き込
み、あるいはＥＥＰＲＯＭ６からのデータの読み出しが
行われる。また、その際、ＣＰＵ４が出力したデータは
ライトバッファ１６を通じてＥＥＰＲＯＭ６に供給さ
れ、一方、ＥＥＰＲＯＭ６から読み出されたデータはリ
ードバッファ１８を通じてアドレス／データバス１２に
出力される。
【００１３】ＥＥＰＲＯＭ６の記憶領域は、メモリブロ
ック２０および第１ないし第４のメモリブロック２２、
２４、２６、２８に分割され、第１ないし第４のメモリ
ブロック２２、２４、２６、２８においてデータの書き
換えが行われる。アドレス制御回路１０は、図２に示し
たように、カウンタ３０、アドレス変換回路３２、なら
びにアドレスデコーダ３４を含んで構成されている。カ
ウンタ３０は、メモリ制御回路８がＥＥＰＲＯＭ６への
データの一括書き込みを行う回数を計数し、フラッシュ
マイコン２の電源がオフの状態でも不揮発的に計数値を
保持する。アドレス変換回路３２は、ＥＥＰＲＯＭ６に
供給されるアドレスデータを、カウンタ３０が保持する
計数値に応じＥＥＰＲＯＭ６の第１ないし第４のメモリ
ブロック２２、２４、２６、２８をアクセスするアドレ
スデータに変換してＥＥＰＲＯＭ６に供給する。具体的
には、アドレス変換回路３２は、図３に示したように、
複数の論理回路から成る一種の加算回路となっており、
本実施の形態例では、アドレスデータの上位ビットにカ
ウンタ３０の計数値を加算する。
ック２０および第１ないし第４のメモリブロック２２、
２４、２６、２８に分割され、第１ないし第４のメモリ
ブロック２２、２４、２６、２８においてデータの書き
換えが行われる。アドレス制御回路１０は、図２に示し
たように、カウンタ３０、アドレス変換回路３２、なら
びにアドレスデコーダ３４を含んで構成されている。カ
ウンタ３０は、メモリ制御回路８がＥＥＰＲＯＭ６への
データの一括書き込みを行う回数を計数し、フラッシュ
マイコン２の電源がオフの状態でも不揮発的に計数値を
保持する。アドレス変換回路３２は、ＥＥＰＲＯＭ６に
供給されるアドレスデータを、カウンタ３０が保持する
計数値に応じＥＥＰＲＯＭ６の第１ないし第４のメモリ
ブロック２２、２４、２６、２８をアクセスするアドレ
スデータに変換してＥＥＰＲＯＭ６に供給する。具体的
には、アドレス変換回路３２は、図３に示したように、
複数の論理回路から成る一種の加算回路となっており、
本実施の形態例では、アドレスデータの上位ビットにカ
ウンタ３０の計数値を加算する。
【００１４】また、カウンタ３０は本実施の形態例では
２ビットのカウンタであり、その計数値の最大値は３で
あって、ＥＥＰＲＯＭ６に４回目の書き込みが行われる
とき、計数値は０になる。このときメモリ制御回路８
は、ＥＥＰＲＯＭ６の第１ないし第４のメモリブロック
２２、２４、２６、２８に記憶されているデータを一括
消去する。
２ビットのカウンタであり、その計数値の最大値は３で
あって、ＥＥＰＲＯＭ６に４回目の書き込みが行われる
とき、計数値は０になる。このときメモリ制御回路８
は、ＥＥＰＲＯＭ６の第１ないし第４のメモリブロック
２２、２４、２６、２８に記憶されているデータを一括
消去する。
【００１５】アドレスデコーダ３４は、従来から行われ
ているように、ＣＰＵ４から供給されたアドレスを、実
際のＥＥＰＲＯＭ６でアクセス可能なアドレスに変換す
るためのものである。なお、本発明のメモリ書き換え装
置は、本例では、主にアドレス制御回路１０、メモリ制
御回路８、ならびにアドレスラッチ１４により構成され
ている。
ているように、ＣＰＵ４から供給されたアドレスを、実
際のＥＥＰＲＯＭ６でアクセス可能なアドレスに変換す
るためのものである。なお、本発明のメモリ書き換え装
置は、本例では、主にアドレス制御回路１０、メモリ制
御回路８、ならびにアドレスラッチ１４により構成され
ている。
【００１６】次に、このように構成されたフラッシュマ
イコンの動作について説明する。図５は、ＥＥＰＲＯＭ
６においてデータの書き込みに使用されるメモリブロッ
クの変化を示す説明図である。以下では、この図面、お
よび図４のフローチャートをも適宜参照する。ここで
は、第１ないし第４のメモリブロック２２、２４、２
６、２８の大きさは４００Ｈバイト（Ｈは１６進数であ
ることことを示している）であるとし、図５のもとのメ
モリマップＡに示したように、第１ないし第４のメモリ
ブロック２２、２４、２６、２８はそれぞれアドレスＦ
０００Ｈ〜Ｆ３ＦＦＨ、Ｆ４００Ｈ〜Ｆ７ＦＦＨ、Ｆ８
００Ｈ〜ＢＦＦＦＨ、ＦＣ００Ｈ〜ＦＦＦＦＨの各記憶
領域となっている。なお、メモリブロック２０は０００
０Ｈ〜Ｆ０００Ｈの範囲となっている。
イコンの動作について説明する。図５は、ＥＥＰＲＯＭ
６においてデータの書き込みに使用されるメモリブロッ
クの変化を示す説明図である。以下では、この図面、お
よび図４のフローチャートをも適宜参照する。ここで
は、第１ないし第４のメモリブロック２２、２４、２
６、２８の大きさは４００Ｈバイト（Ｈは１６進数であ
ることことを示している）であるとし、図５のもとのメ
モリマップＡに示したように、第１ないし第４のメモリ
ブロック２２、２４、２６、２８はそれぞれアドレスＦ
０００Ｈ〜Ｆ３ＦＦＨ、Ｆ４００Ｈ〜Ｆ７ＦＦＨ、Ｆ８
００Ｈ〜ＢＦＦＦＨ、ＦＣ００Ｈ〜ＦＦＦＦＨの各記憶
領域となっている。なお、メモリブロック２０は０００
０Ｈ〜Ｆ０００Ｈの範囲となっている。
【００１７】本実施の形態例では、最初、データは第１
のメモリブロック２２に書き込まれており、１回目のデ
ータの書き換えを行うときは第２のメモリブロック２４
にデータが書き込まれる。以降、２回目、３回目の書き
換えではそれぞれ第３、第４のメモリブロック２６、２
８にデータが書き込まれる。
のメモリブロック２２に書き込まれており、１回目のデ
ータの書き換えを行うときは第２のメモリブロック２４
にデータが書き込まれる。以降、２回目、３回目の書き
換えではそれぞれ第３、第４のメモリブロック２６、２
８にデータが書き込まれる。
【００１８】図４に示したように、カウンタ３０の計数
値が初期値である０の状態で、メモリ制御回路８が、Ｃ
ＰＵ４の制御のもとでＥＥＰＲＯＭ６に対してデータの
書き換えを行うとき、カウンタ３０は計数値に１を加算
し（ステップＡ１）、計数値は１となる。このときメモ
リ制御回路８はカウンタ３０の計数値が０か否かを調べ
（ステップＡ２）、この場合には０ではないので、メモ
リ制御回路８はＣＰＵ４にその旨を通知するとともにデ
ータ書き換えの制御に移る。
値が初期値である０の状態で、メモリ制御回路８が、Ｃ
ＰＵ４の制御のもとでＥＥＰＲＯＭ６に対してデータの
書き換えを行うとき、カウンタ３０は計数値に１を加算
し（ステップＡ１）、計数値は１となる。このときメモ
リ制御回路８はカウンタ３０の計数値が０か否かを調べ
（ステップＡ２）、この場合には０ではないので、メモ
リ制御回路８はＣＰＵ４にその旨を通知するとともにデ
ータ書き換えの制御に移る。
【００１９】そして、ＣＰＵ４はまず書き込みアドレス
をアドレスラッチ１４に保持させ（ステップＡ５）、さ
らに書き込むべきデータをライトバッファ１６を通じて
ＥＥＰＲＯＭ６に供給する（ステップＡ６）。アドレス
ラッチ１４が保持したアドレスはアドレス制御回路１０
で変換された後、ＥＥＰＲＯＭ６に供給され、その状態
でメモリ制御回路８は書き込みをＥＥＰＲＯＭ６に指示
してデータの書き込みを行わせる（ステップＡ７）。メ
モリ制御回路８はその後、リードバッファ１８を通じて
書き込まれたデータを取得し、書き込みが正常に行われ
たか否かを判定する（ステップＡ８）。
をアドレスラッチ１４に保持させ（ステップＡ５）、さ
らに書き込むべきデータをライトバッファ１６を通じて
ＥＥＰＲＯＭ６に供給する（ステップＡ６）。アドレス
ラッチ１４が保持したアドレスはアドレス制御回路１０
で変換された後、ＥＥＰＲＯＭ６に供給され、その状態
でメモリ制御回路８は書き込みをＥＥＰＲＯＭ６に指示
してデータの書き込みを行わせる（ステップＡ７）。メ
モリ制御回路８はその後、リードバッファ１８を通じて
書き込まれたデータを取得し、書き込みが正常に行われ
たか否かを判定する（ステップＡ８）。
【００２０】この判定結果がノーの場合は、メモリ制御
回路８はステップＡ７に戻って再書き込みを行い、ステ
ップＡ８における判定結果がイエスとなったところでス
テップＡ９に進む。ここで１つのメモリブロックにおけ
るすべてのデータの書き込みを終了したか否かを判定
し、判定結果がノーの場合はステップＡ５に戻って次の
データの書き込みを行い、ステップＡ９で判定結果がイ
エスとなるまで、書き込み動作を繰り返す。
回路８はステップＡ７に戻って再書き込みを行い、ステ
ップＡ８における判定結果がイエスとなったところでス
テップＡ９に進む。ここで１つのメモリブロックにおけ
るすべてのデータの書き込みを終了したか否かを判定
し、判定結果がノーの場合はステップＡ５に戻って次の
データの書き込みを行い、ステップＡ９で判定結果がイ
エスとなるまで、書き込み動作を繰り返す。
【００２１】次に、特に本発明に深く関わるアドレス制
御回路１０の動作について詳しく説明する。ＥＥＰＲＯ
Ｍ６の容量は本実施の形態例では６４ＫＢであり、アド
レスはビット０からビット１５までの１６ビット（００
００ＨからＦＦＦＦＨまで）となっている。アドレス変
換回路３２はこのアドレスのビット１０、ビット１１
（本発明にかかわる上位ビット）に、カウンタ３０の２
ビットの計数値を加算し、結果を変換後のアドレスとす
る。そして、このアドレスはアドレスデコーダ３４でデ
コードされた後、ＥＥＰＲＯＭ６に供給される。
御回路１０の動作について詳しく説明する。ＥＥＰＲＯ
Ｍ６の容量は本実施の形態例では６４ＫＢであり、アド
レスはビット０からビット１５までの１６ビット（００
００ＨからＦＦＦＦＨまで）となっている。アドレス変
換回路３２はこのアドレスのビット１０、ビット１１
（本発明にかかわる上位ビット）に、カウンタ３０の２
ビットの計数値を加算し、結果を変換後のアドレスとす
る。そして、このアドレスはアドレスデコーダ３４でデ
コードされた後、ＥＥＰＲＯＭ６に供給される。
【００２２】［表１］はカウンタ３０の計数値が１の場
合（１回目のデータ書き換えの場合）における変換前と
変換後のアドレスの対応を示している。
合（１回目のデータ書き換えの場合）における変換前と
変換後のアドレスの対応を示している。
【００２３】
【表１】 表中の４桁の数字は、左から順にアドレスのビット１
１、１０、９、８の値を表している。表に示したよう
に、変換前にこれら４ビットが００００の場合は計数値
１を加算して変換後は０１００となる。また、変換前が
０１００のときは変換後１０００となり、１０００は１
１００へ、１１００は１０００へと変換される。
１、１０、９、８の値を表している。表に示したよう
に、変換前にこれら４ビットが００００の場合は計数値
１を加算して変換後は０１００となる。また、変換前が
０１００のときは変換後１０００となり、１０００は１
１００へ、１１００は１０００へと変換される。
【００２４】また、図５においてメモリマップＡはアド
レス変換回路３２によりアドレス変換が行われない場合
のＥＥＰＲＯＭ６のメモリマップを示し、第１ないし第
４のメモリブロック２２、２４、２６、２８が上述した
ようなアドレスに割り当てられている。これに対して
［表１］に示したような変換が行われると、上記ビット
１１からビット８までの４ビットがたとえば００００の
場合、変換後は０１００となるため、ＣＰＵ４が出力す
るＦ０００ＨからＦ３ＦＦＨの範囲のアドレスは、Ｆ４
００ＨからＦ７ＦＦＨの範囲のアドレスに変換される。
これは第２のメモリブロック２４のアドレス範囲である
から、ＣＰＵ４が第１のメモリブロック２２のデータを
書き換えるべくアドレスのビット９〜ビット０（本発明
にかかわる下位側のビット）を変化させて０Ｆ０００Ｈ
からＦ３ＦＦＨの範囲のアドレスを出力すると、データ
は第２のメモリブロック２４に書き込まれることにな
る。
レス変換回路３２によりアドレス変換が行われない場合
のＥＥＰＲＯＭ６のメモリマップを示し、第１ないし第
４のメモリブロック２２、２４、２６、２８が上述した
ようなアドレスに割り当てられている。これに対して
［表１］に示したような変換が行われると、上記ビット
１１からビット８までの４ビットがたとえば００００の
場合、変換後は０１００となるため、ＣＰＵ４が出力す
るＦ０００ＨからＦ３ＦＦＨの範囲のアドレスは、Ｆ４
００ＨからＦ７ＦＦＨの範囲のアドレスに変換される。
これは第２のメモリブロック２４のアドレス範囲である
から、ＣＰＵ４が第１のメモリブロック２２のデータを
書き換えるべくアドレスのビット９〜ビット０（本発明
にかかわる下位側のビット）を変化させて０Ｆ０００Ｈ
からＦ３ＦＦＨの範囲のアドレスを出力すると、データ
は第２のメモリブロック２４に書き込まれることにな
る。
【００２５】したがって、メモリ制御回路８は第１のメ
モリブロック２２の消去を行う必要はなく、また、ＣＰ
Ｕ４にこのような書き込み動作を行わせるプログラム
は、第２のメモリブロック２４にデータを書き込むよう
にアドレスを制御したりする必要はいっさいない。図５
に示したメモリマップＢは、この１回目の書き換え時の
等価的なメモリマップを示しており、第２ないし第４の
メモリブロック２４、２６、２８はそれぞれ１メモリブ
ロック分、アドレスの下位側に等価的にシフトしてい
る。
モリブロック２２の消去を行う必要はなく、また、ＣＰ
Ｕ４にこのような書き込み動作を行わせるプログラム
は、第２のメモリブロック２４にデータを書き込むよう
にアドレスを制御したりする必要はいっさいない。図５
に示したメモリマップＢは、この１回目の書き換え時の
等価的なメモリマップを示しており、第２ないし第４の
メモリブロック２４、２６、２８はそれぞれ１メモリブ
ロック分、アドレスの下位側に等価的にシフトしてい
る。
【００２６】［表２］はカウンタ３０の計数値が２の場
合、すなわち２回目のデータ書き換えの場合における変
換前と変換後のアドレスの対応を示している。
合、すなわち２回目のデータ書き換えの場合における変
換前と変換後のアドレスの対応を示している。
【００２７】
【表２】 表中の４桁の数字は、左から順にアドレスのビット１
１、１０、９、８の値を表している。表に示したよう
に、変換前これら４ビットが００００の場合は計数値２
を加算して変換後は１０００となる。また、変換前が０
１００のときは変換後１１００となり、１０００は００
００へ、１１００は０１００へと変換される。
１、１０、９、８の値を表している。表に示したよう
に、変換前これら４ビットが００００の場合は計数値２
を加算して変換後は１０００となる。また、変換前が０
１００のときは変換後１１００となり、１０００は００
００へ、１１００は０１００へと変換される。
【００２８】［表２］に示したような変換が行われる
と、上記ビット１１からビット８までの４ビットがたと
えば００００の場合、変換後は１０００となるため、Ｃ
ＰＵ４が出力するＦ０００ＨからＦ３ＦＦＨの範囲のア
ドレスは、Ｆ８００ＨからＦＢＦＦＨの範囲のアドレス
に変換される。これはメモリマップＡに示した第３のメ
モリブロック２６のアドレス範囲であるから、ＣＰＵ４
が第１のメモリブロック２２のデータを書き換えるべく
Ｆ０００ＨからＦ３ＦＦＨの範囲のアドレスを出力する
と、データは第３のメモリブロック２６に書き込まれる
ことになる。したがって、メモリ制御回路８は第１や第
２のメモリブロック２２、２４の消去を行う必要はな
く、また、ＣＰＵ４にこのような書き込み動作を行わせ
るプログラムは、第３のメモリブロック２６にデータを
書き込むようにアドレスを制御したりする必要はいっさ
いない。図５に示したメモリマップＣは、この２回目の
書き換え時の等価的なメモリマップを示しており、第
３、第４のメモリブロック２６、２８はそれぞれさらに
１メモリブロック分、アドレスの下位側に等価的にシフ
トしている。
と、上記ビット１１からビット８までの４ビットがたと
えば００００の場合、変換後は１０００となるため、Ｃ
ＰＵ４が出力するＦ０００ＨからＦ３ＦＦＨの範囲のア
ドレスは、Ｆ８００ＨからＦＢＦＦＨの範囲のアドレス
に変換される。これはメモリマップＡに示した第３のメ
モリブロック２６のアドレス範囲であるから、ＣＰＵ４
が第１のメモリブロック２２のデータを書き換えるべく
Ｆ０００ＨからＦ３ＦＦＨの範囲のアドレスを出力する
と、データは第３のメモリブロック２６に書き込まれる
ことになる。したがって、メモリ制御回路８は第１や第
２のメモリブロック２２、２４の消去を行う必要はな
く、また、ＣＰＵ４にこのような書き込み動作を行わせ
るプログラムは、第３のメモリブロック２６にデータを
書き込むようにアドレスを制御したりする必要はいっさ
いない。図５に示したメモリマップＣは、この２回目の
書き換え時の等価的なメモリマップを示しており、第
３、第４のメモリブロック２６、２８はそれぞれさらに
１メモリブロック分、アドレスの下位側に等価的にシフ
トしている。
【００２９】［表３］はカウンタ３０の計数値が３の場
合、すなわち３回目のデータ書き換えの場合における変
換前と変換後のアドレスの対応を示している。
合、すなわち３回目のデータ書き換えの場合における変
換前と変換後のアドレスの対応を示している。
【００３０】
【表３】 表中の４桁の数字は、左から順にアドレスのビット１
１、１０、９、８の値を表している。表に示したよう
に、変換前これら４ビットが００００の場合は計数値２
を加算して変換後は１１００となる。また、変換前が０
１００のときは変換後００００となり、１０００は０１
００へ、１１００は１０００へと変換される。
１、１０、９、８の値を表している。表に示したよう
に、変換前これら４ビットが００００の場合は計数値２
を加算して変換後は１１００となる。また、変換前が０
１００のときは変換後００００となり、１０００は０１
００へ、１１００は１０００へと変換される。
【００３１】［表３］に示したような変換が行われる
と、上記ビット１１からビット８までの４ビットがたと
えば００００の場合、変換後は１１００となるため、Ｃ
ＰＵ４が出力するＦ０００ＨからＦ３ＦＦＨの範囲のア
ドレスは、ＦＣ００ＨからＦＦＦＦＨの範囲のアドレス
に変換される。これはメモリマップＡに示した第４のメ
モリブロック２８のアドレス範囲であるから、ＣＰＵ４
が第１のメモリブロック２２のデータを書き換えるべく
Ｆ０００ＨからＦ３ＦＦＨの範囲のアドレスを出力する
と、データは第４のメモリブロック２８に書き込まれる
ことになる。
と、上記ビット１１からビット８までの４ビットがたと
えば００００の場合、変換後は１１００となるため、Ｃ
ＰＵ４が出力するＦ０００ＨからＦ３ＦＦＨの範囲のア
ドレスは、ＦＣ００ＨからＦＦＦＦＨの範囲のアドレス
に変換される。これはメモリマップＡに示した第４のメ
モリブロック２８のアドレス範囲であるから、ＣＰＵ４
が第１のメモリブロック２２のデータを書き換えるべく
Ｆ０００ＨからＦ３ＦＦＨの範囲のアドレスを出力する
と、データは第４のメモリブロック２８に書き込まれる
ことになる。
【００３２】したがって、メモリ制御回路８は第１ない
し第３のメモリブロック２２、２４、２６の消去を行う
必要はなく、また、ＣＰＵ４にこのような書き込み動作
を行わせるプログラムは、第４のメモリブロック２８に
データを書き込むようにアドレスを制御したりする必要
はいっさいない。図５に示したメモリマップＤは、この
３回目の書き換え時の等価的なメモリマップを示してお
り、第４のメモリブロック２８はさらに１メモリブロッ
ク分、アドレスの下位側に等価的にシフトしている。
し第３のメモリブロック２２、２４、２６の消去を行う
必要はなく、また、ＣＰＵ４にこのような書き込み動作
を行わせるプログラムは、第４のメモリブロック２８に
データを書き込むようにアドレスを制御したりする必要
はいっさいない。図５に示したメモリマップＤは、この
３回目の書き換え時の等価的なメモリマップを示してお
り、第４のメモリブロック２８はさらに１メモリブロッ
ク分、アドレスの下位側に等価的にシフトしている。
【００３３】［表４］はカウンタ３０の計数値が０の場
合、すなわち４回目のデータ書き換えの場合における変
換前と変換後のアドレスの対応を示している。
合、すなわち４回目のデータ書き換えの場合における変
換前と変換後のアドレスの対応を示している。
【００３４】
【表４】 この場合には計数値が０であるから変換前と変換後とで
アドレスは変化しない。したがって、この場合のメモリ
マップはもとのメモリマップＡとなり、ＣＰＵ４が出力
したアドレスはそのままアドレス変換回路３２から出力
されることになる。
アドレスは変化しない。したがって、この場合のメモリ
マップはもとのメモリマップＡとなり、ＣＰＵ４が出力
したアドレスはそのままアドレス変換回路３２から出力
されることになる。
【００３５】この場合には、図４のフローチャートのス
テップＡ２において判定結果がイエスとなるため、メモ
リ制御回路８は第１ないし第４のメモリブロック２２、
２４、２６、２８全体を一括して消去し（ステップＡ
３）、正しく消去されたか否かを判定し（ステップＡ
４）、結果が否なら再度消去を行い（ステップＡ３）、
結果が正なら、データの書き込みを行うべくステップＡ
５に進む。そして、ＣＰＵ４が第１のメモリブロック２
２のデータを書き換えるために、Ｆ０００ＨからＦ３Ｆ
ＦＨの範囲のアドレスを出力すると、対応する第１のメ
モリブロック２２にデータが書き込まれる。
テップＡ２において判定結果がイエスとなるため、メモ
リ制御回路８は第１ないし第４のメモリブロック２２、
２４、２６、２８全体を一括して消去し（ステップＡ
３）、正しく消去されたか否かを判定し（ステップＡ
４）、結果が否なら再度消去を行い（ステップＡ３）、
結果が正なら、データの書き込みを行うべくステップＡ
５に進む。そして、ＣＰＵ４が第１のメモリブロック２
２のデータを書き換えるために、Ｆ０００ＨからＦ３Ｆ
ＦＨの範囲のアドレスを出力すると、対応する第１のメ
モリブロック２２にデータが書き込まれる。
【００３６】このように本実施の形態例では、書き換え
が何回目であるかに応じてメモリブロック２０が自動的
に切り換えられるので、ＣＰＵ４を動作させるプログラ
ムにはメモリ管理の点でいっさい負担がかからない。し
たがってまた、プログラムにメモリ管理に関する機能を
持たせる必要がなく、プログラムの汎用性が低下するこ
ともない。そして、４つのメモリブロック２０が順番に
切り換えて使用されるので、特定の記憶領域に書き換え
が集中することがなく、ＥＥＰＲＯＭ６の書き換え寿命
の延長を実現できる。さらに、本実施の形態例では、４
つメモリブロック２０をすべて使用した場合にのみデー
タの消去を行うので、消去の回数が少なくなり、その点
でもＥＥＰＲＯＭ６のメモリセルに対するストレスが低
減し、寿命の延長に有利である。また、フラッシュマイ
コンでは従来、一部のデータを書き換える場合でも、他
の書き換えの必要のないデータも含め、全メモリ領域で
データの書き換えを行っており、その結果、データのロ
ードと、データの書き込みに時間がかかっていたが、本
実施の形態例では、１つのメモリブロック単位でデータ
の書き込みを行うので、短時間で作業を終了することが
できる。そして、本実施の形態例では４回のデータの書
き換えごとに１回の消去動作を行うので、消去のために
費やす時間も短くなり、この点でも効率よく作業を行え
る。
が何回目であるかに応じてメモリブロック２０が自動的
に切り換えられるので、ＣＰＵ４を動作させるプログラ
ムにはメモリ管理の点でいっさい負担がかからない。し
たがってまた、プログラムにメモリ管理に関する機能を
持たせる必要がなく、プログラムの汎用性が低下するこ
ともない。そして、４つのメモリブロック２０が順番に
切り換えて使用されるので、特定の記憶領域に書き換え
が集中することがなく、ＥＥＰＲＯＭ６の書き換え寿命
の延長を実現できる。さらに、本実施の形態例では、４
つメモリブロック２０をすべて使用した場合にのみデー
タの消去を行うので、消去の回数が少なくなり、その点
でもＥＥＰＲＯＭ６のメモリセルに対するストレスが低
減し、寿命の延長に有利である。また、フラッシュマイ
コンでは従来、一部のデータを書き換える場合でも、他
の書き換えの必要のないデータも含め、全メモリ領域で
データの書き換えを行っており、その結果、データのロ
ードと、データの書き込みに時間がかかっていたが、本
実施の形態例では、１つのメモリブロック単位でデータ
の書き込みを行うので、短時間で作業を終了することが
できる。そして、本実施の形態例では４回のデータの書
き換えごとに１回の消去動作を行うので、消去のために
費やす時間も短くなり、この点でも効率よく作業を行え
る。
【００３７】なお、本実施の形態例では、上述したよう
に１回データの書き換えを行うごとに、メモリブロック
が等価的にアドレスの下位側にシフトするようにした
が、複数のメモリブロックを複数のメモリバンクとして
用意し、それらを順番に切り換えてデータを書き込む構
成とすることも可能である。また、本実施の形態例では
４つのメモリブロックを用いたが、メモリブロックの数
は２つ以上であれば、任意の数であってよく、同様の効
果を得ることができる。
に１回データの書き換えを行うごとに、メモリブロック
が等価的にアドレスの下位側にシフトするようにした
が、複数のメモリブロックを複数のメモリバンクとして
用意し、それらを順番に切り換えてデータを書き込む構
成とすることも可能である。また、本実施の形態例では
４つのメモリブロックを用いたが、メモリブロックの数
は２つ以上であれば、任意の数であってよく、同様の効
果を得ることができる。
【００３８】次に、第２の実施の形態例について説明す
る。第２の実施の形態例は上記図１に示したフラッシュ
マイコンと同じ構成であるが、アドレス制御回路１０を
構成するカウンタ３０（図２）が、メモリ制御回路８の
制御のもとで、１回のデータ書き換えごとに２づつ値が
増加する点で異なっている。したがって、［表５］に示
したように、１回目の書き換えでは、カウンタ３０の計
数値として２がビット１１、１０に加算され、変換前の
ビット１１、１０、９、８がたとえば００００なら変換
後は１０００となり、変換前の０１００、１０００、１
１００はそれぞれ１１００、００００、０１００とな
る。
る。第２の実施の形態例は上記図１に示したフラッシュ
マイコンと同じ構成であるが、アドレス制御回路１０を
構成するカウンタ３０（図２）が、メモリ制御回路８の
制御のもとで、１回のデータ書き換えごとに２づつ値が
増加する点で異なっている。したがって、［表５］に示
したように、１回目の書き換えでは、カウンタ３０の計
数値として２がビット１１、１０に加算され、変換前の
ビット１１、１０、９、８がたとえば００００なら変換
後は１０００となり、変換前の０１００、１０００、１
１００はそれぞれ１１００、００００、０１００とな
る。
【００３９】
【表５】 その結果、上記図５に相当する図６の説明図において、
書き換えが一度も行われていない場合のメモリマップＥ
で、アドレスのＦ８００ＨからＦＦＦＦＨに割り当てら
れていた第３および第４のメモリブロック２６、２８
は、メモリマップＥに示したように、等価的に２つのメ
モリブロック分だけアドレスの下位側にシフトする。し
たがって、ＣＰＵ４が第１および第２のメモリブロック
２２、２４にデータを書き込むべく出力したアドレス
は、第３および第４のメモリブロック２６、２８をアク
セスするアドレスに変換され、ＥＥＰＲＯＭ６に供給さ
れ、第３および第４のメモリブロック２６、２８にデー
タが書き込まれる。
書き換えが一度も行われていない場合のメモリマップＥ
で、アドレスのＦ８００ＨからＦＦＦＦＨに割り当てら
れていた第３および第４のメモリブロック２６、２８
は、メモリマップＥに示したように、等価的に２つのメ
モリブロック分だけアドレスの下位側にシフトする。し
たがって、ＣＰＵ４が第１および第２のメモリブロック
２２、２４にデータを書き込むべく出力したアドレス
は、第３および第４のメモリブロック２６、２８をアク
セスするアドレスに変換され、ＥＥＰＲＯＭ６に供給さ
れ、第３および第４のメモリブロック２６、２８にデー
タが書き込まれる。
【００４０】また、２回目のデータ書き換えでは、カウ
ンタの計数値は０に戻るため、ＣＰＵが第１および第２
のメモリブロック２２、２４にデータを書き込むべく出
力したアドレスは、そのまま第１および第２のメモリブ
ロック２２、２４をアクセスするアドレスとしてＥＥＰ
ＲＯＭ６に供給される（［表６］参照）。
ンタの計数値は０に戻るため、ＣＰＵが第１および第２
のメモリブロック２２、２４にデータを書き込むべく出
力したアドレスは、そのまま第１および第２のメモリブ
ロック２２、２４をアクセスするアドレスとしてＥＥＰ
ＲＯＭ６に供給される（［表６］参照）。
【００４１】
【表６】 ただし、この場合には、カウンタの計数値が０であるこ
とから、上記実施の形態例の場合と同様、ＥＥＰＲＯＭ
６においてデータの消去が行われる（図４のステップＡ
３）。その結果、第２の実施の形態例では、上記実施の
形態例と同様の効果が得られることに加えて、カウンタ
の計数値が２ずつ大きくなるため、上記実施の形態例の
場合と異なり、２つのメモリブロックを１回の書き換え
で用いることができ、書き換えデータ量がより多い場合
にも対応可能となる。
とから、上記実施の形態例の場合と同様、ＥＥＰＲＯＭ
６においてデータの消去が行われる（図４のステップＡ
３）。その結果、第２の実施の形態例では、上記実施の
形態例と同様の効果が得られることに加えて、カウンタ
の計数値が２ずつ大きくなるため、上記実施の形態例の
場合と異なり、２つのメモリブロックを１回の書き換え
で用いることができ、書き換えデータ量がより多い場合
にも対応可能となる。
【００４２】
【発明の効果】以上説明したように本発明では、メモリ
制御回路によりＥＥＰＲＯＭへのデータの一括書き込み
が行われる回数を計数して計数値を不揮発的に保持し、
ＥＥＰＲＯＭに供給されるアドレスデータを、上記保持
した計数値に応じＥＥＰＲＯＭの異なる記憶領域のアド
レスデータに変換してＥＥＰＲＯＭに供給する。そのた
め、記憶領域を順番に切り換えて使用でき、特定の記憶
領域に書き換えが集中することがなく、ＥＥＰＲＯＭの
書き換え寿命の延長を実現できる。そして、このように
記憶領域を切り換えても、マイクロコンピュータを構成
するＣＰＵを動作させるプログラムにはメモリ管理の点
でいっさい負担がかからない。したがってまた、プログ
ラムにメモリ管理に関する機能を持たせる必要がなく、
プログラムの汎用性が低下することもない。
制御回路によりＥＥＰＲＯＭへのデータの一括書き込み
が行われる回数を計数して計数値を不揮発的に保持し、
ＥＥＰＲＯＭに供給されるアドレスデータを、上記保持
した計数値に応じＥＥＰＲＯＭの異なる記憶領域のアド
レスデータに変換してＥＥＰＲＯＭに供給する。そのた
め、記憶領域を順番に切り換えて使用でき、特定の記憶
領域に書き換えが集中することがなく、ＥＥＰＲＯＭの
書き換え寿命の延長を実現できる。そして、このように
記憶領域を切り換えても、マイクロコンピュータを構成
するＣＰＵを動作させるプログラムにはメモリ管理の点
でいっさい負担がかからない。したがってまた、プログ
ラムにメモリ管理に関する機能を持たせる必要がなく、
プログラムの汎用性が低下することもない。
【００４３】また、本発明では、計数値が規定値に到達
したとき、ＥＥＰＲＯＭの各記憶領域に記憶されている
データを一時に一括して消去するので、各記憶領域でデ
ータの書き換えを行うごとに消去する場合に比べ、消去
を実行する回数が少なくなり、その点でもＥＥＰＲＯＭ
のメモリセルに対するストレスが低減して、寿命の延長
に有利である。さらに、フラッシュマイコンでは従来、
一部のデータを書き換える場合でも、他の書き換えの必
要のないデータも含め、全メモリ領域でデータの書き換
えを行っており、その結果、データのロードと、データ
の書き込みに時間がかかっていたが、本発明では、１つ
の記憶領域単位でデータの書き込みを行うことができる
ので、短時間で作業を終了することができる。また、上
述のように各記憶領域のデータを一時に一括して消去す
ることから、消去のために費やす時間も短くなり、この
点でも効率よく作業を行える。
したとき、ＥＥＰＲＯＭの各記憶領域に記憶されている
データを一時に一括して消去するので、各記憶領域でデ
ータの書き換えを行うごとに消去する場合に比べ、消去
を実行する回数が少なくなり、その点でもＥＥＰＲＯＭ
のメモリセルに対するストレスが低減して、寿命の延長
に有利である。さらに、フラッシュマイコンでは従来、
一部のデータを書き換える場合でも、他の書き換えの必
要のないデータも含め、全メモリ領域でデータの書き換
えを行っており、その結果、データのロードと、データ
の書き込みに時間がかかっていたが、本発明では、１つ
の記憶領域単位でデータの書き込みを行うことができる
ので、短時間で作業を終了することができる。また、上
述のように各記憶領域のデータを一時に一括して消去す
ることから、消去のために費やす時間も短くなり、この
点でも効率よく作業を行える。
【図１】本発明によるマイクロコンピュータのメモリ書
き換え装置の一例を含むフラッシュマイコンを示すブロ
ック図である。
き換え装置の一例を含むフラッシュマイコンを示すブロ
ック図である。
【図２】図１のフラッシュマイコンを構成するアドレス
制御回路を詳しく示すブロック図である。
制御回路を詳しく示すブロック図である。
【図３】図２のアドレス制御回路を構成するアドレス変
換回路を詳しく示す回路図である。
換回路を詳しく示す回路図である。
【図４】図１のフラッシュマイコンの動作を示すフロー
チャートである。
チャートである。
【図５】ＥＥＰＲＯＭにおいてデータの書き込みに使用
されるメモリブロックの変化を示す説明図である。
されるメモリブロックの変化を示す説明図である。
【図６】第２の実施の形態例で、ＥＥＰＲＯＭにおいて
データの書き込みに使用されるメモリブロックの変化を
示す説明図である。
データの書き込みに使用されるメモリブロックの変化を
示す説明図である。
【図７】従来技術を適用して構成したフラッシュマイコ
ンの一例を示すブロック図である。
ンの一例を示すブロック図である。
２……フラッシュマイコン、４……ＣＰＵ、６……ＥＥ
ＰＲＯＭ、８……メモリ制御回路、１０……アドレス制
御回路、１２……アドレス／データバス、１４……アド
レスラッチ、１６……ライトバッファ、１８……リード
バッファ、２０……メモリブロック、２２……第１のメ
モリブロック、２４……第２のメモリブロック、２６…
…第３のメモリブロック、２８……第４のメモリブロッ
ク、３０……カウンタ、３２……アドレス変換回路、３
４……アドレスデコーダ、１０２……フラッシュマイコ
ン、１０４……ＣＰＵ、１０６……ＥＥＰＲＯＭ、１０
８……アドレス／データバス、１１０……アドレスラッ
チ、１１２……メモリ制御回路、１１４……ライトバッ
ファ、１１６……リードバッファ、１１８……第１のメ
モリブロック、１２０……第２のメモリブロック、１２
２……第３のメモリブロック、１２４……第４のメモリ
ブロック、１２６……カウント領域。
ＰＲＯＭ、８……メモリ制御回路、１０……アドレス制
御回路、１２……アドレス／データバス、１４……アド
レスラッチ、１６……ライトバッファ、１８……リード
バッファ、２０……メモリブロック、２２……第１のメ
モリブロック、２４……第２のメモリブロック、２６…
…第３のメモリブロック、２８……第４のメモリブロッ
ク、３０……カウンタ、３２……アドレス変換回路、３
４……アドレスデコーダ、１０２……フラッシュマイコ
ン、１０４……ＣＰＵ、１０６……ＥＥＰＲＯＭ、１０
８……アドレス／データバス、１１０……アドレスラッ
チ、１１２……メモリ制御回路、１１４……ライトバッ
ファ、１１６……リードバッファ、１１８……第１のメ
モリブロック、１２０……第２のメモリブロック、１２
２……第３のメモリブロック、１２４……第４のメモリ
ブロック、１２６……カウント領域。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−96589（ＪＰ，Ａ) 特開 平６−150677（ＪＰ，Ａ) 実開 平３−10398（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34 G11C 11/34 G06F 12/16
Claims (5)
- 【請求項１】 フラツシュＥＥＰＲＯＭと、前記ＥＥＰ
ＲＯＭへのデータの書き込みおよび消去を制御するメモ
リ制御回路とを内蔵したマイクロコンピュータに設けら
れ、メモリ制御回路の制御のもとで前記ＥＥＰＲＯＭが
保持するデータを書き換える装置であって、 前記メモリ制御回路が前記ＥＥＰＲＯＭへのデータの一
括書き込みを行う回数を計数し、計数値を不揮発的に保
持するカウンタと、 前記ＥＥＰＲＯＭに供給されるアドレスデータを、前記
カウンタが保持する前記計数値に応じて前記ＥＥＰＲＯ
Ｍの異なる記憶領域のアドレスデータに変換し前記ＥＥ
ＰＲＯＭに供給するアドレス変換回路とを備え、 前記メモリ制御回路は前記カウンタの前記計数値が規定
値に到達したとき、前記ＥＥＰＲＯＭの各記憶領域に記
憶されているデータを一時に一括消去し、 前記アドレス変換回路は、前記アドレスデータの上位ビ
ットを前記カウンタの前記計数値にもとづいて変更する
ことを特徴とするマイクロコンピュータのメモリ書き換
え装置。 - 【請求項２】 前記アドレス変換回路は、前記アドレス
データの上位ビットに前記カウンタの前記計数値を加算
することを特徴とする請求項１記載のマイクロコンピュ
ータのメモリ書き換え装置。 - 【請求項３】 前記アドレスデータの前記上位ビットよ
り下位側のビットが表すアドレス範囲において、前記メ
モリ制御回路は前記ＥＥＰＲＯＭへのデータの一括書き
込みを行うことを特徴とする請求項１記載のマイクロコ
ンピュータのメモリ書き換え装置。 - 【請求項４】 前記マイクロコンピュータは単一の半導
体チップにより構成されていることを特徴とする請求項
１記載のマイクロコンピュータのメモリ書き換え装置。 - 【請求項５】 フラツシュＥＥＰＲＯＭと、前記ＥＥＰ
ＲＯＭへのデータの書き込みおよび消去を制御するメモ
リ制御回路とを内蔵したマイクロコンピュータで、前記
ＥＥＰＲＯＭが保持するデータを書き換える方法であっ
て、 前記メモリ制御回路により前記ＥＥＰＲＯＭへのデータ
の一括書き込みが行わ れる回数を計数して計数値をカウ
ンタに不揮発的に保持し、 前記ＥＥＰＲＯＭに供給されるアドレスデータの上位ビ
ットを、前記カウンタに保持した前記計数値にもとづき
前記ＥＥＰＲＯＭの異なる記憶領域のアドレスデータに
変換して前記ＥＥＰＲＯＭに供給し、 前記計数値が規定値に到達したとき、前記ＥＥＰＲＯＭ
の各記憶領域に記憶されているデータを一時に一括消去
することを特徴とするマイクロコンピュータのメモリ書
き換え方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2108499A JP3157800B2 (ja) | 1999-01-29 | 1999-01-29 | マイクロコンピュータのメモリ書き換え装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2108499A JP3157800B2 (ja) | 1999-01-29 | 1999-01-29 | マイクロコンピュータのメモリ書き換え装置および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000222891A JP2000222891A (ja) | 2000-08-11 |
| JP3157800B2 true JP3157800B2 (ja) | 2001-04-16 |
Family
ID=12045025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2108499A Expired - Fee Related JP3157800B2 (ja) | 1999-01-29 | 1999-01-29 | マイクロコンピュータのメモリ書き換え装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3157800B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005285191A (ja) * | 2004-03-29 | 2005-10-13 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその駆動方法 |
-
1999
- 1999-01-29 JP JP2108499A patent/JP3157800B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000222891A (ja) | 2000-08-11 |
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