JP2000066949A - データ記録再生装置およびデータ記録再生装置のメモリアクセス方法 - Google Patents

Abstract

(57)【要約】 【課題】 データ記録再生装置において、メモリアクセ
スを工夫することにより、操作性を向上させつつ、アプ
リケーション実行時間を短縮する。 【解決手段】 １種類のＩ／Ｏバスを利用して外部から
入力される動作制御コマンドとアドレス指定コマンドと
に基づいて、データの読み出し動作、データの書き込み
動作及びデータの消去動作が可能な複数のメモリ素子
と、マイコン等のＣＰＵからのアドレス信号を用いて前
記複数のメモリ素子のいづれか１つ、または、複数個を
選択するチップイネーブル制御手段とを備え、希望する
複数個のメモリ素子に同時にデータアクセスさせるよう
にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの読み出し
／書き込み／消去制御において、動作制御コマンドとア
ドレス指定コマンドを用いるメモリを複数個用いたデー
タ記録再生装置およびデータ記録再生装置のメモリアク
セス方法に関する。

【０００２】

【従来技術】従来から、データの記録再生をおこなうた
めに、データの記録媒体として種々の半導体メモリが知
られている。代表的なものとして、電源が切れると内部
に記録していたデータが消えてしまうデータ揮発性のメ
モリであるＲＡＭや、電源を切ってもデータが消えない
データ不揮発性のフラッシュメモリ等がある。またフラ
ッシュメモリにも、そのメモリセル構成の違いでＮＯＲ
型フラッシュメモリとＮＡＮＤ型フラッシュメモリがあ
る。

【０００３】これらメモリの種類により、そのアクセス
方法は異なるが、図９はＲＡＭやＮＯＲ型フラッシュメ
モリのデータアクセスの回路構成である。ＲＡＭやＮＯ
Ｒ型フラッシュメモリは、そのアクセスにおいてマイコ
ンのアドレス空間に各メモリチップを割り当て、管理す
る構成になっている。ＲＡＭの場合は、メモリアクセス
方法として、以下の手順で行う。

【０００４】メモリのアドレスを指定する アドレスの一部をデコードしてチップイネーブル信号
を出力する→チップがアクティブになる リードパルス／ライトパルスによってデータの読み出
し／書き込みを行う ここで、チップイネーブル信号とは、メモリチップのデ
ータ及び制御信号の入出力ゲートの開閉を制御する信号
で、「チップイネーブル信号を出力する」と、この入出
力ゲートが開き、そのチップと外部の信号ラインが信号
的に接続された状態、つまりそのチップがアクティブに
なる。ＮＯＲ型フラッシュメモリの場合は、メモリアク
セス方法として、以下の手順で行う。

【０００５】データの読み出し メモリのアドレスを指定する アドレスの一部をデコードしてチップイネーブル信号
を出力する→チップがアクティブになる リードパルスによってデータの読み出しを行う データの書き込み メモリのアドレスを指定する アドレスの一部をデコードしてチップイネーブル信号
を出力する→チップがアクティブになる 書き込みコマンドを所望のアドレスに書き込む ライトパルスによってデータの書き込みを行う ステータスレジスタをチェックして書き込み終了を確
認する データの消去 メモリのアドレスを指定する アドレスの一部をデコードしてチップイネーブル信号
を出力する→チップがアクティブになる 消去コマンドを所望のアドレスに書き込む そのアドレスを含むブロック（フラッシュメモリの消
去単位）のデータが消去される ステータスレジスタをチェックして消去終了を確認す
る また、ＮＯＲ型フラッシュメモリの場合、ＩＣカード形
状においては、データの消去方法に関して、特開平４−
３１３８９１号公報のような一括消去の方法がある。こ
の方法は、一括消去コマンドが書き込まれるとＩＣカー
ド内の全チップにチップイネーブル信号を出力する方法
である。

【０００６】次に、本発明の対象となるメモリ（１種類
のＩ／Ｏバスを利用して、外部から入力される動作制御
コマンドとアドレス指定コマンドに基づいて、データの
読み出し動作、書き込み動作、消去動作が実行されるメ
モリ）の代表的なものとしては、ＮＡＮＤ型フラッシュ
メモリがある。

【０００７】図１０はＮＡＮＤ型フラッシュメモリのデ
ータアクセスの回路構成である。ＮＡＮＤ型フラッシュ
メモリは、そのアクセスにおいてはマイコンのアドレス
空間による管理を必要としない構成になっている。

【０００８】ＮＡＮＤ型フラッシュメモリの場合は、メ
モリアクセス方法として、以下の手順で行う。

【０００９】データの読み出し チップイネーブル信号を出力する→チップがアクティ
ブになる 読み出しコマンドを書き込む アドレス指定コマンドを書き込む→メモリセルからペ
ージレジスタにデータがセットされる リードパルスによってデータの読み出しを行う データの書き込み チップイネーブル信号を出力する→チップがアクティ
ブになる 書き込みコマンドを書き込む アドレス指定コマンドを書き込む→データを書き込む
ページを指定する ライトパルスによってページレジスタにデータの書き
込みを行う データの消去 チップイネーブル信号を出力する→チップがアクティ
ブになる 消去セットコマンドを書き込む アドレス指定コマンドを書き込む→データを消去する
ブロックを指定する 消去実行コマンドを書き込む→ブロックのデータ消去
される

【００１０】

【発明が解決しようとする課題】これらの方法では、多
数のメモリ素子にアクセスするアプリケーションを実行
する場合、ＲＡＭやＮＯＲ型フラッシュメモリについて
は、データバスの競合という不具合を発生させないため
に、ひとつずつ順番にアドレスを変えていって前記の手
順ルーチンを繰り返さなければならない。ＮＡＮＤ型フ
ラッシュメモリの場合でも、各メモリチップに対して、
ひとつずつチップイネーブル信号を出して、前記の手順
ルーチンを行ってから、次のチップ処理へと進まなけれ
ばならない。

【００１１】具体的に言うと、例えば、多数のメモリ素
子のデータを全部消去するアプリケーションや、Ｎ個あ
るメモリ素子のうち（Ｎ−１）個のメモリ素子のデータ
を消去するアプリケーションの場合、前記のデータの消
去方法の手順ルーチンをアドレス毎あるいはチップ毎に
順次繰り返すので、アプリケーション実行時間としては
多大な時間（各手順間のタイムラグの合計タイムに全ア
ドレス数あるいは全チップ数を乗算した値）を必要と
し、また、この期間中、マイコン等のＣＰＵはその消去
アプリケーション制御に占有されているので、例えばキ
ー入力の受付等の他の処理はできない等のシステムとし
ては不都合な期間が長時間になってしまう。

【００１２】ＮＯＲ型フラッシュメモリのＩＣカードの
一括消去の方法でも、全メモリ素子のデータを全部消去
するアプリケーションでは効果があるが、Ｎ個あるメモ
リ素子のうち（Ｎ−１）個のメモリ素子のデータを消去
するアプリケーションに対しては効果がなく、やはり、
チップ毎に消去方法の手順ルーチンを順次繰り返さなけ
ればならず、アプリケーション実行時間としては多大な
時間がかかってしまう。

【００１３】本発明はこのような問題点を鑑み、１種類
のＩ／Ｏバスを利用して、外部から入力される動作制御
コマンドとアドレス指定コマンドに基づいて、データの
読み出し動作、書き込み動作、消去動作が実行されるメ
モリを用いたデータ記録再生装置において、複数あるい
は多数のメモリチップを同時に、かつ、効率的にアクセ
スして、データアクセスの待ち時間を短時間にして、ア
プリケーション実行時間を削減する（特に複数メモリの
データ消去実行時間の削減）ことと、この効率的なアク
セス方法を応用したデータ読み出し手段（データのセキ
ュリティ機能と誤データ読み出し監視機能）を特徴とす
る記録再生装置を提供することを目的とする。

【００１４】

【課題を解決する為の手段】請求項１記載のデータ記録
再生装置は、１種類のＩ／Ｏバスを利用して外部から入
力される動作制御コマンドとアドレス指定コマンドとに
基づいて、データの読み出し動作、データの書き込み動
作及びデータの消去動作が可能な複数のメモリ素子と、
マイコン等のＣＰＵからのアドレス信号を用いて前記複
数のメモリ素子のいづれか１つ、または、複数個を選択
するチップイネーブル制御手段とを備え、希望する複数
個のメモリ素子に同時にデータアクセスさせるようにし
たことを特徴とするデータ記録再生装置である。

【００１５】請求項２記載のデータ記録再生装置は、請
求項１記載のデータ記録再生装置において、前記チップ
イネーブル制御手段は、マイコンのアドレス空間のう
ち、ある特定のアドレスをアクセスすると、すべてのメ
モリのチップイネーブル信号を出力する、あるいは特定
の複数個のメモリのチップイネーブル信号を出力するこ
とを特徴とするデータ記録再生装置である。

【００１６】請求項３記載のデータ記録再生装置は、請
求項１記載のデータ記録再生装置において、データアク
セスとして、希望する複数個のメモリ素子に同時に消去
コマンドとアドレス指定コマンドを書き込み、メモリの
消去時間を短縮することを特徴とするデータ記録再生装
置である。

【００１７】請求項４記載のデータ記録再生装置は、請
求項１記載のデータ記録再生装置において、データアク
セスとして、希望する複数個のメモリ素子に同時にリー
ドコマンドとアドレス指定コマンドとを書き込み、その
後に各メモリに選択的に１つずつチップイネーブル信号
を出力して、各メモリのページレジスタに読み出された
データをマトリクス的に読み出す手段と、該手段を利用
したデータ情報のセキュリティ手段とを有することを特
徴とするデータ記録再生装置である。

【００１８】請求項５記載のデータ記録再生装置は、請
求項１記載のデータ記録再生装置において、データアク
セスとして、選択された１つのメモリと固定の１つのメ
モリとの合計２個のメモリ素子に同時にライトコマンド
とアドレス指定コマンドとを書き込み、同じデータ情報
を２つのメモリに記憶する手段と、その後のデータ読み
出しの際にこれら２つのメモリ素子に同時にリードコマ
ンドとアドレス指定コマンドとを書き込み、これらのメ
モリ素子から同時にデータを読み出してそのデータ内容
の一致・不一致を比較判定する手段とを備え、一方のメ
モリ記憶データを他方のメモリ記憶データのチェック用
に利用して、データ欠損やデータ化けなどによる誤デー
タを監視することを特徴とするデータ記録再生装置であ
る。

【００１９】請求項６記載のデータ記録再生装置のメモ
リアクセス方法は、１種類のＩ／Ｏバスを利用して外部
から入力される動作制御コマンドとアドレス指定コマン
ドとに基づいて、データの読み出し動作、データの書き
込み動作及びデータの消去動作が可能な複数のメモリ素
子を用いて、マイコン等のＣＰＵからのアドレス信号を
用いて前記複数のメモリ素子のいづれか１つ、または、
複数個を選択して、希望する複数個のメモリ素子に同時
にデータアクセスさせるようにしたことを特徴とするデ
ータ記録再生装置のメモリアクセス方法である。

【００２０】

【発明の実施の形態】外部から入力される動作制御コマ
ンドとアドレス指定コマンドに基づいて、データの読み
出し動作、書き込み動作、消去動作が実行されるメモリ
として、ここではＮＡＮＤ型フラッシュメモリを用いた
ものを一実施例として記述する。以下、本発明の実施例
について図面に基づき説明する。

【００２１】図１は本発明の一実施例のメモリアクセス
回路構成を示すブロック図である。本装置はパラレルに
接続されたＮ個のＮＡＮＤ型フラッシュメモリ１，２，
３，４・・・Ｎと、これらフラッシュメモリ１，２，
３，４・・・Ｎのチップイネーブル信号を選択的に出力
するチップイネーブル制御回路１０とを備えている。チ
ップイネーブル制御回路１０にはアドレスバス２１が接
続されている。アドレスバス２１はＮ本のアドレス線で
構成されている。各メモリ１，２，３，４・・・Ｎに
は、それぞれデータバス２０、読み出し制御信号線２
２、書き込み制御信号線２３、アドレスラッチイネーブ
ル信号線２４、コマンドラッチイネーブル信号線２５、
Ｒ／Ｂ出力信号線２６が接続されている。データバス２
０は、例えば、８本のデータ線で構成されている。Ｒ／
Ｂ出力信号線２６は抵抗により“Ｈ”レベルにプルアッ
プされている。アドレスラッチイネーブル信号は、アド
レス指定コマンドや入力データをメモリ内部のアドレス
／ページレジスタに送信する経路の開閉を制御する。コ
マンドラッチイネーブル信号は、動作制御コマンドをメ
モリ内部のコマンドレジスタに送信する経路の開閉を制
御する。Ｒ／Ｂ出力信号はメモリのデバイス動作の状態
（レディー状態かビジー状態か）を示す。また、チップ
イネーブル制御回路１０と各メモリ１，２，３，４・・
・Ｎとがそれぞれチップイネーブル信号線３１，３２，
３３，３４，３５により接続されている。チップイネー
ブル制御回路１０は、アドレスバス２１を介して入力さ
れるアドレス信号に基づいて出力するチップイネーブル
信号を選択する。このとき、アドレス線がＮ本なので設
定するアドレス値は（２Ｎ）個あり、またＮ個のメモリ
チップの選択のしかたとしては、各々１つずつ選択す
る、あるいは、特定の複数個を一度に選択する等の組合
せは全部で（２Ｎ−１）通りなので、すべての組合せの
チップイネーブル信号の出力状態を制御することが可能
である。

【００２２】図１の回路の動作を説明する。先ず、複数
個のメモリチップの全データを消去する動作について、
図３のフローチャートを参照しながら説明すると、アド
レスバス２１を介して入力されるアドレス信号である特
定のアドレス値を設定すると、複数個、例えばＮ個とす
る、のメモリのチップイネーブル信号が出力され、Ｎ個
の全メモリチップが同時にアクティブになる＜ステップ
１＞。次にデータバス２０を介して、消去セットコマン
ドが与えられ＜ステップ２Ａ＞、アドレス指定コマンド
が与えられて何処のブロックが消去されるのかが指定さ
れ＜ステップ３＞、それから、消去実行コマンドが与え
られて、指定されたブロックのデータ、すなわち、Ｎ個
のメモリチップの同位置のブロックのデータが同時に消
去される＜ステップ２Ｂ＞。ブロックとはフラッシュメ
モリの消去単位であり、例えば、１ブロック＝２５６バ
イト×１６ページ程度分である。それから、メモリチッ
プ内の全ブロックを消去したか否かが判断され＜ステッ
プ４＞、全ブロックに達してなければステップ２Ａから
フローが繰り返される。全ブロックに達すると、Ｎ個の
メモリチップの全データの消去が終了したことになる。
ステップ１において、アドレス信号による特定のアドレ
ス値を変えることによって、例えば、メモリ１を除いた
残りのＮ−１個のメモリチップの全データを消去する場
合とか、メモリ２を除いた残りのＮ−１個のメモリチッ
プの全データを消去する場合とか、いろいろな組み合わ
せの複数個メモリのチップイネーブル信号を一度に出力
することができるので、いろいろな組み合わせの複数個
メモリチップの全データを消去する場合にもステップ１
〜ステップ４のフローで実施できる。

【００２３】これを図５の複数個（例えばＮ個とする）
のＮＡＮＤ型フラッシュメモリの全データを消去するフ
ローチャートと比較すると、従来ではステップ１におい
て、選択されるメモリのチップイネーブル信号出力がひ
とつずつであるため、ステップ５が追加されて、Ｎ個の
メモリチップを消去したか否かを判断する必要があり、
ステップ１〜ステップ４のサイクルをＮ回くりかえすこ
とになる。よって本発明のアクセス方法を用いると従来
の１／Ｎの実行時間になる。メモリチップの個数が多く
なるほど、実行時間の削減率は大きくなる。

【００２４】次に、複数個のメモリチップからデータを
マトリクス的に読み出す動作について、図４のフローチ
ャートを参照しながら説明すると、アドレスバス２１を
介して入力されるアドレス信号である特定のアドレス値
を設定すると、複数個、例えばＮ個とする、のメモリの
チップイネーブル信号が出力され、Ｎ個の全メモリチッ
プが同時にアクティブになる＜ステップ１１＞。次にデ
ータバス２０を介して、リードコマンドが与えられ＜ス
テップ１２＞、アドレス指定コマンドが与えられて、デ
ータを読み出すページと、例えばＭページ目とする、ペ
ージ内の何バイト目から読み出すのか、例えば２バイト
目とする、を示すスタートアドレスが指定されると＜ス
テップ１３＞、指定されたページのデータ、すなわち、
Ｎ個のメモリチップのＭページ目のデータが同時にメモ
リ内部のページレジスタへ移される＜ステップ１４＞。
ページとはＮＡＮＤ型フラッシュメモリの読み出し単位
であり、例えば、１ページ＝２５６バイト程度分であ
る。そして、アドレスバス２１を介して入力されるアド
レス信号を変えて、あるひとつのメモリ、例えばメモリ
１とする、を選択すると、メモリ１のチップイネーブル
信号が出力され、メモリ１がアクティブになる＜ステッ
プ１５＞。それから、読み出し制御信号線２２から与え
られる読み出し制御のパルス信号によって、ページレジ
スタへ移されたデータ群をスタートアドレスから１バイ
トずつ読み出す＜ステップ１６＞。１バイト読み出した
ら、メモリ内部でページレジスタのアドレスが自動イン
クリメントされる＜ステップ１７＞。そして、そのペー
ジレジスタの所望のデータを読み出し終えたら＜ステッ
プ１８＞、次のメモリチップを、例えばメモリ２とす
る、アドレス信号を変えて、メモリ２のチップイネーブ
ル信号を出力して＜ステップ１９＞、同様にして、その
メモリのページレジスタからデータを読み出す。以降、
＜ステップ１６＞→＜ステップ１７＞→＜ステップ１８
＞→＜ステップ１９＞を繰り返す。

【００２５】前述の＜ステップ１４＞以降の読み出し動
作の具体的イメージ図を図６に、概略のタイミングフロ
ーを図７に示す。図６（ａ）について説明すると、＜ス
テップ１４＞にてＮ個のメモリチップのページレジスタ
にデータが移されると、各メモリのページレジスタ内の
データを並べたマトリクス的なデータ群にイメージを置
換することができる。上段からメモリ１のＭページ目、
メモリ２のＭページ目・・・メモリＮのＭページ目、ま
た、左から１バイト目、２バイト目・・・２５６バイト
目とならんでいる。各メモリのページレジスタともスタ
ートアドレスは２バイト目である。そして、各メモリの
読み出し所望のデータ数は、例えば、メモリ１は４バイ
ト、メモリ２は２バイト、メモリ３は１バイト、メモリ
４は３バイト、…、メモリＮは３バイトと設定して、各
メモリチップの読み出し順番をメモリ１からメモリＮま
で順にアクセスするように設定すると、前述のように＜
ステップ１５＞以降をおこなうと図６（ｂ）のような読
み出しデータが生成できる。さらに、データ読み出しの
スタートアドレスや各メモリの読み出し所望のデータ数
や各メモリチップの読み出し順番の設定を変えると、多
種多様な組合せの読み出しデータが生成できる。

【００２６】図２は本発明の請求項５の一実施例のメモ
リアクセス回路構成を示すブロック図である。構成にお
いて図１と異なるところは、メモリ１のデータバス４１
とデータバス２０との間に、バス開閉スイッチ４２と高
インピーダンス抵抗４３の並列回路がシリーズに挿入さ
れている点と、データ内容比較回路として排他的論理和
回路４４がパラレルに接続されている点である。バス開
閉スイッチ４２は、書き込み制御信号線２３から与えら
れる書き込み制御信号によって制御され、書き込み制御
信号が“Ｌ”でスイッチが閉じる。また、データ読み出
し時など、書き込み制御信号が“Ｈ”の期間は、高イン
ピーダンス抵抗４３によって、メモリ１のデータバス４
１とデータバス２０とは分離される。

【００２７】図２の回路の動作について、図８のフロー
チャートを参照しながら説明する。先ず、メモリにデー
タを書き込むサイクルでは、アドレスバス２１を介して
入力されるアドレス信号である特定のアドレス値を設定
すると、選択された１つのメモリ、例えばメモリ２と、
ある固定の１つのメモリ、例えばメモリ１と、２個のメ
モリのチップイネーブル信号が出力され、メモリ１とメ
モリ２が同時にアクティブになる＜ステップ２１＞。次
にデータバス２０を介して、２個のメモリチップにライ
トコマンドが与えられわけであるが、このとき、書き込
み制御信号線２３から与えられる書き込み制御のパルス
信号によって、バス開閉スイッチ４２が閉じられ、デー
タバス２０とメモリ１のデータバス４１が接続されて、
メモリ１にもライトコマンドが書き込まれる＜ステップ
２２＞。そのあと、アドレス指定コマンドが与えられ
て、データを書き込むページと、ページ内の何バイト目
から書き込むのか、を示すスタートアドレスが指定され
ると＜ステップ２３＞、書き込み制御信号線２３から与
えられる書き込み制御のパルス信号によって、指定され
たページレジスタへデータが１バイトずつ書き込まれ＜
ステップ２４＞、書き込みデータのバイト数分だけ繰り
返される＜ステップ２５＞。ページレジスタへの書き込
みが終了すると、メモリ内部のメモリセルへページデー
タを格納する＜ステップ２６＞。このようにして、２個
のメモリチップの同位置のページに、同じデータが記録
される。そのあと、このデータを読み出すサイクルで
は、前述と同様の方法で、メモリ１とメモリ２の２個の
チップを選択してアクティブにして＜ステップ３１＞、
リードコマンドが与えられ＜ステップ３２＞、アドレス
指定コマンドが与えられて、データを読み出すページ
と、ページ内の何バイト目から読み出すのか、を示すス
タートアドレスが指定され、例えば、前述の書き込みサ
イクルで、書き込まれたデータと同じページ、同じスタ
ートアドレスが指定されると＜ステップ３３＞、指定さ
れたページのデータがメモリ内部のページレジスタへ移
される＜ステップ３４＞。それから、読み出し制御信号
線２２から与えられる読み出し制御のパルス信号によっ
て、ページレジスタへ移されたデータ群を１バイトず
つ、メモリ１とメモリ２の２個のチップから同時に、読
み出す＜ステップ３５＞。このとき、メモリ１のデータ
バス４１は、バス開閉スイッチ４２が開いているので高
インピーダンス抵抗４３でデータバス２０から分離され
ている。２個のメモリチップから同時に読み出される１
バイトのデータは排他的論理和回路４４で１ビットずつ
比較され＜ステップ３６＞、一致していれば正常と判定
して＜ステップ３７Ａ＞、不一致であれば異常と判定し
て＜ステップ３７Ｂ＞、その比較結果を１バイトのチェ
ックデータとして出力する。排他的論理和であるので、
正常ならば出力“０”、異常ならば出力“１”となる＜
ステップ３８＞。このように、ページレジスタからデー
タ読み出しの間、データチェックを繰り返す＜ステップ
３９＞。

【００２８】このようにして、一方のメモリ記録データ
を他方のメモリ記録データの監視用に利用して、データ
欠損やデータ化けなどによる誤データの読み出しを監視
することができる。

【００２９】前述のフローにおいて、２個のメモリチッ
プを選択するときに、固定されたメモリ１と他の選択的
なひとつのメモリの組合せをいろいろ変えると、メモリ
１には各ページデータ毎に他のいろいろなメモリのペー
ジデータと同一の情報が監視用として記録される。しか
し、この実施例では監視用メモリが１つしかないので、
記録されるデータに対して、監視用のページは１つしか
ないので、異なるメモリチップにデータを記録するとき
の指定ページが同じであった場合は、監視用データはラ
ストに書き込んだページデータに対して有効になる。例
えば、最初にメモリ２の４ページ目にデータ群Ｃを記録
して、次にメモリ３の４ページ目にデータ群Ｄを記録す
ると、監視用のメモリ１の４ページ目にはデータ群Ｄが
保存されていて、このときの読み出しデータチェックは
メモリ３の４ページ目を読み出すときが有効になる。

【００３０】

【発明の効果】請求項１〜３記載の発明によれば、多数
のメモリ素子のデータを全部消去する場合や、特定の複
数個のメモリ素子のデータを消去する場合には、まず、
マイコンからのアドレス信号によって、ある特定のアド
レス値が設定されると、すべてのメモリのチップイネー
ブル信号、あるいは特定の複数個のメモリのチップイネ
ーブル信号が同時に出力される。メモリチップがアクテ
ィブになったあと、消去制御コマンドとアドレス指定コ
マンドが複数のメモリチップに同時に書き込まれ、複数
のメモリチップに対して同時に消去動作が実行される。
このようにして、多数あるいは複数のメモリチップのデ
ータを短時間で消去できる。

【００３１】また、複数個のメモリチップの全データを
消去する動作において、いろいろな組み合わせの複数個
メモリのチップイネーブル信号を一度に出力することが
できるので、必要な制御動作ステップ数を削減するごと
ができ、本装置によるＮ個メモリチップの全消去の実行
時間は、従来の１／Ｎの実行時間になり、マイコン等の
ＣＰＵがこの全消去アプリケーション制御に占有されて
いる時間が短時間で済むので、例えば、システムとし
て、メモリ全消去サイクル中にキー入力処理を受け付け
ることができる等のシステム制御の並列処理に効果があ
る。また、システムのメモリチップの個数が多くなるほ
ど、実行時間の削減率は大きくなる。

【００３２】請求項４記載の発明によれば、メモリから
データを読み出す場合には、まず、マイコンからのアド
レス信号によって、ある特定のアドレス値が設定される
と、すべてのメモリのチップイネーブル信号、あるいは
特定の複数個のメモリのチップイネーブル信号が同時に
出力される。メモリチップがアクティブになったあと、
リードコマンドとアドレス指定コマンドが複数のメモリ
チップに同時に書き込まれ、指定されたアドレスのデー
タが同時に各メモリのページレジスタに読み出される。
その次に、ページレジスタに読み出されたデータ群を１
バイトずつシーケンシャルリードするとき、１バイトず
つ読み出す毎に、マイコンからのアドレス信号によっ
て、各メモリに選択的に１つずつチップイネーブル信号
を出力して、各メモリのページレジスタ内のデータ群を
マトリクス的に読み出す。このとき、種々の組み合わせ
の読み出し順序によるデータを生成することができるの
で、情報セキュリティとして高い信頼性の暗号化機能を
有している。

【００３３】また、メモリからデータをマトリクス的に
読み出す方法において、一種類の記録データから、デー
タ読み出しのスタートアドレスや各メモリの読み出し所
望のデータ数や各メモリチップの読み出し順番の設定を
変えることにより、多種多様な組合せの読み出しデータ
が生成できるので、情報セキュリティとしての暗号化機
能を有している。しかも、他の情報セキュリティ手段
は、フラグ方式はセキュリティフラグを簡単に解読され
る、スクランブル方式もキーコードが解読されやすいの
に比べて、本発明の読み出し方式は読み出し順序を複雑
に組み合わせることが可能なので、情報セキュリティと
して高い信頼性を備えている。

【００３４】請求項５記載の発明によれば、メモリにデ
ータを書き込む場合に、まず、マイコンからのアドレス
信号によって、ある特定のアドレス値が設定されると、
選択された１つのメモリとある固定の１つのメモリの２
個のメモリのチップイネーブル信号が同時に出力され
る。メモリチップがアクティブになったあと、ライトコ
マンドとアドレス指定コマンドが２個のメモリチップに
同時に書き込まれ、同じデータが２個のメモリチップに
記録される。そのあと、このデータを読み出すときに
は、リードコマンドとアドレス指定コマンドが２個のメ
モリチップに同時に書き込まれ、２個のメモリチップか
ら同時に同じデータがメモリのページレジスタを介して
読み出される。このとき、ある固定のメモリのデータバ
スには、データ書き込みのときやコマンド書き込みのと
きは閉じて、データ読み出しのときは開くように制御す
るデータバス開閉制御手段が設けられているので、全体
のデータバスには前記の選択された１つのメモリ側のデ
ータが読み出されていることになる。ページレジスタに
読み出されたデータ群を１バイトずつシーケンシャルリ
ードするとき、２つのメモリの読み出しデータ内容の一
致・不一致を比較判定し、一致していれば正常と判定し
て、不一致であれば異常と判定して、その比較結果を１
バイトのチェックデータとして出力する。このようにし
て、一方のメモリ記憶データを他方のメモリ記憶データ
の監視用に利用して、データ欠損やデータ化けなどによ
る誤データを監視する。

【図面の簡単な説明】

【図１】本発明の一実施例のメモリアクセス回路構成の
ブロック図である。

【図２】本発明の請求項５の一実施例のメモリアクセス
回路構成のブロック図である。

【図３】図１に示す回路のデータ消去に係るフローチャ
ートである。

【図４】図１に示す回路のデータ読み出しに係るフロー
チャートである。

【図５】ＮＡＮＤ回路のデータ消去に係るフローチャー
トである。

【図６】（ａ）ページレジスタに読み出されたデータの
マトリクス読み出し概念図（その１）である。 （ｂ）ページレジスタに読み出されたデータのマトリク
ス読み出し概念図（その２）である。

【図７】図６の概略タイミングフローチャートである。

【図８】図２に示す回路のデータ書き込み／読み出しに
係るフローチャートである。

【図９】従来のＲＡＭ等のメモリアクセス回路構成のブ
ロック図である。

【図１０】従来のＮＡＮＤ型フラッシュメモリのメモリ
アクセス回路構成のブロック図である。

【符号の説明】

１０ チップイネーブル制御回路 ２０ データバス ２１ アドレスバス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 河本 幸生 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5B018 GA03 GA07 HA01 JA05 MA01 5B025 AA01 AC01 AD01 AD04 AD08 AE05 AE08 5B060 AB30 CA12 MM11 5L106 AA10 BB14

Claims (6)

【特許請求の範囲】
1. 【請求項１】 １種類のＩ／Ｏバスを利用して外部から
   入力される動作制御コマンドとアドレス指定コマンドと
   に基づいて、データの読み出し動作、データの書き込み
   動作及びデータの消去動作が可能な複数のメモリ素子
   と、マイコン等のＣＰＵからのアドレス信号を用いて前
   記複数のメモリ素子のいづれか１つ、または、複数個を
   選択するチップイネーブル制御手段とを備え、希望する
   複数個のメモリ素子に同時にデータアクセスさせるよう
   にしたことを特徴とするデータ記録再生装置。
2. 【請求項２】 請求項１記載のデータ記録再生装置にお
   いて、前記チップイネーブル制御手段は、マイコンのア
   ドレス空間のうち、ある特定のアドレスをアクセスする
   と、すべてのメモリのチップイネーブル信号を出力す
   る、あるいは特定の複数個のメモリのチップイネーブル
   信号を出力することを特徴とするデータ記録再生装置。
3. 【請求項３】 請求項１記載のデータ記録再生装置にお
   いて、データアクセスとして、希望する複数個のメモリ
   素子に同時に消去コマンドとアドレス指定コマンドを書
   き込み、メモリの消去時間を短縮することを特徴とする
   データ記録再生装置。
4. 【請求項４】 請求項１記載のデータ記録再生装置にお
   いて、データアクセスとして、希望する複数個のメモリ
   素子に同時にリードコマンドとアドレス指定コマンドと
   を書き込み、その後に各メモリに選択的に１つずつチッ
   プイネーブル信号を出力して、各メモリのページレジス
   タに読み出されたデータをマトリクス的に読み出す手段
   と、該手段を利用したデータ情報のセキュリティ手段と
   を有することを特徴とするデータ記録再生装置。
5. 【請求項５】 請求項１記載のデータ記録再生装置にお
   いて、データアクセスとして、選択された１つのメモリ
   と固定の１つのメモリとの合計２個のメモリ素子に同時
   にライトコマンドとアドレス指定コマンドとを書き込
   み、同じデータ情報を２つのメモリに記憶する手段と、
   その後のデータ読み出しの際にこれら２つのメモリ素子
   に同時にリードコマンドとアドレス指定コマンドとを書
   き込み、これらのメモリ素子から同時にデータを読み出
   してそのデータ内容の一致・不一致を比較判定する手段
   とを備え、一方のメモリ記憶データを他方のメモリ記憶
   データのチェック用に利用して、データ欠損やデータ化
   けなどによる誤データを監視することを特徴とするデー
   タ記録再生装置。
6. 【請求項６】 １種類のＩ／Ｏバスを利用して外部から
   入力される動作制御コマンドとアドレス指定コマンドと
   に基づいて、データの読み出し動作、データの書き込み
   動作及びデータの消去動作が可能な複数のメモリ素子を
   用いて、マイコン等のＣＰＵからのアドレス信号を用い
   て前記複数のメモリ素子のいづれか１つ、または、複数
   個を選択して、希望する複数個のメモリ素子に同時にデ
   ータアクセスさせるようにしたことを特徴とするデータ
   記録再生装置のメモリアクセス方法。