KR100480653B1 - 프로그램판독/데이터기록을동시에수행하는능력을갖는결합된프로그램및데이터비휘발성메모리 - Google Patents

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KR100480653B1 KR10-1998-0709506A KR19980709506A KR100480653B1 KR 100480653 B1 KR100480653 B1 KR 100480653B1 KR 19980709506 A KR19980709506 A KR 19980709506A KR 100480653 B1 KR100480653 B1 KR 100480653B1
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Abstract

비휘발성 메모리 장치는 2 개의 플로팅 게이트형 메모리 어레이, 예를 들어 비교적 영구적인 프로그램 메모리로서 이용하기 위한 플래시 메모리(11)와 비교적 번번하게 갱신되는 데이터 메모리로서 이용하기 위한 E2PROM(13)을 포함한다. 1 세트의 어드레스선(Ai)과 1 세트의 데이터선(Dj)이 양쪽의 메모리 어레이를 위한 판독 동작 및 기록 동작의 양쪽 모두에 이용된다. 선택된 메모리 어레이의 어드레스 지정된 위치에 액세스하기 위한 어드레스 디코딩 수단은 각각의 어레이에 대해서 각각 독립된 열 디코더(31, 33) 및 데이터 래치(23, 39)를 포함하지만, 각각의 메모리 어레이의 양쪽 모두에 공통인 공유 행 디코더를 포함한다. 적어도 데이터 메모리와 관련된 행 어드레스 래칭 회로(24)는 기록 동작의 기간 동안 그 메모리 어레이를 위해 디코딩된 행 어드레스를 유지하여, 다른 메모리 어레이, 예를 들어 프로그램 메모리를 위한 하나 이상의 동시 판독 동작에서 이용하기 위한 공유 행 디코더를 자유롭게 한다. 또한, 데이터 I/O 버퍼(19) 및 센스 앰프(17)도 메모리 어레이의 양쪽 모두에 의해 공유된다. 제어 논리 회로(21)는 비휘발성 메모리 어레이에 대응하는 독립된 칩 인에이블 신호(, ) 중 하나를 선택하고, 판독 인에이블 동작() 또는 기록 인에이블 동작()의 판독 동작 또는 기록 동작을 선택하는 입력 제어 신호에 응답하여, 장치의 여러 가지 소자를 제어하고(Ck, Vpp), 열 어드레스 래치 신호(27), 데이터 래치 및 선택/구동기 회로(32, 34, 35, 37)를 포함하며, 바람직한 동작을 수행한다.

Description

프로그램 판독/데이터 기록을 동시에 수행하는 능력을 갖는 결합된 프로그램 및 데이터 비휘발성 메모리{COMBINED PROGRAM AND DATA NONVOLATILE MEMORY WITH CONCURRENT PROGRAM-READ/DATA WRITE CAPABILITY}
본 발명은 비휘발성 반도체 메모리(예컨대, EPROM, 플래시 메모리, E2PROM)에 관한 것으로, 특히 판독 동작 및 기록 동작을 동시에 수행할 수 있는 어드레스 지정 및 판독/기록 회로를 구비한 복수 개의 메모리 뱅크 구조에 관한 것이다.
리(Lee)에게 허여된 미국 특허 제5,307,314호에는 별도의 기록 인에이블 입력()을 갖는 메모리 뱅크로 분할된 메모리 장치를 개시하고 있다. 분할된 메모리 뱅크의 양쪽 모두는 동시에 액세스할 수 있지만, 단지 동일한 어드레스에 대해서만 액세스할 수 있다. 기록 인에이블 신호의 양쪽 모두가 활성 상태인 경우, 메모리 장치는 메모리 뱅크의 양쪽 모두의 동일한 어드레스 위치에 워드 기록을 수행한다. 기록 인에이블 신호의 양쪽 모두가 비활성 상태이고 단일의 출력 인에이블 신호()가 활성 상태인 경우, 메모리 장치는 메모리 뱅크의 양쪽 모두의 동일한 어드레스 위치로부터 워드 판독을 수행한다. 양 기록 인에이블 신호 중단 하나의 기록 인에이블 신호만이 활성 상태인 경우, 메모리 장치는 단지 하나의 메모리 뱅크로만 바이트 기록을 수행한다. 또한, 메모리 장치의 논리 회로는 2 개의 기록 인에이블 신호 중 하나의 신호가 활성 상태이면서 출력 인에이블 신호도 활성 상태인 경우에, 분할된 판독/기록 동작을 가능하게 한다. 이 후, 바이트 판독은 비활성 상태인 기록 인에이블 신호에 대응하는 메모리 뱅크로부터 수행되는 반면, 바이트 기록은 활성 상태인 기록 인에이블 신호에 대응하는 다른 메모리 뱅크에서 수행되고, 여기서 양쪽의 메모리 뱅크는 동일한 어드레스에 다시 액세스된다. 각각의 메모리 뱅크는 그 자체의 바이트 폭의 세트의 데이터 입력/출력선을 가진다.
버틀러(Butler)에게 허여된 미국 특허 제5,513,139호에는 2 개의 어드레스 디코더, 판독 동작을 위한 1 개의 디코더(이하, 판독 디코더라고 칭함), 기록 동작을 위한 별도의 디코더(이하, 기록 디코더라고 칭함)를 구비한 메모리를 개시하고 있다. 또한, 이 미국 특허 제5,513,139호에 개시된 메모리에 있어서도 별도의 입력 데이터 버스 및 출력 데이터 버스를 구비하고 있다. 양쪽의 어드레스 디코더는 어드레스 카운터로부터 순차적인 순서를 갖는 어드레스를 수신하지만, 역방향으로 메모리 셀의 행(row)을 주사하기 위해서 어드레스 비트를 복호화한다. 따라서, 메모리의 행은 오름차순으로 순차적으로 기록된 후 내림차순으로 순차적으로 판독되거나 또는 그 역으로 동작될 수 있다. 또한, 어드레스 카운터는 기록 디코더로 공급되는 어드레스 카운터의 출력이 판독 디코더로 공급되는 출력으로부터 1 비트분만큼 시프트되는 2 진 카운터이기 때문에, 판독 사이클이 기록 사이클과 비교해서 2배의 비율로 발생된다. 메모리의 행수는 (n + 1)의 배수이고, 여기서 "n"은 판독 주파수 대 기록 주파수의 비(예컨대, 2 : 1)이며, 메모리의 행 중 그 어느 행도 동일한 간격으로 기록되거나 판독되지 않는 것을 보증한다.
마치오로(Marchioro)에게 허여된 미국 특허 제5,502,683호에는 워드선 또는 행의 각 측에 하나씩 2 개의 행 디코더를 사용하는 2 중 포트의 데이터 캐시 메모리에 대해 개시하고 있다. 각 행 디코더는, 대응하는 행이 액세스(판독 또는 기록)되고자 한다는 것을 각 행 디코더의 어드레스 입력이 나타내는 경우에 소정의 워드선을 인에이블시킨다. 다음에, 활성화된 워드선의 기억셀은 필요에 따라서 센스 앰프 또는 기록 제어 회로에 접속된 비트선에 의해 액세스된다. 행은 소정의 비트 길이의 워드로 구성되고, 열의 경계는 각 행을 4 개의 워드로 분할한다. 2 개의 데이터 포트가 있고, 그 각각은 데이터 멀티플렉서를 통하여 4 개의 가능한 워드열 중 상이한 하나의 워드열에 액세스한다. 동일한 워드선을 구동하고자 하는 2 개의 행 디코더 사이에서 충돌이 발생하는 것을 방지하기 위해서 워드선 사이의 경계에서 각 행에 액세스 스위치가 배치된다. 이들 액세스 스위치는 각 워드선이 충분히 접속되도록 통상적으로 폐쇄되어 있다. 그러나, 동일한 행이 2 개의 행 디코더에 의해 액세스되는 경우, 그 행의 워드선을 2 개의 별도의 부분으로 분리시키기 위해서 어드레스 비교기를 포함하는 제어 논리 회로에 의해 액세스 스위치가 개방된다. 이와 같은 방법에 의하여, 메모리 회로는 메모리 어레이에서 2 개의 상이한 워드로의 독립된 동시 액세스를 가능하게 한다.
쉬바노우(Shebanow) 등에게 허여된 미국 특허 제5,367,494호에는 각각 자체의 어드레스 래치 및 디코더, 데이터 입력 래치 및 구동기, 및 데이터 출력 래치 및 구동기를 구비한 복수개의 메모리 뱅크를 갖는 메모리를 개시하고 있다. 제어 신호에는 모든 메모리 뱅크로 전송되는 판독/기록 신호, 어드레스 스트로브, 데이터 인 스트로브 및 데이터 아웃 스트로브가 포함되고, 우선 복호화한 후 선택된 메모리 뱅크로만 전송되는 다중 비트 어드레스 뱅크, 데이터 인 뱅크 어드레스 신호 및 데이터 아웃 뱅크 어드레스 신호를 포함한다. 이들 제어 신호에 의해, 선택된 메모리 뱅크는 필요에 따라서 어드레스를 래치하고 데이터를 래치하며 출력 데이터를 구동할 수 있다. 이 방식에 의해, 상이한 메모리 뱅크의 시간 중복(overlapping) 메모리 액세스가 허용된다.
코소노키(Kosonocky) 등에게 허여된 미국 특허 제5,361,343호에는 2 개의 비휘발성 메모리 어레이를 구비하는 시스템을 개시하고 있다. 각각의 비휘발성 메모리 어레이는 그 자체의 어드레스 레지스터, 디코더 및 게이팅과 그 자체의 소거 및 프로그램 전압 스위치를 구비한다. 이 비휘발성 메모리 어레이는 공통 데이터 인 래치, 데이터 출력 멀티플렉서 및 입력/출력 버퍼를 통하여 입력 및 출력 데이터 경로를 공유한다. 여러 가지의 레지스터, 스위치, 멀티플렉서 및 인에이블이 기록 동작을 위한 하나의 비휘발성 메모리 어레이와 동시 판독 동작을 위한 다른 하나의 비휘발성 메모리 어레이를 선택할 수 있는 어레이 선택 회로를 포함하는 논리 회로에 의해 제어된다.
판독 동작 및 기록 동작이 동시에 실행가능한 메모리 장치를 설계할 때, 어드레스 지정 유연성이 요구되는 경우 회로의 상당한 중복(duplication)이 부여된다. 최소의 제어 논리 회로 및 어드레스 지정 회로를 구비하는 간단한 장치는 통상적으로 이 장치의 동시 판독/기록 능력, 예를 들어 2 개의 메모리 뱅크의 동일 어드레스 액세스 또는 어드레스의 순차 주사 능력이 제한된다. 이와 동시에, 2 개 이상의 메모리 어드레스에 실제로 임의의 독립적인 액세스를 가능하게 하는 이들 메모리 장치는 통상적으로 개별적인 판독 동작 및 기록 동작 또는 상이한 메모리 뱅크를 위한 2 개 이상의 행 디코더와 같은 적어도 중복된 어드레스 지정 회로를 구비한다. 종종 요구된 상이한 메모리 액세스를 위한 별도의 데이터 입력 경로 및 데이터 출력 경로 또는 중복된 데이터 경로가 있다. 이러한 복잡성에 대한 한 가지 이유로는 메모리 판독 동작을 완성하기 위한 시간이 메모리 기록 동작과 비교해서 그 시간이 짧게 걸린다는 사실에 기인한다. 비휘발성 메모리 장치에 있어서, 판독 동작에는 하나의 어드레스당 단지 150~200 나노초(ns)가 걸릴 수 있는 반면, 기록 동작에는 약 150 ㎛의 바이트 로드(load) 사이클 시간이 걸리고, 완전한 페이지의 기록에는 10 ms가 걸릴 수 있다. 따라서, 단지 1 바이트 또는 1 페이지의 데이터를 기록하는 데 걸리는 시간동안 많은 위치로부터 판독할 수 있다는 것을 알 수 있다. 부가된 논리 어드레스 지정 회로(및 데이터 회로)에 의해, 판독 동작을 위한 어드레스선(및 데이터선)을 자유롭게 할 수 있는 반면, 기록 동작은 상이한 세트의 데이터 비트를 갖는 다른 어드레스에서 진행되고 있다.
비교적 영구적인 프로그램 명령 코드를 저장하는 고밀도 프로그램 메모리와 빈번하게 갱신될 필요가 있을 수 있는 파라미터를 저장하는 더욱 작은 데이터 메모리의 양쪽 모두를 필요로 하는 응용이 몇 개가 있다. 양쪽 타입의 메모리를 단일칩내에 조합하는 메모리 장치가 바람직하다. 실용적인 면에 있어서, 이러한 메모리 장치는 프로그램 메모리로부터 판독 동작이 이루어지는 한편, 데이터 메모리로부터 는 기록 동작이 이루어질 필요가 있다.
본 발명의 목적은 프로그램 판독 및 데이터 기록을 동시에 수행하는 능력을 갖는 결합된 프로그램 및 데이터 비휘발성 메모리 장치로서, 프로그램 및 데이터 메모리 어레이로의 독립된 어드레스 지정 및 데이터 액세스를 희생시키는 일이 없이 가능한 한 많은 회로를 공유하는 비휘발성 메모리 장치를 제공하는 데에 있다.
도 1은 본 발명에 따른 비휘발성 메모리 장치의 개략적인 블록의 평면도.
도 2a 및 도 2b는 비휘발성 메모리 장치의 데이터 메모리의 기록 사이클의 기간 동안 프로그램 메모리의 동시 판독을 포함하고, 도 1에 도시된 비휘발성 메모리 장치의 각 메모리 어레이를 위한 판독 동작 및 기록 동작을 도시하는 타이밍도.
본 발명의 목적은 2 개의 메모리 어레이, 예를 들어 비교적 영구적인 프로그램 메모리로서 사용될 하나의 메모리 어레이와 보다 빈번하게 갱신되는 데이터 메모리로서 사용될 다른 메모리 어레이를 내부에 포함하는 비휘발성 메모리 장치에 의해 달성된다. 이 비휘발성 메모리 장치는 상기 2 개의 어레이의 양쪽 모두를 위해 사용되는 1 세트의 어드레스선 및 1 세트의 데이터선을 추가로 포함한다.
또한, 상기 비휘발성 메모리 장치는 각각의 메모리 어레이의 양쪽 모두에 공통인 공유 행 디코더를 포함하는 어드레스 디코딩 수단을 구비하고, 행 어드레스 래치 회로는 프로그램 메모리의 판독 동작에 이용되도록 공유 행 디코더를 자유롭게 하기 위해 기록 동작의 기간 동안 디코딩된 행 어드레스를 유지하기 위해 적어도 데이터 메모리와 관련된다. 메모리 어레이의 양쪽 모두는 그 자체의 별도의 열 디코더, 열 선택 회로 및 데이터 래치 회로를 포함하는 반면, 이들 메모리 어레이는 공통의 행 디코더, 공통의 센스 앰프, 데이터 I/O 버퍼 및 제어 논리 회로를 공유한다. 제어 논리 회로는 입력 제어 신호에 응답하고, 선택된 메모리 어레이에 있어서 선택된 판독 동작 또는 기록 동작을 수행하기 위해 비휘발성 메모리 장치의 여러 가지 소자를 제어한다.
도 1을 참조하면, 본 발명의 비휘발성 메모리 장치는 프로그램 메모리(11)와 데이터 메모리(13)를 결합한다. 프로그램 메모리(11)는 플래시 메모리 어레이일 수 있고, 이 플래시 메모리 어레이는 프로그램 명령 코드에 의해 초기에 프로그래밍되며, 이따금 갱신되거나 또는 전혀 갱신되지 않는다는 것을 의미한다. 데이터 메모리(13)는 E2PROM 어레이일 수 있고, 이 E2PROM 어레이는 데이터 파라미터에 의해 프로그래밍되며 프로그램 메모리(11)보다 빈번하게 갱신된다. 2 개의 메모리 어레이(11, 13)는 동일한 크기일 필요는 없고, 프로그램 메모리(11)가 데이터 메모리(13)보다 통상적으로 더 크다. 예를 들면, 프로그램 메모리(11)는 기록을 위해 2 K의 256 바이트의 섹터로 분할되는 512 K × 8의 플래시 메모리(즉, 4 M 비트)일 수 있지만, 데이터 메모리(13)는 1 바이트 및 16 바이트의 양쪽 모두의 페이지의 기록이 가능한 32 K × 8의 완전히 구성된 E2PROM일 수 있다. 다른 메모리 크기 및 데이터 폭도 가능하다.
비휘발성 메모리 장치에 있어서의 2 개의 메모리 어레이(11, 13)는 공통의 어드레스 입력선(Ai)과, 다수의 어드레스 디코딩 회로[특히, 공유 행 리코더(15)]와, 공통의 데이터 입력/출력선(Dj)과, 공유된 센스 앰프(17) 및 데이터 I/O 버퍼(19)를 포함하는 다수의 데이터 회로를 공유하고 있다. 또한, 판독 또는 출력 인에이블 신호 및 기록 인에이블 를 위한 제어 신호가 공유되지만, 플래시 메모리 어레이(11) 및 E2PROM 어레이(13)에 대응하는 별도의 칩 인에이블 신호 및 도 있다. 비휘발성 메모리 장치를 위한 제어 논리 회로(21)는 각 메모리 어레이의 양쪽 모두에 의해 본질적으로 공유된다. 이 정도의 자원 공유에 의해 보다 작은 비휘발성 메모리 장치가 어드레스 및 데이터에 필요한 보다 적은 핀들로 구성될 수 있다. 왜냐하면, 회로 경로와 신호 경로의 불필요한 중복을 피할 수 있기 때문이다. 그러나, 비휘발성 메모리 장치는 여전히 2 개의 메모리 어레이(11, 13)에 동시에 액세스할 수 있다. 복수의 래치 회로(23, 24, 39), 특히 데이터 메모리(13)로의 기록 동작의 기간 동안 프로그램 메모리(11)에 의하여 이용하기 위한 공유된 행 디코더(15)를 자유롭게 하는 행 어드레스 래치(24)를 구비하는 데이터 메모리(13)를 제공함으로써, 공유된 어드레스 지정 및 데이터 자원에도 불구하고 동시 액세스가 달성된다.
우선, 비휘발성 메모리 장치의 특정 어드레스 회로에 있어서, 어드레스 입력(Ai)이 어드레스 버퍼(25, 27, 29)에 의해 수신된다. 데이터 메모리(13)를 위한 열 어드레스 비트의 경우에 있어서, 열 어드레스 버퍼(27)는 데이터 메모리의 바이트 기록 사이클 주기 동안 이들 어드레스 비트를 유지하기 위해 판독 투명성을 갖는(read-transparent) 래치 회로의 형태를 취할 수 있다. 대안적으로, 데이터 메모리 열 어드레스를 위한 래치 기능은 디코딩 후에 열 선택 회로(37)의 일부로 될 수 있다. 다른 어드레스 버퍼(25, 29)도 또한 래치 회로의 형태를 취할 수 있거나 또는 어드레스 입력선(Ai)상에서 계속해서 고정되는 한, 어드레스 신호만을 유지하는 간단한 3 상태 버퍼일 수 있다. 어느 경우에서나, 모든 어드레스 버퍼는 제어 논리 회로(21)로부터의 제어 신호(C1-C3)에 응답하여 인에이블된다. 또한, 제어 논리 회로(21)는 비휘발성 메모리 장치의 입력핀으로부터 수신된 신호 및 로부터 그 제어 신호(Ck)를 유도해낸다. 칩 인에이블 신호 또는 중 하나의 칩 인에이블 신호(양쪽 모두가 아님)가 활성 상태(로우)이고 출력 인에이블 신호 또는 기록 인에이블 신호 WE 중 하나의 인에이블 신호(양쪽 모두가 아님)도 또한 활성 상태(로우)인 경우에는 반드시 신호 C1에 의해 행 어드레스 버퍼(25)가 인에이블된다. E2PROM 칩 인에이블 신호 가 활성 상태이고 출력 인에이블 신호 또는 기록 인에이블 신호 중 하나의 인에이블 신호가 활성 상태인 경우에는 반드시 신호 C2에 의해 데이터 메모리(13)를 위한 열 어드레스 버퍼(27)가 인에이블된다. 플래시 메모리 칩 인에이블 신호 가 활성 상태이고 출력 인에이블 신호 또는 기록 인에이블 신호 중 하나의 인에이블 신호가 활성 상태인 경우에는 반드시 신호 C3에 의해 프로그램 메모리(11)를 위한 열 어드레스 버퍼(29)는 인에이블된다. 어드레스 정보는 상기 신호 중 어느 하나의 신호가 최후에 발생하면 적절한 칩 인에이블 신호 또는 와 적절한 출력 인에이블 신호 또는 기록 인에이블 신호 의 하강 에지에서 어드레스 버퍼(25, 27, 29)에 입력된다. 칩 인에이블 신호의 양쪽 모두가 로우이거나 출력 및 기록 인에이블 신호의 양쪽 모두가 로우인 조건은 무효이고, 제어 논리 회로(21)로부터 어떠한 제어 신호도 발생시키지 않는다. 행 어드레스 버퍼(25)는 대부분의 어드레스 비트, 예를 들어 512 K × 8의 플래시 메모리 어레이(11)의 섹터와 32 K × 8의 E2PROM 어레이(13)의 페이지에 대응하는 비트 A4 - A14에 할당된다. 열 어드레스 버퍼(27, 29)는 나머지 어드레스 비트, 예를 들어 E2PROM 어레이의 비트 A0 - A3과 플래시 메모리 어레이의 비트 A0 - A3 및 A15 - A18에 할당된다. 행 어드레스 비트 및 열 어드레스 비트의 다른 배열도 각각의 메모리 어레이의 크기 및 구성에 따라 가능하다.
어드레스 정보는 디코더(15, 31, 33)를 어드레스 지정하기 위해 어드레스 버퍼(25, 27, 29)에 의해 공급된다. 통상적으로, 최후 디코딩 단계를 수반하는 제1 사전 디코딩 단계를 포함하는 2 개 이상의 단계에서 어드레스 디코딩이 실행된다. 간단화하기 위해서, 모든 단계가 도 1에 있어서 대응하는 단일 디코더 회로(15, 31, 33)로 일괄적으로 정리하여 도시되어 있다. 공유 행 디코더(15)는 메모리 어레이(11, 13)의 양쪽 모두에 접속된다. 프로그램 메모리(11)의 경우에 있어서, 공유 행 디코더(15)는 디코딩된 행 어드레스 비트에 대응하는 선택된 워드선 또는 워드행을 활성화하는 행 구동기(32)와 직접 통신한다. 데이터 메모리(13)의 경우에 있어서, 공유 행 디코더(15)는 판독 투명성을 갖는 행 어드레스 래치 회로(24)에 접속된다. 또한, 행 어드레스 래치 회로(24)는 공유 행 디코더(15)로부터 수신된 디코딩된 행 어드레스에 대응하는 선택된 워드선을 활성화하는 행 구동기(34)에 접속된다. 판독 동작의 기간 동안, 행 디코더(15)가 선택된 행 구동기(34)와 직접 통신하도록 행 어드레스 래치 회로(24)는 투명성을 갖는 것이 효과적이다. 그러나, 기록 동작의 기간 동안, 디코딩된 행 어드레스는 제어 논리 회로(21)로부터의 제어 신호 C7에 의해 제어되는 패스 게이트(pass gate)에 의해 행 어드레스 래치 회로(24)로 래치되고 공유 행 디코더(15)로부터 분리된다(이것은 = 로우이고 = 로우인 경우 발생함). 이것에 의해, 프로그램 메모리(11)로부터 판독될 어드레스를 디코딩하기 위한 행 디코더(15)가 자유롭게 된다. 행 어드레스 래치 회로(24)가 데이터 메모리(13)에 기록하기 위한 디코딩된 행 어드레스를 유지하기 때문에, 선택된 워드선은 프로그래밍 전압(Vpp)을 계속해서 고정시킨다.
데이터 메모리(13)를 위한 열 디코더(31)는 열 선택 회로(35)에 접속된다. 이와 마찬가지로, 프로그램 메모리(11)를 위한 열 디코더(33)는 열 선택 회로(37)에 접속된다. 열 선택 회로(35, 37)는 각각의 메모리 어레이(11, 13)의 8 비트선의 선택된 열로의 데이터 경로의 액세스를 제어하는 양방향성 멀티플렉싱 및 게이팅 회로이다. 열 선택 회로(35, 37)의 동작은 제어 논리 회로(21)로부터의 제어 신호 C4 및 C5에 의해 제어된다. 판독 동작의 기간 동안( = 하이, = 로우), 인에이블된 메모리 어레이(11 또는 13)( 또는 중 하나가 로우)에 있어서의 열 어드레스에 대응하는 비트선의 선택된 열은 센스 앰프(17)에 접속된다. 데이터 I/O버퍼(19)는 다른 제어 신호 C6에 응답하고 감지된 데이터의 바이트를 데이터 입력/출력선(Dj)으로 출력한다. 기록 동작의 기간 동안( = 로우, = 하이), 인에이블된 열 선택 회로(35 또는 37)( 또는 중 하나가 로우)는 인에이블된 메모리 어레이(11 또는 13)에 있어서의 비트선의 선택된 열을 위해 데이터 I/O 버퍼(19)를 데이터 래치(23, 39)에 접속한다. 데이터 입력/출력선(Dj)으로부터 수신된 데이터는 선택된 데이터 래치(23 또는 39)로 로딩되고, 이들 데이터 래치 회로로부터 수신되며, 디코딩된 어드레스 비트(Ai)에 대응하는 메모리의 행 및 열로 로딩될 수 있다.
제어 논리 회로(21)는 입력 신호 , , 및 에 응답하여 적절한 제어 신호(Ck)를 발생시키는 것과 함께 데이터를 메모리 셀에 프로그래밍하기 위한 고전압(Vpp)의 발생을 제어한다. 특히, 비휘발성 메모리 장치는 JEDEC 표준 소프트웨어 데이터 보호(W.P.)를 포함할 수 있다. 이 체계에 있어서, 플래시 메모리의 섹터 또는 E2PROM의 바이트나 페이지를 위한 각 프로그램 시퀀스는 실제 프로그래밍을 발생시키기 위해 3 바이트의 프로그램 명령 시퀀스에 의해 선행되어야 한다. 이 시퀀스는 데이터 비트(Dj)와 어드레스 비트(Ai)의 특정의 조합, 통상적으로 교번하는 0과 1로 구성될 수 있다.
도 2a 및 도 2b는 본 발명의 주된 동작 특징을 도시하는 타이밍도이다. 프로그램 메모리[즉, 도 1의 플래시 메모리 어레이(11)]에 대한 기록 동작은 소프트웨어 기록 보호를 무효로 하기 위한 3 바이트의 기록 인에이블 코드에 의해 개시된다. 플래시 메모리를 위한 칩 인에이블 신호 와 기록 인에이블 신호 는 로우의 펄스로 되는 한편, 3 개의 어드레스의 시퀀스와 3 개의 대응하는 데이터 세트가 비휘발성 메모리 장치에 입력된다. 통상적으로, 어드레스 비트 A18 - A15는 무시되는 데, 이것은 기록 보호 논리 회로도 또한 더욱 작은 E2PROM 어레이(13)에 의해 공유되기 때문이다. 플래시 메모리에 대한 실제 기록이 아직 발생하지 않지만, 상기 시퀀스에 의해 제어 논리 회로가 프로그램 전압(VPP)의 발생을 허용하기 시작하고, 내부 기록 타이머를 개시하도록 한다. 플래시 메모리는 256 바이트의 섹터에 프로그래밍된다. 섹터 전체는 프로그래밍 이전에 비트 A14 - A4에 대한 섹터 어드레스가 수신되면 소거된다. 이 때, 특별한 소거 명령은 필요하지 않다. 이어서 프로그래밍되지 않은 채로 남아 있는 섹터 내의 어떠한 바이트도 불확정이다. 섹터 어드레스 A14 - A4는 섹터 기록 주기 동안 변화하지 않는 상태를 유지하지만, 섹터 내의 바이트 어드레스 A18 - A15 및 A3 - A0은 변화한다. 바이트 어드레스는 순차적으로 변하는 것이 통상적이지만, 이것은 필수적인 것은 아니며, 플래시 섹터의 바이트 프로그래밍은 어떠한 순서로도 진행될 수 있다. 도 2a 및 도 2b에 있어서, 섹터를 위한 바이트 어드레스는 개시 어드레스 ADDR로부터 종료 어드레스 ADDR + 255까지 순차적으로 실행된다. 메모리 내로 로딩되는 대응하는 데이터 DATA IN은 데이터선 상의 BYTE 0 내지 BYTE 255에 의해 지시된다.
바이트 로드는 및 를 하이로 하면서 및 를 로우의 펄스로 함으로써 수행된다. 어드레스는 어느 것이 마지막으로 발생했던지간에 또는 의 하강 에지에서 래치되는 반면, 데이터는 또는 의 첫 번째 상승 에지에서 래치된다. 일단 바이트가 플래시 메모리 어레이의 데이터 래치 내로 로딩되면, 이들 바이트는 내부 프로그래밍 주기 동안 메모리 셀 내에 프로그래밍된다. 바이트 기록 사이클 시간은 통상적으로 대략 150 ㎲이지만, 실제의 로딩에는 이 150 ㎲보다도 시간이 짧게 걸릴 수 있다. 첫 번째 데이터 바이트가 프로그래밍된 후, 추후의 바이트가 동일한 방법으로 입력된다. 프로그래밍될 각각의 새로운 바이트는, (또는 )의 선행하는 바이트의 로우에서 하이로 전환되는 150 ㎲ 내에 새로운 바이트의 (또는 )의 하이에서 로우로의 전환이 이루어져야 하고, 그렇지 않으면 로드 주기가 종료된다. 플래시 메모리의 섹터에 대한 총 기록 사이클 시간은 대략 10 ms인 것이 통상적이다. E2PROM 어레이에 있어서의 판독 동작은 플래시 메모리의 기록 주기 동안에 실행되지 않고, 플래시 메모리를 판독하기 위한 시도는 로딩되고 있는 현재의 바이트 폴링(polling) 동작인 것이 효과적이다. 대안적으로, 플래시 메모리(11)와 E2PROM 어레이(13)에 대한 디코딩된 행 어드레스 래치 회로를 포함하는 도 1의 비휘발성 메모리 장치에 대한 변형예는 원한다면 플래시 메모리의 기록 동작의 기간 동안 E2PROM판독을 허용할 것이다.
플래시 메모리 판독 동작(52)은 플래시 메모리 어레이의 칩 인에이블 신호 와 출력 인에이블 신호 가 로우의 펄스로 되는 반면, 와 는 하이 상태를 유지할 때 발생한다. 플래시 메모리 어레이(11)는 정적 RAM과 유사하게 판독된다. 판독 동작은 전체 섹터가 아닌 각각의 개별 바이트에 대해 실행된다. 또한, 판독 동작에 있어서, 섹터는 경계 부분이 보이지 않고, 섹터 경계는 고려할 필요가 없다. 즉, 상이한 섹터로부터의 바이트는 연속적으로 판독될 수 있다. 와 가 로우인 경우, 어드레스 입력 A18 - A0에 의해 결정되는 플래시 메모리 위치에 기억되고, 출력될 데이터 DATA OUT은 데이터선 상에 고정된다. 최대 판독 시간은 바이트당 단지 150 ㎱ 내지 200 ㎱인 것이 통상적이다.
통상적으로 E2PROM 어레이인 데이터 메모리(13)는 프로그램 메모리(11)와 비교해서 보다 빈번하게 기록된다. 도 2b의 E2PROM의 기록 동작(54)은 E2PROM 어레이(13)의 기록 사이클 주기 동안 동시에 플래시 메모리 어레이(11)를 판독하는 본 발명의 메모리 구조에 의해 제공되는 능력을 나타낸다. 기록 보호는 3 바이트의 기록 인에이블 코드 시퀀스에 의해 디스에이블되고, 이 3 바이트의 기록 인에이블 코드 시퀀스는 가 로우의 펄스인 반면 가 하이인 상태로 유지되는 것을 제외하고, 통상적으로 플래시 메모리에 대한 것과 동일하다. 플래시 메모리로부터의 판독 동작은 150 ㎲의 바이트 로드 사이클 시간이 방해되지 않는다면, 도시된 바와 같이 기록 인에이블 코드 시퀀스의 로딩을 중단할 수 있다. 판독 동작은 일반적으로 종료하기 위해 200 ㎱보다 짧은 시간이 걸리기 때문에, 코드 시퀀스의 각 바이트 사이에서 많은 바이트가 플래시 메모리로부터 판독될 수 있다. 일단 유효한 명령 시퀀스가 로딩되면, 기록 사이클은 로우가 되는 및 의 양쪽 모두에 의해 개시된다. 다시, 어드레스는 어느 쪽이 마지막으로 발생하던지간에 또는 의 하강 에지에 의해 래치되지만, 데이터는 어느 쪽이 첫 번째로 발생하던지간에 또는 의 상승 에지에서 도 1의 데이터 래치 회로(23) 내로 래치된다.
E2PROM 어레이로의 모든 기록 동작은 페이지 기록의 제한에 따라야 한다. 즉, 단일 바이트의 데이터로부터 16 바이트의 데이터까지 어느 곳에도 기록될 수 있는 반면, 기록 사이클의 기간 동안 이러한 모든 바이트는 어드레스 비트 A14 - A4에 의해 규정되는 바와 같이 동일한 페이지에 존재하여야 한다. 기록 인에이블 신호 가 각각 하이로부터 로우로 전환하는 것에 있어서, 비트 A14 - A4는 동일해야 한다(도 2b의 PAGE). A3 - A0의 어드레스 비트는 페이지 내의 어느 바이트가 기록될 것인지를 지정하기 위해 사용된다. 어드레스 비트 A18 - A15는 더욱 작은 E2PROM 어레이에는 적용되지 않고 무시된다. 페이지 기록 동작 전체에 있어서, 바이트는 통상적으로 개시 어드레스 ADDR에서 시작하고, 어드레스 ADDR + 15에서 종료하는 순차 바이트 내로 로딩되는 입력 데이터 BYTE 0 내지 BYTE 15에 의해 도 2b에 도시하는 바와 같이 순차적으로 기록된다. 그러나, 원한다면 바이트는 어떠한 순서로도 로딩될 수 있고, 동일한 로드 주기 내에 변경도 가능하다. 기록을 위해 지정되는 바이트만이 소거되고, 데이터 래치 회로에 유지되는 새로운 데이터에 의해 기록된다.
플래시 메모리 어레이로부터의 판독(56)은 E2PROM 기록을 위한 150 ㎲의 바이트 로드 사이클 시간이 방해받지 않는 한 E2PROM 기록 사이클 시간(최대 10 ㎳)중에 허용된다. 상기한 바와 같이, 플래시 메모리 판독은 및 가 로우의 펄스로 될 때 발생한다. 어드레스 입력 A18 - A0에 의해 결정되는 플래시 메모리 위치(F.ADDR.)에 기억되는 데이터(BYTE)가 감지되고 데이터선 상으로 출력된다. 많은 판독이 이용가능한 시간에 수행될 수 있다. E2PROM 기록 사이클 기간 동안, E2PROM 어레이( 및 로우)를 판독하고자 하는 시도가 데이터 래치 회로(23)에 유지된 데이터의 폴링 동작을 발생시킨다.
E2PROM 판독 동작(58)은 여기에서는 E2PROM 어레이가 선택( = 로우)되는 것을 제외하고, 플래시 판독 동작(52)과 마찬가지로 수행된다. 어드레스 입력A14 - A0에 의해 결정되는 메모리 위치(E2ADDR)에 기억되는 데이터(BYTE)가 감지되고 데이터선 상으로 출력된다. E2PROM 판독은 어느 기록 사이클 주기 동안에도 수행되지 않을 수 있다.
본 발명의 비휘발성 메모리 장치는 드물게 갱신되는 프로그램 정보를 하나의 메모리 어레이에 기억시키고, 이것 보다 빈번하게 갱신되는 데이터 파라미터를 다른 메모리 어레이에 기억시키기 위해 이용된다. 이러한 메모리 구조는 어드레스 지정 및 데이터 하드웨어에 있어서의 많은 중복을 제거하면서 데이터 메모리로의 기록 사이클 주기 동안 프로그램 메모리의 동시 판독을 허용한다. 데이터 메모리의 어드레스 래치는 데이터 메모리의 데이터 래치에 유지되는 데이터가 실제로 메모리 셀 내에 프로그래밍 될 때의 시간 주기 동안 프로그램 메모리를 위한 판독 동작 디코딩을 수행하기 위한 행 디코더를 자유롭게 한다. 따라서, 행 디코더는 하나만 필요하다. 대안적인 비휘발성 메모리 장치는 독립된 어드레스 래치 및 구동기를 구비한 메모리 어레이의 양쪽 모두를 가질 수 있기 때문에, 판독 동작은 둘 중 어느 하나의 메모리 어레이에서 수행될 수 있는 반면, 다른 하나의 메모리 어레이는 기록 동작을 완료하는 동안 수행될 수 있다. 데이터 및 어드레스 입력의 하나의 세트만이 메모리 어레이의 양쪽 모두의 판독 및 기록 동작을 위해 필요하다.

Claims (16)

  1. 제1 비휘발성 메모리 어레이와;
    제2 비휘발성 메모리 어레이와;
    상기 제1 및 제2 비휘발성 메모리 어레이에 대해 적어도 일부가 공통인 단일 세트의 어드레스선들과;
    상기 어드레스선들에 접속되어 상기 어드레스선들로부터의 어드레스 신호들을 수신함으로써, 상기 제1 및 제2 비휘발성 메모리 어레이 중 선택된 하나의 비휘발성 메모리 어레이 내의 메모리 위치에 액세스하고, 열 디코더, 열 선택기 회로, 및 상기 제1 및 제2 비휘발성 메모리 어레이에 공통이고 상기 선택된 비휘발성 메모리 어레이에서 상기 어드레스 신호에 대응하는 워드선에 액세스하기 위한 공유 행 디코더를 포함하는 어드레스 디코딩 및 선택 수단과;
    상기 제1 비휘발성 메모리 어레이와 관련되어 상기 어드레스 디코딩 수단과 통신하고, 상기 제1 비휘발성 메모리 어레이로의 기록 동작의 기간 동안 디코딩된 어드레스를 유지함으로써, 상기 어드레스 디코딩 및 선택 수단이 상기 제2 비휘발성 메모리 어레이로부터의 동시 판독 동작을 위해 다른 메모리 위치에 자유롭게 액세스할 수 있는 것인 어드레스 래치 수단과;
    상기 제1 및 제2 비휘발성 메모리 어레이에 공통인 단일 세트의 데이터선들과;
    상기 제1 및 제2 비휘발성 메모리 어레이에 공통이고, 상기 어드레스 디코딩 및 선택 수단에 의하여 상기 선택된 비휘발성 메모리 어레이의 어드레스 지정된 위치에 대응하는 선택된 비트선들과 통신 가능하며, 상기 선택된 비휘발성 메모리 어레이로부터의 판독 동작을 위해 상기 선택된 비트선들을 상기 데이터선들에 접속하는 단일 세트의 센스 앰프들과;
    상기 어드레스 디코딩 및 선택 수단에 의하여 상기 단일 세트의 데이터선들과 상기 각각의 제1 및 제2 비휘발성 메모리 어레이의 비트선들에 접속 가능하고, 상기 선택된 비휘발성 메모리 어레이로의 기록 동작의 기간 동안 상기 데이터선으로부터 수신된 데이터를 유지하는 제1 및 제2 데이터 래치 수단과;
    입력 제어 신호에 응답하여 상기 제1 및 제2 비휘발성 메모리 어레이 중 하나의 비휘발성 메모리 어레이를 선택하고, 상기 선택된 비휘발성 메모리 어레이에 대한 위한 판독 동작 또는 기록 동작을 선택하는 제어 수단
    을 포함하는 비휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 제1 비휘발성 메모리 어레이는 E2PROM 어레이인 것인 비휘발성 매모리 장치.
  3. 제1항에 있어서, 상기 제2 비휘발성 메모리 어레이는 플래시 메모리 어레이인 것인 비휘발성 메모리 장치.
  4. 제1항에 있어서, 상기 열 디코더 및 열 선택기 회로를 포함하는 상기 어드레스 디코딩 및 선택 수단은 각각 비휘발성 메모리 어레이에 대해서 별개의 열 디코더 및 별개의 열 선택 회로를 더 포함하는 것인 비휘발성 메모리 장치.
  5. 제1항에 있어서, 상기 제1 비휘발성 메모리 어레이를 위한 상기 어드레스 래치 수단은 상기 제1 비휘발성 메모리 어레이의 판독 동작의 기간 동안 효과적으로 투명(transparent)하고, 상기 제1 비휘발성 메모리 어레이를 위한 기록 동작이 완료될 때까지, 유지되는 디코딩된 어드레스를 상기 어드레스 디코딩 및 선택 수단으로부터 분리하는 것인 비휘발성 메모리 장치.
  6. 제1항에 있어서, 상기 제2 비휘발성 메모리 어레이와 관련되고, 상기 제2 비휘발성 메모리 어레이를 위한 기록 동작의 기간 동안 디코딩된 어드레스를 유지하는 위한 제2 어드레스 래치 수단을 더 포함하는 것인 비휘발성 메모리 장치.
  7. 제1항에 있어서, 상기 제1 및 제2 비휘발성 메모리 어레이는 상이한 크기를 갖고, 상기 제1 및 제2 비휘발성 메모리 어레이 중 보다 큰 크기를 갖는 비휘발성 메모리 어레이는 상기 보다 큰 크기를 갖는 비휘발성 메모리 어레이의 선택된 위치로의 액세스를 위해 상기 어드레스선들의 모두를 필요로 하며, 상기 제1 및 제2 비휘발성 메모리 어레이 중 보다 작은 크기를 갖는 비휘발성 메모리 어레이는 상기 보다 작은 크기를 갖는 비휘발성 메모리 어레이의 선택된 위치로의 액세스를 위해 상기 어드레스선들의 서브세트만을 필요로 하는 것인 비휘발성 메모리 장치.
  8. 제1항에 있어서, 상기 입력 제어 신호는 상기 제1 및 제2 비휘발성 메모리 어레이 중 하나의 비휘발성 메모리 어레이 및 단지 하나의 비휘발성 메모리 어레이만을 선택하는 제1 세트의 신호들과, 판독 및 기록 동작 중 하나의 동작 및 단지 하나의 동작만을 인에이블하는 제2 세트의 신호들을 포함하는 것인 비휘발성 메모리 장치.
  9. 제1 비휘발성 메모리 어레이와;
    제2 비휘발성 메모리 어레이와;
    상기 제1 및 제2 비휘발성 메모리 어레이에 있어서의 특정 위치를 지정하는 어드레스 비트들을 나타내는 신호를 수신하고, 행 어드레스선들 및 열 어드레스선들을 포함하는 1 세트의 어드레스선들 - 상기 어드레스선들 중 적어도 일부는 상기 제1 및 제2 비휘발성 메모리 어레이의 양쪽 모두에 대해 공통임 - 과;
    상기 열 어드레스선들과 신호 통신하여 상기 열 어드레스선들로부터 어드레스 비트들을 수신하는 제1 및 제2 열 디코딩 및 선택 회로 - 상기 제1 열 디코딩 및 선택 회로는 상기 제1 비휘발성 메모리 어레이에서 상기 어드레스 비트들에 대응하는 선택된 비트선들에 액세스하는 것이고, 상기 제2 열 디코딩 및 선택 회로는 상기 제2 비휘발성 메모리 어레이에서 상기 어드레스 비트들에 대응하는 선택된 비트선들에 액세스하는 것임 - 와;
    상기 행 어드레스선들과 신호 통신하여 상기 행 어드레스선들로부터 어드레스 비트들을 수신하고, 상기 제1 및 제2 비휘발성 메모리 어레이 중 선택된 하나의 비휘발성 메모리 어레이에서 상기 어드레스 비트들에 대응하는 선택된 워드선들에 액세스하는 공유 행 디코더와;
    상기 제1 비휘발성 메모리 어레이와 관련되어 상기 공유 행 디코더와 통신하고, 상기 제1 비휘발성 메모리 어레이로의 기록 동작의 기간 동안 상기 워드선 선택을 유지함으로써, 상기 공유 행 디코더가 상기 제1 비휘발성 메모리 어레이로의 기록 동작의 기간 동안 상기 제2 비휘발성 메모리 어레이로부터의 동시 판독 동작을 위해 다른 워드선들에 자유롭게 액세스할 수 있는 것인 행 어드레스 래치 회로와;
    상기 제1 및 제2 비휘발성 메모리 어레이 양쪽 모두에 공통인 1 세트의 데이터선들과;
    각각의 제1 및 제2 비휘발성 메모리 어레이용 데이터 래치로서, 상기 각각의 비휘발성 메모리 어레이의 비트선들과 관련되며, 상기 제1 및 제2 비휘발성 메모리 어레이 중 선택된 하나의 비휘발성 메모리 어레이로의 기록 동작을 위해 상기 각각의 제1 및 제2 열 디코딩 및 선택 회로를 통하여 상기 데이터선들에 접속 가능한 것인 1 세트의 데이터 래치와;
    상기 제1 및 제2 비휘발성 메모리 어레이 양쪽 모두에 의해 공유되고, 선택된 비휘발성 메모리 어레이에서 상기 비트선들로부터의 판독 동작을 위해 비트선들과 상기 각각의 제1 및 제2 열 디코딩 및 선택 회로를 통하여 통신 가능하며, 상기 데이터선들의 세트에 출력부가 접속되어 있는 1 세트의 센스 앰프들과;
    입력 제어 신호에 응답하여 적어도 상기 제1 및 제2 열 디코eld 및 선택 회로와 상기 행 어드레스 래치 회로의 동작을 제어함으로써, 선택된 판독 동작 또는 기록 동작을 선택된 비휘발성 메모리 어레이에서 실행하는 제어 수단
    을 포함하는 비휘발성 메모리 장치.
  10. 제9항에 있어서, 상기 제1 데이터 메모리 어레이는 E2PROM 어레이인 것인 비휘발성 메모리 장치.
  11. 제10항에 있어서, 상기 E2PROM 어레이는 단일 바이트 및 페이지 모드 기록 능력 양쪽 모두를 갖는 것인 비휘발성 메모리 장치.
  12. 제9항에 있어서, 상기 제2 비휘발성 메모리 어레이는 플래시 메모리 어레이인 것인 비휘발성 메모리 장치.
  13. 제9항에 있어서, 상기 제2 비휘발성 메모리 어레이는 상기 제1 비휘발성 메모리 어레이보다 큰 메모리 용량을 갖고, 상기 제2 비휘발성 메모리 어레이는 상기 제2 비휘발성 메모리 어레이로의 액세스를 위해 모든 어드레스선들을 필요로 하며, 상기 제1 비휘발성 메모리 어레이는 상기 제1 비휘발성 메모리 어레이로의 액세스를 위해 모든 어드레스선들보다 적은 어드레스선들을 필요로 하는 것인 비휘발성 메모리 장치.
  14. 제9항에 있어서, 상기 제1 및 제2 열 디코eld 및 선택 회로는 판독 동작을 위해 선택된 비트선들을 상기 센스 앰프들에 접속하고, 기록 동작을 위해 선택된 비트선들에 대응하는 데이터 래치들에 상기 데이터선들을 접속하는 양방향 게이팅 회로들을 포함하는 것인 비휘발성 메모리 장치.
  15. 제9항에 있어서, 상기 행 어드레스 래치 회로는 상기 제1 비휘발성 메모리 어레이를 위한 판독 동작의 기간 동안 상기 공유 행 디코더 및 워드선들에 대하여 투명한 것인 비휘발성 메모리 장치.
  16. 제9항에 있어서, 상기 입력 제어 신호들은 상기 제1 및 제2 비휘발성 메모리 어레이 중 하나의 비휘발성 메모리 어레이 및 단지 하나의 비휘발성 메모리 어레이만을 선택하는 제1 세트의 신호들과, 상기 선택된 비휘발성 메모리 어레이를 위해서 판독 동작 및 기록 동작 중 하나의 동작 및 단지 하나의 동작만을 선택하는 디코eld 세트의 신호들을 포함하는 것인 비휘발성 메모리 장치.
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