KR100365690B1 - 불휘발성 메모리, 복수개의 불휘발성 메모리들을 구비한시스템 , 및 이 시스템의 데이터 리드 방법 - Google Patents

불휘발성 메모리, 복수개의 불휘발성 메모리들을 구비한시스템 , 및 이 시스템의 데이터 리드 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리, 복수개의 불휘발성 메모리들을 구비한 시스템, 및 이 시스템의 데이터 리드 방법을 공개한다. 본 발명의 메모리는 리드 동작 수행시에 리드 명령이 인가되면 반전 라이트 인에이블 신호의 디스에이블 구간/반전 리드 인에이블 신호의 디스에이블 구간에서 제1리드 돈 캐어 신호를 발생하기 위한 제1리드 돈 캐어 신호 발생회로, 리드 동작 수행시에 리드 명령이 인가되면 어드레스 입력의 종료를 검출함에 의해서 인에이블되고, 준비/비지 신호의 준비 상태를 검출함에 의해서 디스에이블되는 제2리드 돈 캐어 신호를 발생하기 위한 제2리드 돈 캐어 신호 발생회로, 및 제1 또는 제2리드 돈 캐어 신호가 발생되면 외부로부터 인가되는 반전 칩 인에이블 신호의 상태에 무관하게 내부 반전 칩 인에이블 신호를 인에이블하는 내부 반전 칩 인에이블 신호 제어회로로 구성된 내부 반전 칩 인에이블 신호 발생회로를 구비한다. 본 발명의 복수개의 불휘발성 메모리들을 구비한 시스템은 첫 번째 비지 기간에서 하나의 불휘발성 메모리가 내부적인 리드 동작을 수행하는 동안에 다른 불휘발성 메모리들에 대한 준비 동작을 수행함으로써 복수개의 불휘발성 메모리들을 인터리빙하게 동작하는 것이 가능하다. 따라서, 시스템의 성능이 향상될 수 있다.

Description

불휘발성 메모리, 복수개의 불휘발성 메모리들을 구비한 시스템, 및 이 시스템의 데이터 리드 방법{Nonvolatile memory, system comprising a plurality of nonvolatile memorys, and data read method thereof}
본 발명은 불휘발성 메모리 및 불휘발성 메모리들을 구비한 시스템에 관한 것으로, 특히 복수개의 불휘발성 메모리들에 대한 리드 동작 수행시에 복수개의 불휘발성 메모리들에 대한 리드 동작을 인터리빙(interleaving)하게 수행할 수 있는 불휘발성 메모리, 복수개의 불휘발성 메모리들을 구비한 시스템, 및 이 시스템의 데이터 리드 방법에 관한 것이다.
일반적으로, 복수개의 메모리들을 구비한 시스템은 제어장치를 구비하여 제어장치의 제어하에 동작을 수행한다. 그런데, 이러한 시스템은 복수개의 메모리들이 제어장치와 데이터를 주고 받을 때 공통의 신호 라인을 통하여 데이터를 주고 받기 때문에 복수개의 메모리들을 인터리빙하게 동작시키는 것이 시스템의 성능 향상에 중요하다.
종래의 복수개의 불휘발성 메모리들을 구비한 시스템은 라이트와 소거시에는 돈 캐어(don't care) 구간을 구비하여 복수개의 메모리들을 인터리빙하게 동작시키는 것이 가능하였으나, 리드시에는 복수개의 메모리들을 인터리빙하게 동작시키는 것이 불가능하였다.
도1은 종래의 복수개의 불휘발성 메모리들을 구비한 시스템의 블록도로서, 제어장치(10), 및 복수개의 불휘발성 메모리들(20-1, 20-2, ..., 20-n)로 구성되어 있다.
제어 신호들(CLE, ALE, WEB, REB)은 제어신호 인가 라인들(30)을 통하여 제어장치(10)로부터 복수개의 불휘발성 메모리들(20-1, 20-2, ..., 20-n)로 전송되고, 입출력 데이터(IO1, IO2, ..., IOn)는 데이터 입출력 신호 인가 라인들(36)을 통하여 제어장치(10)와 복수개의 불휘발성 메모리들(20-1, 20-2, ..., 20-n)사이에 전송된다. 반전 칩 인에이블 신호들(CEB1, CEB2, ..., CEBn)은 반전 칩 인에이블 신호 인가 라인들(32)을 통하여 제어장치(10)로부터 복수개의 불휘발성 메모리들(20-1, 20-2, ..., 20-n)로 각각 전송된다. 준비/비지 신호들(RBB1, RBB2, ..., RBBn)은 준비/비지 신호 인가 라인들(34)을 통하여 복수개의 불휘발성 메모리들(20-1, 20-2, ..., 20-n) 각각으로부터 제어장치(10)로 전송된다.
도1에 나타낸 신호들에서, CLE는 입력되는 데이터가 명령어임을 구분하기 위한 명령어 래치 인에이블 신호이고, ALE는 입력되는 데이터가 어드레스임을 구분하기 위한 어드레스 래치 인에이블 신호이고, WEB는 라이트되는 모든 입력 데이터(명령어, 어드레스, 데이터)를 래치하기 위한 반전 라이트 인에이블 신호이고, CEB1, CEB2, ..., CEBn 각각은 n개의 불휘발성 메모리들(20-1, 20-2, ..., 20-n)을 인에이블하기 위한 반전 칩 인에이블 신호이고, REB는 리드 동작을 인에이블하기 위한 리드 인에이블 신호이고, IO1, IO2, ..., IOn는 불휘발성 메모리들(20-1, 20-2, ..., 20-n)로 입출력되는 데이터이고, RBB1, RBB2, ..., RBBn는 복수개의 불휘발성 메모리들(20-1, 20-2, ..., 20-n) 각각의 내부 동작 상태를 나타내는 준비/비지 신호이다.
도2는 도1에 나타낸 불휘발성 메모리의 실시예의 구성을 나타내는 블록도로서, 불휘발성 메모리(20-1)의 구성 블록을 나타내는 것이다. 불휘발성 메모리(20-1)는 메모리 셀 어레이(40), 로우 디코더(42), 컬럼 디코더(44), 제어신호 발생회로(46), 페이지 버퍼(48), 데이터 입출력 게이트(50), 및 데이터 입출력 버퍼(52)로 구성되어 있다.
도2에 나타낸 블록들 각각의 동작을 설명하면 다음과 같다.
메모리 셀 어레이(40)는 복수개의 메모리 셀들(미도시)로 이루어져 있다. 로우 디코더(42)는 제어신호 발생회로(46)의 제어하에 로우 어드레스(X)를 디코딩하여 메모리 셀 어레이(40)의 복수개의 워드 라인들(미도시)을 선택한다. 컬럼 디코더(44)는 제어신호 발생회로(46)의 제어하에 컬럼 어드레스(Y)를 디코딩하여 데이터 입출력 게이트(50)를 선택한다. 페이지 버퍼(48)는 라이트시에는 컬럼 디코더(44)의 출력신호에 응답하여 데이터 입출력 게이트(50)를 통하여 입력되는 바이트 데이터를 페이지 크기만큼 저장하고, 리드시에는 메모리 셀 어레이(40)로부터 출력되는 페이지 크기의 데이터를 저장한다. 데이터 입출력 게이트(50)는 컬럼 디코더(44)의 출력신호에 응답하여 페이지 크기의 데이터를 바이트 단위로 전송한다. 데이터 입출력 버퍼(52)는 제어신호 발생회로(46)의 제어하에 라이트시에는 외부로부터 입력되는 페이지 크기의 데이터를 버퍼하여 데이터 입출력 게이트(50)로 출력하고, 리드시에는 데이터 입출력 게이트(50)를 통하여 출력되는 바이트 데이터를 버퍼하여 외부로 출력한다.
도2에 나타낸 불휘발성 메모리(20-1)는 라이트시에는 외부로부터 입력되는 바이트 데이터를 페이지 버퍼(48)에 페이지 크기만큼 저장하고, 페이지 버퍼(48)에 페이지 크기의 데이터가 저장되면 페이지 버퍼(48)에 저장된 페이지 크기의 데이터를 메모리 셀 어레이(40)로 전송한다.
반면에, 리드시에는 메모리 셀 어레이(40)에 저장된 페이지 크기의 데이터가 페이지 버퍼(48)로 전송된다. 페이지 버퍼(48)로 전송된 페이지 크기의 데이터는 데이터 입출력 게이트(50)와 데이터 입출력 버퍼(52)를 통하여 바이트 단위로 출력된다.
즉, 불휘발성 메모리(20-1)는 메모리 셀 어레이(40)와 페이지 버퍼(48)사이에 데이터 전송시 페이지 버퍼(48)에 저장된 후에 메모리 셀 어레이(40)로 전송되거나, 데이터 입출력 게이트(50)와 데이터 입출력 버퍼(52)를 통하여 전송된다.
그리고, 불휘발성 메모리(20-1)는 외부로부터 제어신호, 어드레스, 및 데이터를 입력하는 경우에는 "하이"레벨의 준비/비지 신호(RBB)를 외부로 발생하고, 메모리 셀 어레이(40)로부터 페이지 버퍼(48)로의 데이터 리드 동작 및 페이지 버퍼(48)로부터 메모리 셀 어레이(40)로의 내부적인 데이터 라이트 및 소거 동작 수행시에는 "로우"레벨의 준비/비지 신호(RBB)를 외부로 발생한다.
도3은 종래의 불휘발성 메모리의 내부 반전 칩 인에이블 신호 발생회로의 실시예의 구성을 나타내는 것으로, CEB 버퍼(60), WEB 디스에이블 검출회로(62), REB 디스에이블 검출회로(64), 프로그램 명령 검출회로(66), 소거 명령 검출회로(68), 리드 명령 검출회로(70), PGM DNT 신호 발생회로(72), ERS DNT 신호 발생회로(74),RD DNT 신호 발생회로(76), RBB 비지 검출회로(78), NOR게이트(NOR1), NAND게이트(NAND1), 및 인버터(I1)로 구성되어 있다.
도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
CEB 버퍼(60)는 외부로부터 인가되는 반전 칩 인에이블 신호(CEB)를 버퍼하여 출력한다. WEB 디스에이블 검출회로(62)는 반전 라이트 인에이블 신호(WEB)의 "하이"레벨로의 천이를 검출하여 WEB 디스에이블 검출신호를 발생한다. REB 디스에이블 검출회로(64)는 반전 리드 인에이블 신호(REB)의 "하이"레벨로의 천이를 검출하여 REB 디스에이블 검출신호를 발생한다. 프로그램 명령 검출회로(66)는 프로그램 명령(80H)이 인가되면 프로그램 명령 검출신호를 발생한다. 소거 명령 검출회로(68)는 소거 명령(60H)이 인가되면 소거 명령 검출신호를 발생한다. 리드 명령 검출회로(70)는 리드 명령(00H, 01H, 50H)이 인가되면 리드 명령 검출신호를 발생한다. RBB 비지 검출회로(78)는 준비/비지 신호(RBB)의 비지 상태를 검출하여 RBB 비지 검출신호를 발생한다. PGM DNT 신호 발생회로(72)는 프로그램 명령 검출신호가 발생되고, WEB 디스에이블 검출신호가 발생되면 "하이"레벨의 프로그램 돈 캐어 신호(PGM DNT)를 발생한다. ERS DNT 신호 발생회로(74)는 소거 명령 검출신호가 발생되고, WEB 디스에이블 검출신호가 발생되면 "하이"레벨의 소거 돈 캐어 신호(ERS DNT)를 발생한다. RD DNT 신호 발생회로(76)는 리드 명령 검출신호가 발생되고, WEB 디스에이블 검출신호 및 REB 디스에이블 검출신호가 발생되면 "하이"레벨의 리드 돈 캐어 신호(RD DNT)를 발생하고, RBB 비지 검출 신호가 발생되면 "로우"레벨의 리드 돈 캐어 신호(RD DNT)를 발생한다. NOR게이트(NOR1)는 프로그램 돈 캐어 신호(PGM DNT), 소거 돈 캐어 신호(ERS DNT), 및 리드 돈 캐어 신호(RD DNT)중의 하나가 "하이"레벨이 되면 "로우"레벨의 신호를 발생한다. NAND게이트(NAND1)와 인버터(I1)는 NOR게이트(NOR1)로부터 출력되는 "로우"레벨의 신호에 응답하여 "로우"레벨의 내부 반전 칩 인에이블 신호(CEiB)를 발생한다. 즉, 프로그램 돈 캐어 신호(PGM DNT), 소거 돈 캐어 신호(ERS DNT), 및 리드 돈 캐어 신호(RD DNT)중의 하나의 신호가 "하이"레벨이 되면 외부로부터 인가되는 반전 칩 인에이블 신호(CEB)에 무관하게 "로우"레벨의 내부 반전 칩 인에이블 신호(CEiB)를 발생한다.
도4는 도1에 나타낸 불휘발성 메모리(20-1)의 라이트 동작을 설명하기 위한 동작 타이밍도로서, 빗금친 부분이 돈 캐어가 가능한 구간이다.
"로우"레벨의 반전 칩 인에이블 신호(CEB)에 응답하여 불휘발성 메모리(20-1)의 동작이 인에이블된다. 외부로부터 인가되는 제어신호들(CLE, WEB, ALE)에 응답하여 라이트 명령(80H), 시작 어드레스, 및 데이터가 입력된다. 이때, 도3에 나타낸 회로에 의해서 반전 라이트 인에이블 신호(WEB)의 "하이"레벨 구간에서 반전 칩 인에이블 신호(CEB)를 돈 캐어하는 것이 가능하다. 즉, 돈 캐어 구간에서 불휘발성 메모리(20-1)는 반전 칩 인에이블 신호(CEB)의 상태에 무관하게 내부적인 동작을 계속 수행할 수 있다. 그리고, 데이터의 입력이 종료되고, 외부로부터 라이트 시작 명령(10H)이 인가되면 불휘발성 메모리(20-1)는 라이트 동작시의 비지 기간(tPROG)동안 "로우"레벨의 준비/비지 신호(RBB)를 발생한다. 이때, 도3에 나타낸 회로에 의해서 반전 라이트 인에이블 신호(WEB)의 "하이"레벨 구간에서 반전 칩 인에이블 신호(CEB)를 돈 캐어하는 것이 가능하다. 즉, 불휘발성 메모리(20-1)는 기간(tPROG)동안은 반전 칩 인에이블 신호(CEB)의 상태에 무관하게 내부적인 데이터 라이트 동작을 수행할 수 있다.
따라서, 도1에 나타낸 제어장치(10)는 불휘발성 메모리(20-1)가 내부적인 데이터 라이트 동작을 수행하는 기간(tPROG)동안 다른 불휘발성 메모리를 동작시키는 것이 가능하다.
도시하지는 않았지만, 소거 동작시에도 두 개이상의 불휘발성 메모리들을 인터리빙하게 동작시키는 것이 가능하다.
도5는 도1에 나타낸 불휘발성 메모리(20-1)의 리드 동작을 설명하기 위한 동작 타이밍도로서, 빗금친 부분이 돈 캐어가 가능한 구간이다.
"로우"레벨의 반전 칩 인에이블 신호(CEB)에 응답하여 불휘발성 메모리(20-1)의 동작이 인에이블된다. 외부로부터 인가되는 제어신호들(CLE, WEB, ALE)에 응답하여 리드 명령(00H), 및 시작 어드레스가 입력된다. 이때, 도3에 나타낸 회로에 의해서 반전 라이트 인에이블 신호(WEB)의 "하이"레벨 구간에서 반전 칩 인에이블 신호(CEB)를 돈 캐어하는 것이 가능하다. 불휘발성 메모리(20-1)는 시작 어드레스의 입력이 종료되면 리드 동작시의 비지 기간(tR)동안 "로우"레벨의 준비/비지 신호(RBB)를 발생한다. 이때, 도3에 나타낸 회로에 의해서 리드 동작시의 비지 기간(tR)동안 반전 칩 인에이블 신호(CEB)를 돈 캐어시키는 것이 불가능하다.
따라서, 도1에 나타낸 제어장치(10)는 불휘발성 메모리(20-1)가 내부적인 리드 동작을 수행하는 기간(tR)동안 다른 불휘발성 메모리들을 동작시키는 것이 불가능하다.
이는 종래의 불휘발성 메모리의 순차 리드 동작과 CEB 인터셉트 동작을 수행하기 위해서이다.
순차 리드 동작은 초기에 리드 명령과 시작 어드레스를 한번만 입력하면 시작 어드레스에 해당하는 페이지로부터 순차적으로 페이지를 증가하면서 리드 동작을 수행하는 것을 말한다. CEB 인터셉트 동작은 비지 기간(tR)에 반전 칩 인에이블 신호(CEB)를 일정 기간동안 "하이"레벨로 유지함으로써 불휘발성 메모리의 동작을 디스에이블하는 것을 말한다.
상술한 바와 같은 동작 모드들을 지원하기 위하여 종래의 불휘발성 메모리는 리드 동작시에 비지 기간(tR)에 반전 칩 인에이블 신호(CEB)에 무관하게 동작하도록 하기 위한 돈 캐어 구간을 설정하는 것이 불가능하도록 구성되어 있었다.
본 발명의 목적은 리드 동작시에 첫 번째 비지 기간에서 반전 칩 인에이블 신호를 돈 캐어시키는 것이 가능한 불휘발성 메모리를 제공하는데 있다.
본 발명의 다른 목적은 리드 동작시에 복수개의 불휘발성 메모리들을 인터리빙하게 동작시키는 것이 가능한 복수개의 불휘발성 메모리들을 구비한 시스템을 제공하는데 있다.
본 발명의 또 다른 목적은 상기 다른 목적을 달성하기 위한 시스템의 데이터 리드 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 불휘발성 메모리는 리드 동작 수행시에 리드 명령이 인가되면 반전 라이트 인에이블 신호의 디스에이블 구간 및 반전 리드 인에이블 신호의 디스에이블 구간에서 제1리드 돈 캐어 신호를 발생하기 위한 제1리드 돈 캐어 신호 발생수단, 상기 리드 동작 수행시에 상기 리드 명령이 인가되면 어드레스 입력의 종료를 검출함에 의해서 인에이블되고, 준비/비지 신호의 준비 상태를 검출함에 의해서 디스에이블되는 제2리드 돈 캐어 신호를 발생하기 위한 제2리드 돈 캐어 신호 발생수단, 및 상기 제1 또는 제2리드 돈 캐어 신호가 발생되면 외부로부터 인가되는 반전 칩 인에이블 신호의 상태에 무관하게 내부 반전 칩 인에이블 신호를 인에이블하는 내부 반전 칩 인에이블 신호 제어수단을 구비한 내부 반전 칩 인에이블 신호 발생수단을 구비한 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 복수개의 불휘발성 메모리들을 구비한 시스템은 복수개의 불휘발성 메모리들, 및 상기 복수개의 불휘발성 메모리들로 반전 칩 인에이블 신호, 반전 라이트 인에이블 신호, 반전 리드 인에이블 신호, 어드레스, 및 데이터를 입출력하고, 상기 복수개의 불휘발성 메모리들로부터 출력되는 준비/비지 신호를 입력하는 제어수단을 구비한 시스템에 있어서, 상기 복수개의 불휘발성 메모리들 각각이 리드 동작 수행시에 리드 명령이 인가되면 상기 반전 라이트 인에이블 신호의 디스에이블 구간 및 상기 반전 리드 인에이블 신호의 디스에이블 구간에서 제1리드 돈 캐어 신호를 발생하기 위한 제1리드 돈 캐어 신호 발생수단, 상기 리드 동작 수행시에 상기 리드 명령이 인가되면 상기 어드레스의 입력종료를 검출함에 의해서 인에이블되고, 상기 준비/비지 신호의 준비 상태를 검출함에 의해서 디스에이블되는 제2리드 돈 캐어 신호를 발생하기 위한 제2리드 돈 캐어 신호 발생수단, 및 상기 제1 또는 제2리드 돈 캐어 신호가 발생되면 상기 반전 칩 인에이블 신호의 상태에 무관하게 내부 반전 칩 인에이블 신호를 인에이블하는 내부 반전 칩 인에이블 신호 제어수단을 구비한 내부 반전 칩 인에이블 신호 발생수단을 구비한 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 복수개의 불휘발성 메모리들을 구비한 시스템의 데이터 리드 방법은 복수개의 불휘발성 메모리들중 하나의 불휘발성 메모리의 동작을 인에이블하고, 리드 명령 및 시작 어드레스를 인가하는 단계, 상기 하나의 불휘발성 메모리가 첫 번째 비지 기간에서 내부적인 리드 동작을 수행하는 동안에 상기 하나의 불휘발성 메모리를 제외한 다른 불휘발성 메모리들의 동작을 순차적으로 인에이블하여 해당 불휘발성 메모리로 리드 명령 및 해당 시작 어드레스를 인가하는 단계, 및 상기 하나의 불휘발성 메모리에 대한 상기 첫 번째 비지 기간이후의 비지 기간에는 돈 캐어가 불가능하게 하고 상기 복수개의 불휘발성 메모리들 각각에 대한 리드 동작을 순차적으로 수행하는 단계를 구비한 것을 특징으로 한다.
도1은 종래의 복수개의 불휘발성 메모리들을 구비한 시스템의 블록도이다.
도2는 도1에 나타낸 불휘발성 메모리의 실시예의 구성을 나타내는 블록도이다.
도3은 종래의 불휘발성 메모리의 내부 반전 칩 인에이블 신호 발생회로의 실시예의 구성을 나타내는 것이다.
도4는 도1에 나타낸 불휘발성 메모리의 라이트 동작을 설명하기 위한 동작 타이밍도이다.
도5는 도1에 나타낸 불휘발성 메모리의 리드 동작을 설명하기 위한 동작 타이밍도이다.
도6은 본 발명의 불휘발성 메모리의 내부 반전 칩 인에이블 신호 발생회로의 실시예의 구성을 나타내는 블록도이다.
도7은 본 발명의 복수개의 불휘발성 메모리들을 구비한 시스템의 일실시예의 리드 인터리빙 동작을 설명하기 위한 동작 타이밍도이다.
도8은 도7에 나타낸 타이밍도의 각 구간별 동작을 나타내는 것이다.
도9는 본 발명의 복수개의 불휘발성 메모리들을 구비한 시스템의 다른 실시예의 리드 인터리빙 동작을 설명하기 위한 동작 타이밍도이다.
도10은 도9에 나타낸 타이밍도의 각 구간별 동작을 나타내는 것이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 불휘발성 메모리, 복수개의 메모리들을 구비한 시스템 및 이 시스템의 데이터 리드 방법을 설명하면 다음과 같다.
도6은 본 발명의 불휘발성 메모리의 내부 반전 칩 인에이블 신호 발생회로의 실시예의 구성을 나타내는 블록도로서, 도3에 나타낸 RBB 비지 검출신호(78)를 제거하고, 도3에 나타낸 CEB 버퍼(60), WEB 디스에이블 검출회로(62), REB 디스에이블 검출회로(64), 프로그램 명령 검출회로(66), 소거 명령 검출회로(68), 리드 명령 검출회로(70), PGM DNT 신호 발생회로(72), ERS DNT 신호 발생회로(74), RD DNT 신호 발생회로(76)에 어드레스 입력 종료 검출회로(80), RBB 준비 검출회로(82), RD DNT1 인에이블/디스에이블 검출회로(84), 인버터(I3), NOR게이트(NOR2), 및 NAND게이트(NAND2)을 추가하여 구성되어 있다.
도6에 나타낸 블록들 각각의 동작을 설명하면 다음과 같다.
어드레스 입력 종료 검출회로(80)는 어드레스의 입력이 종료되면 어드레스 입력 종료 검출신호(AEND)를 발생한다. RBB 준비 검출회로(82)는 준비/비지 신호(RBB)의 준비 명령을 검출하여 준비 검출신호를 발생한다. RD DNT1 인에이블/디스에이블 검출회로(84)는 어드레스 입력 종료 검출신호(AEND)가 발생되면 첫 번째 리드 돈 캐어 신호(RD DNT1)를 인에이블하고, 준비 검출신호가 발생되면 첫 번째 리드 돈 캐어 신호(RD DNT1)를 디스에이블한다. 즉, RD DNT 인에이블/디스에이블 검출회로(84)는 어드레스 입력 종료 검출신호에 응답하여 "하이"레벨로 천이하고 준비 검출신호가 발생되면 "로우"레벨로 천이하는 첫 번째 리드 돈 캐어 검출신호(RD DNT1)를 발생한다. NOR게이트(NOR2)는 "하이"레벨의 리드 돈 캐어 신호(RD DNT1)가 발생되면 "로우"레벨의 신호를 발생한다. NAND게이트(NAND2)와 인버터(I2)는 "로우"레벨의 NOR게이트(NOR2)의 출력신호에 응답하여 "로우"레벨의 내부 반전 칩 인에이블 신호(CEiB)를 발생한다.도6에 나타낸 실시예의 회로는 리드 동작시에 첫 번째 비지 기간(tR)에서, 반전 칩 인에이블 신호(CEB)의 상태에 무관하게 "로우"레벨의 반전 칩 인에이블 신호(CEiB)를 발생하는 것이 가능하다. 따라서, 불휘발성 메모리(20-1)의 첫 번째 비지 기간(tR)동안에 다른 불휘발성 메모리들(20-2, ..., 20-n)을 동작시키는 것이 가능하다.
도7은 본 발명의 복수개의 불휘발성 메모리들을 구비한 시스템의 실시예의 리드 인터리빙 동작을 설명하기 위한 동작 타이밍도로서, 도1에 나타낸 n개의 불휘발성 메모리들(20-1, 20-2, ..., 20-n) 각각에 도6에 나타낸 내부 반전 칩 인에이블 신호 발생회로를 적용한 경우의 동작을 설명하기 위한 동작 타이밍도이다.
도7에서, 신호들(AEND1, AEND2, ..., AENDn), 및 첫 번째 리드 돈 캐어 신호(RD DNT11, RD DNT21, ..., RD DNTn1)는 불휘발성 메모리들(20-1, 20-2, ..., 20-n) 각각의 내부에서 발생되는 신호를 나타내는 것이다.
도8은 도7에 나타낸 타이밍도의 각 구간별 동작을 나타내는 것으로, 각 구간에서 n개의 불휘발성 메모리들(20-1, 20-2, ..., 20-n)의 동작을 도시한 것이다. 도8에서, 점선 내부의 2개의 블록은 각각 메모리 셀 어레이와 페이지 버퍼를 나타내는 것이다.
도7을 이용하여 본 발명의 n개의 불휘발성 메모리들을 구비한 시스템의 리드 인터리빙 동작을 설명하면 다음과 같다. 도7에 대한 동작 설명을 도8을 참고로 하여 보기 바란다.
첫 번째 구간(A)에서, 제어장치(10)가 "로우"레벨의 반전 칩 인에이블 신호(CEB1)를 발생하면 불휘발성 메모리(20-1)의 동작이 인에이블되고, 명령어와 어드레스가 인가되면 불휘발성 메모리(20-1)는 리드 동작을 준비한다. 불휘발성 메모리(20-1)는 어드레스의 입력 종료를 검출하여 제어장치(10)로 "로우"레벨의 준비/비지 신호(RBB1)를 발생함과 동시에 "하이"레벨의 신호(AEND1)를 발생하며, "하이"레벨의 신호(AEND1)에 의해 불휘발성 메모리(20-1)는 돈 캐어 모드로 진입한다.
두 번째 구간(B)에서, 제어장치(10)가 "로우"레벨의 반전 칩 인에이블 신호(CEB2)를 발생하면 불휘발성 메모리(20-2)의 동작이 인에이블되고, 명령어와 어드레스가 인가되면 불휘발성 메모리(20-2)는 리드 동작을 준비한다. 이 구간에서, 불휘발성 메모리(20-1)는 제어장치(10)로부터 인가되는 반전 칩 인에이블 신호(CEB1)의 상태에 상관없이 내부적인 동작을 수행하게 되며, 계속적으로 제어장치(10)로 "로우"레벨의 준비/비지 신호(RBB1)를 출력한다. 이 구간에서 도8에 나타낸 바와 같이 불휘발성 메모리(20-1)의 메모리 셀 어레이에 저장된 n번째 페이지의 데이터가 페이지 버퍼로 전송되고, 동시에 불휘발성 메모리(20-2)의 메모리 셀 어레이의 m번째 페이지의 데이터가 억세스된다.
세 번째 구간(C)에서, 두 번째 구간(B)에서와 동일한 방법으로 불휘발성 메모리들(20-3, ..., 20-(n-1))의 해당 페이지에 대한 억세스 및 메모리 셀 어레이에서 페이지 버퍼로의 데이터 전송 동작이 수행된다.
네 번째 구간(D)에서, 불휘발성 메모리(20-n)의 k번째 페이지의 데이터가 억세스된다. 그리고, 불휘발성 메모리(20-1)의 메모리 셀 어레이의 n번째 페이지의 데이터가 페이지 버퍼로 모두 전송되면 "하이"레벨의 준비/비지 신호(RBB1)를 발생한다.
이와같은 동작이 가능한 이유는 불휘발성 메모리가 메모리 셀 어레이로부터 페이지 버퍼로 데이터를 전송하는데 걸리는 비지 기간(tR)이 수십 ㎲정도라고 하면 명령어와 어드레스를 입력하는데 걸리는 시간은 수십 ns이므로 비지 구간(tR)동안 다른 불휘발성 메모리들에 대한 명령어와 어드레스를 입력하기에 충분한 시간을 가진다.
복수개의 불휘발성 메모리들(20-1, 20-2, ..., 20-n) 각각에 대하여 제어장치(10)로부터 인가되는 반전 칩 인에이블 신호(CEB1, CEB2, ..., CEBn)에 무관하게 동작하는 것이 가능한 이유는 도6에 나타낸 회로에 의해서 내부적으로 첫 번째 비지 기간(tR)에서 발생되는 리드 돈 캐어 신호들(RD DNT11, RD DNT21, ..., RD DNTn1)에 의해서 가능하다.
다섯 번째 구간(E)에서, 제어장치(10)로부터 반전 리드 인에이블 신호(REB)가 인가되면 이 신호(REB)에 응답하여 불휘발성 메모리(20-1)의 페이지 버퍼에 저장된 데이터를 바이트 단위로 출력한다. 이때, 불휘발성 메모리들(20-1, 20-2, ..., 20-n)의 메모리 셀 어레이에 저장된 n번째 페이지의 데이터가 페이지 버퍼로 전송되는 동작이 종료되고, 불휘발성 메모리(20-n)의 메모리 셀 어레이에 저장된 k번째 페이지의 데이터가 페이지 버퍼로 전송되기 시작한다.
여섯 번째 구간(F)에서, 불휘발성 메모리(20-2)의 페이지 버퍼에 저장된 데이터가 바이트 단위로 외부로 전송된다.
일곱 번째 구간(G)에서, 불휘발성 메모리들(20-3, ..., 20-(n-1))의 페이지 버퍼에 저장된 데이터가 순차적으로 바이트 단위로 외부로 전송된다.
여덟 번째 구간(H)에서, 불휘발성 메모리(20-n)의 페이지 버퍼에 저장된 데이터가 바이트 단위로 외부로 전송된다.
타이밍도의 설명에서, 불휘발성 메모리들(20-1, 20-2, ..., 20-n) 내부적으로 발생되는 신호들(AEND1, AEND2, ..., AENDn, RD DNT1, RD DNT2, ..., RD DNTn)의 발생은 별도로 설명하지 않았으나, 쉽게 이해될 수 있을 것이다.
이와같은 방법으로, 복수개의 불휘발성 메모리들(20-1, 20-2, ..., 20-n)에 대한 데이터 리드 동작시에 인터리빙하게 동작할 수 있다.
도7에서, 비지 기간(tR12, tR22, ..., tTn2)이 비지 기간(tR11, tR21, ..., tR31)에 비해서 짧게 도시되어 있으나, 이 기간들은 동일한 기간이다.
그리고, 도7에 나타낸 타이밍도는 비지 기간(tR12, tR22, ..., tRn2)에서 돈 캐어를 설정하는 것이 불가능하게 되어 있으므로 이 기간동안에 반전 칩 인에이블 신호(CEB)를 일정 기간이상 동안 "로우"레벨로 유지하여 순차적인 리드 동작이 가능하도록 하는 경우의 동작을 나타내고 있다.
도9는 본 발명의 복수개의 불휘발성 메모리들을 구비한 시스템의 다른 실시예의 리드 인터리빙 동작을 설명하기 위한 것으로, 도7의 동작 타이밍도와 마찬가지로, 도1에 나타낸 n개의 불휘발성 메모리들(20-1, 20-2, ..., 20-n) 각각에 도6에 나타낸 내부 반전 칩 인에이블 신호 발생회로를 적용한 경우의 동작을 설명하기 위한 동작 타이밍도이다.
도10은 도9에 나타낸 타이밍도의 각 구간별 동작을 나타내는 것으로, 각 구간에서 n개의 불휘발성 메모리들(20-1, 20-2, ..., 20-n)의 동작을 도시한 것이다. 도10에서, 점선 내부의 2개의 블록은 각각 메모리 셀 어레이와 페이지 버퍼를 나타내는 것이다.
도9에 나타낸 타이밍도는 불휘발성 메모리(20-1)는 순차 리드 동작을 수행하고, 불휘발성 메모리들(20-2, ..., 20-n)은 리드 동작을 수행하는 경우의 동작을 나타내는 것으로, 그 동작을 설명하면 다음과 같다. 도9에 대한 동작 설명을 도10을 참고로 하여 보기 바란다.
첫 번째 구간(A)에서 다섯 번째 구간(E)까지의 동작은 도7에 나타낸 동작과 동일하므로 그 설명을 생략하기로 한다.
여섯 번째 구간(F)에서 여덟 번째 구간(H)까지, 제어장치(10)가 불휘발성 메모리(20-1)로 "로우"레벨의 반전 칩 인에이블 신호(CEB1)를 인가함에 의해서 불휘발성 메모리(20-1)가 순차 리드 동작을 수행한다. 도10에 나타낸 것처럼, 각 구간에서 불휘발성 메모리(20-1) 내부에서 이루어지는 동작을 도식화하여 나타내었으므로, 도10을 참고로 하면 쉽게 이해될 수 있을 것이다. 따라서, n번째 페이지부터 1페이지씩 증가하면 데이터를 리드한다.
아홉번째 구간(I)에서, 제어장치(10)가 불휘발성 메모리(20-2)로 "로우"레벨의 반전 칩 인에이블 신호(CEB2)를 인가함에 의해서 불휘발성 메모리(20-2)의 동작을 인에이블하고, 다른 불휘발성 메모리들로 "하이"레벨의 반전 칩 인에이블 신호들(CEB1, CEB3..., CEBn)을 인가함에 의해서 다른 불휘발성 메모리들의 동작을 디스에이블한다. 도10에 나타낸 것처럼, 페이지 버퍼에 저장된 m번째 페이지의 데이터가 외부로 출력된다.
열 번째 구간(J)에서, 제어장치(10)가 불휘발성 메모리(20-2) 다음의 불휘발성 메모리들의 동작을 순차적으로 인에이블한다. 따라서, 불휘발성 메모리(20-2) 다음의 불휘발성 메모리들은 외부로부터 인가된 시작 어드레스에 해당하는 페이지의 데이터를 순차적으로 외부로 출력한다.
열 한번째 구간(K)에서, 제어장치(10)가 불휘발성 메모리(20-n)의 동작을 인에이블하고, 다른 불휘발성 메모리들의 동작을 디스에이블한다. 그러면, 도10에 나타낸 것처럼, 불휘발성 메모리(20-n)는 페이지 버퍼에 저장된 k번째 페이지의 데이터를 외부로 출력한다.
타이밍도의 설명에서, 불휘발성 메모리들(20-1, 20-2, ..., 20-n) 내부적으로 발생되는 신호들(AEND1, AEND2, ..., AENDn, RD DNT1, RD DNT2, ..., RD DNTn)의 발생은 별도로 설명하지 않았으나, 쉽게 이해될 수 있을 것이다.
도9에서, 비지 기간(tR12, tR13, ..., tR22, tRn2)이 비지 기간(tR11, tR21, ..., tR31)에 비해서 짧게 도시되어 있으나, 이 기간들은 동일한 기간이다.
따라서, 본 발명의 복수개의 불휘발성 메모리들을 구비한 시스템은 종래의 순차 리드 동작 및 CEB 인터셉트 동작을 그대로 유지하면서 복수개의 불휘발성 메모리들을 인터리빙하게 동작하는 것이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 불휘발성 메모리는 리드 동작시에 첫 번째 비지 기간에서 외부로부터 인가되는 반전 칩 인에이블 신호의 상태에 무관하게 동작을 수행할 수 있다.
또한, 본 발명의 복수개의 불휘발성 메모리들을 구비한 시스템 및 이 시스템의 데이터 리드 방법은 첫 번째 비지 기간에서 하나의 불휘발성 메모리가 내부적인 리드 동작을 수행하는 동안에 다른 불휘발성 메모리들에 대한 준비 동작을 수행함으로써 복수개의 불휘발성 메모리들을 인터리빙하게 동작하는 것이 가능하다. 따라서, 시스템의 성능이 향상될 수 있다.
그리고, 본 발명의 복수개의 불휘발성 메모리들을 구비한 시스템 및 이 시스템의 데이터 리드 방법은 종래의 순차 리드 동작 및 CEB 인터셉트 동작을 그대로 유지하면서 복수개의 불휘발성 메모리들을 인터리빙하게 동작하는 것이 가능하다.

Claims (9)

  1. 리드 동작 수행시에 리드 명령이 인가되면 반전 라이트 인에이블 신호의 디스에이블 구간/반전 리드 인에이블 신호의 디스에이블 구간에서 제1리드 돈 캐어 신호를 발생하기 위한 제1리드 돈 캐어 신호 발생수단;
    상기 리드 동작 수행시에 상기 리드 명령이 인가되면 어드레스 입력의 종료를 검출함에 의해서 인에이블되고, 준비/비지 신호의 준비 상태를 검출함에 의해서 디스에이블되는 제2리드 돈 캐어 신호를 발생하기 위한 제2리드 돈 캐어 신호 발생수단; 및
    상기 제1 또는 제2리드 돈 캐어 신호가 발생되면 외부로부터 인가되는 반전 칩 인에이블 신호의 상태에 무관하게 내부 반전 칩 인에이블 신호를 인에이블하는 내부 반전 칩 인에이블 신호 제어수단을 구비한 내부 반전 칩 인에이블 신호 발생수단을 구비한 것을 특징으로 하는 불휘발성 메모리.
  2. 제1항에 있어서, 상기 제1리드 돈 캐어 신호 발생수단은
    반전 라이트 인에이블 신호의 디스에이블을 검출하기 위한 제1검출수단;
    반전 리드 인에이블 신호의 디스에이블을 검출하기 위한 제2검출수단;
    리드 명령을 검출하여 리드 명령 검출신호를 발생하기 위한 제3검출수단; 및
    상기 제3검출신호가 발생되면 상기 제1 및 2검출수단의 출력신호에 응답하여 상기 제1리드 돈 캐어 신호를 발생하기 위한 제1리드 돈 캐어 신호 발생회로를 구비한 것을 특징으로 하는 불휘발성 메모리.
  3. 제1항에 있어서, 상기 제2리드 돈 캐어 신호 발생수단은
    어드레스 입력의 종료를 검출하기 위한 제4검출수단;
    상기 준비/비지 신호의 준비 상태를 검출하기 위한 제5검출수단; 및
    상기 제4검출수단의 출력신호에 응답하여 인에이블되고, 상기 제5검출수단의 출력신호에 응답하여 디스에이블되는 상기 제2리드 돈 캐어 신호를 발생하기 위한 제2리드 돈 캐어 신호 발생회로를 구비한 것을 특징으로 하는 불휘발성 메모리.
  4. 제1항에 있어서, 상기 내부 반전 칩 인에이블 신호 제어수단은
    상기 제1 또는 제2리드 돈 캐어 신호가 발생되면 상기 내부 반전 칩 인에이블 신호의 발생을 인에이블하기 위한 내부 반전 칩 인에이블 신호 발생회로를 구비한 것을 특징으로 하는 불휘발성 메모리.
  5. 복수개의 불휘발성 메모리들; 및
    상기 복수개의 불휘발성 메모리들로 반전 칩 인에이블 신호, 반전 라이트 인에이블 신호, 반전 리드 인에이블 신호, 어드레스, 및 데이터를 출력하고, 상기 복수개의 불휘발성 메모리들로부터 출력되는 준비/비지 신호를 입력하는 제어수단을 구비한 시스템에 있어서,
    상기 복수개의 불휘발성 메모리들 각각이
    리드 동작 수행시에 리드 명령이 인가되면 상기 반전 라이트 인에이블 신호의 디스에이블 구간 및 상기 반전 리드 인에이블 신호의 디스에이블 구간에서 제1리드 돈 캐어 신호를 발생하기 위한 제1리드 돈 캐어 신호 발생수단;
    상기 리드 동작 수행시에 상기 리드 명령이 인가되면 상기 어드레스의 입력종료를 검출함에 의해서 인에이블되고, 상기 준비/비지 신호의 준비 상태를 검출함에 의해서 디스에이블되는 제2리드 돈 캐어 신호를 발생하기 위한 제2리드 돈 캐어 신호 발생수단; 및
    상기 제1 또는 제2리드 돈 캐어 신호가 발생되면 상기 반전 칩 인에이블 신호의 상태에 무관하게 내부 반전 칩 인에이블 신호를 인에이블하기 위한 내부 반전 칩 인에이블 신호 제어수단을 구비한 내부 반전 칩 인에이블 신호 발생수단을 구비한 것을 특징으로 하는 복수개의 불휘발성 메모리들을 구비한 시스템.
  6. 제5항에 있어서, 상기 제1리드 돈 캐어 신호 발생수단은
    반전 라이트 인에이블 신호의 디스에이블을 검출하기 위한 제1검출수단;
    반전 리드 인에이블 신호의 디스에이블을 검출하기 위한 제2검출수단;
    리드 명령을 검출하여 리드 명령 검출신호를 발생하기 위한 제3검출수단; 및
    상기 제3검출신호가 발생되면 상기 제1 및 2검출수단의 출력신호에 응답하여 상기 제1리드 돈 캐어 신호를 발생하기 위한 제1리드 돈 캐어 신호 발생회로를 구비한 것을 특징으로 하는 복수개의 불휘발성 메모리들을 구비한 시스템.
  7. 제5항에 있어서, 상기 제2리드 돈 캐어 신호 발생수단은
    어드레스 입력의 종료를 검출하기 위한 제4검출수단;
    상기 준비/비지 신호의 준비 상태를 검출하기 위한 제5검출수단; 및
    상기 제4검출수단의 출력신호에 응답하여 인에이블되고, 상기 제5검출수단의 출력신호에 응답하여 디스에이블되는 상기 제2리드 돈 캐어 신호를 발생하기 위한 제2리드 돈 캐어 신호 발생회로를 구비한 것을 특징으로 하는 복수개의 불휘발성 메모리들을 구비한 시스템.
  8. 제5항에 있어서, 상기 내부 반전 칩 인에이블 신호 제어수단은
    상기 제1 또는 제2리드 돈 캐어 신호가 발생되면 상기 내부 반전 칩 인에이블 신호의 발생을 인에이블하기 위한 내부 반전 칩 인에이블 신호 발생회로를 구비한 것을 특징으로 하는 복수개의 불휘발성 메모리들을 구비한 시스템.
  9. 복수개의 불휘발성 메모리들중 하나의 불휘발성 메모리의 동작을 인에이블하고, 리드 명령 및 시작 어드레스를 인가하는 단계;
    상기 하나의 불휘발성 메모리가 첫 번째 비지 기간에서 내부적인 리드 동작을 수행하는 동안에 상기 하나의 불휘발성 메모리를 제외한 다른 불휘발성 메모리들의 동작을 순차적으로 인에이블하여 해당 불휘발성 메모리로 리드 명령 및 해당 시작 어드레스를 인가하는 단계; 및
    상기 하나의 불휘발성 메모리에 대한 상기 첫 번째 비지 기간이후의 비지 기간에는 돈 캐어가 불가능하게 하고 상기 복수개의 불휘발성 메모리들 각각에 대한 리드 동작을 순차적으로 수행하는 단계를 구비한 것을 특징으로 하는 복수개의 불휘발성 메모리들을 구비한 시스템의 데이터 리드 방법.
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