JP2002117685A - 不揮発性メモリ、複数個の不揮発性メモリを備えたシステム、及びこのシステムのデータリード方法 - Google Patents
不揮発性メモリ、複数個の不揮発性メモリを備えたシステム、及びこのシステムのデータリード方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 不揮発性メモリのリード動作時において、最
初のビジー期間で反転チップイネーブル信号をドントケ
アさせることおよび複数個をインタリーブするように動
作させること。 【解決手段】 リード動作遂行時にリード命令が印加さ
れると反転ライトイネーブル信号のディスエーブル区間
及び反転リードイネーブル信号のディスエーブル区間で
第１リードドントケア信号を発生するための第１リード
ドントケア信号発生回路８２と、リード動作遂行時にリ
ード命令が印加されるとアドレス入力の終了を検出する
ことによってイネーブルされ、準備／ビジー信号の準備
状態を検出することによってディスエーブルされる第２
リードドントケア信号を発生するための第２リードドン
トケア信号発生回路８４と、第１または第２リードドン
トケア信号が発生されると外部から印加される反転チッ
プイネーブル信号の状態に関係なく内部反転チップイネ
ーブル信号をイネーブルする内部反転チップイネーブル
信号制御回路で構成された内部反転チップイネーブル信
号発生回路７９とを備える。
初のビジー期間で反転チップイネーブル信号をドントケ
アさせることおよび複数個をインタリーブするように動
作させること。 【解決手段】 リード動作遂行時にリード命令が印加さ
れると反転ライトイネーブル信号のディスエーブル区間
及び反転リードイネーブル信号のディスエーブル区間で
第１リードドントケア信号を発生するための第１リード
ドントケア信号発生回路８２と、リード動作遂行時にリ
ード命令が印加されるとアドレス入力の終了を検出する
ことによってイネーブルされ、準備／ビジー信号の準備
状態を検出することによってディスエーブルされる第２
リードドントケア信号を発生するための第２リードドン
トケア信号発生回路８４と、第１または第２リードドン
トケア信号が発生されると外部から印加される反転チッ
プイネーブル信号の状態に関係なく内部反転チップイネ
ーブル信号をイネーブルする内部反転チップイネーブル
信号制御回路で構成された内部反転チップイネーブル信
号発生回路７９とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ及び
不揮発性メモリを備えたシステムに係り、特に複数個の
不揮発性メモリに対するリード動作遂行時に複数個の不
揮発性メモリに対するリード動作をインタリーブ(ｉｎ
ｔｅｒｌｅａｖｉｎｇ)するように遂行することができ
る不揮発性メモリ、複数個の不揮発性メモリを備えたシ
ステム、及びこのシステムのデータリード方法に関す
る。
不揮発性メモリを備えたシステムに係り、特に複数個の
不揮発性メモリに対するリード動作遂行時に複数個の不
揮発性メモリに対するリード動作をインタリーブ(ｉｎ
ｔｅｒｌｅａｖｉｎｇ)するように遂行することができ
る不揮発性メモリ、複数個の不揮発性メモリを備えたシ
ステム、及びこのシステムのデータリード方法に関す
る。
【０００２】
【従来の技術】一般的に、複数個のメモリを備えたシス
テムは制御装置を備え、この制御装置の制御の下に動作
を遂行する。ところで、このようなシステムは複数個の
メモリが制御装置との間でデータの授受を行う際に共通
の信号ラインを通してデータの授受が行われるため、複
数個のメモリをインタリーブするように動作させること
がシステムの性能向上に重要である。従来の複数個の不
揮発性メモリを備えたシステムはライトと消去時にはド
ントケア(ｄｏｎ'ｔ ｃａｒｅ)区間を備え、複数個の
メモリをインタリーブするように動作させることが可能
であったが、リード時には複数個のメモリをインタリー
ブするように動作させることが不可能であった。
テムは制御装置を備え、この制御装置の制御の下に動作
を遂行する。ところで、このようなシステムは複数個の
メモリが制御装置との間でデータの授受を行う際に共通
の信号ラインを通してデータの授受が行われるため、複
数個のメモリをインタリーブするように動作させること
がシステムの性能向上に重要である。従来の複数個の不
揮発性メモリを備えたシステムはライトと消去時にはド
ントケア(ｄｏｎ'ｔ ｃａｒｅ)区間を備え、複数個の
メモリをインタリーブするように動作させることが可能
であったが、リード時には複数個のメモリをインタリー
ブするように動作させることが不可能であった。
【０００３】図１は複数個の不揮発性メモリを備えた従
来のシステムのブロック図で、制御装置１０と複数個の
不揮発性メモリ２０−１、２０−２、．．．、２０−ｎ
とで構成されている。制御信号ＣＬＥ、ＡＬＥ、ＷＥ
Ｂ、ＲＥＢは制御信号印加ライン３０を通して制御装置
１０から複数個の不揮発性メモリ２０−１、２０−
２、．．．、２０−ｎに伝送され、入出力データＩＯ
１、ＩＯ２、．．．、ＩＯｎはデータ入出力信号印加ラ
イン３６を通して制御装置１０と複数個の不揮発性メモ
リ２０−１、２０−２、．．．、２０−ｎとに伝送され
る。反転チップイネーブル信号ＣＥＢ１、ＣＥＢ
２、．．．、ＣＥＢｎは反転チップイネーブル信号印加
ライン３２を通して制御装置１０から複数個の不揮発性
メモリ２０−１、２０−２、．．．、２０−ｎに各々伝
送される。準備／ビジー信号ＲＢＢ１、ＲＢＢ
２、．．．、ＲＢＢｎは準備／ビジー信号印加ライン３
４を通して複数個の不揮発性メモリ２０−１、２０−
２、．．．、２０−ｎの各々から制御装置１０に伝送さ
れる。入出力データＩＯ０乃至ＩＯｎは制御装置１０か
らデータ入出力線３６を通して不揮発性メモリ２０−１
乃至２０−ｎに伝送される。
来のシステムのブロック図で、制御装置１０と複数個の
不揮発性メモリ２０−１、２０−２、．．．、２０−ｎ
とで構成されている。制御信号ＣＬＥ、ＡＬＥ、ＷＥ
Ｂ、ＲＥＢは制御信号印加ライン３０を通して制御装置
１０から複数個の不揮発性メモリ２０−１、２０−
２、．．．、２０−ｎに伝送され、入出力データＩＯ
１、ＩＯ２、．．．、ＩＯｎはデータ入出力信号印加ラ
イン３６を通して制御装置１０と複数個の不揮発性メモ
リ２０−１、２０−２、．．．、２０−ｎとに伝送され
る。反転チップイネーブル信号ＣＥＢ１、ＣＥＢ
２、．．．、ＣＥＢｎは反転チップイネーブル信号印加
ライン３２を通して制御装置１０から複数個の不揮発性
メモリ２０−１、２０−２、．．．、２０−ｎに各々伝
送される。準備／ビジー信号ＲＢＢ１、ＲＢＢ
２、．．．、ＲＢＢｎは準備／ビジー信号印加ライン３
４を通して複数個の不揮発性メモリ２０−１、２０−
２、．．．、２０−ｎの各々から制御装置１０に伝送さ
れる。入出力データＩＯ０乃至ＩＯｎは制御装置１０か
らデータ入出力線３６を通して不揮発性メモリ２０−１
乃至２０−ｎに伝送される。
【０００４】図１に示した信号で、ＣＬＥは入力される
データが命令語であることを示すための命令語ラッチイ
ネーブル信号であり、ＡＬＥは入力されるデータがアド
レスであることを示すためのアドレスラッチイネーブル
信号であり、ＷＥＢはライトされるあらゆる入力データ
(命令語、アドレス、データ)をラッチするための反転ラ
イトイネーブル信号であり、ＣＥＢ１、ＣＥＢ
２、．．．、ＣＥＢｎの各々はｎ個の不揮発性メモリ２
０−１、２０−２、．．．、２０−ｎをイネーブルする
ための反転チップイネーブル信号であり、ＲＥＢはリー
ド動作をイネーブルするためのリードイネーブル信号で
あり、ＩＯ１、ＩＯ２、．．．、ＩＯｎは不揮発性メモ
リ２０−１、２０−２、．．．、２０−ｎに入出力され
るデータであり、ＲＢＢ１、ＲＢＢ２、．．．、ＲＢＢ
ｎは複数個の不揮発性メモリ２０−１、２０−
２、．．．、２０−ｎ各々の内部動作状態を示す準備／
ビジー信号である。
データが命令語であることを示すための命令語ラッチイ
ネーブル信号であり、ＡＬＥは入力されるデータがアド
レスであることを示すためのアドレスラッチイネーブル
信号であり、ＷＥＢはライトされるあらゆる入力データ
(命令語、アドレス、データ)をラッチするための反転ラ
イトイネーブル信号であり、ＣＥＢ１、ＣＥＢ
２、．．．、ＣＥＢｎの各々はｎ個の不揮発性メモリ２
０−１、２０−２、．．．、２０−ｎをイネーブルする
ための反転チップイネーブル信号であり、ＲＥＢはリー
ド動作をイネーブルするためのリードイネーブル信号で
あり、ＩＯ１、ＩＯ２、．．．、ＩＯｎは不揮発性メモ
リ２０−１、２０−２、．．．、２０−ｎに入出力され
るデータであり、ＲＢＢ１、ＲＢＢ２、．．．、ＲＢＢ
ｎは複数個の不揮発性メモリ２０−１、２０−
２、．．．、２０−ｎ各々の内部動作状態を示す準備／
ビジー信号である。
【０００５】図２は図１に示した不揮発性メモリの一例
の構成を示すブロック図で、不揮発性メモリ２０−１の
構成を示している。不揮発性メモリ２０−１はメモリセ
ルアレイ４０、ローデコーダ４２、カラムデコーダ４
４、制御信号発生回路４６、ページバッファ４８、デー
タ入出力ゲート５０、及びデータ入出力バッファ５２で
構成されている。
の構成を示すブロック図で、不揮発性メモリ２０−１の
構成を示している。不揮発性メモリ２０−１はメモリセ
ルアレイ４０、ローデコーダ４２、カラムデコーダ４
４、制御信号発生回路４６、ページバッファ４８、デー
タ入出力ゲート５０、及びデータ入出力バッファ５２で
構成されている。
【０００６】図２に示したブロック各々の動作を説明す
ると次のようである。メモリセルアレイ４０は複数個の
メモリセル(図示せず)で構成されている。ローデコーダ
４２は制御信号発生回路４６の制御下にローアドレスＸ
をデコーディングしてメモリセルアレイ４０の複数個の
ワードライン(図示せず)を選択する。カラムデコーダ４
４は制御信号発生回路４６の制御の下にコラムアドレス
Ｙをデコーディングしてデータ入出力ゲート５０を選択
する。ページバッファ４８はライト時にはカラムデコー
ダ４４の出力信号に応答してデータ入出力ゲート５０を
通して入力されるバイトデータをページの大きさだけ貯
蔵し、リード時にはメモリセルアレイ４０から出力され
るページの大きさのデータを貯蔵する。
ると次のようである。メモリセルアレイ４０は複数個の
メモリセル(図示せず)で構成されている。ローデコーダ
４２は制御信号発生回路４６の制御下にローアドレスＸ
をデコーディングしてメモリセルアレイ４０の複数個の
ワードライン(図示せず)を選択する。カラムデコーダ４
４は制御信号発生回路４６の制御の下にコラムアドレス
Ｙをデコーディングしてデータ入出力ゲート５０を選択
する。ページバッファ４８はライト時にはカラムデコー
ダ４４の出力信号に応答してデータ入出力ゲート５０を
通して入力されるバイトデータをページの大きさだけ貯
蔵し、リード時にはメモリセルアレイ４０から出力され
るページの大きさのデータを貯蔵する。
【０００７】バイト単位データはライト動作時にデータ
入出力ゲート５０を通して入力され、リード動作時にメ
モリセルアレイ４０から出力される。データ入出力ゲー
ト５０はカラムデコーダ４４の出力信号に応答してペー
ジの大きさのデータをバイト単位で伝送する。データ入
出力バッファ５２は制御信号発生回路４６の制御下にラ
イト時には外部から入力されるページの大きさのデータ
をバッファしてデータ入出力ゲート５０に出力し、リー
ド時にはデータ入出力ゲート５０を通して出力されるバ
イトデータをバッファして外部に出力する。
入出力ゲート５０を通して入力され、リード動作時にメ
モリセルアレイ４０から出力される。データ入出力ゲー
ト５０はカラムデコーダ４４の出力信号に応答してペー
ジの大きさのデータをバイト単位で伝送する。データ入
出力バッファ５２は制御信号発生回路４６の制御下にラ
イト時には外部から入力されるページの大きさのデータ
をバッファしてデータ入出力ゲート５０に出力し、リー
ド時にはデータ入出力ゲート５０を通して出力されるバ
イトデータをバッファして外部に出力する。
【０００８】図２に示した不揮発性メモリ２０−１はラ
イト時には外部から入力されるバイトデータをページバ
ッファ４８にページの大きさだけ貯蔵し、ページバッフ
ァ４８にページの大きさのデータが貯蔵されるとページ
バッファ４８に貯蔵されたページの大きさのデータをメ
モリセルアレイ４０に伝送する。リード時にはメモリセ
ルアレイ４０に貯蔵されたページの大きさのデータがペ
ージバッファ４８に伝送される。ページバッファ４８に
伝送されたページの大きさのデータはデータ入出力ゲー
ト５０とデータ入出力バッファ５２とを通してバイト単
位で出力される。
イト時には外部から入力されるバイトデータをページバ
ッファ４８にページの大きさだけ貯蔵し、ページバッフ
ァ４８にページの大きさのデータが貯蔵されるとページ
バッファ４８に貯蔵されたページの大きさのデータをメ
モリセルアレイ４０に伝送する。リード時にはメモリセ
ルアレイ４０に貯蔵されたページの大きさのデータがペ
ージバッファ４８に伝送される。ページバッファ４８に
伝送されたページの大きさのデータはデータ入出力ゲー
ト５０とデータ入出力バッファ５２とを通してバイト単
位で出力される。
【０００９】すなわち、不揮発性メモリ２０−１はメモ
リセルアレイ４０とページバッファ４８との間で、デー
タ伝送時にページバッファ４８に貯蔵された後にメモリ
セルアレイ４０に伝送されたり、データ入出力ゲート５
０とデータ入出力バッファ５２とを通して伝送される。
そして、不揮発性メモリ２０−１は外部から制御信号、
アドレス、及びデータを入力する場合には“ハイ”レベ
ルの準備／ビジー信号ＲＢＢを外部に発生して、メモリ
セルアレイ４０からページバッファ４８へのデータリー
ド動作及びページバッファ４８からメモリセルアレイ４
０への内部的なデータライト及び消去動作遂行時には
“ロー”レベルの準備／ビジー信号ＲＢＢを外部に発生
する。
リセルアレイ４０とページバッファ４８との間で、デー
タ伝送時にページバッファ４８に貯蔵された後にメモリ
セルアレイ４０に伝送されたり、データ入出力ゲート５
０とデータ入出力バッファ５２とを通して伝送される。
そして、不揮発性メモリ２０−１は外部から制御信号、
アドレス、及びデータを入力する場合には“ハイ”レベ
ルの準備／ビジー信号ＲＢＢを外部に発生して、メモリ
セルアレイ４０からページバッファ４８へのデータリー
ド動作及びページバッファ４８からメモリセルアレイ４
０への内部的なデータライト及び消去動作遂行時には
“ロー”レベルの準備／ビジー信号ＲＢＢを外部に発生
する。
【００１０】図３は従来の不揮発性メモリの内部反転チ
ップイネーブル信号発生回路の一例の構成を示したもの
で、ＣＥＢバッファ６０、ＷＥＢディスエーブル感知回
路６２、ＲＥＢディスエーブル感知回路６４、プログラ
ム命令語感知回路６６、削除命令語感知回路６８、リー
ド命令語感知回路７０、ＰＧＭ ＤＮＴ信号発生回路７
２、ＥＲＳ ＤＮＴ信号発生回路７４、ＲＤ ＤＮＴ信
号発生回路７６、ＲＢＢ準備／ビジー感知回路７８、Ｎ
ＯＲゲートＮＯＲ１、ＮＡＮＤゲートＮＡＮＤ１、及び
インバータＩ１で構成されている。
ップイネーブル信号発生回路の一例の構成を示したもの
で、ＣＥＢバッファ６０、ＷＥＢディスエーブル感知回
路６２、ＲＥＢディスエーブル感知回路６４、プログラ
ム命令語感知回路６６、削除命令語感知回路６８、リー
ド命令語感知回路７０、ＰＧＭ ＤＮＴ信号発生回路７
２、ＥＲＳ ＤＮＴ信号発生回路７４、ＲＤ ＤＮＴ信
号発生回路７６、ＲＢＢ準備／ビジー感知回路７８、Ｎ
ＯＲゲートＮＯＲ１、ＮＡＮＤゲートＮＡＮＤ１、及び
インバータＩ１で構成されている。
【００１１】図３に示した回路の動作を説明すると次の
ようである。ＣＥＢバッファ６０は外部から印加される
反転チップイネーブル信号ＣＥＢをバッファして出力す
る。ＷＥＢディスエーブル検出回路６２は反転ライトイ
ネーブル信号ＷＥＢの“ハイ”レベルへの遷移を感知し
てＷＥＢディスエーブル検出信号を発生する。ＲＥＢデ
ィスエーブル感知回路６４は反転リードイネーブル信号
ＲＥＢの“ハイ”レベルへの遷移を感知してＲＥＢディ
スエーブル検出信号を発生する。プログラム命令感知回
路６６はプログラム命令８０Ｈが印加されるとプログラ
ム命令検出信号を発生する。
ようである。ＣＥＢバッファ６０は外部から印加される
反転チップイネーブル信号ＣＥＢをバッファして出力す
る。ＷＥＢディスエーブル検出回路６２は反転ライトイ
ネーブル信号ＷＥＢの“ハイ”レベルへの遷移を感知し
てＷＥＢディスエーブル検出信号を発生する。ＲＥＢデ
ィスエーブル感知回路６４は反転リードイネーブル信号
ＲＥＢの“ハイ”レベルへの遷移を感知してＲＥＢディ
スエーブル検出信号を発生する。プログラム命令感知回
路６６はプログラム命令８０Ｈが印加されるとプログラ
ム命令検出信号を発生する。
【００１２】削除命令語感知回路６８は消去命令６０Ｈ
が印加されると消去命令検出信号を発生する。リード命
令語感知回路７０はリード命令００Ｈ、０１Ｈ、５０Ｈ
が印加されるとリード命令検出信号を発生する。ＲＢＢ
準備／ビジー感知回路７８は準備／ビジー信号ＲＢＢの
ビジー状態を検出してＲＢＢビジー検出信号を発生す
る。ＰＧＭ ＤＮＴ信号発生回路７２はプログラム命令
検出信号が発生されて、ＷＥＢディスエーブル検出信号
が発生されると“ハイ”レベルのプログラムドントケア
信号ＰＧＭ ＤＮＴを発生する。ＥＲＳ ＤＮＴ信号発
生回路７４は消去命令検出信号が発生されて、ＷＥＢデ
ィスエーブル検出信号が発生されると“ハイ”レベルの
消去ドントケア信号ＥＲＳ ＤＮＴを発生する。ＲＤ
ＤＮＴ信号発生回路７６はリード命令検出信号が発生さ
れて、ＷＥＢディスエーブル検出信号及びＲＥＢディス
エーブル検出信号が発生されると“ハイ”レベルのリー
ドドントケア信号ＲＤ ＤＮＴを発生し、ＲＢＢビジー
検出信号が発生されると“ロー”レベルのリードドント
ケア信号ＲＤ ＤＮＴを発生する。ＮＯＲゲートＮＯＲ
１はプログラムドントケア信号ＰＧＭ ＤＮＴ、消去ド
ントケア信号ＥＲＳＤＮＴ、及びリードドントケア信号
ＲＤ ＤＮＴ中の少なくとも一つが“ハイ”レベルにな
れば“ロー”レベルの信号を発生する。ＮＡＮＤゲート
ＮＡＮＤ１とインバータＩ１とはＮＯＲゲートＮＯＲ１
から出力される“ロー”レベルの信号に応答して“ロ
ー”レベルの内部反転チップイネーブル信号ＣＥｉＢを
発生する。すなわち、プログラムドントケア信号ＰＧＭ
ＤＮＴ、消去ドントケア信号ＥＲＳ ＤＮＴ、及びリ
ードドントケア信号ＲＤ ＤＮＴ中の少なくとも一つの
信号が“ハイ”レベルになれば外部から印加される反転
チップイネーブル信号ＣＥＢに関係なく“ロー”レベル
の内部反転チップイネーブル信号ＣＥｉＢを発生する。
が印加されると消去命令検出信号を発生する。リード命
令語感知回路７０はリード命令００Ｈ、０１Ｈ、５０Ｈ
が印加されるとリード命令検出信号を発生する。ＲＢＢ
準備／ビジー感知回路７８は準備／ビジー信号ＲＢＢの
ビジー状態を検出してＲＢＢビジー検出信号を発生す
る。ＰＧＭ ＤＮＴ信号発生回路７２はプログラム命令
検出信号が発生されて、ＷＥＢディスエーブル検出信号
が発生されると“ハイ”レベルのプログラムドントケア
信号ＰＧＭ ＤＮＴを発生する。ＥＲＳ ＤＮＴ信号発
生回路７４は消去命令検出信号が発生されて、ＷＥＢデ
ィスエーブル検出信号が発生されると“ハイ”レベルの
消去ドントケア信号ＥＲＳ ＤＮＴを発生する。ＲＤ
ＤＮＴ信号発生回路７６はリード命令検出信号が発生さ
れて、ＷＥＢディスエーブル検出信号及びＲＥＢディス
エーブル検出信号が発生されると“ハイ”レベルのリー
ドドントケア信号ＲＤ ＤＮＴを発生し、ＲＢＢビジー
検出信号が発生されると“ロー”レベルのリードドント
ケア信号ＲＤ ＤＮＴを発生する。ＮＯＲゲートＮＯＲ
１はプログラムドントケア信号ＰＧＭ ＤＮＴ、消去ド
ントケア信号ＥＲＳＤＮＴ、及びリードドントケア信号
ＲＤ ＤＮＴ中の少なくとも一つが“ハイ”レベルにな
れば“ロー”レベルの信号を発生する。ＮＡＮＤゲート
ＮＡＮＤ１とインバータＩ１とはＮＯＲゲートＮＯＲ１
から出力される“ロー”レベルの信号に応答して“ロ
ー”レベルの内部反転チップイネーブル信号ＣＥｉＢを
発生する。すなわち、プログラムドントケア信号ＰＧＭ
ＤＮＴ、消去ドントケア信号ＥＲＳ ＤＮＴ、及びリ
ードドントケア信号ＲＤ ＤＮＴ中の少なくとも一つの
信号が“ハイ”レベルになれば外部から印加される反転
チップイネーブル信号ＣＥＢに関係なく“ロー”レベル
の内部反転チップイネーブル信号ＣＥｉＢを発生する。
【００１３】図４は図２に示した不揮発性メモリ２０−
１のライト動作を説明するための動作タイミング図で、
斜線部分がドントケアが可能な区間である。“ロー”レ
ベルの反転チップイネーブル信号ＣＥＢに応答して不揮
発性メモリ２０−１の動作がイネーブルされる。外部か
ら印加される制御信号ＣＬＥ、ＷＥＢ、ＡＬＥに応答し
てライト命令８０Ｈ、スタートアドレス、及びデータが
入力される。この時、図３に示した回路によって反転ラ
イトイネーブル信号ＷＥＢの“ハイ”レベル区間で反転
チップイネーブル信号ＣＥＢをドントケアすることが可
能である。すなわち、ドントケア区間で不揮発性メモリ
２０−１は反転チップイネーブル信号ＣＥＢの状態に関
係なく内部的な動作を続けて遂行することができる。そ
して、データの入力が終了し、外部からライトスタート
命令１０Ｈが印加されると、不揮発性メモリ２０−１は
ライト動作時のビジー期間ｔＰＲＯＧ中“ロー”レベル
の準備／ビジー信号ＲＢＢを発生する。この時、図３に
示した回路によって反転ライトイネーブル信号ＷＥＢの
“ハイ”レベル区間で反転チップイネーブル信号ＣＥＢ
をドントケアすることが可能である。したがって、図１
に示した制御装置１０は不揮発性メモリ２０−１が内部
的なデータライト動作を遂行する期間ｔＰＲＯＧ中、他
の不揮発性メモリを動作させることが可能である。図示
しなかったが、消去動作時にも二個以上の不揮発性メモ
リをインタリーブするように動作させることが可能であ
る。
１のライト動作を説明するための動作タイミング図で、
斜線部分がドントケアが可能な区間である。“ロー”レ
ベルの反転チップイネーブル信号ＣＥＢに応答して不揮
発性メモリ２０−１の動作がイネーブルされる。外部か
ら印加される制御信号ＣＬＥ、ＷＥＢ、ＡＬＥに応答し
てライト命令８０Ｈ、スタートアドレス、及びデータが
入力される。この時、図３に示した回路によって反転ラ
イトイネーブル信号ＷＥＢの“ハイ”レベル区間で反転
チップイネーブル信号ＣＥＢをドントケアすることが可
能である。すなわち、ドントケア区間で不揮発性メモリ
２０−１は反転チップイネーブル信号ＣＥＢの状態に関
係なく内部的な動作を続けて遂行することができる。そ
して、データの入力が終了し、外部からライトスタート
命令１０Ｈが印加されると、不揮発性メモリ２０−１は
ライト動作時のビジー期間ｔＰＲＯＧ中“ロー”レベル
の準備／ビジー信号ＲＢＢを発生する。この時、図３に
示した回路によって反転ライトイネーブル信号ＷＥＢの
“ハイ”レベル区間で反転チップイネーブル信号ＣＥＢ
をドントケアすることが可能である。したがって、図１
に示した制御装置１０は不揮発性メモリ２０−１が内部
的なデータライト動作を遂行する期間ｔＰＲＯＧ中、他
の不揮発性メモリを動作させることが可能である。図示
しなかったが、消去動作時にも二個以上の不揮発性メモ
リをインタリーブするように動作させることが可能であ
る。
【００１４】図５は図１に示した不揮発性メモリ２０−
１のリード動作を説明するための動作タイミング図で、
斜線部分がドントケアが可能な区間である。“ロー”レ
ベルの反転チップイネーブル信号ＣＥＢに応答して不揮
発性メモリ２０−１の動作がイネーブルされる。外部か
ら印加される制御信号ＣＬＥ、ＷＥＢ、ＡＬＥに応答し
てリード命令００Ｈ、及びスタートアドレスが入力され
る。この時、図３に示した回路によって反転ライトイネ
ーブル信号ＷＥＢの“ハイ”レベル区間で反転チップイ
ネーブル信号ＣＥＢをドントケアすることが可能であ
る。不揮発性メモリ２０−１はスタートアドレスの入力
が終了すると、リード動作時のビジー期間ｔＲ中“ロ
ー”レベルの準備／ビジー信号ＲＢＢを発生する。この
時、図３に示した回路によってリード動作時のビジー期
間ｔＲ中、反転チップイネーブル信号ＣＥＢをドントケ
アさせることは不可能である。したがって、図１に示し
た制御装置１０は不揮発性メモリ２０−１が内部的なリ
ード動作を遂行する期間ｔＲ中、他の不揮発性メモリを
動作させることが不可能である。
１のリード動作を説明するための動作タイミング図で、
斜線部分がドントケアが可能な区間である。“ロー”レ
ベルの反転チップイネーブル信号ＣＥＢに応答して不揮
発性メモリ２０−１の動作がイネーブルされる。外部か
ら印加される制御信号ＣＬＥ、ＷＥＢ、ＡＬＥに応答し
てリード命令００Ｈ、及びスタートアドレスが入力され
る。この時、図３に示した回路によって反転ライトイネ
ーブル信号ＷＥＢの“ハイ”レベル区間で反転チップイ
ネーブル信号ＣＥＢをドントケアすることが可能であ
る。不揮発性メモリ２０−１はスタートアドレスの入力
が終了すると、リード動作時のビジー期間ｔＲ中“ロ
ー”レベルの準備／ビジー信号ＲＢＢを発生する。この
時、図３に示した回路によってリード動作時のビジー期
間ｔＲ中、反転チップイネーブル信号ＣＥＢをドントケ
アさせることは不可能である。したがって、図１に示し
た制御装置１０は不揮発性メモリ２０−１が内部的なリ
ード動作を遂行する期間ｔＲ中、他の不揮発性メモリを
動作させることが不可能である。
【００１５】これは従来の不揮発性メモリが順次リード
動作とＣＥＢインターセプト動作とを遂行するためであ
る。順次リード動作は初期にリード命令とスタートアド
レスとを一度のみ入力すればスタートアドレスに該当す
るページから順次ページを増加しながらリード動作を遂
行することをいう。ＣＥＢインターセプト動作はビジー
期間ｔＲに反転チップイネーブル信号ＣＥＢを一定期間
中“ハイ”レベルに維持することによって不揮発性メモ
リの動作をディスエーブルすることをいう。
動作とＣＥＢインターセプト動作とを遂行するためであ
る。順次リード動作は初期にリード命令とスタートアド
レスとを一度のみ入力すればスタートアドレスに該当す
るページから順次ページを増加しながらリード動作を遂
行することをいう。ＣＥＢインターセプト動作はビジー
期間ｔＲに反転チップイネーブル信号ＣＥＢを一定期間
中“ハイ”レベルに維持することによって不揮発性メモ
リの動作をディスエーブルすることをいう。
【００１６】上述したような動作モードを支援するため
に従来の不揮発性メモリは、リード動作時にビジー期間
ｔＲに反転チップイネーブル信号ＣＥＢに関係なく動作
するようにするためのドントケア区間を設定することが
不可能に構成されていた。
に従来の不揮発性メモリは、リード動作時にビジー期間
ｔＲに反転チップイネーブル信号ＣＥＢに関係なく動作
するようにするためのドントケア区間を設定することが
不可能に構成されていた。
【００１７】
【発明が解決しようとする課題】本発明の目的は、リー
ド動作時に最初のビジー期間で反転チップイネーブル信
号をドントケアさせることが可能な不揮発性メモリを提
供することにある。本発明の他の目的は、リード動作時
に複数個の不揮発性メモリをインタリーブするように動
作させることが可能な複数個の不揮発性メモリを備えた
システムを提供することにある。本発明のまた他の目的
は、前記他の目的を達成するためのシステムのデータリ
ード方法を提供することにある。
ド動作時に最初のビジー期間で反転チップイネーブル信
号をドントケアさせることが可能な不揮発性メモリを提
供することにある。本発明の他の目的は、リード動作時
に複数個の不揮発性メモリをインタリーブするように動
作させることが可能な複数個の不揮発性メモリを備えた
システムを提供することにある。本発明のまた他の目的
は、前記他の目的を達成するためのシステムのデータリ
ード方法を提供することにある。
【００１８】
【課題を解決するための手段】前記目的を達成するため
の本発明の不揮発性メモリは、リード動作遂行時にリー
ド命令が印加されると反転ライトイネーブル信号のディ
スエーブル区間及び反転リードイネーブル信号のディス
エーブル区間で第１リードドントケア信号を発生するた
めの第１リードドントケア信号発生手段と、前記リード
動作遂行時に前記リード命令が印加されるとアドレス入
力の終了を検出することによってイネーブルされ、準備
／ビジー信号の準備状態を検出することによってディス
エーブルされる第２リードドントケア信号を発生するた
めの第２リードドントケア信号発生手段と、前記第１ま
たは第２リードドントケア信号が発生されると外部から
印加される反転チップイネーブル信号の状態に関係なく
内部反転チップイネーブル信号をイネーブルする内部反
転チップイネーブル信号制御手段とを備えたことを特徴
とする。
の本発明の不揮発性メモリは、リード動作遂行時にリー
ド命令が印加されると反転ライトイネーブル信号のディ
スエーブル区間及び反転リードイネーブル信号のディス
エーブル区間で第１リードドントケア信号を発生するた
めの第１リードドントケア信号発生手段と、前記リード
動作遂行時に前記リード命令が印加されるとアドレス入
力の終了を検出することによってイネーブルされ、準備
／ビジー信号の準備状態を検出することによってディス
エーブルされる第２リードドントケア信号を発生するた
めの第２リードドントケア信号発生手段と、前記第１ま
たは第２リードドントケア信号が発生されると外部から
印加される反転チップイネーブル信号の状態に関係なく
内部反転チップイネーブル信号をイネーブルする内部反
転チップイネーブル信号制御手段とを備えたことを特徴
とする。
【００１９】前記他の目的を達成するための複数個の不
揮発性メモリを備えたシステムは、複数個の不揮発性メ
モリと、前記複数個の不揮発性メモリに外部反転チップ
イネーブル信号、反転ライトイネーブル信号、反転リー
ドイネーブル信号、アドレス、及びデータを入出力し
て、前記複数個の不揮発性メモリから出力される準備／
ビジー信号を入力する制御手段とを備えたシステムにお
いて、前記複数個の不揮発性メモリの各々がリード動作
遂行時にリード命令が印加されると前記反転ライトイネ
ーブル信号のディスエーブル区間及び前記反転リードイ
ネーブル信号のディスエーブル区間で第１リードドント
ケア信号を発生するための第１リードドントケア信号発
生手段と、前記リード動作遂行時に前記リード命令が印
加されると前記アドレスの入力終了を検出することによ
ってイネーブルされ、前記準備／ビジー信号の準備状態
を検出することによってディスエーブルされる第２リー
ドドントケア信号を発生するための第２リードドントケ
ア信号発生手段と、前記第１または第２リードドントケ
ア信号が発生されると前記反転チップイネーブル信号の
状態に関係なく内部反転チップイネーブル信号をイネー
ブルする内部反転チップイネーブル信号制御手段とを備
えたことを特徴とする。
揮発性メモリを備えたシステムは、複数個の不揮発性メ
モリと、前記複数個の不揮発性メモリに外部反転チップ
イネーブル信号、反転ライトイネーブル信号、反転リー
ドイネーブル信号、アドレス、及びデータを入出力し
て、前記複数個の不揮発性メモリから出力される準備／
ビジー信号を入力する制御手段とを備えたシステムにお
いて、前記複数個の不揮発性メモリの各々がリード動作
遂行時にリード命令が印加されると前記反転ライトイネ
ーブル信号のディスエーブル区間及び前記反転リードイ
ネーブル信号のディスエーブル区間で第１リードドント
ケア信号を発生するための第１リードドントケア信号発
生手段と、前記リード動作遂行時に前記リード命令が印
加されると前記アドレスの入力終了を検出することによ
ってイネーブルされ、前記準備／ビジー信号の準備状態
を検出することによってディスエーブルされる第２リー
ドドントケア信号を発生するための第２リードドントケ
ア信号発生手段と、前記第１または第２リードドントケ
ア信号が発生されると前記反転チップイネーブル信号の
状態に関係なく内部反転チップイネーブル信号をイネー
ブルする内部反転チップイネーブル信号制御手段とを備
えたことを特徴とする。
【００２０】前記また他の目的を達成するための本発明
の複数個の不揮発性メモリを備えたシステムのデータリ
ード方法は、複数個の不揮発性メモリ中の一つの不揮発
性メモリの動作をイネーブルして、リード命令及びスタ
ートアドレスを印加する段階と、前記一つの不揮発性メ
モリが最初ビジー期間で内部的なリード動作を遂行中
に、前記一つの不揮発性メモリを除外した他の不揮発性
メモリの動作を順次イネーブルして該不揮発性メモリに
リード命令及び該スタートアドレスを印加する段階と、
前記一つの不揮発性メモリに対する前記最初ビジー期間
以後のビジー期間にはドントケアが不可能にして、前記
複数個の不揮発性メモリ各々に対するリード動作を順次
遂行する段階とを備えたことを特徴とする。
の複数個の不揮発性メモリを備えたシステムのデータリ
ード方法は、複数個の不揮発性メモリ中の一つの不揮発
性メモリの動作をイネーブルして、リード命令及びスタ
ートアドレスを印加する段階と、前記一つの不揮発性メ
モリが最初ビジー期間で内部的なリード動作を遂行中
に、前記一つの不揮発性メモリを除外した他の不揮発性
メモリの動作を順次イネーブルして該不揮発性メモリに
リード命令及び該スタートアドレスを印加する段階と、
前記一つの不揮発性メモリに対する前記最初ビジー期間
以後のビジー期間にはドントケアが不可能にして、前記
複数個の不揮発性メモリ各々に対するリード動作を順次
遂行する段階とを備えたことを特徴とする。
【００２１】
【発明の実施の形態】以下、添付した図面を参考として
本発明の不揮発性メモリ、複数個のメモリを備えたシス
テム及びこのシステムのデータリード方法を説明する。
図６は本発明の不揮発性メモリの内部反転チップイネー
ブル信号発生回路７９の一例の構成を示すブロック図で
あり、この回路７９は図２のメモリ２０−１にも用いる
ことができる。回路７９は図３に示される回路５９と多
くの類似構成要素を含んでいる。図３に示したＣＥＢバ
ッファ６０、ＷＥＢディスエーブル感知回路６２、ＲＥ
Ｂディスエーブル感知回路６４、プログラム命令語感知
回路６６、削除命令語感知回路６８、リード命令語感知
回路７０、ＰＧＭ ＤＮＴ信号発生回路７２、ＥＲＳ
ＤＮＴ信号発生回路７４、ＲＢＢ準備／ビジー感知回路
７８、アドレス入力終了感知回路８０、ＲＤ ＤＮＴＡ
信号発生回路８２、ＲＤＤＮＴＢイネーブル／ディスエ
ーブル感知回路８４、インバータＩ２、ＮＯＲゲートＮ
ＯＲ２、及びＮＡＮＤゲートＮＡＮＤ２を追加して構成
されている。
本発明の不揮発性メモリ、複数個のメモリを備えたシス
テム及びこのシステムのデータリード方法を説明する。
図６は本発明の不揮発性メモリの内部反転チップイネー
ブル信号発生回路７９の一例の構成を示すブロック図で
あり、この回路７９は図２のメモリ２０−１にも用いる
ことができる。回路７９は図３に示される回路５９と多
くの類似構成要素を含んでいる。図３に示したＣＥＢバ
ッファ６０、ＷＥＢディスエーブル感知回路６２、ＲＥ
Ｂディスエーブル感知回路６４、プログラム命令語感知
回路６６、削除命令語感知回路６８、リード命令語感知
回路７０、ＰＧＭ ＤＮＴ信号発生回路７２、ＥＲＳ
ＤＮＴ信号発生回路７４、ＲＢＢ準備／ビジー感知回路
７８、アドレス入力終了感知回路８０、ＲＤ ＤＮＴＡ
信号発生回路８２、ＲＤＤＮＴＢイネーブル／ディスエ
ーブル感知回路８４、インバータＩ２、ＮＯＲゲートＮ
ＯＲ２、及びＮＡＮＤゲートＮＡＮＤ２を追加して構成
されている。
【００２２】図６に示したブロック各々の動作を説明す
ると次のようである。アドレス入力終了感知回路８０は
アドレスの入力が終了されるとアドレス入力終了検出信
号ＡＥＮＤを発生する。第１ＲＤ ＤＮＴＡ信号発生回
路８２は図３の回路と同一ではない。ＲＤ ＤＮＴＡ信
号発生回路８２はリード命令語感知信号、ＷＥＢディス
エーブル感知信号及びＲＥＢディスエーブル感知信号が
発生した時、ハイレベルを有するリードドントケア信号
ＲＤ ＤＮＴＡを発生する。しかし、第１信号ＲＤ Ｄ
ＮＴＡはＲＢＢ信号に応答してローレベルを必ずしも有
する必要はない。ＲＤ ＤＮＴＢイネーブル／ディスエ
ーブル感知回路８４はアドレス入力終了検出信号ＡＥＮ
Ｄが発生されると、最初にリードドントケア信号ＲＤ
ＤＮＴＢをイネーブルし、準備検出信号が発生されると
最初にリードドントケア信号ＲＤ ＤＮＴＢをディスエ
ーブルする。すなわち、ＲＤ ＤＮＴＢイネーブル／デ
ィスエーブル感知回路８４はアドレス入力終了検出信号
に応答して“ハイ”レベルに遷移し、準備検出信号が発
生されると“ロー”レベルに遷移する最初にリードドン
トケア検出信号ＲＤ ＤＮＴＢを発生する。ＮＯＲゲー
トＮＯＲ２は“ハイ”レベルのリードドントケア信号Ｒ
Ｄ ＤＮＴＢが発生されると“ロー”レベルの信号を発
生する。ＮＡＮＤゲートＮＡＮＤ２とインバータＩ２と
は“ロー”レベルのＮＯＲゲートＮＯＲ２の出力信号に
応答して“ロー”レベルの内部反転チップイネーブル信
号ＣＥｉＢを発生する。
ると次のようである。アドレス入力終了感知回路８０は
アドレスの入力が終了されるとアドレス入力終了検出信
号ＡＥＮＤを発生する。第１ＲＤ ＤＮＴＡ信号発生回
路８２は図３の回路と同一ではない。ＲＤ ＤＮＴＡ信
号発生回路８２はリード命令語感知信号、ＷＥＢディス
エーブル感知信号及びＲＥＢディスエーブル感知信号が
発生した時、ハイレベルを有するリードドントケア信号
ＲＤ ＤＮＴＡを発生する。しかし、第１信号ＲＤ Ｄ
ＮＴＡはＲＢＢ信号に応答してローレベルを必ずしも有
する必要はない。ＲＤ ＤＮＴＢイネーブル／ディスエ
ーブル感知回路８４はアドレス入力終了検出信号ＡＥＮ
Ｄが発生されると、最初にリードドントケア信号ＲＤ
ＤＮＴＢをイネーブルし、準備検出信号が発生されると
最初にリードドントケア信号ＲＤ ＤＮＴＢをディスエ
ーブルする。すなわち、ＲＤ ＤＮＴＢイネーブル／デ
ィスエーブル感知回路８４はアドレス入力終了検出信号
に応答して“ハイ”レベルに遷移し、準備検出信号が発
生されると“ロー”レベルに遷移する最初にリードドン
トケア検出信号ＲＤ ＤＮＴＢを発生する。ＮＯＲゲー
トＮＯＲ２は“ハイ”レベルのリードドントケア信号Ｒ
Ｄ ＤＮＴＢが発生されると“ロー”レベルの信号を発
生する。ＮＡＮＤゲートＮＡＮＤ２とインバータＩ２と
は“ロー”レベルのＮＯＲゲートＮＯＲ２の出力信号に
応答して“ロー”レベルの内部反転チップイネーブル信
号ＣＥｉＢを発生する。
【００２３】図６に示した実施例の回路７９はリード動
作時に最初のビジー期間ｔＲで、反転チップイネーブル
信号ＣＥＢの状態に関係なく“ロー”レベルの反転チッ
プイネーブル信号ＣＥｉＢを発生することが可能であ
る。したがって、不揮発性メモリ２０−１の最初のビジ
ー期間ｔＲ中に他の不揮発性メモリ２０−２、．．．、
２０−ｎを動作させることが可能である。
作時に最初のビジー期間ｔＲで、反転チップイネーブル
信号ＣＥＢの状態に関係なく“ロー”レベルの反転チッ
プイネーブル信号ＣＥｉＢを発生することが可能であ
る。したがって、不揮発性メモリ２０−１の最初のビジ
ー期間ｔＲ中に他の不揮発性メモリ２０−２、．．．、
２０−ｎを動作させることが可能である。
【００２４】図７は本発明の複数個の不揮発性メモリを
備えたシステムの実施例のリードインタリーブ動作を説
明するための動作タイミング図で、図１に示したｎ個の
不揮発性メモリ２０−１、２０−２、．．．、２０−ｎ
の各々に図６に示した内部反転チップイネーブル信号発
生回路を適用した場合の動作を説明するためのものであ
る。時間間隔Ａ−Ｈは重要度によって定まり、必ずしも
同一の時間間隔を有する必要はない。図７で、信号ＡＥ
ＮＤ１、ＡＥＮＤ２、．．．、ＡＥＮＤｎ、及び最初の
リードドントケア信号ＲＤ ＤＮＴＢ１、ＲＤ ＤＮＴ
Ｂ２、．．．、ＲＤ ＤＮＴＢｎは不揮発性メモリ２０
−１、２０−２、．．．、２０−ｎ各々の内部で発生さ
れる信号を示す。
備えたシステムの実施例のリードインタリーブ動作を説
明するための動作タイミング図で、図１に示したｎ個の
不揮発性メモリ２０−１、２０−２、．．．、２０−ｎ
の各々に図６に示した内部反転チップイネーブル信号発
生回路を適用した場合の動作を説明するためのものであ
る。時間間隔Ａ−Ｈは重要度によって定まり、必ずしも
同一の時間間隔を有する必要はない。図７で、信号ＡＥ
ＮＤ１、ＡＥＮＤ２、．．．、ＡＥＮＤｎ、及び最初の
リードドントケア信号ＲＤ ＤＮＴＢ１、ＲＤ ＤＮＴ
Ｂ２、．．．、ＲＤ ＤＮＴＢｎは不揮発性メモリ２０
−１、２０−２、．．．、２０−ｎ各々の内部で発生さ
れる信号を示す。
【００２５】図８は図７に示したタイミング図の各区間
別の動作を示したもので、各区間でｎ個の不揮発性メモ
リ２０−１、２０−２、．．．、２０−ｎの動作を図示
している。図８で、点線内部の２個のブロックは各々メ
モリセルアレイとページバッファを示す。図７を利用し
て本発明のｎ個の不揮発性メモリを備えたシステムのリ
ードインタリーブ動作を説明すると次のようである。図
７に対する動作を図８を参照して説明する。
別の動作を示したもので、各区間でｎ個の不揮発性メモ
リ２０−１、２０−２、．．．、２０−ｎの動作を図示
している。図８で、点線内部の２個のブロックは各々メ
モリセルアレイとページバッファを示す。図７を利用し
て本発明のｎ個の不揮発性メモリを備えたシステムのリ
ードインタリーブ動作を説明すると次のようである。図
７に対する動作を図８を参照して説明する。
【００２６】最初の区間Ａで、制御装置１０が“ロー”
レベルの反転チップイネーブル信号ＣＥＢ１を発生すれ
ば不揮発性メモリ２０−１の動作がイネーブルされて、
命令語とアドレスとが印加されると不揮発性メモリ２０
−１はリード動作を準備する。不揮発性メモリ２０−１
はアドレスの入力終了を検出して制御装置１０に“ロ
ー”レベルの準備／ビジー信号ＲＢＢ１を発生すると同
時に“ハイ”レベルの信号ＡＥＮＤ１を発生し、“ハ
イ”レベルの信号ＡＥＮＤ１により不揮発性メモリ２０
−１はドントケアモードに移行する。
レベルの反転チップイネーブル信号ＣＥＢ１を発生すれ
ば不揮発性メモリ２０−１の動作がイネーブルされて、
命令語とアドレスとが印加されると不揮発性メモリ２０
−１はリード動作を準備する。不揮発性メモリ２０−１
はアドレスの入力終了を検出して制御装置１０に“ロ
ー”レベルの準備／ビジー信号ＲＢＢ１を発生すると同
時に“ハイ”レベルの信号ＡＥＮＤ１を発生し、“ハ
イ”レベルの信号ＡＥＮＤ１により不揮発性メモリ２０
−１はドントケアモードに移行する。
【００２７】２番目の区間Ｂで、制御装置１０が“ロ
ー”レベルの反転チップイネーブル信号ＣＥＢ２を発生
すれば不揮発性メモリ２０−２の動作がイネーブルされ
て、命令語とアドレスとが印加されると不揮発性メモリ
２０−２はリード動作を準備する。この区間で、不揮発
性メモリ２０−１は制御装置１０から印加される反転チ
ップイネーブル信号ＣＥＢ１の状態に関係がなく内部的
な動作を遂行するようになり、継続的に制御装置１０に
“ロー”レベルの準備／ビジー信号ＲＢＢ１を出力す
る。この区間で図８に示したように不揮発性メモリ２０
−１のメモリセルアレイに貯蔵されたｎ番目ページのデ
ータがページバッファに伝送され、同時に不揮発性メモ
リ２０−２のメモリセルアレイのｍ番目ページのデータ
がアクセスされる。
ー”レベルの反転チップイネーブル信号ＣＥＢ２を発生
すれば不揮発性メモリ２０−２の動作がイネーブルされ
て、命令語とアドレスとが印加されると不揮発性メモリ
２０−２はリード動作を準備する。この区間で、不揮発
性メモリ２０−１は制御装置１０から印加される反転チ
ップイネーブル信号ＣＥＢ１の状態に関係がなく内部的
な動作を遂行するようになり、継続的に制御装置１０に
“ロー”レベルの準備／ビジー信号ＲＢＢ１を出力す
る。この区間で図８に示したように不揮発性メモリ２０
−１のメモリセルアレイに貯蔵されたｎ番目ページのデ
ータがページバッファに伝送され、同時に不揮発性メモ
リ２０−２のメモリセルアレイのｍ番目ページのデータ
がアクセスされる。
【００２８】３番目の区間Ｃで、２番目の区間Ｂと同一
の方法で不揮発性メモリ２０−３、．．．、２０−(ｎ
−１）の該ページに対するアクセス及びメモリセルアレ
イからページバッファへのデータ伝送動作が遂行され
る。４番目の区間Ｄで、不揮発性メモリ２０−ｎのｋ番
目ページのデータがアクセスされる。そして、不揮発性
メモリ２０−１のメモリセルアレイのｎ番目ページのデ
ータがページバッファにすべて伝送されると、“ハイ”
レベルの準備／ビジー信号ＲＢＢ１を発生する。
の方法で不揮発性メモリ２０−３、．．．、２０−(ｎ
−１）の該ページに対するアクセス及びメモリセルアレ
イからページバッファへのデータ伝送動作が遂行され
る。４番目の区間Ｄで、不揮発性メモリ２０−ｎのｋ番
目ページのデータがアクセスされる。そして、不揮発性
メモリ２０−１のメモリセルアレイのｎ番目ページのデ
ータがページバッファにすべて伝送されると、“ハイ”
レベルの準備／ビジー信号ＲＢＢ１を発生する。
【００２９】このような動作が可能な理由は、不揮発性
メモリがメモリセルアレイからページバッファにデータ
を伝送するのにかかるビジー期間ｔＲが数十μｓ程度
で、命令語とアドレスとを入力することにかかる時間は
数十ｎｓであるので、ビジー区間ｔＲ中に他の不揮発性
メモリに対する命令語とアドレスとを入力するのに十分
な時間を有するからである。複数個の不揮発性メモリ２
０−１、２０−２、．．．、２０−ｎの各々に対して制
御装置１０から印加される反転チップイネーブル信号Ｃ
ＥＢ１、ＣＥＢ２、．．．、ＣＥＢｎに関係なく動作す
ることが可能な理由は、図６に示した回路によって内部
的に最初のビジー期間ｔＲ１１乃至ｔＲｎ１で発生され
るリードドントケア信号ＲＤ ＤＮＴＢ１、ＲＤ ＤＮ
ＴＢ２、．．．、ＲＤ ＤＮＴＢｎによって可能だから
である。
メモリがメモリセルアレイからページバッファにデータ
を伝送するのにかかるビジー期間ｔＲが数十μｓ程度
で、命令語とアドレスとを入力することにかかる時間は
数十ｎｓであるので、ビジー区間ｔＲ中に他の不揮発性
メモリに対する命令語とアドレスとを入力するのに十分
な時間を有するからである。複数個の不揮発性メモリ２
０−１、２０−２、．．．、２０−ｎの各々に対して制
御装置１０から印加される反転チップイネーブル信号Ｃ
ＥＢ１、ＣＥＢ２、．．．、ＣＥＢｎに関係なく動作す
ることが可能な理由は、図６に示した回路によって内部
的に最初のビジー期間ｔＲ１１乃至ｔＲｎ１で発生され
るリードドントケア信号ＲＤ ＤＮＴＢ１、ＲＤ ＤＮ
ＴＢ２、．．．、ＲＤ ＤＮＴＢｎによって可能だから
である。
【００３０】５番目の区間Ｅで、制御装置１０から反転
リードイネーブル信号ＲＥＢが印加されると、この信号
ＲＥＢに応答して不揮発性メモリ２０−１のページバッ
ファに貯蔵されたデータをバイト単位で出力する。この
時、不揮発性メモリ２０−１、２０−２、．．．、２０
−ｎのメモリセルアレイに貯蔵されたｎ番目ページのデ
ータがページバッファに伝送される動作が終了し、不揮
発性メモリ２０−ｎのメモリセルアレイに貯蔵されたｋ
番目ページのデータがページバッファに伝送され始め
る。
リードイネーブル信号ＲＥＢが印加されると、この信号
ＲＥＢに応答して不揮発性メモリ２０−１のページバッ
ファに貯蔵されたデータをバイト単位で出力する。この
時、不揮発性メモリ２０−１、２０−２、．．．、２０
−ｎのメモリセルアレイに貯蔵されたｎ番目ページのデ
ータがページバッファに伝送される動作が終了し、不揮
発性メモリ２０−ｎのメモリセルアレイに貯蔵されたｋ
番目ページのデータがページバッファに伝送され始め
る。
【００３１】６番目の区間Ｆで、不揮発性メモリ２０−
２のページバッファに貯蔵されたデータがバイト単位で
外部に伝送される。７番目の区間(Ｇ)で、不揮発性メモ
リ２０−３、．．．、２０−(ｎ−１）のページバッフ
ァに貯蔵されたデータが順次バイト単位で外部に伝送さ
れる。８番目の区間Ｈで、不揮発性メモリ２０−ｎのペ
ージバッファに貯蔵されたデータがバイト単位で外部に
伝送される。
２のページバッファに貯蔵されたデータがバイト単位で
外部に伝送される。７番目の区間(Ｇ)で、不揮発性メモ
リ２０−３、．．．、２０−(ｎ−１）のページバッフ
ァに貯蔵されたデータが順次バイト単位で外部に伝送さ
れる。８番目の区間Ｈで、不揮発性メモリ２０−ｎのペ
ージバッファに貯蔵されたデータがバイト単位で外部に
伝送される。
【００３２】タイミング図の説明において、不揮発性メ
モリ２０−１、２０−２、．．．、２０−ｎ内部で発生
される信号ＡＥＮＤ１、ＡＥＮＤ２、．．．、ＡＥＮＤ
ｎ、ＲＤ ＤＮＴ１、ＲＤ ＤＮＴ２、．．．、ＲＤ
ＤＮＴｎについては特に説明しなかったが、容易に理解
できることである。このような方法で、複数個の不揮発
性メモリ２０−１、２０−２、．．．、２０−ｎに対す
るデータリード動作時にインタリーブするように動作さ
せる。
モリ２０−１、２０−２、．．．、２０−ｎ内部で発生
される信号ＡＥＮＤ１、ＡＥＮＤ２、．．．、ＡＥＮＤ
ｎ、ＲＤ ＤＮＴ１、ＲＤ ＤＮＴ２、．．．、ＲＤ
ＤＮＴｎについては特に説明しなかったが、容易に理解
できることである。このような方法で、複数個の不揮発
性メモリ２０−１、２０−２、．．．、２０−ｎに対す
るデータリード動作時にインタリーブするように動作さ
せる。
【００３３】図７で、ビジー期間ｔＲ１２、ｔＲ２
２、．．．、ｔＴｎ２がビジー期間ｔＲ１１、ｔＲ２
１、．．．、ｔＲ３１に比べて短く図示されているが、
この期間は同一長の期間である。そして、図７に示した
タイミング図では、ビジー期間ｔＲ１２、ｔＲ２
２、．．．、ｔＲｎ２でドントケアを設定することが不
可能になっているので、この期間中に反転チップイネー
ブル信号ＣＥＢを一定期間以上“ロー”レベルに維持し
て順次リード動作を可能にする場合の動作を示してい
る。
２、．．．、ｔＴｎ２がビジー期間ｔＲ１１、ｔＲ２
１、．．．、ｔＲ３１に比べて短く図示されているが、
この期間は同一長の期間である。そして、図７に示した
タイミング図では、ビジー期間ｔＲ１２、ｔＲ２
２、．．．、ｔＲｎ２でドントケアを設定することが不
可能になっているので、この期間中に反転チップイネー
ブル信号ＣＥＢを一定期間以上“ロー”レベルに維持し
て順次リード動作を可能にする場合の動作を示してい
る。
【００３４】図９は本発明の複数個の不揮発性メモリを
備えたシステムの他の実施例のリードインタリーブ動作
を説明するためのタイミング図で、図７の動作タイミン
グ図と同様に、図１に示したｎ個の不揮発性メモリ２０
−１、２０−２、．．．、２０−ｎの各々に図６に示し
た内部反転チップイネーブル信号発生回路を適用した場
合の動作を説明するためのものである。
備えたシステムの他の実施例のリードインタリーブ動作
を説明するためのタイミング図で、図７の動作タイミン
グ図と同様に、図１に示したｎ個の不揮発性メモリ２０
−１、２０−２、．．．、２０−ｎの各々に図６に示し
た内部反転チップイネーブル信号発生回路を適用した場
合の動作を説明するためのものである。
【００３５】図１０及び図１１は図９に示したタイミン
グ図の各区間別動作を示したもので、各区間でのｎ個の
不揮発性メモリ２０−１、２０−２、．．．、２０−ｎ
の動作を図示している。図１０，図１１で、点線内部の
２個のブロックは各々メモリセルアレイとページバッフ
ァとを示す。図９に示したタイミング図は、不揮発性メ
モリ２０−１は順次リード動作を遂行して、不揮発性メ
モリ２０−２、．．．、２０−ｎはリード動作を遂行す
る場合の動作を示しており、その動作を説明すると次の
ようである。図９に対する動作説明を図１０及び図１１
を参照して説明する。
グ図の各区間別動作を示したもので、各区間でのｎ個の
不揮発性メモリ２０−１、２０−２、．．．、２０−ｎ
の動作を図示している。図１０，図１１で、点線内部の
２個のブロックは各々メモリセルアレイとページバッフ
ァとを示す。図９に示したタイミング図は、不揮発性メ
モリ２０−１は順次リード動作を遂行して、不揮発性メ
モリ２０−２、．．．、２０−ｎはリード動作を遂行す
る場合の動作を示しており、その動作を説明すると次の
ようである。図９に対する動作説明を図１０及び図１１
を参照して説明する。
【００３６】最初の区間Ａから５番目の区間Ｅまでの動
作は図７に示した動作と同一であるのでその説明を省略
する。６番目の区間Ｆから８番目の区間Ｈまで、制御装
置１０が不揮発性メモリ２０−１に“ロー”レベルの反
転チップイネーブル信号ＣＥＢ１を印加することによっ
て不揮発性メモリ２０−１が順次リード動作を遂行す
る。図１０，図１１に示したように、各区間で不揮発性
メモリ２０−１内部で行われる動作を図式化して示した
ので、図１０及び図１１を参照すれば容易に理解でき
る。このように、ｎ番目ページから１ページずつ増加し
てデータをリードする。
作は図７に示した動作と同一であるのでその説明を省略
する。６番目の区間Ｆから８番目の区間Ｈまで、制御装
置１０が不揮発性メモリ２０−１に“ロー”レベルの反
転チップイネーブル信号ＣＥＢ１を印加することによっ
て不揮発性メモリ２０−１が順次リード動作を遂行す
る。図１０，図１１に示したように、各区間で不揮発性
メモリ２０−１内部で行われる動作を図式化して示した
ので、図１０及び図１１を参照すれば容易に理解でき
る。このように、ｎ番目ページから１ページずつ増加し
てデータをリードする。
【００３７】９番目の区間Ｉで、制御装置１０が不揮発
性メモリ２０−２に“ロー”レベルの反転チップイネー
ブル信号ＣＥＢ２を印加することによって、不揮発性メ
モリ２０−２の動作をイネーブルし、他の不揮発性メモ
リに“ハイ”レベルの反転チップイネーブル信号ＣＥＢ
１、ＣＥＢ３．．．、ＣＥＢｎを印加することによっ
て、他の不揮発性メモリの動作をディスエーブルする。
図１０及び図１１に示したように、ページバッファに貯
蔵されたｍ番目ページのデータが外部に出力される。
性メモリ２０−２に“ロー”レベルの反転チップイネー
ブル信号ＣＥＢ２を印加することによって、不揮発性メ
モリ２０−２の動作をイネーブルし、他の不揮発性メモ
リに“ハイ”レベルの反転チップイネーブル信号ＣＥＢ
１、ＣＥＢ３．．．、ＣＥＢｎを印加することによっ
て、他の不揮発性メモリの動作をディスエーブルする。
図１０及び図１１に示したように、ページバッファに貯
蔵されたｍ番目ページのデータが外部に出力される。
【００３８】１０番目の区間Ｊで、制御装置１０が不揮
発性メモリ２０−２の次の不揮発性メモリの動作を順次
イネーブルする。したがって、不揮発性メモリ２０−２
の次の不揮発性メモリは外部から印加されたスタートア
ドレスに該当するページのデータを順次外部に出力す
る。１１番目の区間Ｋで、制御装置１０が不揮発性メモ
リ２０−ｎの動作をイネーブルして、他の不揮発性メモ
リの動作をディスエーブルする。そうすると、図１０及
び図１１に示したように、不揮発性メモリ２０−ｎはペ
ージバッファに貯蔵されたｋ番目ページのデータを外部
に出力する。タイミング図の説明において、不揮発性メ
モリ２０−１、２０−２、．．．、２０−ｎの内部で発
生される信号ＡＥＮＤ１、ＡＥＮＤ２、．．．、ＡＥＮ
Ｄｎ、ＲＤ ＤＮＴ１、ＲＤ ＤＮＴ２、．．．、ＲＤ
ＤＮＴｎについては特に説明しなかったが、容易に理
解できることである。
発性メモリ２０−２の次の不揮発性メモリの動作を順次
イネーブルする。したがって、不揮発性メモリ２０−２
の次の不揮発性メモリは外部から印加されたスタートア
ドレスに該当するページのデータを順次外部に出力す
る。１１番目の区間Ｋで、制御装置１０が不揮発性メモ
リ２０−ｎの動作をイネーブルして、他の不揮発性メモ
リの動作をディスエーブルする。そうすると、図１０及
び図１１に示したように、不揮発性メモリ２０−ｎはペ
ージバッファに貯蔵されたｋ番目ページのデータを外部
に出力する。タイミング図の説明において、不揮発性メ
モリ２０−１、２０−２、．．．、２０−ｎの内部で発
生される信号ＡＥＮＤ１、ＡＥＮＤ２、．．．、ＡＥＮ
Ｄｎ、ＲＤ ＤＮＴ１、ＲＤ ＤＮＴ２、．．．、ＲＤ
ＤＮＴｎについては特に説明しなかったが、容易に理
解できることである。
【００３９】図９で、ビジー期間ｔＲ１２、ｔＲ１
３、．．．、ｔＲ２２、ｔＲｎ２がビジー期間ｔＲ１
１、ｔＲ２１、．．．、ｔＲ３１に比べて短く図示され
ているが、この期間は同一長の期間である。したがっ
て、本発明の複数個の不揮発性メモリを備えたシステム
は従来の順次リード動作及びＣＥＢインターセプト動作
をそのまま維持しながら複数個の不揮発性メモリをイン
タリーブするように動作させることが可能である。
３、．．．、ｔＲ２２、ｔＲｎ２がビジー期間ｔＲ１
１、ｔＲ２１、．．．、ｔＲ３１に比べて短く図示され
ているが、この期間は同一長の期間である。したがっ
て、本発明の複数個の不揮発性メモリを備えたシステム
は従来の順次リード動作及びＣＥＢインターセプト動作
をそのまま維持しながら複数個の不揮発性メモリをイン
タリーブするように動作させることが可能である。
【００４０】本発明によるデータをリードする方法は次
の通りである。この方法は複数の不揮発性メモリを有す
るシステムからデータをリードするための方法である。
まず、第１段階として、不揮発性メモリ中一つをイネー
ブルする。これは外部変換チップイネーブル信号ＣＥＢ
を印加することによって遂行できる。次に、第１リード
命令語及び第１スタートアドレスがイネーブルされた第
１メモリに印加される。これにより最終的に第１メモリ
が内部リード動作を遂行することができるようにする。
内部リード動作は第１ビジー(ｂｕｓｙ)期間中遂行でき
る。次に、第２リード命令語及び第２スタートアドレス
が不揮発性メモリ中の少なくとも一つの第２メモリに印
加される。このような動作は第１不揮発性メモリが内部
リード動作を遂行する間に起きる。このような動作は第
１不揮発性メモリが第１ビジー期間後にビジー期間時ド
ントケア状態になることを防止することによって遂行さ
れる。ついで、残りの不揮発性メモリがリードされる。
の通りである。この方法は複数の不揮発性メモリを有す
るシステムからデータをリードするための方法である。
まず、第１段階として、不揮発性メモリ中一つをイネー
ブルする。これは外部変換チップイネーブル信号ＣＥＢ
を印加することによって遂行できる。次に、第１リード
命令語及び第１スタートアドレスがイネーブルされた第
１メモリに印加される。これにより最終的に第１メモリ
が内部リード動作を遂行することができるようにする。
内部リード動作は第１ビジー(ｂｕｓｙ)期間中遂行でき
る。次に、第２リード命令語及び第２スタートアドレス
が不揮発性メモリ中の少なくとも一つの第２メモリに印
加される。このような動作は第１不揮発性メモリが内部
リード動作を遂行する間に起きる。このような動作は第
１不揮発性メモリが第１ビジー期間後にビジー期間時ド
ントケア状態になることを防止することによって遂行さ
れる。ついで、残りの不揮発性メモリがリードされる。
【００４１】第１リード命令語が印加される間に、第１
メモリでの防止動作は次のように遂行される。第１リー
ドドントケア信号は転換ライトイネーブル信号がディス
エーブルされ、転換リードイネーブル信号がディスエー
ブルされる間に発生する。第２リードドントケア信号は
発生後、第２リードドントケア信号がアドレス入力が終
了されることを感知することによってイネーブルされ、
リード／ビジー信号の準備状態を感知することによって
ディスエーブルされる。内部反転チップイネーブル信号
は、印加された外部反転チップイネーブル信号のロジッ
ク状態にかかわらず、第１及び第２リードドントケア信
号が発生する時メモリをイネーブルする。
メモリでの防止動作は次のように遂行される。第１リー
ドドントケア信号は転換ライトイネーブル信号がディス
エーブルされ、転換リードイネーブル信号がディスエー
ブルされる間に発生する。第２リードドントケア信号は
発生後、第２リードドントケア信号がアドレス入力が終
了されることを感知することによってイネーブルされ、
リード／ビジー信号の準備状態を感知することによって
ディスエーブルされる。内部反転チップイネーブル信号
は、印加された外部反転チップイネーブル信号のロジッ
ク状態にかかわらず、第１及び第２リードドントケア信
号が発生する時メモリをイネーブルする。
【００４２】以上、望ましい実施例を参照して説明した
が、該技術分野の熟練された当業者は特許請求の範囲に
記載された本発明の思想及び領域から外れない範囲内で
本発明を多様に修正及び変更させることができる。
が、該技術分野の熟練された当業者は特許請求の範囲に
記載された本発明の思想及び領域から外れない範囲内で
本発明を多様に修正及び変更させることができる。
【００４３】
【発明の効果】本発明の不揮発性メモリはリード動作時
に最初のビジー期間で外部から印加される反転チップイ
ネーブル信号の状態に関係なく動作を遂行することがで
きる。また、本発明の複数個の不揮発性メモリを備えた
システム及びこのシステムのデータリード方法は最初の
ビジー期間で一つの不揮発性メモリが内部的なリード動
作を遂行する間に他の不揮発性メモリに対する準備動作
を遂行することによって複数個の不揮発性メモリをイン
タリーブするように動作することが可能である。したが
って、システムの性能が向上できる。そして、本発明の
複数個の不揮発性メモリを備えたシステム及びこのシス
テムのデータリード方法は従来の順次リード動作及びＣ
ＥＢインターセプト動作をそのまま維持しながら複数個
の不揮発性メモリをインタリーブするように動作するこ
とが可能である。
に最初のビジー期間で外部から印加される反転チップイ
ネーブル信号の状態に関係なく動作を遂行することがで
きる。また、本発明の複数個の不揮発性メモリを備えた
システム及びこのシステムのデータリード方法は最初の
ビジー期間で一つの不揮発性メモリが内部的なリード動
作を遂行する間に他の不揮発性メモリに対する準備動作
を遂行することによって複数個の不揮発性メモリをイン
タリーブするように動作することが可能である。したが
って、システムの性能が向上できる。そして、本発明の
複数個の不揮発性メモリを備えたシステム及びこのシス
テムのデータリード方法は従来の順次リード動作及びＣ
ＥＢインターセプト動作をそのまま維持しながら複数個
の不揮発性メモリをインタリーブするように動作するこ
とが可能である。
【図１】従来の複数個の不揮発性メモリを備えたシステ
ムのブロック図である。
ムのブロック図である。
【図２】図１に示した不揮発性メモリの一例の構成を示
すブロック図である。
すブロック図である。
【図３】従来の不揮発性メモリの内部反転チップイネー
ブル信号発生回路の一例の構成を示すブロック図であ
る。
ブル信号発生回路の一例の構成を示すブロック図であ
る。
【図４】図１に示した不揮発性メモリのライト動作を説
明するための動作タイミング図である。
明するための動作タイミング図である。
【図５】図１に示した不揮発性メモリのリード動作を説
明するための動作タイミング図である。
明するための動作タイミング図である。
【図６】本発明の不揮発性メモリの内部反転チップイネ
ーブル信号発生回路の実施例の構成を示すブロック図で
ある。
ーブル信号発生回路の実施例の構成を示すブロック図で
ある。
【図７】本発明の複数個の不揮発性メモリを備えたシス
テムの一実施例のリードインタリーブ動作を説明するた
めの動作タイミング図である。
テムの一実施例のリードインタリーブ動作を説明するた
めの動作タイミング図である。
【図８】図７に示したタイミング図の各区間別の動作を
示す図である。
示す図である。
【図９】本発明の複数個の不揮発性メモリを備えたシス
テムの他の実施例のリードインタリーブ動作を説明する
ための動作タイミング図である。
テムの他の実施例のリードインタリーブ動作を説明する
ための動作タイミング図である。
【図１０】図９に示したタイミング図の各区間別の動作
を示す図である（その１）。
を示す図である（その１）。
【図１１】図９に示したタイミング図の各区間別の動作
を示す図である（その２）。
を示す図である（その２）。
６０：ＣＥＢバッファ ６２：ＷＥＢディスエーブル感知回路 ６４：ＲＥＢディスエーブル感知回路 ６６：プログラム命令語感知回路 ６８：削除命令語感知回路 ７０：リード命令語感知回路 ７２：ＰＧＭ ＤＮＴ信号発生回路 ７４：ＥＲＳ ＤＮＴ信号発生回路 ７８：ＲＢＢ準備／ビジー感知回路 ８０：アドレス入力終了感知回路 ８２：ＲＤ ＤＮＴＡ信号発生回路 ８４：ＲＤ ＤＮＴＢイネーブル／ディスエーブル感知
回路
回路
Claims (12)
- 【請求項１】 リード動作遂行時にリード命令が印加さ
れると反転ライトイネーブル信号のディスエーブル区間
及び反転リードイネーブル信号のディスエーブル区間で
第１リードドントケア信号を発生するための第１リード
ドントケア信号発生手段と、 前記リード動作遂行時に前記リード命令が印加されると
アドレス入力の終了を検出することによってイネーブル
され、準備／ビジー信号の準備状態を検出することによ
ってディスエーブルされる第２リードドントケア信号を
発生するための第２リードドントケア信号発生手段と、 前記第１または第２リードドントケア信号が発生される
と外部から印加される反転チップイネーブル信号の状態
に関係なく内部反転チップイネーブル信号をイネーブル
する内部反転チップイネーブル信号制御手段とを備えた
ことを特徴とする、 内部反転チップイネーブル信号を発生して外部反転チッ
プイネーブル信号を収容するための不揮発性メモリ。 - 【請求項２】 前記第１リードドントケア信号発生手段
は、 反転ライトイネーブル信号のディスエーブルを検出する
ための第１検出手段と、 反転リードイネーブル信号のディスエーブルを検出する
ための第２検出手段と、 リード命令を検出してリード命令検出信号を発生するた
めの第３検出手段と、 前記第３検出信号が発生されると前記第１及び２検出手
段の出力信号に応答して前記第１リードドントケア信号
を発生するための第１リードドントケア信号発生回路と
を備えたことを特徴とする請求項１に記載の不揮発性メ
モリ。 - 【請求項３】 前記第２リードドントケア信号発生手段
は、 アドレス入力の終了を検出するための第４検出手段と、 前記準備／ビジー信号の準備状態を検出するための第５
検出手段と、 前記第４検出手段の出力信号に応答してイネーブルさ
れ、前記第５検出手段の出力信号に応答してディスエー
ブルされる前記第２リードドントケア信号を発生するた
めの第２リードドントケア信号発生回路とを、備えたこ
とを特徴とする請求項１に記載の不揮発性メモリ。 - 【請求項４】 前記内部反転チップイネーブル信号制御
手段は、 前記第１及び第２リードドントケア信号を収容するため
のＮＯＲゲートを備えたことを特徴とする請求項１に記
載の不揮発性メモリ。 - 【請求項５】 準備／ビジー信号と内部反転チップイネ
ーブル信号とを発生するように各々構成された複数の不
揮発性メモリと、 外部反転チップイネーブル信号、反転ライトイネーブル
信号、反転リードイネーブル信号、アドレス及びデータ
をメモリに出力して、前記不揮発性メモリから出力され
た前記準備／ビジー信号を入力するための制御装置とを
備え、 前記不揮発性メモリの各々は、 リード動作時にリード命令が印加される時、前記反転ラ
イトイネーブル信号及び前記反転リードイネーブル信号
のディスエーブルされる期間中、第１リードドントケア
信号を発生するための第１回路と、 前記リード命令がリード動作時に印加される時、アドレ
ス入力が終わることを感知することによってイネーブル
され、前記準備／ビジー信号の準備状態を感知すること
によってディスエーブルされる第２リードドントケア信
号を発生するための第２回路と、 前記外部反転チップイネーブル信号の信号ロジック状態
を問わず、前記第１及び前記第２リードドントケア信号
の少なくとも一つが発生される時、内部反転チップイネ
ーブル信号をイネーブルするための第３回路と、を備え
ることを特徴とするシステム。 - 【請求項６】 前記第１回路は、 前記反転チップライトイネーブル信号のディスエーブル
を感知するための第１感知手段と、 前記反転リードイネーブル信号のディスエーブルを感知
するための第２感知手段と、 前記リード命令を感知し、リード命令感知信号を発生す
るための第３感知手段と、 前記第３感知手段が発生される時、前記第１及び第２感
知手段の出力信号に応答して前記第１リードドントケア
信号を発生するための第１リードドントケア信号発生回
路と、を備えたことを特徴とする請求項５に記載のシス
テム。 - 【請求項７】 前記第２回路は、 アドレス入力を感知するための第４感知手段と、 前記準備／ビジー信号の準備状態を感知するための第５
感知手段と、 前記第４感知手段に応答してイネーブルされ、前記第５
感知手段に応答してディスエーブルされる第２リードド
ントケア信号を発生するための第２リードドントケア信
号発生回路と、を備えたことを特徴とする請求項５に記
載のシステム。 - 【請求項８】 前記第３回路は、前記第１リードドント
ケア信号及び前記第２リードドントケア信号を収容する
ＮＯＲゲートを備えたことを特徴とする請求項５に記載
のシステム。 - 【請求項９】 不揮発性メモリ中の一つの第１メモリを
イネーブルする段階と、 前記第１メモリが内部リード動作を遂行するようイネー
ブルされた前記第１メモリに第１リード命令及び第１ス
タートアドレスを印加する段階と、 前記第１メモリが前記内部リード動作を遂行中に、第２
リード命令及び第２スタートアドレスを前記不揮発性メ
モリ中の一つの第２メモリに印加する段階と、を含むこ
とを特徴とする複数個の不揮発性メモリを備えたシステ
ムのデータリード方法。 - 【請求項１０】 前記方法は、 前記イネーブルする段階は内部反転チップイネーブル信
号を印加することによって遂行され、 前記第１リード命令が印加される時、反転ライトイネー
ブル信号のディスエーブル期間及び反転リードイネーブ
ル信号のディスエーブル期間中、第１リードドントケア
信号を前記第１メモリで発生する段階と、 前記第１リード命令が印加される時、アドレス入力が終
わることを感知することによってイネーブルされ、準備
／ビジー信号の準備状態を感知することによってディス
エーブルされる第２リードドントケア信号を前記第１メ
モリで発生する段階と、 前記印加された外部反転チップイネーブル信号のロジッ
ク状態を問わず、前記第１及び第２リードドントケア信
号中の少なくとも一つが発生される時、内部反転チップ
イネーブル信号を前記第１メモリでイネーブルする段階
を、さらに含むことを特徴とする請求項９に記載のデー
タリード方法。 - 【請求項１１】 前記方法は、 前記内部リード動作は第１ビジー期間中遂行され、 前記第１メモリが前記第１ビジー期間後ビジー期間中に
ドントケア状態になることを防止する段階をさらに含む
ことを特徴とする請求項９に記載のデータリード方法。 - 【請求項１２】 前記方法は、 前記不揮発性メモリ中一つである第３メモリで連続的に
リード動作を遂行する段階をさらに含むことを特徴とす
る請求項１１に記載のデータリード方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2000P-45998 | 2000-08-08 | ||
| KR1020000045998A KR100365690B1 (ko) | 2000-08-08 | 2000-08-08 | 불휘발성 메모리, 복수개의 불휘발성 메모리들을 구비한시스템 , 및 이 시스템의 데이터 리드 방법 |
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| Publication Number | Publication Date |
|---|---|
| JP2002117685A true JP2002117685A (ja) | 2002-04-19 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001241365A Expired - Fee Related JP3759707B2 (ja) | 2000-08-08 | 2001-08-08 | 不揮発性メモリ、複数個の不揮発性メモリを備えたシステム、及びこのシステムのデータリード方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP3759707B2 (ja) |
| KR (1) | KR100365690B1 (ja) |
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| KR101437517B1 (ko) * | 2007-10-23 | 2014-09-05 | 삼성전자주식회사 | 인터리빙 기법을 이용한 메모리 시스템, 및 그 방법 |
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|---|---|---|---|---|
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- 2001-08-08 JP JP2001241365A patent/JP3759707B2/ja not_active Expired - Fee Related
Also Published As
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