JP2002163892A - 不揮発性半導体メモリおよび動作方法 - Google Patents
不揮発性半導体メモリおよび動作方法Info
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- JP2002163892A JP2002163892A JP2000356849A JP2000356849A JP2002163892A JP 2002163892 A JP2002163892 A JP 2002163892A JP 2000356849 A JP2000356849 A JP 2000356849A JP 2000356849 A JP2000356849 A JP 2000356849A JP 2002163892 A JP2002163892 A JP 2002163892A
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Abstract
(57)【要約】
【課題】 小容量メモリブロックの消去処理を適切に行
わせることにより、自動消去における処理時間の短縮を
実現する。 【解決手段】 不揮発性トランジスタからなる複数のメ
モリセルが行列状に配置されたメモリアレイで構成され
比較的小さなメモリ容量を持つ複数個の小容量メモリブ
ロックと、不揮発性トランジスタからなる複数のメモリ
セルが行列状に配置されたメモリアレイで構成され比較
的大きなメモリ容量を持つ大容量メモリブロックとを含
むメモリブロック４からなるメモリ部、前記小容量メモ
リブロックおよび大容量メモリブロックにそれぞれ設け
られ各メモリブロックの書き込み／消去可能か否かを示
す不揮発性トランジスタからなる書き込み／消去識別用
メモリセルの内容を全て読み出しその内容を保持する記
憶手段を備え、前記記憶手段により保持された記憶内容
により、前記メモリブロック４からなるメモリ部におけ
る消去可能な複数個の小容量メモリブロックを同時に消
去する。
わせることにより、自動消去における処理時間の短縮を
実現する。 【解決手段】 不揮発性トランジスタからなる複数のメ
モリセルが行列状に配置されたメモリアレイで構成され
比較的小さなメモリ容量を持つ複数個の小容量メモリブ
ロックと、不揮発性トランジスタからなる複数のメモリ
セルが行列状に配置されたメモリアレイで構成され比較
的大きなメモリ容量を持つ大容量メモリブロックとを含
むメモリブロック４からなるメモリ部、前記小容量メモ
リブロックおよび大容量メモリブロックにそれぞれ設け
られ各メモリブロックの書き込み／消去可能か否かを示
す不揮発性トランジスタからなる書き込み／消去識別用
メモリセルの内容を全て読み出しその内容を保持する記
憶手段を備え、前記記憶手段により保持された記憶内容
により、前記メモリブロック４からなるメモリ部におけ
る消去可能な複数個の小容量メモリブロックを同時に消
去する。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリセルとし
てロックビットを有する不揮発性トランジスタを用いた
不揮発性半導体メモリに関し、特に、高速に処理可能な
不揮発性半導体メモリに関する。
てロックビットを有する不揮発性トランジスタを用いた
不揮発性半導体メモリに関し、特に、高速に処理可能な
不揮発性半導体メモリに関する。
【０００２】
【従来の技術】従来のロックビットメモリを有する不揮
発性半導体メモリは、自動消去／自動書き込みを実行す
る場合、動作実行毎にロックビットメモリのデータを毎
回読み出し、消去／書き込み可能か否かを判断してい
た。
発性半導体メモリは、自動消去／自動書き込みを実行す
る場合、動作実行毎にロックビットメモリのデータを毎
回読み出し、消去／書き込み可能か否かを判断してい
た。
【０００３】また、特開平５−３２５５７６号公報に
は、一括消去型ＥＰＲＯＭにおいて、複数個に分割され
たメモリブロックを、外部から入力されるアドレスに従
って消去可能か否かの判断を行い、消去可能なメモリブ
ロックを一括して一度に消去する方法が記されている。
は、一括消去型ＥＰＲＯＭにおいて、複数個に分割され
たメモリブロックを、外部から入力されるアドレスに従
って消去可能か否かの判断を行い、消去可能なメモリブ
ロックを一括して一度に消去する方法が記されている。
【０００４】しかし、近年のロックビットメモリを有す
る不揮発性半導体メモリは、消去に必要な電圧を発生さ
せるチャージポンプをチップ内に保有するため、保有す
るチャージポンプの能力によって一度に消去可能な最大
メモリサイズが必然的に決まってしまう。
る不揮発性半導体メモリは、消去に必要な電圧を発生さ
せるチャージポンプをチップ内に保有するため、保有す
るチャージポンプの能力によって一度に消去可能な最大
メモリサイズが必然的に決まってしまう。
【０００５】近年の、ロックビットメモリを有する不揮
発性半導体メモリは、一度で消去可能な最大メモリサイ
ズブロックを複数個と、１ｋＢのような小容量メモリブ
ロックを複数保持しているため、特開平５−３２５５７
６号公報に示されている方法で、複数個に分割された消
去可能なメモリブロック全てを一度に消去することはで
きない。
発性半導体メモリは、一度で消去可能な最大メモリサイ
ズブロックを複数個と、１ｋＢのような小容量メモリブ
ロックを複数保持しているため、特開平５−３２５５７
６号公報に示されている方法で、複数個に分割された消
去可能なメモリブロック全てを一度に消去することはで
きない。
【０００６】
【発明が解決しようとする課題】このように従来技術で
は、自動消去の処理においては、分割されたメモリブロ
ック毎にロックビット情報を読みだし、消去可能な場合
にはメモリブロック単位に自動消去を実行している。こ
のことは、分割されたメモリブロックの容量に関係なく
実行されるため、特に小容量メモリブロックに対しても
同様の処理が行われるため、効率の良い処理が出来なく
消去時間が長くなるという課題があった。
は、自動消去の処理においては、分割されたメモリブロ
ック毎にロックビット情報を読みだし、消去可能な場合
にはメモリブロック単位に自動消去を実行している。こ
のことは、分割されたメモリブロックの容量に関係なく
実行されるため、特に小容量メモリブロックに対しても
同様の処理が行われるため、効率の良い処理が出来なく
消去時間が長くなるという課題があった。
【０００７】この発明は、このような問題点を解決する
ためになされたものであり、小容量メモリブロックの消
去処理を適切に行わせることにより、自動消去における
処理時間の短縮を実現し得る不揮発性半導体メモリの提
供を目的とする。
ためになされたものであり、小容量メモリブロックの消
去処理を適切に行わせることにより、自動消去における
処理時間の短縮を実現し得る不揮発性半導体メモリの提
供を目的とする。
【０００８】
【課題を解決するための手段】第１の発明に係る不揮発
性半導体メモリでは、不揮発性トランジスタからなる複
数のメモリセルが行列状に配置されたメモリアレイで構
成され比較的小さなメモリ容量を持つ複数個の小容量メ
モリブロックと、不揮発性トランジスタからなる複数の
メモリセルが行列状に配置されたメモリアレイで構成さ
れ比較的大きなメモリ容量を持つ大容量メモリブロック
とを含むメモリ部、前記小容量メモリブロックおよび大
容量メモリブロックにそれぞれ設けられ各メモリブロッ
クの書き込み／消去可能か否かを示す不揮発性トランジ
スタからなる書き込み／消去識別用メモリセル、前記書
き込み／消去識別用メモリセルの内容を全て読み出しそ
の内容を保持する記憶手段を備え、非強制消去モードに
よる自動消去において、前記記憶手段により保持された
記憶内容により、前記メモリ部における消去可能な大容
量メモリブロックを個別に消去するとともに、前記メモ
リ部における消去可能な複数個の小容量メモリブロック
を同時に消去するものである。
性半導体メモリでは、不揮発性トランジスタからなる複
数のメモリセルが行列状に配置されたメモリアレイで構
成され比較的小さなメモリ容量を持つ複数個の小容量メ
モリブロックと、不揮発性トランジスタからなる複数の
メモリセルが行列状に配置されたメモリアレイで構成さ
れ比較的大きなメモリ容量を持つ大容量メモリブロック
とを含むメモリ部、前記小容量メモリブロックおよび大
容量メモリブロックにそれぞれ設けられ各メモリブロッ
クの書き込み／消去可能か否かを示す不揮発性トランジ
スタからなる書き込み／消去識別用メモリセル、前記書
き込み／消去識別用メモリセルの内容を全て読み出しそ
の内容を保持する記憶手段を備え、非強制消去モードに
よる自動消去において、前記記憶手段により保持された
記憶内容により、前記メモリ部における消去可能な大容
量メモリブロックを個別に消去するとともに、前記メモ
リ部における消去可能な複数個の小容量メモリブロック
を同時に消去するものである。
【０００９】第２の発明に係る不揮発性半導体メモリで
は、不揮発性トランジスタからなる複数のメモリセルが
行列状に配置されたメモリアレイで構成され比較的小さ
なメモリ容量を持つ複数個の小容量メモリブロックと、
不揮発性トランジスタからなる複数のメモリセルが行列
状に配置されたメモリアレイで構成され比較的大きなメ
モリ容量を持つ大容量メモリブロックとを含むメモリ
部、前記小容量メモリブロックおよび大容量メモリブロ
ックにそれぞれ設けられ各メモリブロックの書き込み／
消去可能か否かを示す不揮発性トランジスタからなる書
き込み／消去識別用メモリセル、前記書き込み／消去識
別用メモリセルの内容を全て読み出しその内容を保持す
る記憶手段を備え、非強制消去モードによる自動消去に
おいて、前記記憶手段により記憶された記憶内容によ
り、前記メモリ部における消去可能な大容量メモリブロ
ックと小容量メモリブロックを同時に消去するものであ
る。
は、不揮発性トランジスタからなる複数のメモリセルが
行列状に配置されたメモリアレイで構成され比較的小さ
なメモリ容量を持つ複数個の小容量メモリブロックと、
不揮発性トランジスタからなる複数のメモリセルが行列
状に配置されたメモリアレイで構成され比較的大きなメ
モリ容量を持つ大容量メモリブロックとを含むメモリ
部、前記小容量メモリブロックおよび大容量メモリブロ
ックにそれぞれ設けられ各メモリブロックの書き込み／
消去可能か否かを示す不揮発性トランジスタからなる書
き込み／消去識別用メモリセル、前記書き込み／消去識
別用メモリセルの内容を全て読み出しその内容を保持す
る記憶手段を備え、非強制消去モードによる自動消去に
おいて、前記記憶手段により記憶された記憶内容によ
り、前記メモリ部における消去可能な大容量メモリブロ
ックと小容量メモリブロックを同時に消去するものであ
る。
【００１０】第３の発明に係る不揮発性半導体メモリで
は、不揮発性トランジスタからなる複数のメモリセルが
行列状に配置されたメモリアレイで構成され比較的小さ
なメモリ容量を持つ複数個の小容量メモリブロックと、
不揮発性トランジスタからなる複数のメモリセルが行列
状に配置されたメモリアレイで構成され比較的大きなメ
モリ容量を持つ大容量メモリブロックとを含むメモリ
部、前記小容量メモリブロックおよび大容量メモリブロ
ックにそれぞれ設けられ各メモリブロックの書き込み／
消去可能か否かを示す不揮発性トランジスタからなる書
き込み／消去識別用メモリセル、前記書き込み／消去識
別用メモリセルの内容を全て読み出しその内容を保持す
る記憶手段を備え、強制消去モードによる自動消去にお
いて、前記記憶手段により記憶された記憶内容に関係な
く、前記ブロックメモリアレイ中の消去可能な小容量メ
モリブロック全てを同時に消去するものである。
は、不揮発性トランジスタからなる複数のメモリセルが
行列状に配置されたメモリアレイで構成され比較的小さ
なメモリ容量を持つ複数個の小容量メモリブロックと、
不揮発性トランジスタからなる複数のメモリセルが行列
状に配置されたメモリアレイで構成され比較的大きなメ
モリ容量を持つ大容量メモリブロックとを含むメモリ
部、前記小容量メモリブロックおよび大容量メモリブロ
ックにそれぞれ設けられ各メモリブロックの書き込み／
消去可能か否かを示す不揮発性トランジスタからなる書
き込み／消去識別用メモリセル、前記書き込み／消去識
別用メモリセルの内容を全て読み出しその内容を保持す
る記憶手段を備え、強制消去モードによる自動消去にお
いて、前記記憶手段により記憶された記憶内容に関係な
く、前記ブロックメモリアレイ中の消去可能な小容量メ
モリブロック全てを同時に消去するものである。
【００１１】第４の発明に係る不揮発性半導体メモリの
動作方法では、不揮発性トランジスタからなる複数のメ
モリセルが行列状に配置されたメモリアレイで構成され
比較的小さなメモリ容量を持つ複数個の小容量メモリブ
ロックと、不揮発性トランジスタからなる複数のメモリ
セルが行列状に配置されたメモリアレイで構成され比較
的大きなメモリ容量を持つ大容量メモリブロックとを含
むメモリ部、前記小容量メモリブロックおよび大容量メ
モリブロックにそれぞれ設けられ各メモリブロックの書
き込み／消去可能か否かを示す不揮発性トランジスタか
らなる書き込み／消去識別用メモリセル、前記書き込み
／消去識別用メモリセルの内容を全て読み出しその内容
を保持する記憶手段を備えた不揮発性半導体メモリを動
作させるにあたり、非強制消去モードによる自動消去に
おいて、前記記憶手段により保持された記憶内容によ
り、前記メモリ部における消去可能な大容量メモリブロ
ックを個別に消去するとともに、前記メモリ部における
消去可能な複数個の小容量メモリブロックを同時に消去
するものである。
動作方法では、不揮発性トランジスタからなる複数のメ
モリセルが行列状に配置されたメモリアレイで構成され
比較的小さなメモリ容量を持つ複数個の小容量メモリブ
ロックと、不揮発性トランジスタからなる複数のメモリ
セルが行列状に配置されたメモリアレイで構成され比較
的大きなメモリ容量を持つ大容量メモリブロックとを含
むメモリ部、前記小容量メモリブロックおよび大容量メ
モリブロックにそれぞれ設けられ各メモリブロックの書
き込み／消去可能か否かを示す不揮発性トランジスタか
らなる書き込み／消去識別用メモリセル、前記書き込み
／消去識別用メモリセルの内容を全て読み出しその内容
を保持する記憶手段を備えた不揮発性半導体メモリを動
作させるにあたり、非強制消去モードによる自動消去に
おいて、前記記憶手段により保持された記憶内容によ
り、前記メモリ部における消去可能な大容量メモリブロ
ックを個別に消去するとともに、前記メモリ部における
消去可能な複数個の小容量メモリブロックを同時に消去
するものである。
【００１２】第５の発明に係る不揮発性半導体メモリの
動作方法では、不揮発性トランジスタからなる複数のメ
モリセルが行列状に配置されたメモリアレイで構成され
比較的小さなメモリ容量を持つ複数個の小容量メモリブ
ロックと、不揮発性トランジスタからなる複数のメモリ
セルが行列状に配置されたメモリアレイで構成され比較
的大きなメモリ容量を持つ大容量メモリブロックとを含
むメモリ部、前記小容量メモリブロックおよび大容量メ
モリブロックにそれぞれ設けられ各メモリブロックの書
き込み／消去可能か否かを示す不揮発性トランジスタか
らなる書き込み／消去識別用メモリセル、前記書き込み
／消去識別用メモリセルの内容を全て読み出しその内容
を保持する記憶手段を備えた不揮発性半導体メモリを動
作させるにあたり、非強制消去モードによる自動消去に
おいて、前記記憶手段により記憶された記憶内容によ
り、前記メモリ部における消去可能な大容量メモリブロ
ックと小容量メモリブロックを同時に消去するものであ
る。
動作方法では、不揮発性トランジスタからなる複数のメ
モリセルが行列状に配置されたメモリアレイで構成され
比較的小さなメモリ容量を持つ複数個の小容量メモリブ
ロックと、不揮発性トランジスタからなる複数のメモリ
セルが行列状に配置されたメモリアレイで構成され比較
的大きなメモリ容量を持つ大容量メモリブロックとを含
むメモリ部、前記小容量メモリブロックおよび大容量メ
モリブロックにそれぞれ設けられ各メモリブロックの書
き込み／消去可能か否かを示す不揮発性トランジスタか
らなる書き込み／消去識別用メモリセル、前記書き込み
／消去識別用メモリセルの内容を全て読み出しその内容
を保持する記憶手段を備えた不揮発性半導体メモリを動
作させるにあたり、非強制消去モードによる自動消去に
おいて、前記記憶手段により記憶された記憶内容によ
り、前記メモリ部における消去可能な大容量メモリブロ
ックと小容量メモリブロックを同時に消去するものであ
る。
【００１３】第６の発明に係る不揮発性半導体メモリの
動作方法では、不揮発性トランジスタからなる複数のメ
モリセルが行列状に配置されたメモリアレイで構成され
比較的小さなメモリ容量を持つ複数個の小容量メモリブ
ロックと、不揮発性トランジスタからなる複数のメモリ
セルが行列状に配置されたメモリアレイで構成され比較
的大きなメモリ容量を持つ大容量メモリブロックとを含
むメモリ部、前記小容量メモリブロックおよび大容量メ
モリブロックにそれぞれ設けられ各メモリブロックの書
き込み／消去可能か否かを示す不揮発性トランジスタか
らなる書き込み／消去識別用メモリセル、前記書き込み
／消去識別用メモリセルの内容を全て読み出しその内容
を保持する記憶手段を備えた不揮発性半導体メモリを動
作させるにあたり、強制消去モードによる自動消去にお
いて、前記記憶手段により記憶された記憶内容に関係な
く、前記ブロックメモリアレイ中の消去可能な小容量メ
モリブロック全てを同時に消去するものである。
動作方法では、不揮発性トランジスタからなる複数のメ
モリセルが行列状に配置されたメモリアレイで構成され
比較的小さなメモリ容量を持つ複数個の小容量メモリブ
ロックと、不揮発性トランジスタからなる複数のメモリ
セルが行列状に配置されたメモリアレイで構成され比較
的大きなメモリ容量を持つ大容量メモリブロックとを含
むメモリ部、前記小容量メモリブロックおよび大容量メ
モリブロックにそれぞれ設けられ各メモリブロックの書
き込み／消去可能か否かを示す不揮発性トランジスタか
らなる書き込み／消去識別用メモリセル、前記書き込み
／消去識別用メモリセルの内容を全て読み出しその内容
を保持する記憶手段を備えた不揮発性半導体メモリを動
作させるにあたり、強制消去モードによる自動消去にお
いて、前記記憶手段により記憶された記憶内容に関係な
く、前記ブロックメモリアレイ中の消去可能な小容量メ
モリブロック全てを同時に消去するものである。
【００１４】この発明においては、次のような作用を有
する。第１の発明に係る不揮発性半導体メモリでは、非
強制モードによる自動消去を実行時、分割されたメモリ
ブロックのロックビット情報を読み出してこれを保持
し、消去可能な複数の小容量メモリブロックを同時に消
去する。
する。第１の発明に係る不揮発性半導体メモリでは、非
強制モードによる自動消去を実行時、分割されたメモリ
ブロックのロックビット情報を読み出してこれを保持
し、消去可能な複数の小容量メモリブロックを同時に消
去する。
【００１５】第２の発明に係る不揮発性半導体メモリで
は、非強制モードによる自動消去を実行時、分割された
メモリブロックのロックビット情報を読み出してこれを
保持し、消去可能な小容量メモリブロックと大容量メモ
リブロックを同時に消去する。
は、非強制モードによる自動消去を実行時、分割された
メモリブロックのロックビット情報を読み出してこれを
保持し、消去可能な小容量メモリブロックと大容量メモ
リブロックを同時に消去する。
【００１６】第３の発明に係る不揮発性半導体メモリで
は、強制消去モードによる自動消去を実行時、分割され
たメモリブロックのロックビット情報によらず全メモリ
ブロックを消去する場合、複数の小容量メモリブロック
全てを同時に消去する。
は、強制消去モードによる自動消去を実行時、分割され
たメモリブロックのロックビット情報によらず全メモリ
ブロックを消去する場合、複数の小容量メモリブロック
全てを同時に消去する。
【００１７】第４の発明に係る不揮発性半導体メモリの
動作方法では、非強制モードによる自動消去を実行時、
分割されたメモリブロックのロックビット情報を読み出
してこれを保持し、消去可能な複数の小容量メモリブロ
ックを同時に消去する。
動作方法では、非強制モードによる自動消去を実行時、
分割されたメモリブロックのロックビット情報を読み出
してこれを保持し、消去可能な複数の小容量メモリブロ
ックを同時に消去する。
【００１８】第５の発明に係る不揮発性半導体メモリの
動作方法では、非強制消去による自動消去を実行時、分
割されたメモリブロックのロックビット情報を読み出し
てこれを保持し、消去可能な小容量メモリブロックと大
容量メモリブロックを同時に消去する。
動作方法では、非強制消去による自動消去を実行時、分
割されたメモリブロックのロックビット情報を読み出し
てこれを保持し、消去可能な小容量メモリブロックと大
容量メモリブロックを同時に消去する。
【００１９】第６の発明に係る不揮発性半導体メモリの
動作方法では、強制モードによる自動消去を実行時、分
割されたメモリブロックのロックビット情報によらず全
メモリブロックを消去する場合、複数の小容量メモリブ
ロック全てを同時に消去する。
動作方法では、強制モードによる自動消去を実行時、分
割されたメモリブロックのロックビット情報によらず全
メモリブロックを消去する場合、複数の小容量メモリブ
ロック全てを同時に消去する。
【００２０】
【発明の実施の形態】実施の形態１．以下、この発明に
よる実施の一形態を図について説明する。図１は、この
発明による不揮発性半導体メモリの全体構成を示すブロ
ック図である。この発明の不揮発性半導体メモリの構成
を大きく分けると、マイクロシーケンサ１，チャージポ
ンプ２，メモリデコーダー３，メモリブロック４からな
るメモリ部，アドレス／データ／制御信号ラッチ回路５
で構成される。メモリ外部から、アドレスＡ（１８：
０）バス，データ（１５：０）バス，各種制御信号が入
出力される。
よる実施の一形態を図について説明する。図１は、この
発明による不揮発性半導体メモリの全体構成を示すブロ
ック図である。この発明の不揮発性半導体メモリの構成
を大きく分けると、マイクロシーケンサ１，チャージポ
ンプ２，メモリデコーダー３，メモリブロック４からな
るメモリ部，アドレス／データ／制御信号ラッチ回路５
で構成される。メモリ外部から、アドレスＡ（１８：
０）バス，データ（１５：０）バス，各種制御信号が入
出力される。
【００２１】図２に、この発明の不揮発性半導体メモリ
の動作モード一覧を示す。次に、各動作モードの説明を
する。読み出し動作では、不揮発性半導体メモリ内の任
意のアドレスのデータを読み出す。ステータスレジスタ
リードは、自動消去／自動書き込みのステータス情報を
読み出す。ステータスレジスタリードでは、データＤ
（１５：０）バスから入力されるコマンド７０Ｈでモー
ドにエントリーしてＦＦＨで戻る。ステータスレジスタ
クリアは、ステータスレジスタの内容をクリアする。ス
テータスレジスタクリアでは、データＤ（１５：０）バ
スから入力されるコマンド５０Ｈでモードにエントリー
してＦＦＨで戻る。
の動作モード一覧を示す。次に、各動作モードの説明を
する。読み出し動作では、不揮発性半導体メモリ内の任
意のアドレスのデータを読み出す。ステータスレジスタ
リードは、自動消去／自動書き込みのステータス情報を
読み出す。ステータスレジスタリードでは、データＤ
（１５：０）バスから入力されるコマンド７０Ｈでモー
ドにエントリーしてＦＦＨで戻る。ステータスレジスタ
クリアは、ステータスレジスタの内容をクリアする。ス
テータスレジスタクリアでは、データＤ（１５：０）バ
スから入力されるコマンド５０Ｈでモードにエントリー
してＦＦＨで戻る。
【００２２】自動書き込みは、データＤ（１５：０）バ
スから入力されるコマンド４０Ｈでセットアップモード
に入り、次のサイクルで書き込みモードとアドレスを取
り込みモードエントリーする。自動書き込み終了後は、
ステータスレジスタの書き込みステータスを書き込む。
自動一括消去は、データ（１５：０）バスから入力され
るコマンド２０Ｈでセットアップモードに入り、次のサ
イクルで確認コマンドの２０Ｈでモードエントリーす
る。自動一括消去終了後は、ステータスレジスタに一括
消去ステータスを書き込む。自動ブロック消去は、デー
タ（１５：０）バスから入力されるコマンド２０Ｈでセ
ットアップモードに入り、次のサイクルで、Ｄ０Ｈ／ブ
ロックアドレスを取り込みモードエントリーする。自動
ブロック消去後は、ステータスレジスタに自動ブロック
消去ステータスを書き込む。
スから入力されるコマンド４０Ｈでセットアップモード
に入り、次のサイクルで書き込みモードとアドレスを取
り込みモードエントリーする。自動書き込み終了後は、
ステータスレジスタの書き込みステータスを書き込む。
自動一括消去は、データ（１５：０）バスから入力され
るコマンド２０Ｈでセットアップモードに入り、次のサ
イクルで確認コマンドの２０Ｈでモードエントリーす
る。自動一括消去終了後は、ステータスレジスタに一括
消去ステータスを書き込む。自動ブロック消去は、デー
タ（１５：０）バスから入力されるコマンド２０Ｈでセ
ットアップモードに入り、次のサイクルで、Ｄ０Ｈ／ブ
ロックアドレスを取り込みモードエントリーする。自動
ブロック消去後は、ステータスレジスタに自動ブロック
消去ステータスを書き込む。
【００２３】ロックビットプログラムは、データＤ（１
５：０）バスから入力されるコマンド７７Ｈでセットア
ップモードに入り、次のサイクルでブロックアドレスを
取り込みモードエントリーする。ロックビットプログラ
ム終了後は、ステータスレジスタにステータスを書き込
む。ロックビットリードは、データＤ（１５：０）バス
から入力されるコマンド７１Ｈでセットアップモードに
入り、次のサイクルでブロックアドレスを取り込みモー
ドエントリーしてロックビットのデータを読み出す。
５：０）バスから入力されるコマンド７７Ｈでセットア
ップモードに入り、次のサイクルでブロックアドレスを
取り込みモードエントリーする。ロックビットプログラ
ム終了後は、ステータスレジスタにステータスを書き込
む。ロックビットリードは、データＤ（１５：０）バス
から入力されるコマンド７１Ｈでセットアップモードに
入り、次のサイクルでブロックアドレスを取り込みモー
ドエントリーしてロックビットのデータを読み出す。
【００２４】［マイクロシーケンサ］図３に、マイクロ
シーケンサ１のブロック図を示す。マイクロシーケンサ
１は、コマンドポート６，ステータスレジスタ７，自動
消去シーケンサ８，自動書き込みシーケンサ１３，テス
トモードシーケンサ９，パワーリセット回路１０，クロ
ック発生回路１１，デコーダ・チャージポンプ制御信号
生成回路１２，ロックビットフラグ回路１５，タイマー
回路１４からなる。
シーケンサ１のブロック図を示す。マイクロシーケンサ
１は、コマンドポート６，ステータスレジスタ７，自動
消去シーケンサ８，自動書き込みシーケンサ１３，テス
トモードシーケンサ９，パワーリセット回路１０，クロ
ック発生回路１１，デコーダ・チャージポンプ制御信号
生成回路１２，ロックビットフラグ回路１５，タイマー
回路１４からなる。
【００２５】コマンドポート６は、アドレス／データ／
制御信号ラッチ回路５から送られてくる情報を元に、各
種モードの設定を行い、チャージポンプ２，メモリーデ
コーダー３，メモリブロック４を制御する。自動消去シ
ーケンサ８は、コマンドポート６の指示により、自動消
去の動作を制御する。チャージポンプ２，メモリーデコ
ーダ３，メモリブロック４の制御は、デコーダ・チャー
ジポンプ制御信号生成回路１２を介して行われる。消去
パルスの発行やポンプ立ち上げ時間設定など、自動消去
シーケンスで必要な各種時間の計測は、タイマー回路１
４を呼び出して行われる。また、自動消去時のステータ
ス状態をステータスレジスタ７に書き込む。
制御信号ラッチ回路５から送られてくる情報を元に、各
種モードの設定を行い、チャージポンプ２，メモリーデ
コーダー３，メモリブロック４を制御する。自動消去シ
ーケンサ８は、コマンドポート６の指示により、自動消
去の動作を制御する。チャージポンプ２，メモリーデコ
ーダ３，メモリブロック４の制御は、デコーダ・チャー
ジポンプ制御信号生成回路１２を介して行われる。消去
パルスの発行やポンプ立ち上げ時間設定など、自動消去
シーケンスで必要な各種時間の計測は、タイマー回路１
４を呼び出して行われる。また、自動消去時のステータ
ス状態をステータスレジスタ７に書き込む。
【００２６】自動書き込みシーケンサ１３は、コマンド
ポート６の指示により、自動書き込みの動作を制御す
る。チャージポンプ２，メモリデコーダ３の制御は、デ
コーダ・チャージポンプ制御信号生成回路１２を介して
行われる。書き込みパルスの発行やポンプ立ち上げ時間
設定など、自動書き込みシーケンスで必要な各種時間の
計測は、タイマー回路１４を呼び出して行われる。
ポート６の指示により、自動書き込みの動作を制御す
る。チャージポンプ２，メモリデコーダ３の制御は、デ
コーダ・チャージポンプ制御信号生成回路１２を介して
行われる。書き込みパルスの発行やポンプ立ち上げ時間
設定など、自動書き込みシーケンスで必要な各種時間の
計測は、タイマー回路１４を呼び出して行われる。
【００２７】また、自動書き込み動作時のステータス状
態をステータスレジスタ７に書き込む。テストモードシ
ーケンサ９は、コマンドポート６の指示により、テスト
モードの動作を制御する。チャージポンプ２，モードデ
コーダ３，メモリブロック４の制御はデコーダ・チャー
ジポンプ制御信号生成回路１２を介して行われる。書き
込みパルスや、消去パルスの発行や、ポンプ立ち上げ時
間設定など、各種テストシーケンサで必要な時間の計測
は、タイマー回路１４を呼び出して行われる。
態をステータスレジスタ７に書き込む。テストモードシ
ーケンサ９は、コマンドポート６の指示により、テスト
モードの動作を制御する。チャージポンプ２，モードデ
コーダ３，メモリブロック４の制御はデコーダ・チャー
ジポンプ制御信号生成回路１２を介して行われる。書き
込みパルスや、消去パルスの発行や、ポンプ立ち上げ時
間設定など、各種テストシーケンサで必要な時間の計測
は、タイマー回路１４を呼び出して行われる。
【００２８】パワーリセット回路１０は、電源の立ち上
げエッジを感知してリセット信号を内部回路に出力する
か、またはコマンドポート６経由から入力される外部リ
セット入力によって内部全ての回路をリセット状態にす
る。クロック生成回路１１は、１０ＭＨｚ相当のクロッ
クパルスを、自動消去シーケンサ８，自動書き込みシー
ケンサ１３とテストモードシーケンサ９に出力する。パ
ワーリセット回路１０により全ての回路が非動作状態と
なった時は、クロック生成回路１１も機能が停止しクロ
ック信号も停止する。
げエッジを感知してリセット信号を内部回路に出力する
か、またはコマンドポート６経由から入力される外部リ
セット入力によって内部全ての回路をリセット状態にす
る。クロック生成回路１１は、１０ＭＨｚ相当のクロッ
クパルスを、自動消去シーケンサ８，自動書き込みシー
ケンサ１３とテストモードシーケンサ９に出力する。パ
ワーリセット回路１０により全ての回路が非動作状態と
なった時は、クロック生成回路１１も機能が停止しクロ
ック信号も停止する。
【００２９】ステータスレジスタ７は、自動消去／自動
書き込み時のステータス状態を保持し、必要であればそ
の値をコマンドポート６を介して外部に出力する。デコ
ーダ・チャージポンプ制御信号生成回路１２は、自動消
去シーケンサ８，自動書き込みシーケンサ１３，テスト
モードシーケンサ９の出力を受け、チャージポンプ２と
メモリデコーダ３，メモリブロック４を制御する制御信
号を生成する。
書き込み時のステータス状態を保持し、必要であればそ
の値をコマンドポート６を介して外部に出力する。デコ
ーダ・チャージポンプ制御信号生成回路１２は、自動消
去シーケンサ８，自動書き込みシーケンサ１３，テスト
モードシーケンサ９の出力を受け、チャージポンプ２と
メモリデコーダ３，メモリブロック４を制御する制御信
号を生成する。
【００３０】ロックビットフラグ回路１５は、メモリブ
ロック４のメモリブロック数だけレジスタが存在し、リ
ードしたロックビット情報を保持する。ロックビットの
値をリードする必要がある場合には、メモリデコーダ３
とメモリブロック４に制御信号を発行しロックビットデ
ータをリードする。タイマー回路１４は、自動消去シー
ケンサ８，自動書き込みシーケンサ１３，ロックビット
フラグ回路１５からの信号を受け、要求のあった時間を
計測し、要求元のブロックに終了信号を返す。
ロック４のメモリブロック数だけレジスタが存在し、リ
ードしたロックビット情報を保持する。ロックビットの
値をリードする必要がある場合には、メモリデコーダ３
とメモリブロック４に制御信号を発行しロックビットデ
ータをリードする。タイマー回路１４は、自動消去シー
ケンサ８，自動書き込みシーケンサ１３，ロックビット
フラグ回路１５からの信号を受け、要求のあった時間を
計測し、要求元のブロックに終了信号を返す。
【００３１】［チャージポンプ］図４に、チャージポン
プ２のブロック図を示す。チャージポンプ２は、負電圧
チャージポンプ検出回路１６，正電圧チャージポンプ検
出回路１７，読み出しチャージポンプ検出回路１８から
なる。チャージポンプ２は、マイクロシーケンサ１によ
って制御され、各チャージポンプの出力は、電圧切換回
路１９によってメモリデコーダ３とメモリブロック４に
供給される。
プ２のブロック図を示す。チャージポンプ２は、負電圧
チャージポンプ検出回路１６，正電圧チャージポンプ検
出回路１７，読み出しチャージポンプ検出回路１８から
なる。チャージポンプ２は、マイクロシーケンサ１によ
って制御され、各チャージポンプの出力は、電圧切換回
路１９によってメモリデコーダ３とメモリブロック４に
供給される。
【００３２】負チャージポンプは、消去用の負電圧発生
用のチャージポンプであり、自動消去時に負の電圧を発
生する。正電圧チャージポンプは、書き込み／消去用の
正電圧発生用のチャージポンプであり、書き込み時に正
の書き込み電圧を発生し、消去時に正の消去電圧を発生
する。読み出しチャージポンプは、読み出し／ベリファ
イ用の正電圧発生用のチャージポンプであり、読み出し
動作時に読み出し電圧を発生し、書き込み／書き込みベ
リファイ時にはベリファイ電圧を発生する。ここで、チ
ャージポンプ２は、最大６８ｋＢ容量のメモリを一度に
消去する電圧を供給できるものとする
用のチャージポンプであり、自動消去時に負の電圧を発
生する。正電圧チャージポンプは、書き込み／消去用の
正電圧発生用のチャージポンプであり、書き込み時に正
の書き込み電圧を発生し、消去時に正の消去電圧を発生
する。読み出しチャージポンプは、読み出し／ベリファ
イ用の正電圧発生用のチャージポンプであり、読み出し
動作時に読み出し電圧を発生し、書き込み／書き込みベ
リファイ時にはベリファイ電圧を発生する。ここで、チ
ャージポンプ２は、最大６８ｋＢ容量のメモリを一度に
消去する電圧を供給できるものとする
【００３３】［メモリデコーダ］図５に、メモリデコー
ダー３の構成図を示す。メモリデコーダー３は、Ｙ（コ
ラム）アドレス入力バッファラッチ２１，Ｘ（ロウ）ア
ドレスラッチ２０と、Ｙ（コラム）アドレスプリデコー
ダ２３，Ｘ（ロウ）アドレスプリデコーダ２２からな
る。
ダー３の構成図を示す。メモリデコーダー３は、Ｙ（コ
ラム）アドレス入力バッファラッチ２１，Ｘ（ロウ）ア
ドレスラッチ２０と、Ｙ（コラム）アドレスプリデコー
ダ２３，Ｘ（ロウ）アドレスプリデコーダ２２からな
る。
【００３４】Ｙ（コラム）アドレス入力バッファラッチ
２１，Ｘ（ロウ）アドレスラッチ２０は、マイクロシー
ケンサ１から送られてきた１９ビットのアドレスＡ（１
８：０）をラッチする。ラッチされたアドレスは、Ｙ
（コラム）アドレスプリデコーダ２３、Ｘ（ロウ）アド
レスプリデコーダ２２においてアドレスのプリデコード
処理が行われ、メモリブロック４に対してプリデコード
されたアドレスを出力する。
２１，Ｘ（ロウ）アドレスラッチ２０は、マイクロシー
ケンサ１から送られてきた１９ビットのアドレスＡ（１
８：０）をラッチする。ラッチされたアドレスは、Ｙ
（コラム）アドレスプリデコーダ２３、Ｘ（ロウ）アド
レスプリデコーダ２２においてアドレスのプリデコード
処理が行われ、メモリブロック４に対してプリデコード
されたアドレスを出力する。
【００３５】［メモリブロック］図５にメモリブロック
４の構成図を示す。メモリブロック４からなるメモリ部
は、８ＫＢのメモリブロック〔８〕：２４，６４ＫＢの
メモリブロック
４の構成図を示す。メモリブロック４からなるメモリ部
は、８ＫＢのメモリブロック〔８〕：２４，６４ＫＢの
メモリブロック
〔０〕：２５，６４ＫＢのメモリブロッ
ク〔１〕：２６，６４ＫＢのメモリブロック〔２〕：２
７，３２ＫＢのメモリブロック〔３〕：２８，１６ＫＢ
のメモリブロック〔４〕：２９，８ＫＢのメモリブロッ
ク〔５〕：３０，４ＫＢのメモリブロック〔６〕：３
１，４ＫＢのメモリブロック〔７〕：３２，センスアン
プ／書き込み回路３３からなる。それぞれのメモリブロ
ックは、Ｘデコーダ，Ｙデコーダ，メモリアレイからな
る。ここで、６４ＫＢのメモリブロック
ク〔１〕：２６，６４ＫＢのメモリブロック〔２〕：２
７，３２ＫＢのメモリブロック〔３〕：２８，１６ＫＢ
のメモリブロック〔４〕：２９，８ＫＢのメモリブロッ
ク〔５〕：３０，４ＫＢのメモリブロック〔６〕：３
１，４ＫＢのメモリブロック〔７〕：３２，センスアン
プ／書き込み回路３３からなる。それぞれのメモリブロ
ックは、Ｘデコーダ，Ｙデコーダ，メモリアレイからな
る。ここで、６４ＫＢのメモリブロック
〔０〕：２５，
６４ＫＢのメモリブロック〔１〕：２６および６４ＫＢ
のメモリブロック〔２〕：２７は、比較的大きなメモリ
容量を持つ大容量メモリブロックを構成する。また、３
２ＫＢのメモリブロック〔３〕：２８は、メモリブロッ
ク
６４ＫＢのメモリブロック〔１〕：２６および６４ＫＢ
のメモリブロック〔２〕：２７は、比較的大きなメモリ
容量を持つ大容量メモリブロックを構成する。また、３
２ＫＢのメモリブロック〔３〕：２８は、メモリブロッ
ク
〔０〕：２５，メモリブロック〔１〕：２６およびメ
モリブロック〔２〕：２７よりも、比較的小さなメモリ
容量を持つ小容量メモリブロックを構成する。また、１
６ＫＢのメモリブロック〔４〕：２９は、メモリブロッ
ク
モリブロック〔２〕：２７よりも、比較的小さなメモリ
容量を持つ小容量メモリブロックを構成する。また、１
６ＫＢのメモリブロック〔４〕：２９は、メモリブロッ
ク
〔０〕：２５，メモリブロック〔１〕：２６およびメ
モリブロック〔２〕：２７ならびにメモリブロック
〔３〕：２８よりも、比較的小さなメモリ容量を持つ小
容量メモリブロックを構成する。また、８ＫＢのメモリ
ブロック〔５〕：３０およびメモリブロック〔８〕：２
４は、メモリブロック
モリブロック〔２〕：２７ならびにメモリブロック
〔３〕：２８よりも、比較的小さなメモリ容量を持つ小
容量メモリブロックを構成する。また、８ＫＢのメモリ
ブロック〔５〕：３０およびメモリブロック〔８〕：２
４は、メモリブロック
〔０〕：２５，メモリブロック
〔１〕：２６およびメモリブロック〔２〕：２７ならび
にメモリブロック〔３〕：２８およびメモリブロック
〔４〕：２９よりも、比較的小さなメモリ容量を持つ小
容量メモリブロックを構成する。また、４ＫＢのメモリ
ブロック〔６〕：３１およびメモリブロック〔７〕：３
２は、また、８ＫＢのメモリブロック〔５〕：３０およ
びメモリブロック〔８〕：２４は、メモリブロック
〔１〕：２６およびメモリブロック〔２〕：２７ならび
にメモリブロック〔３〕：２８およびメモリブロック
〔４〕：２９よりも、比較的小さなメモリ容量を持つ小
容量メモリブロックを構成する。また、４ＫＢのメモリ
ブロック〔６〕：３１およびメモリブロック〔７〕：３
２は、また、８ＫＢのメモリブロック〔５〕：３０およ
びメモリブロック〔８〕：２４は、メモリブロック
〔０〕：２５，メモリブロック〔１〕：２６およびメモ
リブロック〔２〕：２７ならびにメモリブロック
〔３〕：２８，メモリブロック〔４〕：２９，メモリブ
ロック〔５〕およびメモリブロック〔８〕：２４よりも
比較的小さなメモリ容量を持つ小容量メモリブロックを
構成する。
リブロック〔２〕：２７ならびにメモリブロック
〔３〕：２８，メモリブロック〔４〕：２９，メモリブ
ロック〔５〕およびメモリブロック〔８〕：２４よりも
比較的小さなメモリ容量を持つ小容量メモリブロックを
構成する。
【００３６】図６に、メモリブロック４のアドレス空間
を示す。メモリブロック
を示す。メモリブロック
〔０〕は、１６進表記で、“４
００００Ｈ”〜“４ＦＦＦＦＨ”のアドレス空間を持
つ。メモリブロック〔１〕は、１６進表記で、“５００
００Ｈ”〜“５ＦＦＦＦＨ”のアドレス空間を持つ。メ
モリブロック〔２〕は、１６進表記で、“６００００
Ｈ”〜“６ＦＦＦＦＨ”のアドレス空間を持つ。メモリ
ブロック〔３〕は、１６進表記で、“７００００Ｈ”〜
“７７ＦＦＦＨ”のアドレス空間を持つ。メモリブロッ
ク〔４〕は、１６進表記で、“７８０００Ｈ”〜“７Ｂ
ＦＦＦＨ”のアドレス空間を持つ。メモリブロック
〔５〕は、１６進表記で、“７Ｃ０００Ｈ”〜“７ＤＦ
ＦＦＨ”のアドレス空間を持つ。メモリブロック〔６〕
は、１６進表記で、“７Ｅ０００Ｈ”〜“７ＥＦＦＦ
Ｈ”のアドレス空間を持つ。メモリブロック〔７〕は、
１６進表記で、“７Ｆ０００Ｈ”〜“７ＦＦＦＦＨ”の
アドレス空間を持つ。メモリブロック〔８〕は、１６進
表記で、“７Ｅ０００Ｈ”〜“７ＦＦＦＦＨ”のアドレ
ス空間を持つ。メモリブロック〔８〕へのアクセスは、
マイクロシーケンサ１から出力される制御信号（メモリ
ブロック〔８〕アクセス信号）を併用してアクセスされ
る。
００００Ｈ”〜“４ＦＦＦＦＨ”のアドレス空間を持
つ。メモリブロック〔１〕は、１６進表記で、“５００
００Ｈ”〜“５ＦＦＦＦＨ”のアドレス空間を持つ。メ
モリブロック〔２〕は、１６進表記で、“６００００
Ｈ”〜“６ＦＦＦＦＨ”のアドレス空間を持つ。メモリ
ブロック〔３〕は、１６進表記で、“７００００Ｈ”〜
“７７ＦＦＦＨ”のアドレス空間を持つ。メモリブロッ
ク〔４〕は、１６進表記で、“７８０００Ｈ”〜“７Ｂ
ＦＦＦＨ”のアドレス空間を持つ。メモリブロック
〔５〕は、１６進表記で、“７Ｃ０００Ｈ”〜“７ＤＦ
ＦＦＨ”のアドレス空間を持つ。メモリブロック〔６〕
は、１６進表記で、“７Ｅ０００Ｈ”〜“７ＥＦＦＦ
Ｈ”のアドレス空間を持つ。メモリブロック〔７〕は、
１６進表記で、“７Ｆ０００Ｈ”〜“７ＦＦＦＦＨ”の
アドレス空間を持つ。メモリブロック〔８〕は、１６進
表記で、“７Ｅ０００Ｈ”〜“７ＦＦＦＦＨ”のアドレ
ス空間を持つ。メモリブロック〔８〕へのアクセスは、
マイクロシーケンサ１から出力される制御信号（メモリ
ブロック〔８〕アクセス信号）を併用してアクセスされ
る。
【００３７】図７は、図６に示すブロック中の６４ＫＢ
メモリブロック
メモリブロック
〔０〕の、Ｘデコーダ３５，Ｙデコーダ
３４，メモリセルアレイ，センスアンプ／書き込み回路
３３を抽出して示す図である。メモリセルアレイは、１
センスアンプ／書き込み回路に結合される分のみを示し
ている。Ｙデコーダ３４は、図５に示すアドレスプリデ
コーダ２３からの出力を受けて、６４本のビット線ＢＬ
０〜ＢＬ６３から１本のビット線を選択するための６４
本の制御信号ＣＳ０〜ＣＳ６３を生成する。Ｘデコーダ
３５は、図５に示すＸアドレスプリデコーダ２２からの
出力を受けて、２５６本のワード線ＷＬ０〜ＷＬ２５５
から１本のワード線を選択制御する。
３４，メモリセルアレイ，センスアンプ／書き込み回路
３３を抽出して示す図である。メモリセルアレイは、１
センスアンプ／書き込み回路に結合される分のみを示し
ている。Ｙデコーダ３４は、図５に示すアドレスプリデ
コーダ２３からの出力を受けて、６４本のビット線ＢＬ
０〜ＢＬ６３から１本のビット線を選択するための６４
本の制御信号ＣＳ０〜ＣＳ６３を生成する。Ｘデコーダ
３５は、図５に示すＸアドレスプリデコーダ２２からの
出力を受けて、２５６本のワード線ＷＬ０〜ＷＬ２５５
から１本のワード線を選択制御する。
【００３８】フローティングゲートを有する不揮発性ト
ランジスタからなるメモリセルＴｒ０−０〜Ｔｒ０−６
３，Ｔｒ１−０〜Ｔｒ１−６３，Ｔｒ２−０〜Ｔｒ２−
６３，Ｔｒ３−０〜Ｔｒ３−６３，Ｔｒ６３−０〜Ｔｒ
６３−６３が行列状に配置されている。このうち、同一
行に配置されたメモリセルＴｒ０−０〜Ｔｒ２５５−
０，Ｔｒ０−１〜Ｔｒ２５５−１，Ｔｒ０−２〜Ｔｒ２
５５−２，Ｔｒ０−６３〜Ｔｒ２５５−６３には、同一
ビット線ＢＬ０〜ＢＬ６３がソース端子に接続されてお
り、それぞれ異なるワード線ＷＬ０〜ＷＬ２５５がゲー
ト端子に接続されている。
ランジスタからなるメモリセルＴｒ０−０〜Ｔｒ０−６
３，Ｔｒ１−０〜Ｔｒ１−６３，Ｔｒ２−０〜Ｔｒ２−
６３，Ｔｒ３−０〜Ｔｒ３−６３，Ｔｒ６３−０〜Ｔｒ
６３−６３が行列状に配置されている。このうち、同一
行に配置されたメモリセルＴｒ０−０〜Ｔｒ２５５−
０，Ｔｒ０−１〜Ｔｒ２５５−１，Ｔｒ０−２〜Ｔｒ２
５５−２，Ｔｒ０−６３〜Ｔｒ２５５−６３には、同一
ビット線ＢＬ０〜ＢＬ６３がソース端子に接続されてお
り、それぞれ異なるワード線ＷＬ０〜ＷＬ２５５がゲー
ト端子に接続されている。
【００３９】メモリデータの読み出しは、まず、Ｙデコ
ーダ３４の出力に従って、６４本のビット線ＢＬ０〜Ｂ
Ｌ６３から１本が選択される。ビット線は、Ｙデコーダ
３４の出力信号ＣＳ０〜ＣＳ６３に従って、選択された
出力信号ＣＳ０〜ＣＳ６３に結合されているトランジス
タ３６〜３９がオンして選択される。次に、Ｘデコーダ
３５の出力に従って、２５６本のワード線ＷＬ０〜ＷＬ
２５５から１本が選択される。選択されたビット線とワ
ード線に接続されたフローティングゲートを有する不揮
発性トランジスタからなるメモリセルの内容が、センス
アンプ／書き込み回路３３中のセンスアンプを介してデ
ータバスに出力される。
ーダ３４の出力に従って、６４本のビット線ＢＬ０〜Ｂ
Ｌ６３から１本が選択される。ビット線は、Ｙデコーダ
３４の出力信号ＣＳ０〜ＣＳ６３に従って、選択された
出力信号ＣＳ０〜ＣＳ６３に結合されているトランジス
タ３６〜３９がオンして選択される。次に、Ｘデコーダ
３５の出力に従って、２５６本のワード線ＷＬ０〜ＷＬ
２５５から１本が選択される。選択されたビット線とワ
ード線に接続されたフローティングゲートを有する不揮
発性トランジスタからなるメモリセルの内容が、センス
アンプ／書き込み回路３３中のセンスアンプを介してデ
ータバスに出力される。
【００４０】また、メモリデータへの書き込みは、Ｘデ
コーダ３５，Ｙデコーダ３４の出力に従って、ビット線
ＢＬ０〜ＢＬ６３とワード線ＷＬ０〜ＷＬ２５５からそ
れぞれ１本のビット線とワード線が選択され、選択され
たビット線とワード線に接続されたフローティングゲー
トを有する不揮発性トランジスタからなるメモリセル
に、センスアンプ／書き込み回路３３中の書き込み回路
を介してデータバスの値が書き込まれる。
コーダ３５，Ｙデコーダ３４の出力に従って、ビット線
ＢＬ０〜ＢＬ６３とワード線ＷＬ０〜ＷＬ２５５からそ
れぞれ１本のビット線とワード線が選択され、選択され
たビット線とワード線に接続されたフローティングゲー
トを有する不揮発性トランジスタからなるメモリセル
に、センスアンプ／書き込み回路３３中の書き込み回路
を介してデータバスの値が書き込まれる。
【００４１】図８は、図５に示すブロック中の、６４Ｋ
Ｂメモリブロック
Ｂメモリブロック
〔０〕の、Ｘデコーダ３５，Ｙデコー
ダ３４，ダミーメモリセルアレイ，ロックビットセルア
レイ，センスアンプ／書き込み回路３３を抽出して示す
図である。メモリセルアレイは、１センスアンプ／書き
込み回路に結合される分のみを示している。
ダ３４，ダミーメモリセルアレイ，ロックビットセルア
レイ，センスアンプ／書き込み回路３３を抽出して示す
図である。メモリセルアレイは、１センスアンプ／書き
込み回路に結合される分のみを示している。
【００４２】Ｙデコーダ３４は、図５に示すＹアドレス
プリデコーダ２３からの出力を受けて、６４本のビット
線ＤＢＬ１〜ＤＢＬ６４から１本のビット線を選択する
ための６４本の制御信号ＣＳＳ１〜ＣＳＳ６４を生成す
る。
プリデコーダ２３からの出力を受けて、６４本のビット
線ＤＢＬ１〜ＤＢＬ６４から１本のビット線を選択する
ための６４本の制御信号ＣＳＳ１〜ＣＳＳ６４を生成す
る。
【００４３】Ｘデコーダ３５は、図５に示すＸアドレス
プリデコーダ２１からの出力を受けて、２５６本のワー
ド線ＷＬ０〜ＷＬ２５５から１本のワード線を選択制御
する。また、ロックビット線ＬＢＬは、メモリブロック
毎にロック／アンロック状態を示す不揮発性トランジス
タＴｒ００−０が繋がったビット線である。
プリデコーダ２１からの出力を受けて、２５６本のワー
ド線ＷＬ０〜ＷＬ２５５から１本のワード線を選択制御
する。また、ロックビット線ＬＢＬは、メモリブロック
毎にロック／アンロック状態を示す不揮発性トランジス
タＴｒ００−０が繋がったビット線である。
【００４４】さらに、フローティングゲートを有する不
揮発性トランジスタからなるダミーメモリセルとロック
ビットメモリセルＴｒ００−０〜Ｔｒ００−６４，Ｔｒ
１０−０〜Ｔｒ１−６４，Ｔｒ２０−０〜Ｔｒ２０−６
４，Ｔｒ３０−０〜Ｔｒ３０−６４，Ｔｒ２５５０−０
〜Ｔｒ２５５０−６４が行列状に配置されている。
揮発性トランジスタからなるダミーメモリセルとロック
ビットメモリセルＴｒ００−０〜Ｔｒ００−６４，Ｔｒ
１０−０〜Ｔｒ１−６４，Ｔｒ２０−０〜Ｔｒ２０−６
４，Ｔｒ３０−０〜Ｔｒ３０−６４，Ｔｒ２５５０−０
〜Ｔｒ２５５０−６４が行列状に配置されている。
【００４５】このうち、同一行に配置されたメモリセル
Ｔｒ００−０〜Ｔｒ２５５０−０，Ｔｒ００−１〜Ｔｒ
２５５０−１，Ｔｒ００−２〜Ｔｒ２５５０−２，Ｔｒ
００−６４〜Ｔｒ２５５０−６４には、同一ビット線Ｌ
ＢＬ，ＬＢＬ１〜ＤＢＬ６４がソース端子に接続されて
おり、それぞれ異なるワード線ＷＬ０〜ＷＬ２５５がゲ
ート端子に接続されている。ＤＢＬ１〜ＤＢＬ６４は、
ダミービット線であり、ＬＢＬはロックビット線であ
る。
Ｔｒ００−０〜Ｔｒ２５５０−０，Ｔｒ００−１〜Ｔｒ
２５５０−１，Ｔｒ００−２〜Ｔｒ２５５０−２，Ｔｒ
００−６４〜Ｔｒ２５５０−６４には、同一ビット線Ｌ
ＢＬ，ＬＢＬ１〜ＤＢＬ６４がソース端子に接続されて
おり、それぞれ異なるワード線ＷＬ０〜ＷＬ２５５がゲ
ート端子に接続されている。ＤＢＬ１〜ＤＢＬ６４は、
ダミービット線であり、ＬＢＬはロックビット線であ
る。
【００４６】ダミーメモリセルデータの読み出しは、ま
ず、Ｙデコーダ３４の出力に従って、６４本のビット線
ＤＢＬ１〜ＤＢＬ６４から１本が選択される。ビット線
は、Ｙデコーダ３４の出力信号ＣＳＳ１〜ＣＳＳ６４に
従って、選択された出力信号ＣＳＳ１〜ＣＳＳ６４に結
合されているトランジスタ４０〜４３がオンして選択さ
れる。次に、Ｘデコーダ３５の出力に従って、２５６本
のワード線ＷＬ０〜ＷＬ２５５から１本が選択される。
選択されたビット線とワード線に接続されたフローティ
ングゲートを有する不揮発性トランジスタからなるメモ
リセルの内容がセンスアンプ／書き込み回路３３中のセ
ンスアンプを介してデータバスに出力される。
ず、Ｙデコーダ３４の出力に従って、６４本のビット線
ＤＢＬ１〜ＤＢＬ６４から１本が選択される。ビット線
は、Ｙデコーダ３４の出力信号ＣＳＳ１〜ＣＳＳ６４に
従って、選択された出力信号ＣＳＳ１〜ＣＳＳ６４に結
合されているトランジスタ４０〜４３がオンして選択さ
れる。次に、Ｘデコーダ３５の出力に従って、２５６本
のワード線ＷＬ０〜ＷＬ２５５から１本が選択される。
選択されたビット線とワード線に接続されたフローティ
ングゲートを有する不揮発性トランジスタからなるメモ
リセルの内容がセンスアンプ／書き込み回路３３中のセ
ンスアンプを介してデータバスに出力される。
【００４７】また、ダミーメモリセルデータへの書き込
みは、図５に示すＸデコーダ３５，Ｙデコーダ３４の出
力に従って、ダミービット線ＤＢＬ１〜ＤＢＬ６４とワ
ード線ＷＬ０〜ＷＬ２５５からそれぞれ１本のビット線
とワード線が選択され、選択されたビット線とワード線
に接続されたフローティングゲートを有する不揮発性ト
ランジスタからなるメモリセルに、センスアンプ／書き
込み回路３３中の書き込み回路を介してデータバスの値
が書き込まれる。
みは、図５に示すＸデコーダ３５，Ｙデコーダ３４の出
力に従って、ダミービット線ＤＢＬ１〜ＤＢＬ６４とワ
ード線ＷＬ０〜ＷＬ２５５からそれぞれ１本のビット線
とワード線が選択され、選択されたビット線とワード線
に接続されたフローティングゲートを有する不揮発性ト
ランジスタからなるメモリセルに、センスアンプ／書き
込み回路３３中の書き込み回路を介してデータバスの値
が書き込まれる。
【００４８】さらに、ロックビットメモリセルデータの
読み出しは、制御信号ＬＢＣＡがセレクトされ、Ｘデコ
ーダ３５によってワード線ＷＬ０が選択され、ロックビ
ットメモリデータである不揮発性トランジスタＴｒ００
−０の値が、センスアンプ／書き込み回路３３中のセン
スアンプを介してデータバスに出力される。また、ロッ
クビットメモリへの書き込みは、制御信号ＬＢＣＡがセ
レクトされ、Ｘデコーダ３５によってワード線ＷＬ０が
選択され、ロックビットメモリデータである不揮発性ト
ランジスタＴｒ００−０に、センスアンプ／書き込み回
路３３中の書き込み回路を介してデータゼロの値が書き
込まれる。
読み出しは、制御信号ＬＢＣＡがセレクトされ、Ｘデコ
ーダ３５によってワード線ＷＬ０が選択され、ロックビ
ットメモリデータである不揮発性トランジスタＴｒ００
−０の値が、センスアンプ／書き込み回路３３中のセン
スアンプを介してデータバスに出力される。また、ロッ
クビットメモリへの書き込みは、制御信号ＬＢＣＡがセ
レクトされ、Ｘデコーダ３５によってワード線ＷＬ０が
選択され、ロックビットメモリデータである不揮発性ト
ランジスタＴｒ００−０に、センスアンプ／書き込み回
路３３中の書き込み回路を介してデータゼロの値が書き
込まれる。
【００４９】〔動作説明〕 ［自動一括消去］次に、この発明の不揮発性半導体メモ
リの自動消去シーケンサ８の構成について、図７を用い
て説明する。自動消去シーケンサ８は、自動消去シーケ
ンス制御回路４４，消去前書き込み制御回路４６，消去
／消去ベリファイ制御回路４７，消去前書き込み信号生
成回路４８，アドレスインクリメンタ４９，消去ベリフ
ァイ回路５０，ロックビット読み出し制御回路４５から
なる。
リの自動消去シーケンサ８の構成について、図７を用い
て説明する。自動消去シーケンサ８は、自動消去シーケ
ンス制御回路４４，消去前書き込み制御回路４６，消去
／消去ベリファイ制御回路４７，消去前書き込み信号生
成回路４８，アドレスインクリメンタ４９，消去ベリフ
ァイ回路５０，ロックビット読み出し制御回路４５から
なる。
【００５０】自動消去シーケンス制御回路４４は、コマ
ンドポート６，クロック生成回路１１，パワーリセット
回路１０からの信号を受け、この発明の不揮発性半導体
メモリが自動消去モードに入ると、ロックビット読み出
し制御回路４５，消去前書き込み制御回路４６９，消去
／消去ベリファイ制御回路４７を制御する。
ンドポート６，クロック生成回路１１，パワーリセット
回路１０からの信号を受け、この発明の不揮発性半導体
メモリが自動消去モードに入ると、ロックビット読み出
し制御回路４５，消去前書き込み制御回路４６９，消去
／消去ベリファイ制御回路４７を制御する。
【００５１】自動消去は、ロックビット読み出し，消去
前書き込み，消去／消去ベリファイの各処理を、順次メ
モリ全体にわたって行う。ロックビット読み出し制御回
路４５は、全メモリのロックビット情報を読み出してこ
の情報をロックビットフラグ回路１５に保持する。読み
出されたロックビット情報は、ロックビットフラグ回路
１５を介して消去前書き込み制御回路４０，消去／消去
ベリファイ制御回路４７に対して出力される。
前書き込み，消去／消去ベリファイの各処理を、順次メ
モリ全体にわたって行う。ロックビット読み出し制御回
路４５は、全メモリのロックビット情報を読み出してこ
の情報をロックビットフラグ回路１５に保持する。読み
出されたロックビット情報は、ロックビットフラグ回路
１５を介して消去前書き込み制御回路４０，消去／消去
ベリファイ制御回路４７に対して出力される。
【００５２】消去前書き込み制御回路４６は、自動消去
シーケンス制御回路４４からの信号を受けて、メモリブ
ロックに対して消去前書き込み処理を行う。消去前書き
込み処理は、ロックビット読み出し制御回路４５により
読み出されてロックビットフラグ回路１５に保持された
ロック情報を基に、ロックされていないメモリブロック
のみに対して実行される。
シーケンス制御回路４４からの信号を受けて、メモリブ
ロックに対して消去前書き込み処理を行う。消去前書き
込み処理は、ロックビット読み出し制御回路４５により
読み出されてロックビットフラグ回路１５に保持された
ロック情報を基に、ロックされていないメモリブロック
のみに対して実行される。
【００５３】消去前書き込み制御回路４６は、アドレス
インクリメンタ４９を使用し、消去対象となっているメ
モリブロックの、アドレスを最下位アドレスから最上位
アドレスまでインクリメントしながら、消去前書き込み
信号生成回路から消去前書き込み信号を発生させて処理
を行う。アドレスインクリメンタ４９は、消去対象とな
っているメモリブロックの、アドレスを最下位アドレス
から最上位アドレスまでインクリメントさせる。消去／
消去ベリファイ制御回路４７は、自動消去シーケンス制
御回路４４からの信号を受けて、消去と消去ベリファイ
を行う。消去／消去ベリファイ処理は、ロックビット読
み出し制御回路４５により読み出されてロックビットフ
ラグ回路１５に保持されたロック情報を基に、ロックさ
れていないメモリブロックのみに対して実行される。消
去ベリファイ回路５０は、消去動作後、メモリのデータ
を読み出し、期待値と比較処理して、消去されているか
否かを確認する。
インクリメンタ４９を使用し、消去対象となっているメ
モリブロックの、アドレスを最下位アドレスから最上位
アドレスまでインクリメントしながら、消去前書き込み
信号生成回路から消去前書き込み信号を発生させて処理
を行う。アドレスインクリメンタ４９は、消去対象とな
っているメモリブロックの、アドレスを最下位アドレス
から最上位アドレスまでインクリメントさせる。消去／
消去ベリファイ制御回路４７は、自動消去シーケンス制
御回路４４からの信号を受けて、消去と消去ベリファイ
を行う。消去／消去ベリファイ処理は、ロックビット読
み出し制御回路４５により読み出されてロックビットフ
ラグ回路１５に保持されたロック情報を基に、ロックさ
れていないメモリブロックのみに対して実行される。消
去ベリファイ回路５０は、消去動作後、メモリのデータ
を読み出し、期待値と比較処理して、消去されているか
否かを確認する。
【００５４】メモリのデータ読み出し処理は、アドレス
インクリメンタ４９を使用し、消去対象となっているメ
モリブロックの、アドレスを最下位アドレスから最上位
アドレスまでインクリメントして順次行う。
インクリメンタ４９を使用し、消去対象となっているメ
モリブロックの、アドレスを最下位アドレスから最上位
アドレスまでインクリメントして順次行う。
【００５５】［自動一括消去のフローチャート］この発
明の不揮発性半導体メモリの自動一括消去の動作を、図
８のフローチャートを用いて説明する。この場合の自動
一括消去では、ブロック
明の不揮発性半導体メモリの自動一括消去の動作を、図
８のフローチャートを用いて説明する。この場合の自動
一括消去では、ブロック
〔０〕，ブロック〔１〕，ブロ
ック〔２〕，ブロック〔３〕，ブロック〔４〕，ブロッ
ク〔５〕，ブロック〔６〕，ブロック，ブロック〔７〕
の全てのブロックを対象にする。
ック〔２〕，ブロック〔３〕，ブロック〔４〕，ブロッ
ク〔５〕，ブロック〔６〕，ブロック，ブロック〔７〕
の全てのブロックを対象にする。
【００５６】まず、自動一括消去は、データＤ（１５：
０）バスから入力される第１コマンド２０Ｈ：５１でセ
ットアップモードに入り、次のサイクルで確認コマンド
の第２コマンド２０Ｈ：５２でモードエントリする。
０）バスから入力される第１コマンド２０Ｈ：５１でセ
ットアップモードに入り、次のサイクルで確認コマンド
の第２コマンド２０Ｈ：５２でモードエントリする。
【００５７】モードエントリ後、まずロックビットチェ
ック４４を行う。ロックビットチェックでは、消去の対
象となるメモリブロックのロックビット情報を読み出
し、消去可能か否かを判断する。
ック４４を行う。ロックビットチェックでは、消去の対
象となるメモリブロックのロックビット情報を読み出
し、消去可能か否かを判断する。
【００５８】ロックビットチェック５３は、メモリの全
ブロックであるブロック
ブロックであるブロック
〔０〕，ブロック〔１〕，ブロ
ック〔２〕，ブロック〔３〕，ブロック〔４〕，ブロッ
ク〔５〕，ブロック〔６〕，ブロック，ブロック〔７〕
に対して、最終ブロック５４まで反復実行する。読み出
されたロック／アンロックの情報は、ロックビットフラ
グ回路１５に書き込まれる。全メモリがロック状態であ
れば、消去前書き込み５５のフェーズに移行しないで正
常終了６２する。また、強制消去モードにある場合に
は、ロックビットを読み出してロック状態にあっても、
ロックビットフラグ回路１５には非ロック情報を書き込
む。ロックビットチェック５３後、アンロックまたは強
制消去モードにある場合には、次の消去前書き込み５５
のフェーズに移行する。
ック〔２〕，ブロック〔３〕，ブロック〔４〕，ブロッ
ク〔５〕，ブロック〔６〕，ブロック，ブロック〔７〕
に対して、最終ブロック５４まで反復実行する。読み出
されたロック／アンロックの情報は、ロックビットフラ
グ回路１５に書き込まれる。全メモリがロック状態であ
れば、消去前書き込み５５のフェーズに移行しないで正
常終了６２する。また、強制消去モードにある場合に
は、ロックビットを読み出してロック状態にあっても、
ロックビットフラグ回路１５には非ロック情報を書き込
む。ロックビットチェック５３後、アンロックまたは強
制消去モードにある場合には、次の消去前書き込み５５
のフェーズに移行する。
【００５９】消去前書き込みのフェーズでは、自動消去
シーケンサ８が、消去対象となっているメモリブロック
に対して、データ“０”を書き込む動作を行う。また、
強制消去モードにある場合には、ロック状態にあって
も、全メモリブロックに対して消去前書き込み処理を実
行する。消去前書き込み５５では、アドレスインクリメ
ンタを使用し、順次アドレスをインクリメントさせなが
らワード単位で書き込んでいく。消去前書き込み５５の
フェーズ終了後、消去パルス印加５６のフェーズに移行
する。
シーケンサ８が、消去対象となっているメモリブロック
に対して、データ“０”を書き込む動作を行う。また、
強制消去モードにある場合には、ロック状態にあって
も、全メモリブロックに対して消去前書き込み処理を実
行する。消去前書き込み５５では、アドレスインクリメ
ンタを使用し、順次アドレスをインクリメントさせなが
らワード単位で書き込んでいく。消去前書き込み５５の
フェーズ終了後、消去パルス印加５６のフェーズに移行
する。
【００６０】消去パルス印加５６のフェーズでは、消去
パルスを消去対象となっているメモリブロックのみに印
加して消去動作を行う。消去パルス印加５６のフェーズ
終了後、消去ベリファイ５７のフェーズに移行する。
パルスを消去対象となっているメモリブロックのみに印
加して消去動作を行う。消去パルス印加５６のフェーズ
終了後、消去ベリファイ５７のフェーズに移行する。
【００６１】消去ベリファイ５７のフェーズでは、消去
対象となっているメモリブロックに対して、最下位アド
レスから最上位アドレスまでインクリメントさせながら
消去ベリファイ処理を行う。消去ベリファイ５７のフェ
ーズで、ベリファイフェイルが生じた場合、再消去を行
うために再消去前処理５８のフェーズに移行する。
対象となっているメモリブロックに対して、最下位アド
レスから最上位アドレスまでインクリメントさせながら
消去ベリファイ処理を行う。消去ベリファイ５７のフェ
ーズで、ベリファイフェイルが生じた場合、再消去を行
うために再消去前処理５８のフェーズに移行する。
【００６２】再消去前処理５８のフェーズでは、再消去
前処理回数のカウンタ値を１だけインクリメントさせ、
処理を消去パルス印加５６フェーズに再度移行させる。
消去パルス印加５６フェーズでは、再び消去動作を行
う。消去パルス印加５６フェーズ終了後、消去ベリファ
イ５７のフェーズに移行する。
前処理回数のカウンタ値を１だけインクリメントさせ、
処理を消去パルス印加５６フェーズに再度移行させる。
消去パルス印加５６フェーズでは、再び消去動作を行
う。消去パルス印加５６フェーズ終了後、消去ベリファ
イ５７のフェーズに移行する。
【００６３】消去ベリファイ５７のフェーズでは、前回
消去ベリファイに失敗したアドレスから再びベリファイ
を開始する。消去パルス印加５６フェーズ，消去ベリフ
ァイ５７フェーズ，再消去前処理５８フェーズでは、消
去ベリファイ５７フェーズで最終アドレスまでベリファ
イが行われるか、再消去前処理５８で再消去前処理回数
のカウンタ値が最大値になるか、までループ処理が続け
られる。再消去前処理５８で再消去前処理回数のカウン
タ値が最大値に到達すると消去エラー終了６１として処
理が終了する。また、消去ベリファイ５７フェーズで最
終アドレスまでベリファイが進むと、正常終了６０とし
て、自動一括消去の処理を終了する。
消去ベリファイに失敗したアドレスから再びベリファイ
を開始する。消去パルス印加５６フェーズ，消去ベリフ
ァイ５７フェーズ，再消去前処理５８フェーズでは、消
去ベリファイ５７フェーズで最終アドレスまでベリファ
イが行われるか、再消去前処理５８で再消去前処理回数
のカウンタ値が最大値になるか、までループ処理が続け
られる。再消去前処理５８で再消去前処理回数のカウン
タ値が最大値に到達すると消去エラー終了６１として処
理が終了する。また、消去ベリファイ５７フェーズで最
終アドレスまでベリファイが進むと、正常終了６０とし
て、自動一括消去の処理を終了する。
【００６４】［自動一括消去の消去ブロックパターン
１］次に、この発明の不揮発性半導体メモリの自動一括
消去の動作において、強制消去モードにおける消去する
メモリブロックの組み合わせについて図１１を用いて説
明する。強制消去モードでは、ロックビットの情報にか
かわらず全てのメモリが消去の対象となる。
１］次に、この発明の不揮発性半導体メモリの自動一括
消去の動作において、強制消去モードにおける消去する
メモリブロックの組み合わせについて図１１を用いて説
明する。強制消去モードでは、ロックビットの情報にか
かわらず全てのメモリが消去の対象となる。
【００６５】まず、６４ＫＢの容量を持つメモリブロッ
ク
ク
〔０〕について、図１０に示した自動一括消去のフロ
ーチャートに従って、消去前書き込み、消去／消去ベリ
ファイを実行する。消去エラーであれば自動一括消去を
終了する。
ーチャートに従って、消去前書き込み、消去／消去ベリ
ファイを実行する。消去エラーであれば自動一括消去を
終了する。
【００６６】次に、メモリブロック
〔０〕において消去
エラーでなければ、次の６４ＫＢの容量を持つメモリブ
ロック〔１〕について、図１０に示した自動一括消去の
フローチャートに従って、消去前書き込み、消去／消去
ベリファイを実行する。消去エラーであれば自動一括消
去を終了する。
エラーでなければ、次の６４ＫＢの容量を持つメモリブ
ロック〔１〕について、図１０に示した自動一括消去の
フローチャートに従って、消去前書き込み、消去／消去
ベリファイを実行する。消去エラーであれば自動一括消
去を終了する。
【００６７】次に、メモリブロック〔１〕において消去
エラーでなければ、次の６４ＫＢの容量を持つメモリブ
ロック〔２〕について、図１０に示した自動一括消去の
フローチャートに従って、消去前書き込み、消去／消去
ベリファイを実行する。消去エラーであれば自動一括消
去を終了する。
エラーでなければ、次の６４ＫＢの容量を持つメモリブ
ロック〔２〕について、図１０に示した自動一括消去の
フローチャートに従って、消去前書き込み、消去／消去
ベリファイを実行する。消去エラーであれば自動一括消
去を終了する。
【００６８】次に、メモリブロック〔２〕において消去
エラーでなければ、残りの３２ＫＢの容量を持つメモリ
ブロック〔３〕，１６ＫＢの容量を持つメモリブロック
〔４〕，８ＫＢの容量を持つメモリブロック〔５〕，４
ＫＢの容量を持つメモリブロック〔６〕，４ＫＢの容量
を持つメモリブロック〔７〕の５つのメモリブロックに
対して、図１０に示した自動一括消去のフローチャート
に従って、消去前書き込み、消去／消去ベリファイを実
行する。消去エラーであれば自動一括消去を終了する。
消去前書き込み、消去／消去ベリファイの各処理は、メ
モリブロック〔３〕，メモリブロック〔４〕，メモリブ
ロック〔５〕，メモリブロック〔６〕，メモリブロック
〔７〕の各メモリ個別に実行されるのではなく、メモリ
ブロック〔３〕，メモリブロック〔４〕，メモリブロッ
ク〔５〕，メモリブロック〔６〕，メモリブロック
〔７〕を一括して行われる。消去エラーであれば自動一
括消去を終了する。
エラーでなければ、残りの３２ＫＢの容量を持つメモリ
ブロック〔３〕，１６ＫＢの容量を持つメモリブロック
〔４〕，８ＫＢの容量を持つメモリブロック〔５〕，４
ＫＢの容量を持つメモリブロック〔６〕，４ＫＢの容量
を持つメモリブロック〔７〕の５つのメモリブロックに
対して、図１０に示した自動一括消去のフローチャート
に従って、消去前書き込み、消去／消去ベリファイを実
行する。消去エラーであれば自動一括消去を終了する。
消去前書き込み、消去／消去ベリファイの各処理は、メ
モリブロック〔３〕，メモリブロック〔４〕，メモリブ
ロック〔５〕，メモリブロック〔６〕，メモリブロック
〔７〕の各メモリ個別に実行されるのではなく、メモリ
ブロック〔３〕，メモリブロック〔４〕，メモリブロッ
ク〔５〕，メモリブロック〔６〕，メモリブロック
〔７〕を一括して行われる。消去エラーであれば自動一
括消去を終了する。
【００６９】［自動一括消去の消去ブロックパターン
２］次に、この発明の不揮発性半導体メモリの自動一括
消去の動作において、非強制消去モードにおける消去す
るメモリブロックの組み合わせについて図１２を用いて
説明する。非強制消去モードでは、各メモリブロック
は、ロックビットの情報によって消去できるか否かが決
まる。ここで、メモリブロック〔３〕のみがロック状態
であることを仮定する。
２］次に、この発明の不揮発性半導体メモリの自動一括
消去の動作において、非強制消去モードにおける消去す
るメモリブロックの組み合わせについて図１２を用いて
説明する。非強制消去モードでは、各メモリブロック
は、ロックビットの情報によって消去できるか否かが決
まる。ここで、メモリブロック〔３〕のみがロック状態
であることを仮定する。
【００７０】まず、６４ＫＢの容量を持つメモリブロッ
ク
ク
〔０〕について、図１０に示した自動一括消去のフロ
ーチャートに従って、消去前書き込み、消去／消去ベリ
ファイを実行する。消去エラーであれば自動一括消去を
終了する。
ーチャートに従って、消去前書き込み、消去／消去ベリ
ファイを実行する。消去エラーであれば自動一括消去を
終了する。
【００７１】次に、メモリブロック
〔０〕において消去
エラーでなければ、次の６４ＫＢの容量を持つメモリブ
ロック〔１〕について、図１０に示した自動一括消去の
フローチャートに従って、消去前書き込み、消去／消去
ベリファイを実行する。消去エラーであれば自動一括消
去を終了する。
エラーでなければ、次の６４ＫＢの容量を持つメモリブ
ロック〔１〕について、図１０に示した自動一括消去の
フローチャートに従って、消去前書き込み、消去／消去
ベリファイを実行する。消去エラーであれば自動一括消
去を終了する。
【００７２】次に、メモリブロック〔１〕において消去
エラーでなければ、次の６４ＫＢの容量を持つメモリブ
ロック〔２〕について、図１０に示した自動一括消去の
フローチャートに従って、消去前書き込み、消去／消去
ベリファイを実行する。消去エラーであれば自動一括消
去を終了する。
エラーでなければ、次の６４ＫＢの容量を持つメモリブ
ロック〔２〕について、図１０に示した自動一括消去の
フローチャートに従って、消去前書き込み、消去／消去
ベリファイを実行する。消去エラーであれば自動一括消
去を終了する。
【００７３】次に、メモリブロック〔２〕において消去
エラーでなければ、残りの１６ＫＢの容量を持つメモリ
ブロック〔４〕，８ＫＢの容量を持つメモリブロック
〔５〕，４ＫＢの容量を持つメモリブロック〔６〕，４
ＫＢの容量を持つメモリブロック〔７〕の４つのメモリ
ブロックに対して、図１０に示した自動一括消去のフロ
ーチャートに従って、消去前書き込み、消去／消去ベリ
ファイを実行する。消去エラーであれば自動一括消去を
終了する。消去前書き込み、消去／消去ベリファイの各
処理は、メモリブロック〔４〕，メモリブロック
〔５〕，メモリブロック〔６〕，メモリブロック〔７〕
の各メモリ個別に実行されるのではなく、メモリブロッ
ク〔４〕，メモリブロック〔５〕，メモリブロック
〔６〕，メモリブロック〔７〕を一括して行われる。消
去エラーであれば自動一括消去を終了する。
エラーでなければ、残りの１６ＫＢの容量を持つメモリ
ブロック〔４〕，８ＫＢの容量を持つメモリブロック
〔５〕，４ＫＢの容量を持つメモリブロック〔６〕，４
ＫＢの容量を持つメモリブロック〔７〕の４つのメモリ
ブロックに対して、図１０に示した自動一括消去のフロ
ーチャートに従って、消去前書き込み、消去／消去ベリ
ファイを実行する。消去エラーであれば自動一括消去を
終了する。消去前書き込み、消去／消去ベリファイの各
処理は、メモリブロック〔４〕，メモリブロック
〔５〕，メモリブロック〔６〕，メモリブロック〔７〕
の各メモリ個別に実行されるのではなく、メモリブロッ
ク〔４〕，メモリブロック〔５〕，メモリブロック
〔６〕，メモリブロック〔７〕を一括して行われる。消
去エラーであれば自動一括消去を終了する。
【００７４】［自動一括消去の消去ブロックパターン
３］次に、この発明の不揮発性半導体メモリの自動一括
消去の動作において、非強制消去モードにおける消去す
るメモリブロックの組み合わせについて図１３を用いて
説明する。非強制消去モードでは、各メモリブロック
は、ロックビットの情報によって消去できるか否かが決
まる。ここで、メモリブロック〔３〕，メモリブロック
〔４〕，メモリブロック〔５〕，メモリブロック〔７〕
がロック状態であることを仮定する。
３］次に、この発明の不揮発性半導体メモリの自動一括
消去の動作において、非強制消去モードにおける消去す
るメモリブロックの組み合わせについて図１３を用いて
説明する。非強制消去モードでは、各メモリブロック
は、ロックビットの情報によって消去できるか否かが決
まる。ここで、メモリブロック〔３〕，メモリブロック
〔４〕，メモリブロック〔５〕，メモリブロック〔７〕
がロック状態であることを仮定する。
【００７５】まず、６４ＫＢの容量を持つメモリブロッ
ク
ク
〔０〕について、図１０に示した自動一括消去のフロ
ーチャートに従って、消去前書き込み、消去／消去ベリ
ファイを実行する。消去エラーであれば自動一括消去を
終了する。
ーチャートに従って、消去前書き込み、消去／消去ベリ
ファイを実行する。消去エラーであれば自動一括消去を
終了する。
【００７６】次に、メモリブロック
〔０〕において消去
エラーでなければ、次の６４ＫＢの容量を持つメモリブ
ロック〔１〕について、図１０に示した自動一括消去の
フローチャートに従って、消去前書き込み、消去／消去
ベリファイを実行する。消去エラーであれば自動一括消
去を終了する。
エラーでなければ、次の６４ＫＢの容量を持つメモリブ
ロック〔１〕について、図１０に示した自動一括消去の
フローチャートに従って、消去前書き込み、消去／消去
ベリファイを実行する。消去エラーであれば自動一括消
去を終了する。
【００７７】次に、メモリブロック〔１〕において消去
エラーでなければ、次の６４ＫＢの容量を持つメモリブ
ロック〔２〕と４ＫＢ容量を持つメモリブロック〔６〕
のメモリブロックに対して、図１０に示した自動一括消
去のフローチャートに従って、消去前書き込み、消去／
消去ベリファイを実行する。ここで、メモリブロック
〔４〕，メモリブロック〔５〕，メモリブロック〔７〕
はロック状態なので、消去の対象にはならない。消去前
書き込み、消去／消去ベリファイの各処理は、メモリブ
ロック〔２〕，メモリブロック〔６〕の各メモリ個別に
実行されるのではなく、メモリブロック〔２〕，メモリ
ブロック〔６〕を一括して行われる。消去エラーであれ
ば自動一括消去を終了する。
エラーでなければ、次の６４ＫＢの容量を持つメモリブ
ロック〔２〕と４ＫＢ容量を持つメモリブロック〔６〕
のメモリブロックに対して、図１０に示した自動一括消
去のフローチャートに従って、消去前書き込み、消去／
消去ベリファイを実行する。ここで、メモリブロック
〔４〕，メモリブロック〔５〕，メモリブロック〔７〕
はロック状態なので、消去の対象にはならない。消去前
書き込み、消去／消去ベリファイの各処理は、メモリブ
ロック〔２〕，メモリブロック〔６〕の各メモリ個別に
実行されるのではなく、メモリブロック〔２〕，メモリ
ブロック〔６〕を一括して行われる。消去エラーであれ
ば自動一括消去を終了する。
【００７８】ここでは、メモリブロック〔４〕，メモリ
ブロック〔５〕，メモリブロック〔６〕，メモリブロッ
ク〔７〕の不均等メモリブロックのうち、最小メモリ容
量であるメモリブロック〔６〕もしくはメモリブロック
〔７〕のみがアンロックの場合、メモリブロック
ブロック〔５〕，メモリブロック〔６〕，メモリブロッ
ク〔７〕の不均等メモリブロックのうち、最小メモリ容
量であるメモリブロック〔６〕もしくはメモリブロック
〔７〕のみがアンロックの場合、メモリブロック
〔０〕，メモリブロック〔１〕，メモリブロック〔２〕
の大容量ブロックのうちのいずれかのアンロックメモリ
ブロックと抱き合わせで消去処理を実行する方式を取っ
ている。
の大容量ブロックのうちのいずれかのアンロックメモリ
ブロックと抱き合わせで消去処理を実行する方式を取っ
ている。
【００７９】メモリブロック
〔０〕，メモリブロック
〔１〕，メモリブロック〔２〕が全てアンロックの状態
で、メモリブロック〔４〕，メモリブロック〔５〕，メ
モリブロック〔６〕，メモリブロック〔７〕の不均等メ
モリブロックのうち、メモリブロック〔６〕のみがアン
ロックの場合には、メモリブロック〔２〕とメモリブロ
ック〔６〕を抱き合わせで消去処理を実行する。
〔１〕，メモリブロック〔２〕が全てアンロックの状態
で、メモリブロック〔４〕，メモリブロック〔５〕，メ
モリブロック〔６〕，メモリブロック〔７〕の不均等メ
モリブロックのうち、メモリブロック〔６〕のみがアン
ロックの場合には、メモリブロック〔２〕とメモリブロ
ック〔６〕を抱き合わせで消去処理を実行する。
【００８０】メモリブロック
〔０〕，メモリブロック
〔１〕，メモリブロック〔２〕が全てアンロック状態
で、メモリブロック〔４〕，メモリブロック〔５〕，メ
モリブロック〔６〕，メモリブロック〔７〕の不均等メ
モリブロックのうち、メモリブロック〔７〕のみがアン
ロックの場合には、メモリブロック〔２〕とメモリブロ
ック〔７〕を抱き合わせで消去処理を実行する。
〔１〕，メモリブロック〔２〕が全てアンロック状態
で、メモリブロック〔４〕，メモリブロック〔５〕，メ
モリブロック〔６〕，メモリブロック〔７〕の不均等メ
モリブロックのうち、メモリブロック〔７〕のみがアン
ロックの場合には、メモリブロック〔２〕とメモリブロ
ック〔７〕を抱き合わせで消去処理を実行する。
【００８１】メモリブロック
〔０〕，メモリブロック
〔１〕がアンロック状態、メモリブロック〔２〕がロッ
ク状態で、メモリブロック〔４〕，メモリブロック
〔５〕，メモリブロック〔６〕，メモリブロック〔７〕
の不均等メモリブロックのうち、メモリブロック〔６〕
のみがアンロックの場合には、メモリブロック〔１〕と
メモリブロック〔６〕を抱き合わせで消去処理を実行す
る。
〔１〕がアンロック状態、メモリブロック〔２〕がロッ
ク状態で、メモリブロック〔４〕，メモリブロック
〔５〕，メモリブロック〔６〕，メモリブロック〔７〕
の不均等メモリブロックのうち、メモリブロック〔６〕
のみがアンロックの場合には、メモリブロック〔１〕と
メモリブロック〔６〕を抱き合わせで消去処理を実行す
る。
【００８２】メモリブロック
〔０〕，メモリブロック
〔１〕がアンロック状態、メモリブロック〔２〕がロッ
ク状態で、メモリブロック〔４〕，メモリブロック
〔５〕，メモリブロック〔６〕，メモリブロック〔７〕
の不均等メモリブロックのうち、メモリブロック〔７〕
のみがアンロックの場合には、メモリブロック〔１〕と
メモリブロック〔７〕を抱き合わせで消去処理を実行す
る。
〔１〕がアンロック状態、メモリブロック〔２〕がロッ
ク状態で、メモリブロック〔４〕，メモリブロック
〔５〕，メモリブロック〔６〕，メモリブロック〔７〕
の不均等メモリブロックのうち、メモリブロック〔７〕
のみがアンロックの場合には、メモリブロック〔１〕と
メモリブロック〔７〕を抱き合わせで消去処理を実行す
る。
【００８３】メモリブロック
〔０〕がアンロック状態、
メモリブロック〔１〕メモリブロック〔２〕がロック状
態で、メモリブロック〔４〕，メモリブロック〔５〕，
メモリブロック〔６〕，メモリブロック〔７〕の不均等
メモリブロックのうち、メモリブロック〔６〕のみがア
ンロックの場合には、メモリブロック
メモリブロック〔１〕メモリブロック〔２〕がロック状
態で、メモリブロック〔４〕，メモリブロック〔５〕，
メモリブロック〔６〕，メモリブロック〔７〕の不均等
メモリブロックのうち、メモリブロック〔６〕のみがア
ンロックの場合には、メモリブロック
〔０〕とメモリブ
ロック〔６〕を抱き合わせで消去処理を実行する。
ロック〔６〕を抱き合わせで消去処理を実行する。
【００８４】メモリブロック
〔０〕がアンロック状態、
メモリブロック〔１〕メモリブロック〔２〕がロック状
態で、メモリブロック〔４〕，メモリブロック〔５〕，
メモリブロック〔６〕，メモリブロック〔７〕の不均等
メモリブロックのうち、メモリブロック〔７〕のみがア
ンロックの場合には、メモリブロック
メモリブロック〔１〕メモリブロック〔２〕がロック状
態で、メモリブロック〔４〕，メモリブロック〔５〕，
メモリブロック〔６〕，メモリブロック〔７〕の不均等
メモリブロックのうち、メモリブロック〔７〕のみがア
ンロックの場合には、メモリブロック
〔０〕とメモリブ
ロック〔７〕を抱き合わせで消去処理を実行する。
ロック〔７〕を抱き合わせで消去処理を実行する。
【００８５】［自動一括消去の消去ブロックパターン
４］次に、この発明の不揮発性半導体メモリの自動一括
消去の動作において、非強制消去モードにおける消去す
るメモリブロックの組み合わせについて図１４を用いて
説明する。非強制消去モードでは、各メモリブロック
は、ロックビットの情報によって消去できるか否かが決
まる。ここで、全メモリブロックがアンロック状態であ
ることを仮定する。
４］次に、この発明の不揮発性半導体メモリの自動一括
消去の動作において、非強制消去モードにおける消去す
るメモリブロックの組み合わせについて図１４を用いて
説明する。非強制消去モードでは、各メモリブロック
は、ロックビットの情報によって消去できるか否かが決
まる。ここで、全メモリブロックがアンロック状態であ
ることを仮定する。
【００８６】まず、６４ＫＢの容量を持つメモリブロッ
ク
ク
〔０〕について、図１０に示した自動一括消去のフロ
ーチャートに従って、消去前書き込み、消去／消去ベリ
ファイを実行する。消去エラーであれば自動一括消去を
終了する。
ーチャートに従って、消去前書き込み、消去／消去ベリ
ファイを実行する。消去エラーであれば自動一括消去を
終了する。
【００８７】次に、メモリブロック
〔０〕において消去
エラーでなければ、次の６４ＫＢの容量を持つメモリブ
ロック〔１〕について、図１０に示した自動一括消去の
フローチャートに従って、消去前書き込み、消去／消去
ベリファイを実行する。消去エラーであれば自動一括消
去を終了する。
エラーでなければ、次の６４ＫＢの容量を持つメモリブ
ロック〔１〕について、図１０に示した自動一括消去の
フローチャートに従って、消去前書き込み、消去／消去
ベリファイを実行する。消去エラーであれば自動一括消
去を終了する。
【００８８】次に、メモリブロック〔１〕において消去
エラーでなければ、次の６４ＫＢの容量を持つメモリブ
ロック〔２〕について、図１０に示した自動一括消去の
フローチャートに従って、消去前書き込み、消去／消去
ベリファイを実行する。消去エラーであれば自動一括消
去を終了する。
エラーでなければ、次の６４ＫＢの容量を持つメモリブ
ロック〔２〕について、図１０に示した自動一括消去の
フローチャートに従って、消去前書き込み、消去／消去
ベリファイを実行する。消去エラーであれば自動一括消
去を終了する。
【００８９】次に、メモリブロック〔２〕において消去
エラーでなければ、残りの３２ＫＢの容量を持つメモリ
ブロック〔３〕，１６ＫＢの容量を持つメモリブロック
〔４〕，８ＫＢの容量を持つメモリブロック〔５〕，４
ＫＢの容量を持つメモリブロック〔６〕，４ＫＢの容量
を持つメモリブロック〔７〕の５つのメモリブロックに
対して、図１０に示した自動一括消去のフローチャート
に従って、消去前書き込み、消去／消去ベリファイを実
行する。消去エラーであれば自動一括消去を終了する。
消去前書き込み、消去／消去ベリファイの各処理は、メ
モリブロック〔３〕，メモリブロック〔４〕，メモリブ
ロック〔５〕，メモリブロック〔６〕，メモリブロック
〔７〕の各メモリ個別に実行されるのではなく、メモリ
ブロック〔３〕，メモリブロック〔４〕，メモリブロッ
ク〔５〕，メモリブロック〔６〕，メモリブロック
〔７〕を一括して行われる。消去エラーであれば自動一
括消去を終了する。
エラーでなければ、残りの３２ＫＢの容量を持つメモリ
ブロック〔３〕，１６ＫＢの容量を持つメモリブロック
〔４〕，８ＫＢの容量を持つメモリブロック〔５〕，４
ＫＢの容量を持つメモリブロック〔６〕，４ＫＢの容量
を持つメモリブロック〔７〕の５つのメモリブロックに
対して、図１０に示した自動一括消去のフローチャート
に従って、消去前書き込み、消去／消去ベリファイを実
行する。消去エラーであれば自動一括消去を終了する。
消去前書き込み、消去／消去ベリファイの各処理は、メ
モリブロック〔３〕，メモリブロック〔４〕，メモリブ
ロック〔５〕，メモリブロック〔６〕，メモリブロック
〔７〕の各メモリ個別に実行されるのではなく、メモリ
ブロック〔３〕，メモリブロック〔４〕，メモリブロッ
ク〔５〕，メモリブロック〔６〕，メモリブロック
〔７〕を一括して行われる。消去エラーであれば自動一
括消去を終了する。
【００９０】この発明による実施の形態に係る不揮発性
半導体メモリでは、不揮発性トランジスタからなる複数
のメモリセルが行列状に配置されたメモリアレイで前記
メモリアレイを書き込み／消去可能か否かを示す不揮発
性トランジスタからなるメモリセルを前記メモリアレイ
内に有するメモリアレイと、メモリ容量の相違する前記
メモリアレイが複数個集まったブロックメモリアレイ
と、前記メモリアレイ内の書き込み／消去可能か否かを
示す不揮発性トランジスタからなるメモリセルの内容を
全て読み出しその内容を保持する記憶手段を備え、前記
記憶手段により保持された記憶内容により、前記ブロッ
クメモリアレイ中の消去可能な複数個の小容量メモリブ
ロックを同時に消去するものである。
半導体メモリでは、不揮発性トランジスタからなる複数
のメモリセルが行列状に配置されたメモリアレイで前記
メモリアレイを書き込み／消去可能か否かを示す不揮発
性トランジスタからなるメモリセルを前記メモリアレイ
内に有するメモリアレイと、メモリ容量の相違する前記
メモリアレイが複数個集まったブロックメモリアレイ
と、前記メモリアレイ内の書き込み／消去可能か否かを
示す不揮発性トランジスタからなるメモリセルの内容を
全て読み出しその内容を保持する記憶手段を備え、前記
記憶手段により保持された記憶内容により、前記ブロッ
クメモリアレイ中の消去可能な複数個の小容量メモリブ
ロックを同時に消去するものである。
【００９１】また、この発明による実施の形態に係る不
揮発性半導体メモリでは、前記メモリ容量の相違するメ
モリアレイが複数個集まったブロックメモリアレイで、
前記記憶手段により記憶された記憶内容により、前記ブ
ロックメモリアレイ中の消去可能な大容量メモリブロッ
クと小容量メモリブロックを同時に消去するものであ
る。
揮発性半導体メモリでは、前記メモリ容量の相違するメ
モリアレイが複数個集まったブロックメモリアレイで、
前記記憶手段により記憶された記憶内容により、前記ブ
ロックメモリアレイ中の消去可能な大容量メモリブロッ
クと小容量メモリブロックを同時に消去するものであ
る。
【００９２】さらに、この発明による実施の形態に係る
不揮発性半導体メモリでは、前記メモリ容量の相違する
メモリアレイが複数個集まったブロックメモリアレイ
で、前記記憶手段により記憶された記憶内容に関係な
く、前記ブロックメモリアレイ中の消去可能な小容量メ
モリブロック全てを同時に消去するものである。
不揮発性半導体メモリでは、前記メモリ容量の相違する
メモリアレイが複数個集まったブロックメモリアレイ
で、前記記憶手段により記憶された記憶内容に関係な
く、前記ブロックメモリアレイ中の消去可能な小容量メ
モリブロック全てを同時に消去するものである。
【００９３】そして、この発明による実施の形態に係る
不揮発性半導体メモリの動作方法では、不揮発性トラン
ジスタからなる複数のメモリセルが行列状に配置された
メモリアレイで前記メモリアレイを書き込み／消去可能
か否かを示す不揮発性トランジスタからなるメモリセル
を前記メモリアレイ内に有するメモリアレイと、メモリ
容量の相違する前記メモリアレイが複数個集まったブロ
ックメモリアレイと、前記メモリアレイ内の書き込み／
消去可能か否かを示す不揮発性トランジスタからなるメ
モリセルの内容を全て読み出しその内容を保持する記憶
手段を備え、前記記憶手段により保持された記憶内容に
より、前記ブロックメモリアレイ中の消去可能な複数個
の小容量メモリブロックを同時に消去するものである。
不揮発性半導体メモリの動作方法では、不揮発性トラン
ジスタからなる複数のメモリセルが行列状に配置された
メモリアレイで前記メモリアレイを書き込み／消去可能
か否かを示す不揮発性トランジスタからなるメモリセル
を前記メモリアレイ内に有するメモリアレイと、メモリ
容量の相違する前記メモリアレイが複数個集まったブロ
ックメモリアレイと、前記メモリアレイ内の書き込み／
消去可能か否かを示す不揮発性トランジスタからなるメ
モリセルの内容を全て読み出しその内容を保持する記憶
手段を備え、前記記憶手段により保持された記憶内容に
より、前記ブロックメモリアレイ中の消去可能な複数個
の小容量メモリブロックを同時に消去するものである。
【００９４】さらにまた、この発明による実施の形態に
係る不揮発性半導体メモリの動作方法では、前記メモリ
容量の相違するメモリアレイが複数個集まったブロック
メモリアレイで、前記記憶手段により記憶された記憶内
容により、前記ブロックメモリアレイ中の消去可能な大
容量メモリブロックと小容量メモリブロックを同時に消
去するものである。
係る不揮発性半導体メモリの動作方法では、前記メモリ
容量の相違するメモリアレイが複数個集まったブロック
メモリアレイで、前記記憶手段により記憶された記憶内
容により、前記ブロックメモリアレイ中の消去可能な大
容量メモリブロックと小容量メモリブロックを同時に消
去するものである。
【００９５】この発明による実施の形態に係る不揮発性
半導体メモリの動作方法では、前記メモリ容量の相違す
るメモリアレイが複数個集まったブロックメモリアレイ
で、前記記憶手段により記憶された記憶内容に関係な
く、前記ブロックメモリアレイ中の消去可能な小容量メ
モリブロック全てを同時に消去するものである。
半導体メモリの動作方法では、前記メモリ容量の相違す
るメモリアレイが複数個集まったブロックメモリアレイ
で、前記記憶手段により記憶された記憶内容に関係な
く、前記ブロックメモリアレイ中の消去可能な小容量メ
モリブロック全てを同時に消去するものである。
【００９６】この発明による実施の形態によれば、不揮
発性トランジスタからなる複数のメモリセルが行列状に
配置されたメモリアレイで構成され比較的小さなメモリ
容量を持つ複数個の小容量メモリブロックと、不揮発性
トランジスタからなる複数のメモリセルが行列状に配置
されたメモリアレイで構成され比較的大きなメモリ容量
を持つ大容量メモリブロックとを含むメモリ部、前記小
容量メモリブロックおよび大容量メモリブロックにそれ
ぞれ設けられ各メモリブロックの書き込み／消去可能か
否かを示す不揮発性トランジスタからなるロックビット
メモリセルで構成された書き込み／消去識別用メモリセ
ル、前記書き込み／消去識別用メモリセルの内容を全て
読み出しその内容を保持するロックビットフラグ回路１
５からなる記憶手段を備え、非強制消去モードによる自
動消去において、前記記憶手段により保持された記憶内
容により、前記メモリ部における消去可能な大容量メモ
リブロックを個別に消去するとともに、前記メモリ部に
おける消去可能な複数個の小容量メモリブロックを同時
に消去するようにしたので、非強制消去モードによる自
動消去における小容量メモリブロックの消去処理を適切
に行わせることにより、消去処理時間の短縮を実現でき
る不揮発性半導体メモリを得ることができる。
発性トランジスタからなる複数のメモリセルが行列状に
配置されたメモリアレイで構成され比較的小さなメモリ
容量を持つ複数個の小容量メモリブロックと、不揮発性
トランジスタからなる複数のメモリセルが行列状に配置
されたメモリアレイで構成され比較的大きなメモリ容量
を持つ大容量メモリブロックとを含むメモリ部、前記小
容量メモリブロックおよび大容量メモリブロックにそれ
ぞれ設けられ各メモリブロックの書き込み／消去可能か
否かを示す不揮発性トランジスタからなるロックビット
メモリセルで構成された書き込み／消去識別用メモリセ
ル、前記書き込み／消去識別用メモリセルの内容を全て
読み出しその内容を保持するロックビットフラグ回路１
５からなる記憶手段を備え、非強制消去モードによる自
動消去において、前記記憶手段により保持された記憶内
容により、前記メモリ部における消去可能な大容量メモ
リブロックを個別に消去するとともに、前記メモリ部に
おける消去可能な複数個の小容量メモリブロックを同時
に消去するようにしたので、非強制消去モードによる自
動消去における小容量メモリブロックの消去処理を適切
に行わせることにより、消去処理時間の短縮を実現でき
る不揮発性半導体メモリを得ることができる。
【００９７】また、この発明による実施の形態によれ
ば、不揮発性トランジスタからなる複数のメモリセルが
行列状に配置されたメモリアレイで構成され比較的小さ
なメモリ容量を持つ複数個の小容量メモリブロックと、
不揮発性トランジスタからなる複数のメモリセルが行列
状に配置されたメモリアレイで構成され比較的大きなメ
モリ容量を持つ大容量メモリブロックとを含むメモリ
部、前記小容量メモリブロックおよび大容量メモリブロ
ックにそれぞれ設けられ各メモリブロックの書き込み／
消去可能か否かを示す不揮発性トランジスタからなるロ
ックビットメモリセルで構成された書き込み／消去識別
用メモリセル、前記書き込み／消去識別用メモリセルの
内容を全て読み出しその内容を保持するロックビットフ
ラグ回路１５からなる記憶手段を備え、非強制消去モー
ドによる自動消去において、前記記憶手段により記憶さ
れた記憶内容により、前記メモリ部における消去可能な
大容量メモリブロックと小容量メモリブロックを同時に
消去するようにしたので、非強制消去モードによる自動
消去における小容量メモリブロックの消去処理を適切に
行わせることにより、消去処理時間の短縮を実現できる
不揮発性半導体メモリを得ることができる。
ば、不揮発性トランジスタからなる複数のメモリセルが
行列状に配置されたメモリアレイで構成され比較的小さ
なメモリ容量を持つ複数個の小容量メモリブロックと、
不揮発性トランジスタからなる複数のメモリセルが行列
状に配置されたメモリアレイで構成され比較的大きなメ
モリ容量を持つ大容量メモリブロックとを含むメモリ
部、前記小容量メモリブロックおよび大容量メモリブロ
ックにそれぞれ設けられ各メモリブロックの書き込み／
消去可能か否かを示す不揮発性トランジスタからなるロ
ックビットメモリセルで構成された書き込み／消去識別
用メモリセル、前記書き込み／消去識別用メモリセルの
内容を全て読み出しその内容を保持するロックビットフ
ラグ回路１５からなる記憶手段を備え、非強制消去モー
ドによる自動消去において、前記記憶手段により記憶さ
れた記憶内容により、前記メモリ部における消去可能な
大容量メモリブロックと小容量メモリブロックを同時に
消去するようにしたので、非強制消去モードによる自動
消去における小容量メモリブロックの消去処理を適切に
行わせることにより、消去処理時間の短縮を実現できる
不揮発性半導体メモリを得ることができる。
【００９８】さらに、この発明による実施の形態によれ
ば、不揮発性トランジスタからなる複数のメモリセルが
行列状に配置されたメモリアレイで構成され比較的小さ
なメモリ容量を持つ複数個の小容量メモリブロックと、
不揮発性トランジスタからなる複数のメモリセルが行列
状に配置されたメモリアレイで構成され比較的大きなメ
モリ容量を持つ大容量メモリブロックとを含むメモリ
部、前記小容量メモリブロックおよび大容量メモリブロ
ックにそれぞれ設けられ各メモリブロックの書き込み／
消去可能か否かを示す不揮発性トランジスタからなるロ
ックビットメモリセルで構成された書き込み／消去識別
用メモリセル、前記書き込み／消去識別用メモリセルの
内容を全て読み出しその内容を保持するロックビットフ
ラグ回路１５からなる記憶手段を備え、強制消去モード
による自動消去において、前記記憶手段により記憶され
た記憶内容に関係なく、前記ブロックメモリアレイ中の
消去可能な小容量メモリブロック全てを同時に消去する
ようにしたので、強制消去モードによる自動消去におけ
る小容量メモリブロックの消去処理を適切に行わせるこ
とにより、消去処理時間の短縮を実現できる不揮発性半
導体メモリを得ることができる。
ば、不揮発性トランジスタからなる複数のメモリセルが
行列状に配置されたメモリアレイで構成され比較的小さ
なメモリ容量を持つ複数個の小容量メモリブロックと、
不揮発性トランジスタからなる複数のメモリセルが行列
状に配置されたメモリアレイで構成され比較的大きなメ
モリ容量を持つ大容量メモリブロックとを含むメモリ
部、前記小容量メモリブロックおよび大容量メモリブロ
ックにそれぞれ設けられ各メモリブロックの書き込み／
消去可能か否かを示す不揮発性トランジスタからなるロ
ックビットメモリセルで構成された書き込み／消去識別
用メモリセル、前記書き込み／消去識別用メモリセルの
内容を全て読み出しその内容を保持するロックビットフ
ラグ回路１５からなる記憶手段を備え、強制消去モード
による自動消去において、前記記憶手段により記憶され
た記憶内容に関係なく、前記ブロックメモリアレイ中の
消去可能な小容量メモリブロック全てを同時に消去する
ようにしたので、強制消去モードによる自動消去におけ
る小容量メモリブロックの消去処理を適切に行わせるこ
とにより、消去処理時間の短縮を実現できる不揮発性半
導体メモリを得ることができる。
【００９９】そして、この発明による実施の形態によれ
ば、不揮発性トランジスタからなる複数のメモリセルが
行列状に配置されたメモリアレイで構成され比較的小さ
なメモリ容量を持つ複数個の小容量メモリブロックと、
不揮発性トランジスタからなる複数のメモリセルが行列
状に配置されたメモリアレイで構成され比較的大きなメ
モリ容量を持つ大容量メモリブロックとを含むメモリ
部、前記小容量メモリブロックおよび大容量メモリブロ
ックにそれぞれ設けられ各メモリブロックの書き込み／
消去可能か否かを示す不揮発性トランジスタからなるロ
ックビットメモリセルで構成された書き込み／消去識別
用メモリセル、前記書き込み／消去識別用メモリセルの
内容を全て読み出しその内容を保持するロックビットフ
ラグ回路１５からなる記憶手段を備えた不揮発性半導体
メモリを動作させるにあたり、非強制消去モードによる
自動消去において、前記記憶手段により保持された記憶
内容により、前記メモリ部における消去可能な大容量メ
モリブロックを個別に消去するとともに、前記メモリ部
における消去可能な複数個の小容量メモリブロックを同
時に消去するようにしたので、非強制消去モードによる
自動消去における小容量メモリブロックの消去処理を適
切に行わせることにより、消去処理時間の短縮を実現で
きる不揮発性半導体メモリの動作方法を得ることができ
る。
ば、不揮発性トランジスタからなる複数のメモリセルが
行列状に配置されたメモリアレイで構成され比較的小さ
なメモリ容量を持つ複数個の小容量メモリブロックと、
不揮発性トランジスタからなる複数のメモリセルが行列
状に配置されたメモリアレイで構成され比較的大きなメ
モリ容量を持つ大容量メモリブロックとを含むメモリ
部、前記小容量メモリブロックおよび大容量メモリブロ
ックにそれぞれ設けられ各メモリブロックの書き込み／
消去可能か否かを示す不揮発性トランジスタからなるロ
ックビットメモリセルで構成された書き込み／消去識別
用メモリセル、前記書き込み／消去識別用メモリセルの
内容を全て読み出しその内容を保持するロックビットフ
ラグ回路１５からなる記憶手段を備えた不揮発性半導体
メモリを動作させるにあたり、非強制消去モードによる
自動消去において、前記記憶手段により保持された記憶
内容により、前記メモリ部における消去可能な大容量メ
モリブロックを個別に消去するとともに、前記メモリ部
における消去可能な複数個の小容量メモリブロックを同
時に消去するようにしたので、非強制消去モードによる
自動消去における小容量メモリブロックの消去処理を適
切に行わせることにより、消去処理時間の短縮を実現で
きる不揮発性半導体メモリの動作方法を得ることができ
る。
【０１００】さらにまた、この発明による実施の形態に
よれば、不揮発性トランジスタからなる複数のメモリセ
ルが行列状に配置されたメモリアレイで構成され比較的
小さなメモリ容量を持つ複数個の小容量メモリブロック
と、不揮発性トランジスタからなる複数のメモリセルが
行列状に配置されたメモリアレイで構成され比較的大き
なメモリ容量を持つ大容量メモリブロックとを含むメモ
リ部、前記小容量メモリブロックおよび大容量メモリブ
ロックにそれぞれ設けられ各メモリブロックの書き込み
／消去可能か否かを示す不揮発性トランジスタからなる
ロックビットメモリセルで構成された書き込み／消去識
別用メモリセル、前記書き込み／消去識別用メモリセル
の内容を全て読み出しその内容を保持するロックビット
フラグ回路１５からなる記憶手段を備えた不揮発性半導
体メモリを動作させるにあたり、非強制消去モードによ
る自動消去において、前記記憶手段により記憶された記
憶内容により、前記メモリ部における消去可能な大容量
メモリブロックと小容量メモリブロックを同時に消去す
るようにしたので、非強制消去モードによる自動消去に
おける小容量メモリブロックの消去処理を適切に行わせ
ることにより、消去処理時間の短縮を実現できる不揮発
性半導体メモリを得ることができる。
よれば、不揮発性トランジスタからなる複数のメモリセ
ルが行列状に配置されたメモリアレイで構成され比較的
小さなメモリ容量を持つ複数個の小容量メモリブロック
と、不揮発性トランジスタからなる複数のメモリセルが
行列状に配置されたメモリアレイで構成され比較的大き
なメモリ容量を持つ大容量メモリブロックとを含むメモ
リ部、前記小容量メモリブロックおよび大容量メモリブ
ロックにそれぞれ設けられ各メモリブロックの書き込み
／消去可能か否かを示す不揮発性トランジスタからなる
ロックビットメモリセルで構成された書き込み／消去識
別用メモリセル、前記書き込み／消去識別用メモリセル
の内容を全て読み出しその内容を保持するロックビット
フラグ回路１５からなる記憶手段を備えた不揮発性半導
体メモリを動作させるにあたり、非強制消去モードによ
る自動消去において、前記記憶手段により記憶された記
憶内容により、前記メモリ部における消去可能な大容量
メモリブロックと小容量メモリブロックを同時に消去す
るようにしたので、非強制消去モードによる自動消去に
おける小容量メモリブロックの消去処理を適切に行わせ
ることにより、消去処理時間の短縮を実現できる不揮発
性半導体メモリを得ることができる。
【０１０１】そしてまた、この発明による実施の形態に
よれば、不揮発性トランジスタからなる複数のメモリセ
ルが行列状に配置されたメモリアレイで構成され比較的
小さなメモリ容量を持つ複数個の小容量メモリブロック
と、不揮発性トランジスタからなる複数のメモリセルが
行列状に配置されたメモリアレイで構成され比較的大き
なメモリ容量を持つ大容量メモリブロックとを含むメモ
リ部、前記小容量メモリブロックおよび大容量メモリブ
ロックにそれぞれ設けられ各メモリブロックの書き込み
／消去可能か否かを示す不揮発性トランジスタからなる
ロックビットメモリセルで構成された書き込み／消去識
別用メモリセル、前記書き込み／消去識別用メモリセル
の内容を全て読み出しその内容を保持するロックビット
フラグ回路１０からなる記憶手段を備えた不揮発性半導
体メモリを動作させるにあたり、強制消去モードによる
自動消去において、前記記憶手段により記憶された記憶
内容に関係なく、前記ブロックメモリアレイ中の消去可
能な小容量メモリブロック全てを同時に消去するように
したので、強制消去モードによる自動消去における小容
量メモリブロックの消去処理を適切に行わせることによ
り、消去処理時間の短縮を実現できる不揮発性半導体メ
モリを得ることができる。
よれば、不揮発性トランジスタからなる複数のメモリセ
ルが行列状に配置されたメモリアレイで構成され比較的
小さなメモリ容量を持つ複数個の小容量メモリブロック
と、不揮発性トランジスタからなる複数のメモリセルが
行列状に配置されたメモリアレイで構成され比較的大き
なメモリ容量を持つ大容量メモリブロックとを含むメモ
リ部、前記小容量メモリブロックおよび大容量メモリブ
ロックにそれぞれ設けられ各メモリブロックの書き込み
／消去可能か否かを示す不揮発性トランジスタからなる
ロックビットメモリセルで構成された書き込み／消去識
別用メモリセル、前記書き込み／消去識別用メモリセル
の内容を全て読み出しその内容を保持するロックビット
フラグ回路１０からなる記憶手段を備えた不揮発性半導
体メモリを動作させるにあたり、強制消去モードによる
自動消去において、前記記憶手段により記憶された記憶
内容に関係なく、前記ブロックメモリアレイ中の消去可
能な小容量メモリブロック全てを同時に消去するように
したので、強制消去モードによる自動消去における小容
量メモリブロックの消去処理を適切に行わせることによ
り、消去処理時間の短縮を実現できる不揮発性半導体メ
モリを得ることができる。
【０１０２】
【発明の効果】第１の発明によれば、不揮発性トランジ
スタからなる複数のメモリセルが行列状に配置されたメ
モリアレイで構成され比較的小さなメモリ容量を持つ複
数個の小容量メモリブロックと、不揮発性トランジスタ
からなる複数のメモリセルが行列状に配置されたメモリ
アレイで構成され比較的大きなメモリ容量を持つ大容量
メモリブロックとを含むメモリ部、前記小容量メモリブ
ロックおよび大容量メモリブロックにそれぞれ設けられ
各メモリブロックの書き込み／消去可能か否かを示す不
揮発性トランジスタからなる書き込み／消去識別用メモ
リセル、前記書き込み／消去識別用メモリセルの内容を
全て読み出しその内容を保持する記憶手段を備え、非強
制消去モードによる自動消去において、前記記憶手段に
より保持された記憶内容により、前記メモリ部における
消去可能な大容量メモリブロックを個別に消去するとと
もに、前記メモリ部における消去可能な複数個の小容量
メモリブロックを同時に消去するようにしたので、非強
制消去モードによる自動消去における小容量メモリブロ
ックの消去処理を適切に行わせることにより、消去処理
時間の短縮を実現できる不揮発性半導体メモリを得るこ
とができる。
スタからなる複数のメモリセルが行列状に配置されたメ
モリアレイで構成され比較的小さなメモリ容量を持つ複
数個の小容量メモリブロックと、不揮発性トランジスタ
からなる複数のメモリセルが行列状に配置されたメモリ
アレイで構成され比較的大きなメモリ容量を持つ大容量
メモリブロックとを含むメモリ部、前記小容量メモリブ
ロックおよび大容量メモリブロックにそれぞれ設けられ
各メモリブロックの書き込み／消去可能か否かを示す不
揮発性トランジスタからなる書き込み／消去識別用メモ
リセル、前記書き込み／消去識別用メモリセルの内容を
全て読み出しその内容を保持する記憶手段を備え、非強
制消去モードによる自動消去において、前記記憶手段に
より保持された記憶内容により、前記メモリ部における
消去可能な大容量メモリブロックを個別に消去するとと
もに、前記メモリ部における消去可能な複数個の小容量
メモリブロックを同時に消去するようにしたので、非強
制消去モードによる自動消去における小容量メモリブロ
ックの消去処理を適切に行わせることにより、消去処理
時間の短縮を実現できる不揮発性半導体メモリを得るこ
とができる。
【０１０３】第２の発明によれば、不揮発性トランジス
タからなる複数のメモリセルが行列状に配置されたメモ
リアレイで構成され比較的小さなメモリ容量を持つ複数
個の小容量メモリブロックと、不揮発性トランジスタか
らなる複数のメモリセルが行列状に配置されたメモリア
レイで構成され比較的大きなメモリ容量を持つ大容量メ
モリブロックとを含むメモリ部、前記小容量メモリブロ
ックおよび大容量メモリブロックにそれぞれ設けられ各
メモリブロックの書き込み／消去可能か否かを示す不揮
発性トランジスタからなる書き込み／消去識別用メモリ
セル、前記書き込み／消去識別用メモリセルの内容を全
て読み出しその内容を保持する記憶手段を備え、非強制
消去モードによる自動消去において、前記記憶手段によ
り記憶された記憶内容により、前記メモリ部における消
去可能な大容量メモリブロックと小容量メモリブロック
を同時に消去するようにしたので、非強制消去モードに
よる自動消去における小容量メモリブロックの消去処理
を適切に行わせることにより、消去処理時間の短縮を実
現できる不揮発性半導体メモリを得ることができる。
タからなる複数のメモリセルが行列状に配置されたメモ
リアレイで構成され比較的小さなメモリ容量を持つ複数
個の小容量メモリブロックと、不揮発性トランジスタか
らなる複数のメモリセルが行列状に配置されたメモリア
レイで構成され比較的大きなメモリ容量を持つ大容量メ
モリブロックとを含むメモリ部、前記小容量メモリブロ
ックおよび大容量メモリブロックにそれぞれ設けられ各
メモリブロックの書き込み／消去可能か否かを示す不揮
発性トランジスタからなる書き込み／消去識別用メモリ
セル、前記書き込み／消去識別用メモリセルの内容を全
て読み出しその内容を保持する記憶手段を備え、非強制
消去モードによる自動消去において、前記記憶手段によ
り記憶された記憶内容により、前記メモリ部における消
去可能な大容量メモリブロックと小容量メモリブロック
を同時に消去するようにしたので、非強制消去モードに
よる自動消去における小容量メモリブロックの消去処理
を適切に行わせることにより、消去処理時間の短縮を実
現できる不揮発性半導体メモリを得ることができる。
【０１０４】第３の発明によれば、不揮発性トランジス
タからなる複数のメモリセルが行列状に配置されたメモ
リアレイで構成され比較的小さなメモリ容量を持つ複数
個の小容量メモリブロックと、不揮発性トランジスタか
らなる複数のメモリセルが行列状に配置されたメモリア
レイで構成され比較的大きなメモリ容量を持つ大容量メ
モリブロックとを含むメモリ部、前記小容量メモリブロ
ックおよび大容量メモリブロックにそれぞれ設けられ各
メモリブロックの書き込み／消去可能か否かを示す不揮
発性トランジスタからなる書き込み／消去識別用メモリ
セル、前記書き込み／消去識別用メモリセルの内容を全
て読み出しその内容を保持する記憶手段を備え、強制消
去モードによる自動消去において、前記記憶手段により
記憶された記憶内容に関係なく、前記ブロックメモリア
レイ中の消去可能な小容量メモリブロック全てを同時に
消去するようにしたので、強制消去モードによる自動消
去における小容量メモリブロックの消去処理を適切に行
わせることにより、消去処理時間の短縮を実現できる不
揮発性半導体メモリを得ることができる。
タからなる複数のメモリセルが行列状に配置されたメモ
リアレイで構成され比較的小さなメモリ容量を持つ複数
個の小容量メモリブロックと、不揮発性トランジスタか
らなる複数のメモリセルが行列状に配置されたメモリア
レイで構成され比較的大きなメモリ容量を持つ大容量メ
モリブロックとを含むメモリ部、前記小容量メモリブロ
ックおよび大容量メモリブロックにそれぞれ設けられ各
メモリブロックの書き込み／消去可能か否かを示す不揮
発性トランジスタからなる書き込み／消去識別用メモリ
セル、前記書き込み／消去識別用メモリセルの内容を全
て読み出しその内容を保持する記憶手段を備え、強制消
去モードによる自動消去において、前記記憶手段により
記憶された記憶内容に関係なく、前記ブロックメモリア
レイ中の消去可能な小容量メモリブロック全てを同時に
消去するようにしたので、強制消去モードによる自動消
去における小容量メモリブロックの消去処理を適切に行
わせることにより、消去処理時間の短縮を実現できる不
揮発性半導体メモリを得ることができる。
【０１０５】第４の発明によれば、不揮発性トランジス
タからなる複数のメモリセルが行列状に配置されたメモ
リアレイで構成され比較的小さなメモリ容量を持つ複数
個の小容量メモリブロックと、不揮発性トランジスタか
らなる複数のメモリセルが行列状に配置されたメモリア
レイで構成され比較的大きなメモリ容量を持つ大容量メ
モリブロックとを含むメモリ部、前記小容量メモリブロ
ックおよび大容量メモリブロックにそれぞれ設けられ各
メモリブロックの書き込み／消去可能か否かを示す不揮
発性トランジスタからなる書き込み／消去識別用メモリ
セル、前記書き込み／消去識別用メモリセルの内容を全
て読み出しその内容を保持する記憶手段を備えた不揮発
性半導体メモリを動作させるにあたり、非強制消去モー
ドによる自動消去において、前記記憶手段により保持さ
れた記憶内容により、前記メモリ部における消去可能な
大容量メモリブロックを個別に消去するとともに、前記
メモリ部における消去可能な複数個の小容量メモリブロ
ックを同時に消去するようにしたので、非強制消去モー
ドによる自動消去における小容量メモリブロックの消去
処理を適切に行わせることにより、消去処理時間の短縮
を実現できる不揮発性半導体メモリの動作方法を得るこ
とができる。
タからなる複数のメモリセルが行列状に配置されたメモ
リアレイで構成され比較的小さなメモリ容量を持つ複数
個の小容量メモリブロックと、不揮発性トランジスタか
らなる複数のメモリセルが行列状に配置されたメモリア
レイで構成され比較的大きなメモリ容量を持つ大容量メ
モリブロックとを含むメモリ部、前記小容量メモリブロ
ックおよび大容量メモリブロックにそれぞれ設けられ各
メモリブロックの書き込み／消去可能か否かを示す不揮
発性トランジスタからなる書き込み／消去識別用メモリ
セル、前記書き込み／消去識別用メモリセルの内容を全
て読み出しその内容を保持する記憶手段を備えた不揮発
性半導体メモリを動作させるにあたり、非強制消去モー
ドによる自動消去において、前記記憶手段により保持さ
れた記憶内容により、前記メモリ部における消去可能な
大容量メモリブロックを個別に消去するとともに、前記
メモリ部における消去可能な複数個の小容量メモリブロ
ックを同時に消去するようにしたので、非強制消去モー
ドによる自動消去における小容量メモリブロックの消去
処理を適切に行わせることにより、消去処理時間の短縮
を実現できる不揮発性半導体メモリの動作方法を得るこ
とができる。
【０１０６】第５の発明によれば、不揮発性トランジス
タからなる複数のメモリセルが行列状に配置されたメモ
リアレイで構成され比較的小さなメモリ容量を持つ複数
個の小容量メモリブロックと、不揮発性トランジスタか
らなる複数のメモリセルが行列状に配置されたメモリア
レイで構成され比較的大きなメモリ容量を持つ大容量メ
モリブロックとを含むメモリ部、前記小容量メモリブロ
ックおよび大容量メモリブロックにそれぞれ設けられ各
メモリブロックの書き込み／消去可能か否かを示す不揮
発性トランジスタからなる書き込み／消去識別用メモリ
セル、前記書き込み／消去識別用メモリセルの内容を全
て読み出しその内容を保持する記憶手段を備えた不揮発
性半導体メモリを動作させるにあたり、非強制消去モー
ドによる自動消去において、前記記憶手段により記憶さ
れた記憶内容により、前記メモリ部における消去可能な
大容量メモリブロックと小容量メモリブロックを同時に
消去するようにしたので、非強制消去モードによる自動
消去における小容量メモリブロックの消去処理を適切に
行わせることにより、消去処理時間の短縮を実現できる
不揮発性半導体メモリの動作方法を得ることができる。
タからなる複数のメモリセルが行列状に配置されたメモ
リアレイで構成され比較的小さなメモリ容量を持つ複数
個の小容量メモリブロックと、不揮発性トランジスタか
らなる複数のメモリセルが行列状に配置されたメモリア
レイで構成され比較的大きなメモリ容量を持つ大容量メ
モリブロックとを含むメモリ部、前記小容量メモリブロ
ックおよび大容量メモリブロックにそれぞれ設けられ各
メモリブロックの書き込み／消去可能か否かを示す不揮
発性トランジスタからなる書き込み／消去識別用メモリ
セル、前記書き込み／消去識別用メモリセルの内容を全
て読み出しその内容を保持する記憶手段を備えた不揮発
性半導体メモリを動作させるにあたり、非強制消去モー
ドによる自動消去において、前記記憶手段により記憶さ
れた記憶内容により、前記メモリ部における消去可能な
大容量メモリブロックと小容量メモリブロックを同時に
消去するようにしたので、非強制消去モードによる自動
消去における小容量メモリブロックの消去処理を適切に
行わせることにより、消去処理時間の短縮を実現できる
不揮発性半導体メモリの動作方法を得ることができる。
【０１０７】第６の発明によれば、不揮発性トランジス
タからなる複数のメモリセルが行列状に配置されたメモ
リアレイで構成され比較的小さなメモリ容量を持つ複数
個の小容量メモリブロックと、不揮発性トランジスタか
らなる複数のメモリセルが行列状に配置されたメモリア
レイで構成され比較的大きなメモリ容量を持つ大容量メ
モリブロックとを含むメモリ部、前記小容量メモリブロ
ックおよび大容量メモリブロックにそれぞれ設けられ各
メモリブロックの書き込み／消去可能か否かを示す不揮
発性トランジスタからなる書き込み／消去識別用メモリ
セル、前記書き込み／消去識別用メモリセルの内容を全
て読み出しその内容を保持する記憶手段を備えた不揮発
性半導体メモリを動作させるにあたり、強制消去モード
による自動消去において、前記記憶手段により記憶され
た記憶内容に関係なく、前記ブロックメモリアレイ中の
消去可能な小容量メモリブロック全てを同時に消去する
ようにしたので、強制消去モードによる自動消去におけ
る小容量メモリブロックの消去処理を適切に行わせるこ
とにより、消去処理時間の短縮を実現できる不揮発性半
導体メモリの動作方法を得ることができる。
タからなる複数のメモリセルが行列状に配置されたメモ
リアレイで構成され比較的小さなメモリ容量を持つ複数
個の小容量メモリブロックと、不揮発性トランジスタか
らなる複数のメモリセルが行列状に配置されたメモリア
レイで構成され比較的大きなメモリ容量を持つ大容量メ
モリブロックとを含むメモリ部、前記小容量メモリブロ
ックおよび大容量メモリブロックにそれぞれ設けられ各
メモリブロックの書き込み／消去可能か否かを示す不揮
発性トランジスタからなる書き込み／消去識別用メモリ
セル、前記書き込み／消去識別用メモリセルの内容を全
て読み出しその内容を保持する記憶手段を備えた不揮発
性半導体メモリを動作させるにあたり、強制消去モード
による自動消去において、前記記憶手段により記憶され
た記憶内容に関係なく、前記ブロックメモリアレイ中の
消去可能な小容量メモリブロック全てを同時に消去する
ようにしたので、強制消去モードによる自動消去におけ
る小容量メモリブロックの消去処理を適切に行わせるこ
とにより、消去処理時間の短縮を実現できる不揮発性半
導体メモリの動作方法を得ることができる。
【図１】 この発明による実施の形態における不揮発性
半導体メモリの機能ブロックを示す図である。
半導体メモリの機能ブロックを示す図である。
【図２】 この発明による実施の形態における不揮発性
半導体メモリの動作モード一覧を示す図である。
半導体メモリの動作モード一覧を示す図である。
【図３】 図１に示す機能ブロック中の、マイクロシー
ケンサの機能ブロックを示す図である。
ケンサの機能ブロックを示す図である。
【図４】 図１に示す機能ブロック中の、チャージポン
プの機能ブロックを示す図である。
プの機能ブロックを示す図である。
【図５】 図１に示す機能ブロック中の、メモリデコー
ダ・メモリブロックの構成図である。
ダ・メモリブロックの構成図である。
【図６】 図１に示す機能ブロック中の、メモリブロッ
クのアドレス空間を示す図である。
クのアドレス空間を示す図である。
【図７】 図５に示す機能ブロック中の、Ｘデコーダ，
Ｙデコーダ，メモリセルアレイ，センスアンプ／書き込
み回路を抽出して示す図である。
Ｙデコーダ，メモリセルアレイ，センスアンプ／書き込
み回路を抽出して示す図である。
【図８】 図５に示す機能ブロック中の、Ｘデコーダ，
Ｙデコーダ，ダミーメモリセルアレイ，ロックビットセ
ルアレイ，センスアンプ／書き込み回路を抽出して示す
図である。
Ｙデコーダ，ダミーメモリセルアレイ，ロックビットセ
ルアレイ，センスアンプ／書き込み回路を抽出して示す
図である。
【図９】 図３に示す機能ブロック中の、自動消去シー
ケンサの機能ブロックを示す図である。
ケンサの機能ブロックを示す図である。
【図１０】 自動一括消去シーケンスを示すフローチャ
ート図である。
ート図である。
【図１１】 強制消去モードにおける消去するメモリブ
ロックの組み合わせについて示した図である。
ロックの組み合わせについて示した図である。
【図１２】 非強制消去モードにおける消去するメモリ
ブロックの組み合わせについて示した図である。
ブロックの組み合わせについて示した図である。
【図１３】 非強制消去モードにおける消去するメモリ
ブロックの組み合わせについて示した図である。
ブロックの組み合わせについて示した図である。
【図１４】 非強制消去モードにおける消去するメモリ
ブロックの組み合わせについて示した図である。
ブロックの組み合わせについて示した図である。
１ マイクロシーケンサ、２ チャージポンプ、３ メ
モリデコーダ、４ メモリブロック、５ アドレス／デ
ータ／制御信号ラッチ回路。
モリデコーダ、４ メモリブロック、５ アドレス／デ
ータ／制御信号ラッチ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 誠 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 伊庭 智久 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD01 AD08 AD14 AE05
Claims (6)
- 【請求項１】 不揮発性トランジスタからなる複数のメ
モリセルが行列状に配置されたメモリアレイで構成され
比較的小さなメモリ容量を持つ複数個の小容量メモリブ
ロックと、不揮発性トランジスタからなる複数のメモリ
セルが行列状に配置されたメモリアレイで構成され比較
的大きなメモリ容量を持つ大容量メモリブロックとを含
むメモリ部、前記小容量メモリブロックおよび大容量メ
モリブロックにそれぞれ設けられ各メモリブロックの書
き込み／消去可能か否かを示す不揮発性トランジスタか
らなる書き込み／消去識別用メモリセル、前記書き込み
／消去識別用メモリセルの内容を全て読み出しその内容
を保持する記憶手段を備え、非強制消去モードによる自
動消去において、前記記憶手段により保持された記憶内
容により、前記メモリ部における消去可能な大容量メモ
リブロックを個別に消去するとともに、前記メモリ部に
おける消去可能な複数個の小容量メモリブロックを同時
に消去することを特徴とする不揮発性半導体メモリ。 - 【請求項２】 不揮発性トランジスタからなる複数のメ
モリセルが行列状に配置されたメモリアレイで構成され
比較的小さなメモリ容量を持つ複数個の小容量メモリブ
ロックと、不揮発性トランジスタからなる複数のメモリ
セルが行列状に配置されたメモリアレイで構成され比較
的大きなメモリ容量を持つ大容量メモリブロックとを含
むメモリ部、前記小容量メモリブロックおよび大容量メ
モリブロックにそれぞれ設けられ各メモリブロックの書
き込み／消去可能か否かを示す不揮発性トランジスタか
らなる書き込み／消去識別用メモリセル、前記書き込み
／消去識別用メモリセルの内容を全て読み出しその内容
を保持する記憶手段を備え、非強制消去モードによる自
動消去において、前記記憶手段により記憶された記憶内
容により、前記メモリ部における消去可能な大容量メモ
リブロックと小容量メモリブロックを同時に消去するこ
とを特徴とする不揮発性半導体メモリ。 - 【請求項３】 不揮発性トランジスタからなる複数のメ
モリセルが行列状に配置されたメモリアレイで構成され
比較的小さなメモリ容量を持つ複数個の小容量メモリブ
ロックと、不揮発性トランジスタからなる複数のメモリ
セルが行列状に配置されたメモリアレイで構成され比較
的大きなメモリ容量を持つ大容量メモリブロックとを含
むメモリ部、前記小容量メモリブロックおよび大容量メ
モリブロックにそれぞれ設けられ各メモリブロックの書
き込み／消去可能か否かを示す不揮発性トランジスタか
らなる書き込み／消去識別用メモリセル、前記書き込み
／消去識別用メモリセルの内容を全て読み出しその内容
を保持する記憶手段を備え、強制消去モードによる自動
消去において、前記記憶手段により記憶された記憶内容
に関係なく、前記ブロックメモリアレイ中の消去可能な
小容量メモリブロック全てを同時に消去することを特徴
とする不揮発性半導体メモリ。 - 【請求項４】 不揮発性トランジスタからなる複数のメ
モリセルが行列状に配置されたメモリアレイで構成され
比較的小さなメモリ容量を持つ複数個の小容量メモリブ
ロックと、不揮発性トランジスタからなる複数のメモリ
セルが行列状に配置されたメモリアレイで構成され比較
的大きなメモリ容量を持つ大容量メモリブロックとを含
むメモリ部、前記小容量メモリブロックおよび大容量メ
モリブロックにそれぞれ設けられ各メモリブロックの書
き込み／消去可能か否かを示す不揮発性トランジスタか
らなる書き込み／消去識別用メモリセル、前記書き込み
／消去識別用メモリセルの内容を全て読み出しその内容
を保持する記憶手段を備えた不揮発性半導体メモリを動
作させるにあたり、非強制消去モードによる自動消去に
おいて、前記記憶手段により保持された記憶内容によ
り、前記メモリ部における消去可能な大容量メモリブロ
ックを個別に消去するとともに、前記メモリ部における
消去可能な複数個の小容量メモリブロックを同時に消去
することを特徴とする不揮発性半導体メモリの動作方
法。 - 【請求項５】 不揮発性トランジスタからなる複数のメ
モリセルが行列状に配置されたメモリアレイで構成され
比較的小さなメモリ容量を持つ複数個の小容量メモリブ
ロックと、不揮発性トランジスタからなる複数のメモリ
セルが行列状に配置されたメモリアレイで構成され比較
的大きなメモリ容量を持つ大容量メモリブロックとを含
むメモリ部、前記小容量メモリブロックおよび大容量メ
モリブロックにそれぞれ設けられ各メモリブロックの書
き込み／消去可能か否かを示す不揮発性トランジスタか
らなる書き込み／消去識別用メモリセル、前記書き込み
／消去識別用メモリセルの内容を全て読み出しその内容
を保持する記憶手段を備えた不揮発性半導体メモリを動
作させるにあたり、非強制消去モードによる自動消去に
おいて、前記記憶手段により記憶された記憶内容によ
り、前記メモリ部における消去可能な大容量メモリブロ
ックと小容量メモリブロックを同時に消去することを特
徴とする不揮発性半導体メモリの動作方法。 - 【請求項６】 不揮発性トランジスタからなる複数のメ
モリセルが行列状に配置されたメモリアレイで構成され
比較的小さなメモリ容量を持つ複数個の小容量メモリブ
ロックと、不揮発性トランジスタからなる複数のメモリ
セルが行列状に配置されたメモリアレイで構成され比較
的大きなメモリ容量を持つ大容量メモリブロックとを含
むメモリ部、前記小容量メモリブロックおよび大容量メ
モリブロックにそれぞれ設けられ各メモリブロックの書
き込み／消去可能か否かを示す不揮発性トランジスタか
らなる書き込み／消去識別用メモリセル、前記書き込み
／消去識別用メモリセルの内容を全て読み出しその内容
を保持する記憶手段を備えた不揮発性半導体メモリを動
作させるにあたり、強制消去モードによる自動消去にお
いて、前記記憶手段により記憶された記憶内容に関係な
く、前記ブロックメモリアレイ中の消去可能な小容量メ
モリブロック全てを同時に消去することを特徴とする不
揮発性半導体メモリの動作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000356849A JP2002163892A (ja) | 2000-11-24 | 2000-11-24 | 不揮発性半導体メモリおよび動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000356849A JP2002163892A (ja) | 2000-11-24 | 2000-11-24 | 不揮発性半導体メモリおよび動作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002163892A true JP2002163892A (ja) | 2002-06-07 |
Family
ID=18829008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000356849A Pending JP2002163892A (ja) | 2000-11-24 | 2000-11-24 | 不揮発性半導体メモリおよび動作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002163892A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004253021A (ja) * | 2003-02-18 | 2004-09-09 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| US7382663B2 (en) | 2006-02-08 | 2008-06-03 | Samsung Electronics Co., Ltd. | Erase voltage generator circuit for providing uniform erase execution time and nonvolatile memory device having the same |
| JP2010238360A (ja) * | 2010-06-25 | 2010-10-21 | Toshiba Corp | 不揮発性半導体記憶装置及びそのデータ消去方法 |
-
2000
- 2000-11-24 JP JP2000356849A patent/JP2002163892A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004253021A (ja) * | 2003-02-18 | 2004-09-09 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| US7382663B2 (en) | 2006-02-08 | 2008-06-03 | Samsung Electronics Co., Ltd. | Erase voltage generator circuit for providing uniform erase execution time and nonvolatile memory device having the same |
| US7643351B2 (en) | 2006-02-08 | 2010-01-05 | Samsung Electronics Co., Ltd. | Erase voltage generator circuit for providing uniform erase execution time and nonvolatile memory device having the same |
| JP2010238360A (ja) * | 2010-06-25 | 2010-10-21 | Toshiba Corp | 不揮発性半導体記憶装置及びそのデータ消去方法 |
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