JP2004071092A - 消去動作時間を短縮したフラッシュメモリ - Google Patents
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Abstract
【解決手段】不揮発性メモリセルを有するフラッシュメモリにおいて、複数のセクタがそれぞれ設けられた複数のバンクと、消去電圧発生回路と、書き込み電圧発生回路とを有し、第1のバンク内の消去対象セクタに消去パルスを印加して消去制御を行う間に、第2のバンク内の消去対象セクタに書き込みパルスを印加して前書き込み制御を平行して行うことを特徴とする。消去動作に必要な前書き込み制御と消去制御のうち、前書き込み制御が他のバンクの消去制御と同時に行われる。従って、第1のバンク内の消去対象セクタの消去制御が終了した時点で、第2のバンク内の消去対象セクタの前書き込みが終了している又は部分的に終了しているので、第1及び第2のバンクの消去動作時間が短くなる。
【選択図】図4
Description
【発明の属する技術分野】
本発明は、複数のバンク構成のフラッシュメモリに関し、特に消去動作時間を短くしたフラッシュメモリメモリに関する。
【0002】
【従来の技術】
半導体不揮発性メモリであるフラッシュメモリは、電源がオフになってもデータを保持することができ、省電力が要求される携帯電話や携帯情報端末、デジタルカメラなどで広く使用されている。従来のフラッシュメモリは、メモリセルアレイとデコーダとからなるメモリコアが複数のバンク構成になっておらず、データの書き込み動作中や消去動作中に、書き込みや消去の対象になっていないメモリセルに対して読み出し動作を行うことができない。従って、書き込み動作中や消去動作中の読み出し要求は受け付けられないのが一般的であった。
【0003】
一方、近年において、複数バンク構成にしたフラッシュメモリが提案されている。このフラッシュメモリは、メモリセルアレイとデコーダとをそれぞれ有するバンクを複数有し、一つのバンクへの書き込み動作または消去動作中でも、他のバンク内のメモリセルへの読み出しを行うことができる。従って、デュアルオペレーション型フラッシュメモリと呼ばれる。
【0004】
図1は、従来のデュアルオペレーション型フラッシュメモリの構成図である。このフラッシュメモリは、4つのバンクBNKA〜BNKDを有し、各バンク内には、図示しない外部からの入力アドレスをデコードするデコーダとメモリセルアレイを有する。メモリセルアレイ内には、フローティングゲートまたはトラップゲートを有するメモリセルトランジスタがマトリクス状に配置される。ステートマシン10が、読み出し、書き込み、消去の各動作を制御する。また、ポンプ回路PNPは、書き込み時の昇圧電圧や消去時の昇圧電圧及び負電圧を生成して、選択されたバンクにそれらの生成した電圧を供給する。
【0005】
読み出し動作では、選択されたバンクに図示しない外部からのアドレスが供給され、読み出し対象のメモリセルが選択される。そして、ステートマシン10からの読み出し選択信号RSELに応答して、セレクタ12は、選択されたバンクからの読み出し信号をリード用センスアンプRSAに供給し、そこで検出されたリード出力RSAOUTが、リード用センスアンプRSAから出力される。
【0006】
一方、書き込み動作では、選択されたバンク内のメモリセルに対して、書き込み用の昇圧電圧が印加され、所定のメモリセルに対して書き込みが行われる。ライトベリファイ時に、ステートマシン10からの書き込み選択信号WSELに応じて、セレクタ14がそのメモリセルからのベリファイ読み出し信号をベリファイ用センスアンプVSAに供給し、ベリファイ制御信号VERIFYに応答して、ベリファイ用センスアンプVSAがライトベリファイし、ベリファイ出力VSAOUT
を出力する。
【0007】
消去動作では、データ1の消去状態のメモリセルに前書き込みが行われて、データ0のプログラム状態にされ、更に、消去セクタ内の全メモリセルに消去パルスが印加されて、データ1の消去状態にされる。上記の動作において、ポンプ回路PNPが書き込み電圧や消去電圧を対象のバンクに供給し、更に、上記前書き込み動作時及び消去動作時それぞれにおいて、対応するベリファイ動作が行われる。即ち、一連の消去動作は、前書き込みと、そのプログラムベリファイ、消去パルス印加と、その後の過消去是正ベリファイ、過消去是正、消去ベリファイからなる。従って、ベリファイ動作時においては、アドレス生成回路ADGから、ベリファイ用アドレスが生成され、選択されたバンクに供給される。
【0008】
【発明が解決しようとする課題】
図2は、図1の従来のフラッシュメモリにおけるチップ消去動作の一例を示す図である。チップ内の4つのバンク全てが消去されるとすると、消去動作では、まずバンクA,B,C,Dに対して順番に前書き込みが行われる。つまり、各バンク内の消去状態のメモリセルに書き込みが行われ、プログラム状態にされる。全てのバンクに対して前書き込みが終了してから、各バンク内のセクタに対して消去パルスが印加され、プログラム状態の全メモリセルが消去状態にされる。
【0009】
従って、消去動作では、消去対象のバンク内のセクタにおいて前書き込みをメモリセルに対して順次行い、更に、消去対象のバンク内のセクタに一斉消去を順次行う。このように、消去動作は、メモリセル単位の前書き込みとセクタ単位の消去とからなり、消去動作時間が長くなる傾向にある。例えば、64Kバイトの容量のセクタを消去するのに要する時間は、例えば数秒もかかり、従って、バンク内にある複数のセクタを消去したり、チップ内の全てのバンクを消去したりすると、その分消去時間が長くなり、システムのパフォーマンス低下を招く。
【0010】
そこで、本発明の目的は、消去動作時間を短くしたフラッシュメモリを提供することにある。
【0011】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、不揮発性メモリセルを有するフラッシュメモリにおいて、複数のセクタがそれぞれ設けられた複数のバンクと、消去電圧発生回路と、書き込み電圧発生回路とを有し、第1のバンク内の消去対象セクタに消去パルスを印加して消去制御を行う間に、第2のバンク内の消去対象セクタに書き込みパルスを印加して前書き込み制御を平行して行うことを特徴とする。
【0012】
上記の発明の側面によれば、消去動作に必要な前書き込みと消去のうち、前書き込み制御が他のバンクの消去制御と同時に行われる。従って、第1のバンク内の消去対象セクタの消去制御が終了した時点で、第2のバンク内の消去対象セクタの前書き込み制御が終了している又は部分的に終了しているので、第1及び第2のバンクの消去動作時間が短くなる。
【0013】
上記の発明の側面において、好ましい実施の形態では、ベリファイ用センスアンプを更に有し、前書き込み制御では、書き込みパルス印加とその後のベリファイとがメモリセルに対して順次行われ、第2のバンクの消去対象セクタでの前書き込み制御中に、第1のバンクの消去対象セクタでの消去パルス印加後のベリファイが行われる時は、当該第2のバンクでの前書き込み制御が中断される。即ち、第1のバンクで消去パルスが印加されている間に、第2のバンク内の消去対象セクタに対して、前書き込みパルスの印加とその後のベリファイがメモリセルに対して順次行われるが、第1のバンクでの消去パルス印加後のベリファイを行う時は、第2のバンク内の消去対象セクタでのベリファイが中断され、それに伴い前書き込み制御が中断される。従って、共通のベリファイ用センスアンプであっても、消去動作の消去制御と前書き込み制御とを平行して行うことができる。
【0014】
一般に、消去パルスの印加時間に対して、書き込みパルスの印加時間は1桁程度短い。従って、非常に印加時間が長い消去パルス印加期間中に、別のバンクにおいて、書き込みパルス印加とその後のベリファイとをメモリセルに対して順次行うことで、共通のベリファイ用センスアンプを有効に利用することができる。
【0015】
上記の発明の側面において、好ましい実施の形態では、第1のバンク内での消去制御が終了した後に、前書き込みが終了した第2のバンク内の消去対象セクタにおいて消去制御が開始される。第1のバンク内において印加時間が長い消去パルス印加中に、別の第2のバンク内において印加時間が短い書き込みパルス印加を伴う前書き込み制御が行われるので、多くの場合は、第1のバンクの消去制御中に第2のバンクでの前書き込み制御が終了する。しかし、異なるバンクでの消去制御は平行して行われない。
【0016】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【0017】
図3は、本実施の形態におけるチップ消去の概略タイミングチャート図である。バンクA、B、C、Dの順に消去動作が行われるとすると、最初にバンクAの前書き込み制御が行われ、バンクA内の全てのセクタ内のセルトランジスタが書き込み状態にされる。つまり、セルトランジスタのフローティングゲートやトラップゲートに電子が注入され、閾値が高い状態である。次に、バンクA内のセクタに対して、消去パルスを印加しながら消去制御が行われる。このとき、バンクAの消去制御に平行して、バンクB内のセクタに対して前書き込み制御が行われる。より詳しくは、バンクA内のセクタに消去パルスを印加している間に、バンクB内のセクタ内において、消去状態のセルトランジスタに順次プログラムパルスが印加され、ベリファイによりそれが書き込み状態になったことが確認される。但し、バンクA内での消去パルス後のベリファイを行う時は、バンクB内の前書き込み制御が中断される。
【0018】
消去パルス印加時間はプログラムパルスに比べて比較的長いので、多くの場合で、バンクAの消去パルスの印加を伴う消去制御中に、バンクB内の前書き込み制御は終了する。但し、バンクB内の前書き込み制御は、バンクB内の消去状態のセルトランジスタの数が多い場合は、長い時間を要するので、場合によってはバンクAの消去制御中に終了しない場合もある。やがて、バンクAの消去制御が終了して全てのセルトランジスタが消去状態になると、その後バンクBへの消去制御が開始する。バンクBの前書き込み制御がバンクAの消去制御中に終了しない場合は、バンクBの前書き込み制御が終了してから、バンクBの消去制御が開始する。そして、その消去制御に平行して、次のバンクCへの前書き込み制御が開始する。このバンクBでの消去制御とバンクCへの前書き込み制御とは、上記と同様にして平行に行われる。
【0019】
図3に示されるとおり、本実施の形態の消去動作では、バンクA,B,Cの消去制御中にそれぞれバンクB、C、Dの前書き込みが並行して行われるので、全体では、図2の従来例と比較するとバンクB、C、Dの前書き込みに要する時間が短くなっている。
【0020】
図4は、本実施の形態例における4バンク構成のフラッシュメモリの構成図である。図1と同じ引用番号が与えられている。4つのバンクBNKA〜BNKDは、それぞれ内部に複数のセクタを有し、各セクタは、複数のセルトランジスタを有するセルアレイと、そのセルアレイ内のワード線やビット線を選択するデコーダとを有する。また、各バンクの出力は、セレクタ12を介してリード用センスアンプRSAに接続され、同様に、セレクタ14を介してベリファイ用センスアンプVSAに接続される。
【0021】
セルトランジスタは、前述したとおり、ドレインとソースの間のチャネル領域上に絶縁膜を介してフローティングゲートまたはトラップゲートを有し、更にその上に絶縁膜を介してコントロールゲートを有する構成になっている。各コントロールゲートは、ワード線に接続され、ソースはソース線に、ドレインはビット線にそれぞれ接続される。
【0022】
フローティングゲートまたはトラップゲートに電子を注入しない状態は、消去状態であり、データ1の状態であり、閾値電圧が低くなっている。また、フローティングゲートまたはトランジスタに電子を注入した状態は書き込み状態またはプログラム状態であり、データ0の状態であり、閾値電圧が高くなっている。
【0023】
昇圧電圧を発生するポンプ回路は、書き込み時のプログラム用電圧VPGMを生成するプログラム用ポンプ回路PNP−1と、消去時の消去用電圧VERと過消去是正用電圧VOEとを生成する消去用ポンプ回路PNP−2とを有する。各ポンプ回路は、制御装置であるステートマシン10からのプログラムパルス制御信号PGMPLSと、消去パルス制御信号ERPLSとに応じて、所定の生成電圧を選択されたバンクに供給する。
【0024】
更に、前書き込み制御及び消去制御における各ベリファイ動作に必要なアドレスは、アドレス生成回路ADGにより生成される。但し、本実施の形態では、一つのバンクでの前書き込み制御中に、他のバンクでの消去パルス印加後の過消去是正及びベリファイ動作(過消去是正ベリファイ、更に消去ベリファイ)が行われる時、当該前書き込み制御が中断され、そのアドレスを一旦待避させる必要がある。そのために、プログラム用レジスタ16が設けられている。そして、ステートマシンからのプログラムレジスタ信号PGMREGに応答して、アドレス生成回路ADG内のアドレスが、プログラム用レジスタ16に待避される。
【0025】
また、消去制御では、消去パルスの印加と消去ベリファイとが交互に繰り返し行われるので、その消去ベリファイでのアドレスも、消去パルス印加中に待避され、消去パルス印加中に他のバンクでの前書き込み制御を可能にする。そのために、消去用レジスタ18が設けられ、ステートマシン10からの消去レジスタ信号ERREGに応答して、アドレス生成回路ADG内のアドレスが、消去用レジスタ18に待避される。
【0026】
両レジスタ16,18に待避されたアドレスは、前書き込み制御が再開される時や、消去パルス印加が再開される時に、アドレス生成回路ADGに戻され、再度ベリファイ動作と共にインクリメントされる。
【0027】
図5,6は、バンクA,Bのセクタを消去する場合の消去動作のフローチャート図である。最初に、外部からバンクA,B内の複数のセクタを消去する消去コマンドが入力される(S0)。この消去コマンドに応答して、バンクA内の指定されたセクタの消去動作が開始される(S1)。消去動作は、前述したとおり、セクタ内の消去状態にあるセルトランジスタへの前書き込み制御と、その後のセクタ内の全てのセルトランジスタへの消去制御とを有し、それぞれの制御はステートマシン10により行われる。書き込み制御には、書き込みパルスの印加とそのベリファイが含まれ、消去制御には、消去パルスの印加とそのベリファイ、更に過消去是正パルスの印加と過消去是正ベリファイなどが含まれる。
【0028】
バンクA内のセクタの消去動作が開始されると、セクタ内の消去状態にあるセルトランジスタへの前書き込みが行われる。図5に示されるとおり、最初にアドレス生成回路ADGがセクタ内のアドレスを初期値にし、書き込みベリファイが行われる(S2)。つまり、セルトランジスタが書き込み状態か否かがベリファイされる。このベリファイをフェイルすると、そのセルトランジスタは未だ書き込み状態になっていないことを意味するので、そのセルトランジスタに前書き込みが行われる(S3)。具体的には、プログラム用ポンプ回路PNP−1で生成されたプログラム用電圧VPGMのプログラムパルスがセルトランジスタのワード線に印加され、セルトランジスタのフローティングゲートやトラップゲートに電子が注入される。
【0029】
プログラムパルス(又は書き込みパルス)が印加されて、そのセルトランジスタが書き込み状態になると、書き込みベリファイをパスする。この書き込みベリファイS2と前書き込みのプログラムパルス印加S3とが、アドレス生成回路ADGによりアドレスをインクリメントするたびに繰り返される(S5)。やがて、最終アドレスまで書き込みベリファイをパスすると、そのセクタでの前書き込み制御が終了する(S4)。そして、同じ前書き込み制御が、残りのセクタに対しても繰り返される(S6,S7)。工程S7では、セクタ数mがインクリメントされ、全セクタが終了したかのチェックに利用される。工程S1〜S7が、前書き込み制御である。これを終了すると、バンクAの選択セクタ内の全てのセルトランジスタが書き込み状態になる。
【0030】
図6に移り、バンクAの選択されたセクタの前書き込み制御が全て終了すると、そのバンクAのセクタの消去制御が行われる。消去制御は、図6の工程S10〜S21である。バンクAの消去制御が始まると、それに平行してバンクB内のセクタの消去動作における前書き込み制御が開始される(S30)。この前書き込み制御は、図5に示したのと同じである。
【0031】
バンクAのセクタの消去制御は次の通りである。まず、選択されているセクタmの消去ベリファイが行われる(S10)。セクタ内の全てのセルトランジスタが消去状態になっていれば、ベリファイをパスして工程S21でセクタmがインクリメントされる。前書き込みが終了した時点では、バンクA内のセクタのセルトランジスタは書き込み状態であり、消去ベリファイはパスしない。
【0032】
そこで、最初に消去パルスがセクタ内の全てのセルトランジスタに同時に印加される。消去パルスは、消去用ポンプ回路PNP−2により生成される消去用電圧VERの消去パルスが、セルトランジスタのソースまたはチャネルと、ワード線に印加される(S11)。具体的には、ソース又はチャネルに9Vのパルスが、ワード線には−9Vのパルスが印加され、フローティングゲートやトラップゲート内の電子が引き抜かれる。そして、工程S12、S13,S14の過消去是正プロセスが行われる。この過消去是正プロセスは、消去パルス印加後の自動プログラムパルス印加動作であり、消去パルスを印加したことにより、過消去のために閾値電圧が低くなりすぎたセルトランジスタに、プログラムパルスを印加して、過消去状態を是正するプロセスである。
【0033】
つまり、過消去是正ベリファイS12をフェイルしたセルトランジスタに、過消去是正用パルス(プログラムパルス)が印加され(S13)、過消去が是正されたことがベリファイされる(S14)。従って、この過消去是正プロセスでは、消去用ポンプ回路PNP−2により生成される過消去是正用電圧VOEを利用して、パルスが生成される。
【0034】
この過消去是正パルス印加及び過消去是正ベリファイは、全てのワード線を非選択レベル(0V)またはそれより若干高いレベルに制御し、ビット線を選択して、そのビット線にリーク電流が発生するか否かにより行われる。従って、工程S12,S13,S14は、コラムアドレスをインクリメントしながら行われる(S15、S16)。
【0035】
過消去是正プロセスが終了すると、消去ベリファイが行われる(S17)。この消去ベリファイは、アドレス生成回路ADGが生成するアドレスADDにしたがってセクタ内のセルトランジスタを順に選択し、そのセルトランジスタの閾値電圧が消去状態まで下がった否かをチェックすることにより行われる。従って、消去ベリファイS17は、セクタ内のアドレスADDをインクリメントしながら最終アドレスのセルトランジスタの消去ベリファイがパスするまで行われる(S18,S19)。
【0036】
セクタ内の全てのセルトランジスタが消去ベリファイをパスするまで、上記の消去パルスの印加(S11)と、過消去是正プロセス(S12〜S16)が繰り返される。そして、セクタ消去制御が終了すると、次のセクタの消去制御が行われる(S20,S21)。バンクA内の全てのセクタの消去制御が終了すると、バンクAの消去動作は完了する。
【0037】
図7は、本実施の形態における複数バンクの消去動作の一例を示す図である。また、図8は、その消去動作の詳細タイミングチャート図である。図7の例では、バンクA、バンクBがそれぞれ8つのセクタ(セクタ番号0〜17)を有し、バンクAのセクタ6が消去対象セクタに、バンクBのセクタ9,10,11が消去対象セクタにそれぞれ選択された例である。この場合の消去動作の詳細を、図8を参照して説明する。図8には、図5,6の工程番号が与えられて、時間を示す横軸に対して、バンクAとBとでそれぞれどのような制御が行われるかを示す。
【0038】
制御回路であるステートマシン10は、まず、バンクA内の消去セクタ6に対する前書き込み制御(S2−S7)を行う。前書き込み制御内のプログラムパルス印加時間は、比較的短く、消去セクタ6内の全てのセルトランジスタが書き込み状態にされる。
【0039】
バンクA内の前書き込み制御が終了すると、時刻t0にて、バンクAの消去セクタ6に対する消去ベリファイS10が一旦行われる。前述のとおり、最初の消去ベリファイではベリファイをフェイルする。そして、時刻t1で、消去セクタ6内の全てのセルトランジスタに消去パルスが印加され(S11)、消去制御が開始される。この消去パルスの印加S11に並行して、バンクBにおいて消去セクタ9、10、11に対して前書き込み制御が順番に行われる。
【0040】
図8には、バンクAのセクタ6への消去制御中に、バンクBのセクタ9、10の前書き込み制御が完了し、更にセクタ11の前書き込み制御中に、バンクAのセクタ6の消去ベリファイ処理S12−S17が発生した状態を示す。即ち、バンクAのセクタ6への消去パルス印加S11中にバンクBのセクタ11への前書き込み制御S2−S7が並行して行われるが、バンクAのセクタ6での消去パルスの印加が一旦終了して、その過消去是正処理や消去ベリファイ(S12―S17)が行われる時(時刻t2)に、ベリファイセンスアンプVSA、及びアドレス生成回路ADGを利用するために、セクタ11での前書き込み制御が中断される。つまり、これらの回路は、前書き込み制御でも使用されれば、消去パルス印加後の過消去是正処理や消去ベリファイでも使用される。従って、より時間を要する消去制御中のバンクA側にこれらの回路の使用が優先されて、バンクBでの前書き込みが中断される。
【0041】
この中断に伴い、時刻t2で、アドレス生成回路ADG内の前書き込み用のアドレスがプログラム用レジスタ16に一旦退避される。そして、バンクAのセクタ6での消去ベリファイ用のアドレスが、消去用レジスタ18からアドレス生成回路ADGにロードされ、インクリメント動作が再開される。セクタ6において、過消去是正処理S12−S17が行われ、更に、消去ベリファイS17が、アドレスをインクリメントしながら行われる。
【0042】
いずれかのアドレスで消去ベリファイがフェイルすると、時刻t3でバンクA内のセクタ6への消去パルス印加S11が再度行われる。そしてそれと並行して、バンクBのセクタ11への前書き込み制御が再開される。この時刻t3では、アドレス生成回路ADG内の消去ベリファイ用アドレスが消去用レジスタ18に一旦退避され、プログラム用レジスタ16内の前書き込み用アドレスがアドレス生成回路ADGにロードされる。
【0043】
図8の例では、時刻t4でセクタ11への前書き込み制御S2−S7が終了している。そして、その後は、バンクAのセクタ6への消去パルス印加S11とその後の過消去是正処理と消去ベリファイS12−S17とが繰り返される。時刻t6で、セクタ6内の最終アドレスまで消去ベリファイがパスすると、バンクAのセクタ6への消去制御は終了し、バンクAのセクタ6の消去動作は終了する。そして、時刻t6以降は、バンクB内のセクタ9,10,11への消去制御が行われる。この消去制御は、セクタ9,10,11の順番に行われる。或いは、セクタ9,10,11に対して同時に消去制御されることもある。いずれの消去制御かは、フラッシュメモリのデバイス仕様によって異なる。
【0044】
以上のとおり、バンクAで消去パルスが印加されている間に、バンクB内の消去対象セクタに対して、前書き込みパルスの印加とその後のベリファイがメモリセルに対して順次行われるが、バンクAでの消去パルス印加後のベリファイを行う時は、バンクB内の消去対象セクタでのベリファイが中断され、それに伴いその前書き込み制御が中断される。従って、ベリファイ用センスアンプVSAが複数のバンクに共通に1個設けられた構成であっても、バンクAの消去動作の消去制御とバンクBの前書き込み制御とを平行して行うことができる。
【0045】
図9は、本実施の形態におけるアドレス生成回路の一例を示す回路図である。アドレス生成回路ADGは、複数のシフトフリップフロップSFを複数段(n段)に接続したカウンタ回路である。クロックCLKに同期して、アドレス生成回路ADGのカウンタ値A0−A(n−1)がインクリメントされる。また、プログラム用レジスタ回路16と、消去用レジスタ回路18は、共にnビットのラッチ回路LA0〜LAn−1で構成される。
【0046】
そして、前書き込み制御中断時に供給される第1のプログラムレジスタ制御信号PGMREG1に応答して、アドレス生成回路ADG内のアドレスA0−A(n−1)がプログラム用レジスタ回路16に転送される。また、前書き込み制御再開時に供給される第2のプログラムレジスタ制御信号PGMREG2に応答して、プログラム用レジスタ回路16に退避されたアドレスが、アドレス生成回路ADGにロードされる。
【0047】
同様に、消去パルス印加開始時に第1の消去レジスタ制御信号ERREG1に応答して、アドレス生成回路ADG内のアドレスA0−A(n−1)が消去用レジスタ回路18に転送される。また、消去ベリファイ再開時に供給される第2の消去レジスタ制御信号ERREG2に応答して、消去用レジスタ回路18に退避されたアドレスが、アドレス生成回路ADGにロードされる。
【0048】
上記の実施の形態において、アドレス生成回路ADGが前書き込み制御時の書き込みベリファイ用アドレスと、消去制御時の消去ベリファイ用アドレスとを生成したが、それぞれのアドレスを生成するアドレス生成回路を別々に設けても良い。その場合は、アドレスを退避させるレジスタ16,18を設ける必要はない。
【0049】
更に、ベリファイ用センスアンプVSAを共通に設けて、前書き込み制御と消去ベリファイとが重ならないように、前書き込み制御を一時中断して消去ベリファイを行っている。この場合も、書き込みベリファイ用のセンスアンプと消去ベリファイ用のセンスアンプとを別々に設ければ、前書き込み制御の一時中断は必要ない。
【0050】
また、書き込み用ポンプ回路と消去用ポンプ回路とを別々に設けたが、共通のポンプ回路によって、書き込み用の電圧と消去用の電圧が同時に生成されるようにしても良い。
【0051】
以上、実施の形態をまとめると以下の付記の通りである。
【0052】
(付記1)不揮発性メモリセルを有するフラッシュメモリにおいて、
複数のセクタがそれぞれ設けられた複数のバンクを有し、
消去対象セクタに対する消去動作が、書き込みパルスを印加する前書き込み制御とその後消去パルスを印加する消去制御とを有し、第1のバンク内の消去対象セクタに前記消去制御を行う間に、第2のバンク内の消去対象セクタに前記前書き込み制御を平行して行うことを特徴とするフラッシュメモリ。
【0053】
(付記2)付記1において、
更に、前記書き込みパルスの電圧を発生する書き込み電圧発生回路と、前記消去パルスの電圧を発生する消去電圧発生回路とを有することを特徴とするフラッシュメモリ。
【0054】
(付記3)付記1において、
更に、前記書き込み制御及び消去動作時に、前記セクタからの出力をベリファイするベリファイ回路を有し、
前記前書き込み制御では、前記書き込みパルス印加とその後のベリファイとがメモリセルに対して順次行われ、前記第2のバンクの消去対象セクタでの前書き込み制御中に、前記第1のバンクの消去対象セクタでの消去パルス印加後のベリファイが行われる時は、当該第2のバンクでの前書き込み制御が中断されることを特徴とするフラッシュメモリ。
【0055】
(付記4)付記3において、
前記前書き込み制御時において、前記メモリセルを選択するアドレスを生成するアドレス生成回路と、
前記前書き込み制御が中断されるとき、前記アドレス生成回路のアドレスを記憶する書き込みレジスタ回路とを有することを特徴とするフラッシュメモリ。
【0056】
(付記5)付記1において、
前記第1のバンク内での消去制御が終了した後に、前書き込みが終了した第2のバンク内の消去対象セクタにおいて前記消去制御が開始されることを特徴とするフラッシュメモリ。
【0057】
(付記6)付記1において、
前記消去制御では、消去パルスが印加され、その後消去ベリファイが行れ、前記前書き込み制御では、書き込みパルスが印加され、その後書き込みベリファイが行われ、
前記第2のバンクでの前書き込み制御が、前記消去制御の消去パルス印加中に行われることを特徴とするフラッシュメモリ。
【0058】
(付記7)付記6において、
前記第1のバンク内の消去対象セクタの消去ベリファイが開始されるとき、前記第2のバンクでの消去対象セクタの前書き込み制御が中断されることを特徴とするフラッシュメモリ。
【0059】
(付記8)不揮発性メモリセルを有するフラッシュメモリにおいて、
複数のセクタがそれぞれ設けられた複数のバンクを有し、
消去対象セクタに対する消去動作が、書き込みパルスを印加する前書き込み制御とその後消去パルスを印加する消去制御とを有し、
第1のバンク内の消去対象セクタに前記前書き込み制御が行われた後、前記消去制御が行われる最中に、第2のバンク内の消去対象セクタに前記前書き込み制御が平行して行われ、前記第1のバンクでの前記消去制御が終了し且つ前記第2のバンクでの前記書き込み制御が終了した後に、当該第2のバンク内の消去対象セクタに前記消去制御が行われることを特徴とするフラッシュメモリ。
【0060】
(付記9)付記8において、
前記前書き込み制御では、前記書き込みパルスの印加と書き込みベリファイとが消去対象セクタのメモリセルに対して順次行われ、前記消去制御では、前記消去パルスの印加が前記消去対象セクタに対して行われ、消去ベリファイが当該消去対象セクタのメモリセルに対して順次行われ、
前記第2のバンクでの前記消去パルス印加中に、前記第1のバンクでの前記書き込み制御が行われ、前記第2のバンクでの消去ベリファイの時に、前記第1のバンクでの前記書き込み制御が中断されることを特徴とするフラッシュメモリ。
【0061】
(付記10)付記9において、
更に、前記書き込み制御及び消去制御時に、前記セクタからの出力をベリファイするベリファイ回路を有することを特徴とするフラッシュメモリ。
【0062】
(付記11)付記9において、
前記前書き込み制御時及び前記消去制御時において、前記メモリセルを選択するアドレスを生成するアドレス生成回路と、
前記前書き込み制御が中断されるとき、前記アドレス生成回路のアドレスを記憶する書き込みレジスタ回路と、
前記消去ベリファイ後に消去パルスが印加されるとき、前記アドレス生成回路のアドレスを記憶する消去レジスタ回路とを有することを特徴とするフラッシュメモリ。
【0063】
(付記12)付記8において、
更に、前記書き込みパルスの電圧を発生する書き込み電圧発生回路と、前記消去パルスの電圧を発生する消去電圧発生回路とを有することを特徴とするフラッシュメモリ。
【0064】
【発明の効果】
以上、本発明によれば、複数のバンク内のセクタを消去するとき、その消去時間を短くすることができる。
【図面の簡単な説明】
【図1】従来のデュアルオペレーション型フラッシュメモリの構成図である。
【図2】図1の従来のフラッシュメモリにおけるチップ消去動作の一例を示す図である。
【図3】本実施の形態におけるチップ消去の概略タイミングチャート図である。
【図4】本実施の形態例における4バンク構成のフラッシュメモリの構成図である。
【図5】バンクA,Bのセクタを消去する場合の消去動作のフローチャート図である。
【図6】バンクA,Bのセクタを消去する場合の消去動作のフローチャート図である。
【図7】本実施の形態における複数バンクの消去動作の一例を示す図である。
【図8】図7の消去動作の詳細タイミングチャート図である。
【図9】本実施の形態におけるアドレス生成回路の一例を示す回路図である。
【符号の説明】
BNKA−BNKD バンク
PNP−1 書き込み電圧発生回路、プログラム用ポンプ回路
PNP−2 消去電圧発生回路、消去用ポンプ回路
RSA リード用センスアンプ
VSA ベリファイ用センスアンプ
ADG アドレス生成回路
10 ステートマシン、制御回路
16 書き込み用レジスタ、プログラム用レジスタ
18 消去用レジスタ
Claims (10)
- 不揮発性メモリセルを有するフラッシュメモリにおいて、
複数のセクタがそれぞれ設けられた複数のバンクを有し、
消去対象セクタに対する消去動作が、書き込みパルスを印加する前書き込み制御とその後消去パルスを印加する消去制御とを有し、第1のバンク内の消去対象セクタに前記消去制御を行う間に、第2のバンク内の消去対象セクタに前記前書き込み制御を平行して行うことを特徴とするフラッシュメモリ。 - 請求項1において、
更に、前記書き込みパルスの電圧を発生する書き込み電圧発生回路と、前記消去パルスの電圧を発生する消去電圧発生回路とを有することを特徴とするフラッシュメモリ。 - 請求項1において、
更に、前記書き込み制御及び消去動作時に、前記セクタからの出力をベリファイするベリファイ回路を有し、
前記前書き込み制御では、前記書き込みパルス印加とその後のベリファイとがメモリセルに対して順次行われ、前記第2のバンクの消去対象セクタでの前書き込み制御中に、前記第1のバンクの消去対象セクタでの消去パルス印加後のベリファイが行われる時は、当該第2のバンクでの前書き込み制御が中断されることを特徴とするフラッシュメモリ。 - 請求項3において、
前記前書き込み制御時において、前記メモリセルを選択するアドレスを生成するアドレス生成回路と、
前記前書き込み制御が中断されるとき、前記アドレス生成回路のアドレスを記憶する書き込みレジスタ回路とを有することを特徴とするフラッシュメモリ。 - 請求項1において、
前記第1のバンク内での消去制御が終了した後に、前書き込みが終了した第2のバンク内の消去対象セクタにおいて前記消去制御が開始されることを特徴とするフラッシュメモリ。 - 請求項1において、
前記消去制御では、消去パルスが印加され、その後消去ベリファイが行れ、前記前書き込み制御では、書き込みパルスが印加され、その後書き込みベリファイが行われ、
前記第2のバンクでの前書き込み制御が、前記消去制御の消去パルス印加中に行われることを特徴とするフラッシュメモリ。 - 請求項6において、
前記第1のバンク内の消去対象セクタの消去ベリファイが開始されるとき、前記第2のバンクでの消去対象セクタの前書き込み制御が中断されることを特徴とするフラッシュメモリ。 - 不揮発性メモリセルを有するフラッシュメモリにおいて、
複数のセクタがそれぞれ設けられた複数のバンクを有し、
消去対象セクタに対する消去動作が、書き込みパルスを印加する前書き込み制御とその後消去パルスを印加する消去制御とを有し、
第1のバンク内の消去対象セクタに前記前書き込み制御が行われた後、前記消去制御が行われる最中に、第2のバンク内の消去対象セクタに前記前書き込み制御が平行して行われ、前記第1のバンクでの前記消去制御が終了し且つ前記第2のバンクでの前記書き込み制御が終了した後に、当該第2のバンク内の消去対象セクタに前記消去制御が行われることを特徴とするフラッシュメモリ。 - 請求項8において、
前記前書き込み制御では、前記書き込みパルスの印加と書き込みベリファイとが消去対象セクタのメモリセルに対して順次行われ、前記消去制御では、前記消去パルスの印加が前記消去対象セクタに対して行われ、消去ベリファイが当該消去対象セクタのメモリセルに対して順次行われ、
前記第2のバンクでの前記消去パルス印加中に、前記第1のバンクでの前記書き込み制御が行われ、前記第2のバンクでの消去ベリファイの時に、前記第1のバンクでの前記書き込み制御が中断されることを特徴とするフラッシュメモリ。 - 請求項9において、
前記前書き込み制御時及び前記消去制御時において、前記メモリセルを選択するアドレスを生成するアドレス生成回路と、
前記前書き込み制御が中断されるとき、前記アドレス生成回路のアドレスを記憶する書き込みレジスタ回路と、
前記消去ベリファイ後に消去パルスが印加されるとき、前記アドレス生成回路のアドレスを記憶する消去レジスタ回路とを有することを特徴とするフラッシュメモリ。
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