JP2003223792A - 不揮発性メモリ及びメモリカード - Google Patents

不揮発性メモリ及びメモリカード

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JP2003223792A
JP2003223792A JP2002016465A JP2002016465A JP2003223792A JP 2003223792 A JP2003223792 A JP 2003223792A JP 2002016465 A JP2002016465 A JP 2002016465A JP 2002016465 A JP2002016465 A JP 2002016465A JP 2003223792 A JP2003223792 A JP 2003223792A
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亨 松下
Toshifumi Noda
敏史 野田
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Abstract

(57)【要約】 【課題】 メモリバンクの書き込み単位であるセクタサ
イズよりも大きなサイズのデータを扱う場合のシーケン
シャルアクセス性能を向上させる。 【解決手段】 消去及び書き込み可能な複数の不揮発性
メモリセルを備え夫々独立にメモリ動作可能な複数のメ
モリバンク（ＢＮＫ０〜ＢＮＫｎ）を有する不揮発性メ
モリ（１）は、書き込み指示コマンド、書き込み開始ア
ドレス及び前記書き込み開始アドレスを起点とする書き
込み処理領域数を入力した後、書込み処理領域数分だけ
書き込みデータ及び書き込み開始コマンドを順次受け取
り可能であり、一つのメモリバンクには一つの書き込み
処理領域の書き込みデータをラッチしてから書き込み開
始コマンドに応答してメモリセルへの書き込みを開始
し、一つのメモリバンクにおけるラッチ動作と他のメモ
リバンクにおけるメモリセルへの書き込みとを並列可能
とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリバンクを複
数個有する不揮発性メモリ及び前記不揮発性メモリを搭
載したメモリカードに関し、例えばフラッシュメモリに
適用して有効な技術に関する。
【０００２】
【従来の技術】フラッシュメモリは、例えばメモリセル
トランジスタのフローティングゲート等に対する電子の
注入又は引き抜きによりその閾値電圧を相違させること
で情報記憶を行なうことができる。本明細書においてメ
モリセルトランジスタの閾値電圧が低い状態を消去状
態、高い状態を書き込み状態と称する。書き込みデータ
に従って情報記憶を行なう場合、消去状態のメモリセル
トランジスタに対し、書込みデータの論理値に応じてメ
モリセルトランジスタに高電圧を印加する。消去の場合
には書き込みとは逆方向に高電圧を印加することにな
る。メモリセルトランジスタに所望の閾値電圧を得るに
は比較的長い処理時間を必要とする。
【０００３】フラッシュメモリにおいてデータの書き込
みは２０４８バイトのようなセクタ単位で行われ、外部
インタフェース回路を介して外部から例えばバイト毎に
複数回に分けて書込みデータを入力し、入力した書き込
みデータに基づいてメモリセルに書き込みを行なう。
【０００４】
【発明が解決しようとする課題】従来のフラッシュメモ
リでは複数セクタに対して書き込み動作や読み出し動作
を連続的に行なおうとする場合にも、一度に書き込み等
できるデータサイズの上限をセクタサイズとして書き込
みコマンド等を繰返し利用しなければならない。通常扱
うファイルサイズは数十キロバイトから数メガバイトで
あり、これを２Kバイト程度のセクタ単位に分割し、こ
れらを複数回のコマンドを用いて連続的にアクセスす
る。書込みの場合、フラッシュメモリに1セクタ分のデ
ータを入力してからメモリセルへの書込みが終了するま
でには、1セクタ分のデータを入力する時間の数倍から
数十倍の時間がかかる（書込み待ち時間）。書込み待ち
時間は、コマンド毎に発生する。読み出しの場合、フラ
ッシュメモリに1セクタ分の読み出し指示コマンドを入
力してから、データ読み出しが可能になるまでには、1
セクタ分のデータを出力する時間の約半分の時間がかか
る（読み出し待ち時間）。読み出し待ち時間も、書込み
と同様に、コマンド毎に発生する。消去の場合も、書込
み同様、コマンド毎に消去待ち時間が発生する。従っ
て、上記のような複数セクタに跨る大容量ファイルに対
しアクセスする場合、複数回のセクタアクセスコマンド
を入力する必要があること、書込み（読み出し、消去）
待ち時間がセクタアクセス毎に発生することによりスル
ープットは上がらない。
【０００５】本発明の目的は、比較的大きなサイズのデ
ータアクセスを効率化することができる不揮発性メモリ
を提供することにある。
【０００６】本発明の別の目的は、メモリバンクの書き
込み単位であるセクタサイズよりも大きなサイズのデー
タを扱う場合のシーケンシャルアクセス性能を向上させ
ることができる不揮発性メモリを提供することにある。
【０００７】本発明の別の目的は、シーケンシャルアク
セス性能の高いメモリカードを提供することにある。
【０００８】本発明のその他の目的は、セクタサイズよ
りも小さなサイズのデータアクセス、セクタサイズより
も大きなサイズのデータアクセスの双方に対してアクセ
スの高速化を実現することができる不揮発性メモリ、更
にはメモリカードを提供することにある。
【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１１】〔１〕不揮発性メモリの書き込み動作に着
目する。消去及び書き込み可能な複数の不揮発性メモリ
セルを備え夫々独立にメモリ動作可能な複数のメモリバ
ンクを有する不揮発性メモリは、書き込み指示コマン
ド、書き込み開始アドレス及び前記書き込み開始アドレ
スを起点とする書き込み処理領域数を入力した後、前記
書込み処理領域数分だけ書き込みデータ及び書き込み開
始コマンドを順次受け取り可能であり、一つのメモリバ
ンクには一つの書き込み処理領域の書き込みデータをラ
ッチしてから前記書き込み開始コマンドに応答してメモ
リセルへの書き込みを開始し、一つのメモリバンクにお
けるラッチ動作と他のメモリバンクにおけるメモリセル
への書き込みとを並列可能とする第１書き込み動作モー
ドを有する。
【００１２】上記一つの書き込み指示コマンドを先頭と
するアクセスコマンドにより、複数の書き込み処理領域
に対するシーケンシャルアクセス（順次アクセス）に際
して、一つのメモリバンクにおける書き込みデータのラ
ッチ動作と他のメモリバンクにおけるメモリセルへの書
き込みとが並列され、これによってシーケンシャルな書
き込みアクセス性能が向上する。
【００１３】上記第１書き込み動作モードに代えて第２
書き込み動作モードを採用してもよい。これは、上記第
１書き込み動作モードにおける上記メモリセルへの書き
込みを書き込み開始コマンドに応答して開始させる手段
を採用せず、書き込みデータのラッチ動作の終了に連動
して自動的にメモリセルへの書き込み処理に移行させる
ものである。
【００１４】本発明の一つの望ましい態様として、不揮
発性メモリは、一つのメモリバンクに対する書き込み指
示コマンドと書き込み開始アドレスを入力した後に書込
みデータを入力し、書き込み開始アドレスで指定される
書き込み処理領域への書き込みデータをラッチしてから
メモリセルへの書き込みを開始することが可能な第３書
き込み動作モードを有してよい。要するに、従来技術で
採用されるセクタサイズを限界とする書き込みデータを
用いる、セクタ単位の書き込みアクセスコマンドを併用
してもよい。第１書き込み動作モード又は第２書き込み
動作モードにおいて書き込み処理領域数を“１”とすれ
ば第３書き込み動作モードと実質的に同じであるが、こ
の時に、第３書き込み動作モードを用いれば、書き込み
処理領域数を指定する情報が不用になり、アクセスコマ
ンドのデータ量を低減できる。
【００１５】前記第１書き込み動作モード（第２書き込
み動作モード）と第３書き込み動作モードとの間で書き
込み指示コマンドのコマンドコードを相違させてよい。
要するに、従来の第３書き込み動作モードに対して第１
書き込み動作モード（第２書き込み動作モード）のコマ
ンドコードを新たに追加することになる。
【００１６】前記第１書き込み動作モード（第２書き込
み動作モード）の書き込み指示コマンドと第３書き込み
動作モードの書き込み指示コマンドとに同一のコマンド
コードを採用してもよい。この場合には、前記同一のコ
マンドコードに対する解釈の切換えを指示する指示手段
（例えばレジスタ手段又は外部制御信号入力手段）を有
し、前記指示手段の第１状態において前記書き込み指示
コマンドを第１書き込み動作モード（第２書き込み動作
モード）の指示に解釈し、前記指示手段の第２状態にお
いて前記書き込み指示コマンドを第３書き込み動作モー
ドの指示に解釈すればよい。
【００１７】本発明の一つの望ましい態様では、前記メ
モリバンクは不揮発性メモリセル列から成るセクタの集
合を有し、各セクタにはセクタアドレスが割当てられ、
隣合うセクタアドレスは相互に異なるメモリバンクに配
置される。このとき、前記書き込み開始アドレスはメモ
リバンクのセクタアドレスであり、前記書き込み処理領
域数はセクタ数である。これにより、連続するセクタア
ドレスのセクタに対してデータラッチとメモリセルへの
書き込みとを並列化する制御が容易になる。換言すれ
ば、不揮発性メモリをアクセス制御するメモリコントロ
ーラが書き込み対象セクタアドレスと空きメモリバンク
との関係をその都度判断することを要しない。要する
に、不揮発性メモリそれ自体が複数セクタに対するシー
ケンシャルアクセス制御の容易化をサポートする。
【００１８】〔２〕不揮発性メモリの読み出し動作に着
目する。消去及び書き込み可能な複数の不揮発性メモリ
セルを備え夫々独立にメモリ動作可能な複数のメモリバ
ンクを有する不揮発性メモリは、読み出し指示コマン
ド、読み出し開始アドレス及び前記読み出し開始アドレ
スを起点とする読み出し処理領域数を入力した後、前記
読み出し処理領域数分だけ複数のメモリバンクからデー
タを読み出して外部に出力可能であり、メモリバンクに
対して一つの読み出し処理領域のメモリセルから読み出
したデータをラッチしてから外部出力を開始し、一つの
メモリバンクにおけるデータの読み出し及びラッチ動作
と他のメモリバンクにおけるラッチデータの外部出力と
を並列可能とする第１読み出し動作モードを有すること
を特徴とする不揮発性メモリ。
【００１９】上記一つの読み出し指示コマンドを先頭と
するアクセスコマンドにより、複数の読み出し処理領域
に対するシーケンシャルアクセスに際して、一つのメモ
リバンクにおけるデータ読み出し及びラッチ動作と他の
メモリバンクにおけるラッチデータの外部出力とが並列
され、これによってシーケンシャルな読み出しアクセス
性能が向上する。
【００２０】本発明の望ましい態様として、不揮発性メ
モリは、一つのメモリバンクに対する読み出し指示コマ
ンド及び読み出し開始アドレスを入力した後に、読み出
し開始アドレスで指定される読み出し処理領域からの読
み出しデータをラッチして外部へ出力可能な第２読み出
し動作モードを有してよい。要するに、従来技術で採用
されるセクタサイズを限界とするデータ読み出しを行な
う、セクタ単位の読み出しアクセスコマンドを併用して
もよい。
【００２１】前記第１読み出し動作モードと第２読み出
し動作モードとの間で読み出し指示コマンドのコマンド
コードを相違させてよい。要するに、従来の第２読み出
し動作モードに対して第１読み出し動作モードのコマン
ドコードを新たに追加することになる。
【００２２】前記第１読み出し動作モードの読み出し指
示コマンドと第２読み出し動作モードの読み出し指示コ
マンドとに同一のコマンドコードを採用してもよい。こ
の場合、前記同一のコマンドコードに対する解釈の切換
えを指示する指示手段を備え、前記指示手段の第１状態
において前記読み出し指示コマンドを第１読み出し動作
モードの指示に解釈し、前記指示手段の第２状態におい
て前記読み出し指示コマンドを第２読み出し動作モード
の指示に解釈すればよい。
【００２３】本発明の一つの望ましい態様として、メモ
リバンクとセクタとセクタアドレスの割り当てについて
は上記と同様にするのがよい。このとき、前記読み出し
開始アドレスはセクタアドレスであり、前記読み出し処
理領域数はセクタ数となる。
【００２４】〔３〕不揮発性メモリの消去動作に着目す
る。消去及び書き込み可能な複数の不揮発性メモリセル
を備え夫々独立にメモリ動作可能な複数のメモリバンク
を有する不揮発性メモリは、消去指示コマンド、消去開
始アドレス及び前記消去開始アドレスを基点とする消去
処理領域数を入力した後、前記消去処理領域数分だけ複
数のメモリバンクの消去処理領域を消去可能であり、一
つのメモリバンクにおける消去処理領域に対する消去動
作と他のメモリバンクにおける消去処理領域に対する消
去動作とが並列可能な第１消去動作モードを有する。
【００２５】上記一つの消去指示コマンドを先頭とする
アクセスコマンドにより、複数の消去処理領域に対する
シーケンシャルアクセスに際して、一つのメモリバンク
における消去処理領域に対する消去動作と他のメモリバ
ンクにおける消去処理領域に対する消去動作とが並列さ
れ、これによってシーケンシャルな消去アクセス性能が
向上する。例えば、一つのメモリバンクが１セクタ単位
で消去可能とされる場合、指定された消去セクタ数に達
するまで複数のメモリバンクを並列させてセクタ単位の
消去動作が可能になる。
【００２６】本発明の望ましい態様として、不揮発性メ
モリは、一つのメモリバンクに対する消去指示コマンド
及びセクタアドレスを入力した後に、セクタアドレスで
指定されるセクタのメモリセルに対して消去を行なう第
２消去動作モードを有するのがよい。要するに、従来技
術で採用される一つのセクタを限界とする消去を行な
う、セクタ単位の消去アクセスコマンドを併用するのが
よい。
【００２７】本発明の一つの形態として、前記第１消去
動作モードと第２消去動作モードとの間で消去指示コマ
ンドのコマンドコードを相違させてよい。要するに、従
来の第２消去動作モードに対して第１消去動作モードの
コマンドコードを新たに追加することになる。
【００２８】本発明の別の形態として、前記第１消去動
作モードの消去指示コマンドと第２消去動作モードの消
去指示コマンドとに同一コマンドコードを採用してもよ
い。この場合、前記同一のコマンドコードに対する解釈
の切換えを指示する指示手段を有し、前記指示手段の第
１状態において前記消去指示コマンドを第１消去動作モ
ードの指示に解釈し、前記指示手段の第２状態において
前記消去指示コマンドを第２消去動作モードの指示に解
釈すればよい。
【００２９】本発明の一つの望ましい態様として、メモ
リバンクとセクタとセクタアドレスの割り当てについて
は上記と同様にするのがよい。このとき、前記消去開始
アドレスはメモリバンクのセクタアドレスになり、前記
消去処理領域数はセクタ数になる。
【００３０】〔４〕メモリカードの書き込み動作に着目
する。メモリカードは、カード基板に、夫々独立にメモ
リ動作可能な複数のメモリバンクを有する不揮発性メモ
リと、前記不揮発性メモリをアクセス制御可能なメモリ
コントローラとを有する。前記メモリコントローラは、
第１書き込み指示コマンド、書き込み開始アドレス及び
書き込み開始アドレスを起点とする書き込み処理領域数
に続けて、前記書き込み処理領域数分だけ書き込みデー
タ及び書き込み開始コマンドを出力可能である。前記不
揮発性メモリは、前記第１書き込み指示コマンドに応答
して、一つのメモリバンクには一つの書き込み処理領域
の書き込みデータをラッチしてから前記書き込み開始コ
マンドに応答してメモリセルへの書き込みを開始し、一
つのメモリバンクにおけるラッチ動作と他のメモリバン
クにおけるメモリセルへの書き込みとを並列させる。
【００３１】上記メモリコントローラが一つの書き込み
指示コマンドを先頭とするアクセスコマンドを発行する
ことにより、不揮発性メモリは、複数の書き込み処理領
域に対するシーケンシャルアクセスに際して、一つのメ
モリバンクにおける書き込みデータのラッチ動作と他の
メモリバンクにおけるメモリセルへの書き込みとを並列
化することができ、これによってシーケンシャルな書き
込みアクセス性能が向上する。
【００３２】前記第１書き込み指示コマンドに代えて第
２書き込み指示コマンドを採用し、メモリコントローラ
が前記書き込み開始コマンドを発行する代わりに、不揮
発性メモリが書き込みデータのラッチ動作の終了に連動
して自動的にメモリセルへの書き込み処理に移行させる
ようにしてよい。
【００３３】本発明の一つの具体的な形態として、従来
技術で採用されるセクタサイズを限界とする書き込みデ
ータを用いる、セクタ単位の書き込みアクセス用の第３
書き込み指示コマンドを併用してよい。この場合、前記
メモリコントローラは、第３書き込み指示コマンド、書
き込み開始アドレス、及び書込みデータを出力可能であ
り、前記不揮発性メモリは、前記第３書き込み指示コマ
ンドに応答して、書き込み開始アドレスで指定される書
き込み処理領域への書き込みデータをラッチしてからメ
モリセルへの書き込みを開始する。
【００３４】本発明の別の具体的な形態として、第１書
き込み指示コマンド（第２書き込み指示コマンド）を前
記第３書き込み指示コマンドとしても機能させるように
同一コマンドコードに対するコマンド解釈論理を切換え
可能にしてよい。即ち、前記メモリコントローラは更
に、第１書き込み指示コマンド（第２書き込み指示コマ
ンド）、書き込み開始アドレス、及び書込みデータを一
つのアクセスコマンドとして出力可能とされる。このと
き、前記不揮発性メモリは、コマンド解釈切換え情報を
入力し、前記コマンド解釈切換え情報の第１状態におい
て、前記第１書き込み指示コマンド（第２書き込み指示
コマンド）に応答して、書き込み開始アドレスで指定さ
れる書き込み処理領域への書き込みデータをラッチして
からメモリセルへの書き込みを開始する。また、不揮発
性メモリは、前記コマンド解釈切換え情報の第２状態に
おいて、前記第１書き込み指示コマンド（第２書き込み
指示コマンド）に応答して、一つのメモリバンクには一
つの書き込み処理領域の書き込みデータをラッチしてか
ら前記書き込み開始コマンドに応答してメモリセルへの
書き込みを開始し、一つのメモリバンクにおけるラッチ
動作と他のメモリバンクにおけるメモリセルへの書き込
みとを並列させる。
【００３５】〔５〕メモリカードの読み出し動作に着目
する。メモリカードは、カード基板に、夫々独立にメモ
リ動作可能な複数のメモリバンクを有する不揮発性メモ
リと、前記不揮発性メモリをアクセスセ制御可能なメモ
リコントローラとを有する。前記メモリコントローラ
は、第１読み出し指示コマンド、読み出し開始アドレス
及び前記読み出し開始アドレスを起点とする読み出し処
理領域数を出力可能である。前記不揮発性メモリは、第
１読み出し指示コマンドに応答して、前記読み出し処理
領域数分だけ複数のメモリバンクからデータを読み出し
て外部に出力可能であり、メモリバンクにおいて一つの
読み出し処理領域のメモリセルから読み出したデータを
ラッチしてから外部出力を開始し、一つのメモリバンク
におけるデータの読み出し及びラッチ動作と他のメモリ
バンクにおけるラッチデータの外部出力とを並列させ
る。
【００３６】上記メモリコントローラが一つの読み出し
指示コマンドを先頭とするアクセスコマンドを発行する
ことにより、不揮発性メモリは、複数の読み出し処理領
域に対するシーケンシャルアクセスに際して、一つのメ
モリバンクにおける読み出しデータのラッチ動作と他の
メモリバンクにおけるラッチデータの外部出力動作とを
並列化することができ、これによってシーケンシャルな
読み出しアクセス性能が向上する。
【００３７】本発明の一つの具体的な形態として、従来
技術で採用されるセクタサイズを限界として読み出しを
行なう、セクタ単位の読み出しアクセス用の第２読み出
し指示コマンドを併用してよい。この場合、前記メモリ
コントローラは第２読み出し指示コマンド及び読み出し
開始アドレスを出力可能であり、前記不揮発性メモリ
は、前記第２読み出し指示コマンドに応答して、読み出
し開始アドレスで指定される読み出し処理領域からの読
み出しデータをラッチして外部へ出力する。
【００３８】本発明の別の具体的な形態として、第１読
み出し指示コマンドを前記第２読み出し指示コマンドと
しても機能させるように、同一コマンドコードに対する
コマンド解釈論理を切換え可能にしてよい。即ち、前記
メモリコントローラは更に、第１読み出し指示コマンド
及び読み出し開始アドレスを出力可能である。このと
き、前記不揮発性メモリは、コマンド解釈切換え情報を
入力し、前記コマンド解釈切換え情報の第１状態におい
て、前記第１読み出し指示コマンドに応答して、読み出
し開始アドレスで指定される読み出し処理領域から読み
出したデータをラッチしてから外部への出力を開始し、
前記コマンド解釈切換え情報の第２状態において、前記
第１読み出し指示コマンドに応答して、メモリバンクに
おいて一つの読み出し処理領域のメモリセルから読み出
したデータをラッチしてから外部出力を開始し、一つメ
モリバンクにおけるデータの読み出し及びラッチ動作と
他のメモリバンクにおけるラッチデータの外部出力とを
並列させる。
【００３９】〔６〕メモリカードの消去動作に着目す
る。メモリカードは、カード基板に、夫々独立にメモリ
動作可能な複数のメモリバンクを有する不揮発性メモリ
と、前記不揮発性メモリをアクセスセ制御可能なメモリ
コントローラとを有する。前記メモリコントローラは、
第１消去指示コマンド、消去開始アドレス及び前記消去
開始アドレスを基点とする消去処理領域数を出力可能で
ある。前記不揮発性メモリは、前記第１消去指示コマン
ドに応答して、前記消去処理領域数分だけ複数のメモリ
バンクの消去処理領域を消去可能であり、一つのメモリ
バンクにおける消去処理領域に対する消去動作と他のメ
モリバンクにおける消去処理領域に対する消去動作とを
並列する。
【００４０】上記メモリコントローラが消去指示コマン
ドを先頭とする一つのアクセスコマンドを発行すること
により、不揮発性メモリは、複数の消去処理領域に対す
るシーケンシャルアクセスに際して、複数のメモリバン
クにおける消去動作とを並列化することができ、これに
よってシーケンシャルな消去性能が向上する。
【００４１】本発明の一つの具体的な形態として、従来
技術で採用されるセクタサイズを限界として消去を行な
う、セクタ単位の消去アクセス用の第２消去指示コマン
ドを併用してよい。この場合、前記メモリコントローラ
は第２消去指示コマンド及び消去開始アドレス一つのア
クセスコマンドとして出力可能である。前記不揮性メモ
リは、前記第２消去指示コマンドに応答して、消去開始
アドレスで指定される消去処理領域のメモリセルに対し
て消去を行なう。
【００４２】本発明の別の具体的な形態として、第１消
去指示コマンドを前記第２消去指示コマンドとしても機
能させるように、同一コマンドコードに対するコマンド
解釈論理を切換え可能にしてよい。即ち、前記メモリコ
ントローラは、第１消去指示コマンド及び消去開始アド
レスを出力可能である。前記不揮発性メモリは、コマン
ド解釈切換え情報を入力し、前記コマンド解釈切換え情
報の第１状態において、前記第１消去指示コマンドに応
答して、消去開始アドレスで指定される消去処理領域の
メモリセルに対して消去を行なう。不揮発性メモリは、
前記コマンド解釈切換え情報の第２状態において、前記
第１消去指示コマンドに応答して、前記消去処理領域数
分だけ複数のメモリバンクの消去処理領域を消去可能で
あり、一つのメモリバンクにおける消去処理領域に対す
る消去動作と他のメモリバンクにおける消去処理領域に
対する消去動作とを並列する。
【００４３】〔７〕不揮発性メモリに対する書換えコマ
ンドに着目する。不揮発性メモリは、書換え指示コマン
ド、書換え開始アドレス及び前記書換え開始アドレスを
起点とする書換え処理領域数を入力した後、前記書換え
処理領域数分だけ書き込みデータ及び書き込み開始コマ
ンドを順次受け取り可能であり、一つのメモリバンクに
対しては消去された一つの書き込み処理領域の書き込み
データをラッチしてから前記書き込み開始コマンドに応
答してメモリセルへの書き込みを開始し、一つのメモリ
バンクにおけるラッチ動作と他のメモリバンクにおける
メモリセルへの書き込みとを並列可能とする。
【００４４】一つのメモリバンクにおけるメモリセルへ
の書き込み開始のトリガとして前記書き込み開始コマン
ドに代え、一つの書き込み処理領域の書き込みデータに
対するラッチ動作完了と同期させてもよい。
【００４５】
【発明の実施の形態】《フラッシュメモリの全体構成》
図１には本発明に係るフラッシュメモリ１の一例が全体
的に示される。
【００４６】フラッシュメモリ１は、単結晶シリコンの
ような１個の半導体基板（半導体チップ）に、夫々独立
にメモリ動作可能な複数個例えばｎ＋１個のメモリバン
クＢＮＫ０〜ＢＮＫｎと、前記メモリバンクＢＮＫ０〜
ＢＮＫｎに対するメモリ動作を制御する制御部２と、外
部とのインタフェース制御部３とを有する。制御部２に
は、アドレスバッファ（ＡＢＵＦ）４、アドレスカウン
タ（ＡＣＮＴ）５、内部電源回路（ＶＧＮ）６、コマン
ドデコーダ（ＣＤＥＣ）７、中央処理装置及びその動作
プログラム（ＣＰＵ）８、データ入出力制御論理回路
（ＤＩＯ）９を有する。以下の説明では便宜上ｎ＝３と
し、４個のメモリバンクを備えるものとして説明する。
【００４７】フラッシュメモリ１の入出力端子Ｉ／Ｏ
［７：０］はアドレス入力、データ入出力、コマンド入
力に兼用される。入出力端子Ｉ／Ｏ［７：０］から入力
されたＸアドレス信号（セクタアドレス信号）はインタ
フェース制御部３を介してアドレスバッファ４に供給さ
れ、入力されたＹアドレス信号はインタフェース制御部
３を介してＹアドレスカウンタ５にプリセットされる。
Ｙアドレス信号が供給されなければＹアドレスカウンタ
５は初期値のリセット状態を維持する。入出力端子Ｉ／
Ｏ［７：０］から入力されたコマンドはインタフェース
制御部３を介してコマンドデコーダ７に供給される。入
出力端子Ｉ／Ｏ［７：０］から入力されたメモリバンク
への書込みデータはインタフェース制御部３を介してデ
ータ入出力制御回路９に与えられ、書き込み対象とされ
るメモリバンクに８ビット単位で供給される。メモリバ
ンクからのリードデータはデータ入出力制御回路９から
インタフェース制御部３介して入出力端子Ｉ／Ｏ［７：
０］に与えられる。尚、入出力端子Ｉ／Ｏ［７：０］か
ら入出力される信号を便宜上信号Ｉ／Ｏ［７：０］とも
称する。
【００４８】前記インタフェース制御部３はアクセス制
御信号として、前述のチップイネーブル信号／ＣＥ、出
力イネーブル信号／ＯＥ、書き込みイネーブル信号／Ｗ
Ｅ、シリアルクロック信号ＳＣ、リセット信号／ＲＥＳ
及びコマンドイネーブル信号／ＣＤＥを入力する。信号
名の直前に記付された記号／は当該信号がロー・イネー
ブルであることを意味する。インタフェース制御部３
は、それら信号の状態に応じて外部との信号インタフェ
ース機能などを制御する。
【００４９】前記夫々のメモリバンクＢＮＫ０〜ＢＮＫ
ｎは、記憶情報の書き換え可能な不揮発性メモリセルを
多数有する。前記メモリバンクから不揮発性メモリセル
を選択するためのＸアドレス信号はアドレスバッファ４
から出力され、前記メモリバンクから不揮発性メモリセ
ルを選択するためのＹアドレス信号はアドレスカウンタ
５から出力される。
【００５０】前記夫々のメモリバンクＢＮＫ０〜ＢＮＫ
ｎは、特に制限されないが、メモリセルアレイ１１、Ｘ
デコーダ１２、Ｙデコーダ１３、Ｙセレクタ１４、及び
データバッファ（センスラッチ）１５等を有する。前記
メモリセルアレイ１１は電気的に消去及び書き込み可能
な不揮発性メモリセルを多数有する。
【００５１】不揮発性メモリセルＭＣは、例えば、図２
に例示されるように、半導体基板若しくはメモリウェル
ＳＵＢに形成されたソースＳＴ及びドレインＤＴと、チ
ャンネル領域に酸化膜を介して形成されたフローティン
グゲートＦＧ、そしてフローティングゲートＦＧに層間
絶縁膜を介して重ねられたコントロールゲートＣＧを有
して構成される。
【００５２】前記メモリセルアレイ１１は、図３に例示
されるＡＮＤ型アレイの場合、主ビット線ＭＢＬに、代
表的に例示された副ビットＳＢＬが選択ＭＯＳトランジ
スタＭ１を介して接続され、副ビット線ＳＢＬに不揮発
性メモリセルＭＣのドレインが結合される。副ビット線
ＳＢＬを共有する不揮発性メモリセルＭＣのソースは第
２選択ＭＯＳトランジスタＭ２を介してソース線ＳＬに
共通接続される。第１選択ＭＯＳトランジスタＭ１は行
方向単位でビット線制御線ＳＤｉにてスイッチ制御さ
れ、第２選択ＭＯＳトランジスタＭ２は行方向単位でソ
ース線制御線ＳＳｉにてスイッチ制御される。図１に例
示されるようにメモリセルアレイ１１は複数のセクタの
集合とされる。セクタは、特に制限されないが、ワード
線を共通とする２０４８バイト分のメモリセルの集合と
される。
【００５３】２０４８バイト分の主ビット線はデータバ
ッファ１５に接続される。データバッファ１５は各主ビ
ット線に対応する２０４８個のセンスラッチ（センスラ
ッチアレイ）と、２０４８個のデータラッチ（データラ
ッチアレイ）を有する。主ビット線はデータラッチアレ
イとセンスラッチアレイに選択的に接続可能にされる。
【００５４】前記Ｘデコーダ１２は、Ｘアドレス信号を
デコードし、指定されたメモリ動作に応じて、図３に例
示されるワード線ＷＬ、ビット線制御線ＳＤｉ、ソース
線制御線ＳＳｉの選択を行なう。Ｙデコーダ１３は、ア
ドレスカウンタ５から出力されるＹアドレス信号をデコ
ードして、ビット線選択用のＹセレクタ１４をバイト単
位で選択する。
【００５５】Ｙセレクタ１４はデータバッファ１５のセ
ンスラッチアレイ又はデータラッチアレイをバイト単位
でデータ入出力制御回路９に導通する。従って、初期値
からアドレスカウンタ５を順次インクリメントすれば、
Ｙデコーダ１３及びＹセレクタ１４を介してデータバッ
ファ１５のセンスラッチアレイ又はデータラッチアレイ
が８ビット単位で順次最下位から最上位に向けて選択さ
れる。
【００５６】読み出し動作では選択された１本のワード
線に選択端子が接続された１セクタ分（２０４８バイト
分）のメモリ情報がデータバッファ１５のセンスラッチ
アレイにラッチされ、ラッチされたメモリ情報は、Ｙデ
コーダ１３及びＹセレクタ１４で選択される８ビット単
位で、データ入出力制御回路９を介して入出力端子Ｉ／
Ｏ［７：０］から外部に出力される。
【００５７】書き込み動作では書き込み対象とされるセ
クタのデータがデータバッファ１５のセンスラッチアレ
イにラッチされる。書き込みデータは入出力端子Ｉ／Ｏ
［７：０］から８ビット単位で入力され、Ｙセレクタ１
４で選択されるデータバッファ１５のデータラッチアレ
イにラッチされる。データバッファ１５上のセンスラッ
チアレイにラッチされたセクタの読み出しデータとデー
タラッチアレイにラッチされた書込みデータはデータバ
ッファ１５内で加算若しくは論理和が採られ、その結果
データに基づいて書き込み対象セクタに対する書き込み
動作を行なう。１セクタ分のデータを書き込む場合には
データバッファ１５の先頭から終端まで書き込みデータ
で満たせばよい。したがってこの場合にはセンスラッチ
アレイとデータラッチアレイとの論理和は実質的に不要
であり、データラッチアレイの書込みデータを用いて書
き込みを行なえばよい。セクタの一部を書き換える場合
には、アドレスカウンタ５のアドレスプリセット機能を
用いて、セクタの一部の書換え対象部分に応ずる、デー
タバッファ１５の一部分にだけ書き込みデータを保持さ
せて、セクタの書き戻しを行なえばよい。
【００５８】フラッシュメモリに対する消去動作は、図
４に例示されるように、ワード線単位（１セクタ単位で
もある）の一括消去とされ、選択ワード線に−１７Ｖ、
非選択ワード線に０Ｖが印加され、ソース線は０Ｖとさ
れる。
【００５９】前記メモリセルに対する書込では、図４に
例示されるように、書込み選択ワード線に１７Ｖ、書込
み選択のビット線に０Ｖ、書込み非選択のビット線に６
Ｖが印加される。前記書き込み高電圧印可時間を多くす
るにしたがってメモリセルの閾値電圧が上昇される。ビ
ット線に０Ｖを印加するか、６Ｖを印加するかは、セン
スラッチアレイのラッチデータとデータラッチアレイの
ラッチデータとの論理和信号の論理値で決定される。
【００６０】前記メモリセルに対する読み出し動作で
は、特に制限されないが、読み出し選択ワード線を３．
２Ｖとし、ソース線を回路の接地電圧に導通させ、ビッ
ト線にはセンスラッチ回路を介して１．０Ｖを与え、メ
モリセルの閾値電圧に応じてビット線からソース線に流
れる電流の有無によるビット線電位の変化に応じて記憶
情報を読み出す。
【００６１】前記内部電源回路６は、書込み、消去、ベ
リファイ、読み出し等のための各種動作電源を生成して
メモリバンクＢＮＫ０〜ＢＮＫｎに供給する。
【００６２】前記コマンドデコーダ７及びＣＰＵ８は前
記インタフェース制御部３から供給されるアクセスコマ
ンドなどに従って、マルチバンクに対する書き込み等の
メモリ動作を全体的に制御する。前記アクセスコマンド
は、特に制限されないが、単数若しくは複数のコマンド
コードとコマンドの実行に必要なアドレス情報及びデー
タ情報等を、所定のフォーマットに従って含んでいる。
【００６３】図５にはメモリバンクＢＮＫ０〜ＢＮＫ３
のセクタアドレスのマッピングが例示される。セクタア
ドレスはセクタ単位のアドレスであり、隣合うセクタア
ドレスは相互に異なるメモリバンクに配置している。例
えばセクタアドレスＡｄｒ＝０ｘ００はＢＮＫ０、次の
セクタアドレスＡｄｒ＝０ｘ０１は隣のＢＮＫ１、次の
セクタアドレスＡｄｒ＝０ｘ０２はその隣のＢＮＫ２、
次のセクタアドレスＡｄｒ＝０ｘ０３はその隣のＢＮＫ
３、次のセクタアドレスＡｄｒ＝０ｘ０４は最初に戻っ
てＢＮＫ０、という順番でマッピングされる。
【００６４】《単一アクセスコマンド》図６には一つの
メモリバンクに対する単一リードアクセスフローが例示
される。単一リードアクセスコマンドはリードコマンド
ＲＣＭＤ１及びセクタアドレスによって構成され、メモ
リコントローラ等のアクセス主体がフラッシュメモリ１
にリードアクセスコマンドを発行すると、フラッシュメ
モリ１は指定されたセクタの記憶情報をメモリセルから
読み出してデータバッファ１５にラッチする内部動作を
行い、ラッチデータを８ビット単位で順次外部に出力す
る出力動作を行なう。
【００６５】複数のセクタを順次リードアクセスしたい
場合には単一リードアクセスコマンドを直列的に発行す
ればよい。連続するセクタアドレスをリードする場合も
同じであり、その都度、リードコマンドＲＣＭＤ１及び
セクタアドレスの指定が必要である。同一メモリバンク
内のセクタを連続的にリードする場合には一つの単一リ
ードアクセスコマンドの実行完了を待って次の単一リー
ドアクセスコマンドを発行する手続が必要である。
【００６６】図７には一つのメモリバンクに対する単一
消去アクセスフローが例示される。単一消去アクセスコ
マンドは消去コマンドＥＣＭＤ１、セクタアドレス及び
消去開始コマンドによって構成され、アクセス主体がフ
ラッシュメモリ１に消去アクセスコマンドを発行する
と、フラッシュメモリ１は指定されたセクタの記憶情報
を消去する内部動作を行い、消去動作の完了はステータ
スによって検出可能にされる。
【００６７】複数のセクタを消去したい場合には単一消
去アクセスコマンドを直列的に発行すればよい。連続す
るセクタアドレスを消去する場合も同じであり、その都
度、消去コマンドＥＣＭＤ１、セクタアドレス及び消去
開始コマンドの指定が必要であり、一つの単一消去アク
セスコマンドの実行完了を待って次の単一消去アクセス
コマンドを発行する手続が必要な場合もある。
【００６８】図８には一つのメモリバンクに対する単一
書き込みアクセスフローが例示される。単一書き込みア
クセスコマンドは書き込みコマンドＷＣＭＤ１、セクタ
アドレス、書き込みデータ及び書き込み開始コマンドに
よって構成され、アクセス主体がフラッシュメモリ１に
ライトアクセスコマンドを発行すると、フラッシュメモ
リ１は書き込みデータをアクセス対象メモリバンクのデ
ータバッファ１５に蓄えた後、指定されたセクタのメモ
リセルに書き込みを行ない、書き込み動作の完了はステ
ータスによって検出可能にされる。
【００６９】複数のセクタにまたがるファイルデータ等
の書き込みを行いたい場合には単一書き込みアクセスコ
マンドを直列的に発行してよい。連続するセクタアドレ
スに書き込みを行ないたい場合も同じであり、その都
度、書き込みコマンドＷＣＭＤ１及びセクタアドレス等
の指定が必要であり、一つのアクセスコマンドの実行完
了を待って次のアクセスコマンドを発行する手続が必要
な場合もある。
【００７０】《シーケンシャルリードアクセスコマン
ド》図９にはシーケンシャルリードアクセスフローが例
示される。シーケンシャルリードアクセスコマンドはリ
ードコマンドＲＣＭＤ２、先頭セクタアドレス及びセク
タ数によって構成される。図９では、指定された先頭セ
クタアドレスを図５のＡｄｒ＝０ｘ００、指定されたセ
クタ数を６とし、図５に示される６個をセクタをアクセ
ス対象とする場合を一例とする。
【００７１】アクセス主体（例えばメモリコントロー
ラ）がフラッシュメモリ１にシーケンシャルリードアク
セスコマンドを発行すると、フラッシュメモリは、その
コマンドを解読し、先頭セクタアドレスから４セクタ
（メモリバンクの数４に相当）を選択し、各メモリバン
クＢＮＫ０〜ＢＮＫ３でセクタの記憶情報（データ０〜
データ３）を読み出してセンスラッチアレイにラッチす
る（Ｒ１〜Ｒ４）。これに必要な時間Ｔｂｕｓｙを経過
すると、先頭セクタアドレス（Ａｄｒ＝０ｘ００）で指
定されるセクタを有するメモリバンク例えばメモリバン
クＢＮＫ０は、センスラッチアレイにラッチしたリード
情報（データ０）を順次外部に出力する（Ｒ５）。この
出力動作は、アドレスカウンタ５を初期値から順次イン
クリメントしながらＹセレクタ１４で８ビット単位にリ
ード情報を選択して行われる。
【００７２】データ０の出力動作を完了すると、次セク
タ（Ａｄｒ＝０ｘ０１）を有するメモリバンクＢＮＫ１
が処理Ｒ２でセンスラッチアレイにラッチしたリード情
報（データ１）を順次外部に出力する（Ｒ６）。これに
並行して、リード情報の外部出力を終えたメモリバンク
ＢＮＫ０は予めセクタアドレスＡｄｒ＝０ｘ０４から記
憶情報（データ４）を読み出してセンスラッチアレイに
ラッチする（Ｒ７）。
【００７３】データ１の出力動作を完了すると、次セク
タ（Ａｄｒ＝０ｘ０２）を有するメモリバンクＢＮＫ２
が処理Ｒ３でセンスラッチアレイにラッチしたリード情
報（データ２）を順次外部に出力する（Ｒ８）。これに
並行して、リード情報の外部出力を終えたメモリバンク
ＢＮＫ１は予めセクタアドレスＡｄｒ＝０ｘ０５から記
憶情報（データ５）を読み出してセンスラッチアレイに
ラッチする（Ｒ９）。
【００７４】データ２の出力動作を完了すると、次セク
タ（Ａｄｒ＝０ｘ０３）を有するメモリバンクＢＮＫ３
が処理Ｒ４でセンスラッチアレイにラッチしたリード情
報（データ３）を順次外部に出力する（Ｓ１０）。これ
に並行して、リード情報の外部出力を終えたメモリバン
クＢＮＫ２は予めセクタアドレスＡｄｒ＝０ｘ０６から
記憶情報（データ６）を読み出してセンスラッチアレイ
にラッチする（Ｒ１１）。
【００７５】データ３の出力動作を完了すると、次セク
タ（Ａｄｒ＝０ｘ０４）を有するメモリバンクＢＮＫ０
が処理Ｒ７でセンスラッチアレイにラッチしたリード情
報（データ４）を順次外部に出力する（Ｒ１２）。これ
に並行して、リード情報の外部出力を終えたメモリバン
クＢＮＫ３は予めセクタアドレスＡｄｒ＝０ｘ０７から
記憶情報（データ７）を読み出してセンスラッチアレイ
にラッチする（Ｒ１３）。
【００７６】データ４の出力動作を完了すると、アクセ
ス最終セクタ（Ａｄｒ＝０ｘ０５）を有するメモリバン
クＢＮＫ１が処理Ｒ９でセンスラッチアレイにラッチし
たリード情報（データ５）を順次外部に出力する（Ｒ１
４）。アクセス最終セクタの外部出力処理が最後の処理
であるからこれに並行する読み出し処理は抑止される。
この意味では、前記処理Ｒ１１、Ｒ１３も実質的に不要
な処理であるから、実施を抑止してもよい。その場合に
は、最後のセクタに対する外部出力動作の２つ前のセク
タに対する外部出力動作のときからこれに並行する記憶
情報の読み出しラッチ処理を抑止する制御手順を採用す
ればよい。
【００７７】上記先頭セクタアドレスを基点とするセク
タアドレスのインクリメント、そして、一つのメモリバ
ンクに対するセクタの記憶情報読み出し及びラッチの動
作と他のメモリバンクに対するラッチデータの外部出力
動作との並列制御は前記ＣＰＵ８がコマンドデコーダ７
によるデコード情報などに基づいて行なう。
【００７８】先頭に上記リードコマンドＲＣＭＤ２を有
するシーケンシャルリードアクセスコマンドにより、複
数のセクタに対するシーケンシャルアクセスに際して、
一つのメモリバンクにおけるデータ読み出し及びラッチ
動作と他のメモリバンクにおけるラッチデータの外部出
力とが並列され、これによってシーケンシャルな読み出
しアクセス性能を向上させることができる。
【００７９】《シーケンシャル消去アクセスコマンド》
図１０にはシーケンシャル消去アクセスフローが例示さ
れる。シーケンシャル消去アクセスコマンドはイレーズ
コマンドＥＣＭＤ２、先頭セクタアドレス、セクタ数及
びイレーズ開始コマンドＥｓＣＭＤ２によって構成され
る。図１０では、指定された先頭セクタアドレスを図５
のＡｄｒ＝０ｘ００、指定されたセクタ数を６とし、図
５に示される６個をセクタＡｄｒ＝０ｘ００〜０ｘ０５
をアクセス対象とする場合を一例とする。
【００８０】アクセス主体（例えばメモリコントロー
ラ）がフラッシュメモリ１にシーケンシャル消去アクセ
スコマンドを発行すると、フラッシュメモリ１は、その
コマンドを解読し、先頭セクタアドレスから４セクタ
（メモリバンクの数４に相当）を選択し、各メモリバン
クＢＮＫ０〜ＢＮＫ３で対象セクタに対して消去動作を
開始する（Ｅ１〜Ｅ４）。消去動作に要する時間はセク
タ毎に相違するのが普通である。要するに、メモリセル
の特性は必ずしも等しくなく、また、消去対象とされる
メモリセルの閾値電圧状態も揃っているとは限らないか
らである。メモリバンクＢＮＫ０は先に消去対象とされ
たセクタＡｄｒ＝０ｘ００の消去が完了されると次のセ
クタＡｄｒ＝０ｘ０４に対する消去動作が開始される
（Ｅ５）。メモリバンクＢＮＫ１は先に消去対象とされ
たセクタＡｄｒ＝０ｘ０１の消去が完了されると次のセ
クタＡｄｒ＝０ｘ０５に対する消去動作が開始される
（Ｅ６）。メモリコントローラは、指定した全てのセク
タに対する消去完了をレディー・ビジー信号Ｒ／Ｂ或は
ステータスレジスタのレディー・ビジーフラグによって
検出可能にされる。ステータスレジスタは図１のインタ
フェース制御部３に設けられ、信号／ＯＥのローレベル
変化に同期して外部端子ＩＯ[７：０]の所定端子から前
記レディー・ビジーフラグをリード可能になっている。
レディー・ビジーフラグはバンク毎に設けられ、外部か
らの新たな処理を受付可能な状態でレディー状態にされ
る。
【００８１】《シーケンシャル書き込みアクセスコマン
ド》図１１にはシーケンシャル書き込みアクセスフロー
が例示される。シーケンシャル書き込みアクセスコマン
ドはライトコマンドＷＣＭＤ２、先頭セクタアドレス及
びセクタ数と、前記セクタ数分の書き込みデータ及びラ
イト開始コマンドＷｓＣＭＤ２によって構成される。図
１１では、指定された先頭セクタアドレスを図５のＡｄ
ｒ＝０ｘ００、指定されたセクタ数を６とし、図５に示
される６個のセクタＡｄｒ＝０ｘ００〜０ｘ０５をアク
セス対象とする場合を一例とする。
【００８２】アクセス主体（例えばメモリコントロー
ラ）がフラッシュメモリ１にライトコマンドＷＣＭＤ２
先頭セクタアドレス及びセクタ数を発行すると、フラッ
シュメモリ１は、そのコマンドを解読し、先頭セクタア
ドレスＡｄｒ＝０ｘ００に対応するメモリバンクＢＮＫ
０の動作を選択し、メモリコントローラから供給される
書き込みデータ（データ０）をバイト単位で入力し、Ｙ
セレクタ１４を介して順次データバッファ１５のデータ
ラッチアレイに蓄積する（Ｗ１）。このときのＹセレク
タ１４の選択動作はアドレスカウンタ５のインクリメン
ト動作で得られる１セクタ分のカラム選択動作によって
行われる。
【００８３】処理Ｗ１によるデータ０の入力動作に続け
てメモリコントローラからライト開始コマンドＷｓＣＭ
Ｄ２が発行されると、フラッシュメモリはこれを解読
し、前記処理Ｗ１でデータバッファ１５のデータラッチ
アレイに蓄積したデータ０をメモリバンクＢＮＫ０の先
頭アドレスＡｄｒ＝０ｘ００のセクタに書き込む動作を
開始する（Ｗ２）。これに並行して、メモリコントロー
ラは、次セクタ（Ａｄｒ＝０ｘ０１）を有するメモリバ
ンクＢＮＫ１のレディー・ビジー状態を前記レディー・
ビジーフラグで判定し、レディー状態を検出すると、当
該セクタＡｄｒ＝０ｘ０１への書き込みデータ１をフラ
ッシュメモリ１に向けて出力する。フラッシュッメモリ
１は、次セクタアドレスＡｄｒ＝０ｘ０１に対応するメ
モリバンクＢＮＫ１の動作を選択し、メモリコントロー
ラから供給される書き込みデータ（データ１）をバイト
単位で入力し、Ｙセレクタ１４を介して順次データバッ
ファ１５のデータラッチアレイに蓄積する（Ｗ３）。
【００８４】処理Ｗ３によるデータ１の入力動作に続け
てメモリコントローラからライト開始コマンドＷｓＣＭ
Ｄ２が発行されると、フラッシュメモリ１はこれを解読
し、前記処理Ｗ３でデータバッファ１５のデータラッチ
アレイに蓄積したデータ１をメモリバンクＢＮＫ１のセ
クタアドレスＡｄｒ＝０ｘ０１のセクタに書き込む動作
を開始する（Ｗ４）。これに並行して、メモリコントロ
ーラは、次セクタ（Ａｄｒ＝０ｘ０２）を有するメモリ
バンクＢＮＫ２のレディー・ビジー状態を前記レディー
・ビジーフラグで判定し、レディー状態を検出すると、
当該セクタＡｄｒ＝０ｘ０２への書き込みデータ２をフ
ラッシュメモリ１に向けて出力する。フラッシュッメモ
リ１は、次セクタアドレスＡｄｒ＝０ｘ０２に対応する
メモリバンクＢＮＫ２の動作を選択し、メモリコントロ
ーラから供給される書き込みデータ（データ２）をバイ
ト単位で入力し、Ｙセレクタ１４を介して順次データバ
ッファ１５のデータラッチアレイに蓄積する（Ｗ５）。
【００８５】上記同様に、処理Ｗ５によるデータ２の入
力ラッチ動作に続けて、フラッシュメモリ１は、当該ラ
ッチデータ２をメモリバンクＢＮＫ２のセクタアドレス
Ａｄｒ＝０ｘ０２のセクタに書き込む動作を開始し（Ｗ
６）、これに並行して、次セクタアドレスＡｄｒ＝０ｘ
０３に対応するメモリバンクＢＮＫ３の動作を選択して
次の書き込みデータ（データ３）を順次データバッファ
１５のデータラッチアレイに蓄積する（Ｗ７）。
【００８６】上記同様に、処理Ｗ７によるデータ３の入
力ラッチ動作に続けて、フラッシュメモリは、当該ラッ
チデータ３をメモリバンクＢＮＫ３のセクタアドレスＡ
ｄｒ＝０ｘ０３のセクタに書き込む動作を開始し（Ｗ
８）、これに並行して、次セクタアドレスＡｄｒ＝０ｘ
０４に対応するメモリバンクＢＮＫ０の動作を選択して
次の書き込みデータ（データ４）を順次データバッファ
１５のデータラッチアレイに蓄積する（Ｗ９）。
【００８７】最後に、上記同様、処理Ｗ９によるデータ
４の入力ラッチ動作に続けて、フラッシュメモリ１は、
当該ラッチデータ４をメモリバンクＢＮＫ０のセクタア
ドレスＡｄｒ＝０ｘ０４のセクタに書き込む動作を開始
する（Ｗ１０）。これに並行して、メモリコントローラ
は、次セクタ（Ａｄｒ＝０ｘ０２）を有するメモリバン
クＢＮＫ２のレディー・ビジー状態を前記レディー・ビ
ジーフラグで判定する（ステータス取得）。この例で
は、処理Ｗ４による書き込みが未だ完了されず、複数回
の判定の後、レディー状態を検出する。この後、メモリ
コントローラは、当該セクタＡｄｒ＝０ｘ０２への書き
込みデータ５をフラッシュメモリ１に向けて出力する。
フラッシュッメモリ１は、セクタアドレスＡｄｒ＝０ｘ
０２に対応するメモリバンクＢＮＫ２の動作を選択し、
メモリコントローラから供給される書き込みデータ（デ
ータ２）をバイト単位で入力し、Ｙセレクタ１４を介し
て順次データバッファ１５のデータラッチアレイに蓄積
する（Ｗ１１）。処理Ｗ１１によるデータ５の入力ラッ
チ動作に続けて、フラッシュメモリ１は、当該ラッチデ
ータ５をメモリバンクＢＮＫ２のセクタアドレスＡｄｒ
＝０ｘ０５に書き込む動作を開始する（Ｗ１２）。メモ
リコントローラは、指定した全てのセクタに対する書き
込み動作の完了をステータスレジスタの前記レディー・
ビジーフラグによって検出可能にされる（ステータス取
得）。
【００８８】上記先頭セクタアドレスを基点とするセク
タアドレスのインクリメント、そして、一つのメモリバ
ンクにおいて書き込みデータを入力してラッチする動作
と他のメモリバンクにおいてラッチデータをセクタのメ
モリセルに書き込む動作との並列制御は前記ＣＰＵ８が
コマンドデコーダ７によるデコード情報などに基づいて
行なう。
【００８９】上記一つのライトコマンドＷＣＭＤ２を先
頭とするシーケンシャル書き込みアクセスコマンドによ
り、複数のセクタに対するシーケンシャルライトアクセ
スに際して、一つのメモリバンクにおける書き込みデー
タのラッチ動作と他のメモリバンクにおけるメモリセル
への書き込みとが並列され、これによってシーケンシャ
ルな書き込みアクセス性能を向上することができる。
【００９０】図１２にはシーケンシャル書き込みアクセ
スフローの別の例が示される。図１２に示されるシーケ
ンシャル書き込みアクセスコマンドはライトコマンドＷ
ＣＭＤ３、先頭セクタアドレス及びセクタ数と、前記セ
クタ数分の書き込みデータとによって構成される。図１
１との相違点はライト開始コマンドＷｓＣＭＤ２を用い
ない点である。一つのメモリバンクにおける書き込みデ
ータの入力ラッチ動作からセクタへのデータ書き込み動
作への移行は、アドレスカウンタ５のカウントアップを
トリガとする。要するに、書き込みデータをデータバッ
ファ１５のデータラッチアレイにラッチした後、自動的
に、ラッチデータをセクタのメモリセルに書き込みする
動作に移行する。この移行制御はＣＰＵ８がアドレスカ
ウンタ５のカウントアップ信号を検出して行なう。その
他の処理手順は図１１と同じである。図１１のアクセス
フローに対して処理時間を短縮することができる。
【００９１】《シーケンシャル書換えアクセスコマン
ド》図１３にはシーケンシャル書換えアクセスフローが
例示される。シーケンシャル書換えアクセスコマンドは
リライト（書換え）コマンドＲＷＣＭＤ１、先頭セクタ
アドレス及びセクタ数と、前記セクタ数分の書き込みデ
ータ及びライト開始コマンドＷｓＣＭＤ２によって構成
される。図１３では、指定された先頭セクタアドレスを
図５のＡｄｒ＝０ｘ００、指定されたセクタ数を６と
し、図５に示される６個のセクタＡｄｒ＝０ｘ００〜０
ｘ０５をリライト（書換え）対象とする場合を一例とす
る。
【００９２】アクセス主体（例えばメモリコントロー
ラ）がフラッシュメモリ１にリライトコマンドＲＷＣＭ
Ｄ１、先頭セクタアドレス及びセクタ数を発行すると、
フラッシュメモリ１は、そのコマンドを解読し、先頭セ
クタアドレスから４セクタ（メモリバンクの数４に相
当）を選択し、各メモリバンクＢＮＫ０〜ＢＮＫ３で対
象セクタＡｄｒ＝０ｘ００〜０ｘ０３に対して消去動作
を開始する（Ｅ１〜Ｅ４）。これに並行して先頭セクタ
アドレスＡｄｒ＝０ｘ００に対応するメモリバンクＢＮ
Ｋ０では、メモリコントローラから供給される書き込み
データ（データ０）をバイト単位で入力し、Ｙセレクタ
１４を介して順次データバッファ１５のデータラッチア
レイに蓄積する（ＲＷ５）。このときのＹセレクタ１４
の選択動作はアドレスカウンタ５のインクリメント動作
で得られる１セクタ分のカラム選択動作によって行われ
る。
【００９３】処理ＲＷ５によるデータ０の入力動作に続
けてメモリコントローラからライト開始コマンドＷｓＣ
ＭＤ２が発行されると、フラッシュメモリはこれを解読
し、前記処理ＲＷ５でデータバッファ１５のデータラッ
チアレイに蓄積したデータ０をメモリバンクＢＮＫ０の
先頭アドレスＡｄｒ＝０ｘ００のセクタに書き込む動作
を開始する（ＲＷ６）。これに並行して、メモリコント
ローラは、次セクタ（Ａｄｒ＝０ｘ０１）を有するメモ
リバンクＢＮＫ１のレディー・ビジー状態を前記レディ
ー・ビジーフラグで判定し、レディー状態（データ入力
レディー状態）を検出すると、当該セクタＡｄｒ＝０ｘ
０１への書き込みデータ１をフラッシュメモリ１に向け
て出力する。フラッシュッメモリ１は、次セクタアドレ
スＡｄｒ＝０ｘ０１に対応するメモリバンクＢＮＫ１の
動作を選択し、メモリコントローラから供給される書き
込みデータ（データ１）をバイト単位で入力し、Ｙセレ
クタ１４を介して順次データバッファ１５のデータラッ
チアレイに蓄積する（ＲＷ７）。尚、メモリバンクＢＮ
Ｋ０においては、書き込み処理ＲＷ６の後、次の書き込
みのためにセクタＡｄｒ＝０ｘ０４に対する消去動作を
行なう（ＲＷ１７）。
【００９４】前記処理ＲＷ７によるデータ１の入力動作
に続けてメモリコントローラからライト開始コマンドＷ
ｓＣＭＤ２が発行されると、フラッシュメモリ１はこれ
を解読し、前記処理ＲＷ７でデータバッファ１５のデー
タラッチアレイに蓄積したデータ１をメモリバンクＢＮ
Ｋ１のセクタアドレスＡｄｒ＝０ｘ０１のセクタに書き
込む動作を開始する（ＲＷ８）。これに並行して、メモ
リコントローラは、次セクタ（Ａｄｒ＝０ｘ０２）を有
するメモリバンクＢＮＫ２のレディー・ビジー状態を前
記レディー・ビジーフラグで判定し、レディー状態を検
出すると、当該セクタＡｄｒ＝０ｘ０２への書き込みデ
ータ２をフラッシュメモリ１に向けて出力する。フラッ
シュッメモリ１は、次セクタアドレスＡｄｒ＝０ｘ０２
に対応するメモリバンクＢＮＫ２の動作を選択し、メモ
リコントローラから供給される書き込みデータ（データ
２）をバイト単位で入力し、Ｙセレクタ１４を介して順
次データバッファ１５のデータラッチアレイに蓄積する
（ＲＷ９）。尚、メモリバンクＢＮＫ１においては、書
き込み処理ＲＷ８の後、次の書き込みのためにセクタＡ
ｄｒ＝０ｘ０５に対する消去動作を行なう（ＲＷ１
８）。
【００９５】上記同様に、処理ＲＷ９によるデータ２の
入力ラッチ動作に続けて、フラッシュメモリ１は、当該
ラッチデータ２をメモリバンクＢＮＫ２のセクタアドレ
スＡｄｒ＝０ｘ０２のセクタに書き込む動作を開始し
（ＲＷ１０）、これに並行して、次セクタアドレスＡｄ
ｒ＝０ｘ０３に対応するメモリバンクＢＮＫ３の動作を
選択して次の書き込みデータ（データ３）を順次データ
バッファ１５のデータラッチアレイに蓄積する（ＲＷ１
１）。
【００９６】上記同様に、処理ＲＷ１１によるデータ３
の入力ラッチ動作に続けて、フラッシュメモリ１は、当
該ラッチデータ３をメモリバンクＢＮＫ３のセクタアド
レスＡｄｒ＝０ｘ０３のセクタに書き込む動作を開始し
（ＲＷ１２）、これに並行して、次セクタアドレスＡｄ
ｒ＝０ｘ０４に対応するメモリバンクＢＮＫ０の動作を
選択して次の書き込みデータ（データ４）を順次データ
バッファ１５のデータラッチアレイに蓄積する（ＲＷ１
３）。
【００９７】最後に、上記同様、処理ＲＷ１３によるデ
ータ４の入力ラッチ動作に続けて、フラッシュメモリ１
は、当該ラッチデータ４をメモリバンクＢＮＫ０のセク
タアドレスＡｄｒ＝０ｘ０４のセクタに書き込む動作を
開始する（ＲＷ１４）。これに並行して、メモリコント
ローラは、次セクタ（Ａｄｒ＝０ｘ０２）を有するメモ
リバンクＢＮＫ２のレディー・ビジー状態を前記レディ
ー・ビジーフラグで判定する（ステータス取得）。この
例では、処理ＲＷ８による書き込みが未だ完了されず、
複数回の判定の後、レディー状態を検出する。この後、
メモリコントローラは、当該セクタＡｄｒ＝０ｘ０２へ
の書き込みデータ５をフラッシュメモリ１に向けて出力
する。フラッシュッメモリ１は、セクタアドレスＡｄｒ
＝０ｘ０２に対応するメモリバンクＢＮＫ２の動作を選
択し、メモリコントローラから供給される書き込みデー
タ（データ５）をバイト単位で入力し、Ｙセレクタ１４
を介して順次データバッファ１５のデータラッチアレイ
に蓄積する（ＲＷ１５）。処理ＲＷ１５によるデータ５
の入力ラッチ動作に続けて、フラッシュメモリ１は、消
去処理ＲＷ１８が終了した後、当該ラッチデータ５をメ
モリバンクＢＮＫ２のセクタアドレスＡｄｒ＝０ｘ０５
に書き込む動作を開始する（ＲＷ１６）。メモリコント
ローラは、指定した全てのセクタに対する書き込み動作
の完了を前記ステータスレジスタのレディー・ビジーフ
ラグによって検出可能にされる（ステータス取得）。
【００９８】上記先頭セクタアドレスを基点とするセク
タアドレスのインクリメント、そして、一つのメモリバ
ンクにおいて書き込みデータを入力してラッチする動作
と他のメモリバンクにおいてラッチデータをセクタのメ
モリセルに書き込む動作との並列制御、更に書き込みデ
ータの入力ラッチ動作に並行する消去制御は前記ＣＰＵ
８がコマンドデコーダ７によるデコード情報などに基づ
いて行なう。
【００９９】上記一つのリライトコマンドＲＷＣＭＤ１
を先頭とするシーケンシャルリライトアクセスコマンド
により、複数セクタに対する消去処理が並列され、ま
た、一つのセクタにおける書き込みデータの入力ラッチ
動作と消去処理が並列され、更に、複数のセクタに対す
るシーケンシャルライトアクセスに際して、一つのメモ
リバンクにおける書き込みデータのラッチ動作と他のメ
モリバンクにおけるメモリセルへの書き込みとが並列さ
れ、これによってシーケンシャルな書換えアクセス性能
を向上することができる。
【０１００】図１４にはシーケンシャル書換えアクセス
フローの別の例が示される。図１４に示されるシーケン
シャル書換えアクセスコマンドはリライトコマンドＲＷ
ＣＭＤ２、先頭セクタアドレス及びセクタ数と、前記セ
クタ数分の書き込みデータとによって構成される。図１
３との相違点はライト開始コマンドＷｓＣＭＤ２を用い
ない点である。一つのメモリバンクにおける書き込みデ
ータの入力ラッチ動作からセクタへのデータ書き込み動
作への移行は、アドレスカウンタ５のカウントアップを
トリガとしてＣＰＵ８が制御する。その他の処理手順は
図１３と同じである。図１３のアクセスフローに対して
処理時間を短縮することができる。
【０１０１】《メモリカード》図１５には前記フラッシ
ュメモリ１を適用したメモリカードが例示される。同図
に示されるメモリカード２０は、カード基板２１に、前
記フラッシュメモリ１と、前記フラッシュメモリ１をア
クセスセ制御可能なメモリコントローラ２２と、カード
インタフェース部２３とを有する。メモリカード２０は
カードインタフェース部２３を介してホスト装置（図示
せず）に接続され、ホスト装置からのファイルデータア
クセスに従ってメモリコントローラ２２が前記単一アク
セスコマンドを構成するコマンドＲＣＭＤ１，ＥＣＭＤ
１，ＷＣＭＤ等やシーケンシャルアクセスコマンドを構
成するＲＣＭＤ２，ＥＣＭＤ２、ＷＣＭＤ２、ＷＣＭＤ
３，ＲＷＣＭＤ１，ＲＷＣＭＤ２等を発行してフラッシ
ュメモリ１のアクセス制御を行なう。
【０１０２】図１５の構成は、単一アクセスコマンドを
構成するコマンドＲＣＭＤ１，ＥＣＭＤ１，ＷＣＭＤ
と、シーケンシャルアクセスコマンドを構成するＲＣＭ
Ｄ２，ＥＣＭＤ２、ＷＣＭＤ２とに夫々固有のコマンド
コードを割当てる場合を想定している。従って、コマン
ドデコーダ７は入力されたコマンドコードをそのままデ
コードして動作制御を行なう。
【０１０３】図１６には単一アクセスコマンドとシーケ
ンシャルアクセスコマンドに同一コマンドコードを割当
てたフラッシュメモリ１Ａを用いる場合のコマンド解釈
切換えの為の構成に着目したメモリカード２０が例示さ
れる。要するに、単一アクセスコマンドに対してシーケ
ンシャルアクセスコマンドを新たに追加したという形態
を採らずに、単一アクセスコマンドを構成するコマンド
とそれに対応するシーケンシャルアクセスコマンドを構
成するコマンドとの対応、例えばＲＣＭＤ１とＲＣＭＤ
２、ＥＣＭＤ１とＥＣＭＤ２、ＷＣＭＤ１とＷＣＭＤ２
との夫々のペアに、同一コマンドコードを割り当て、同
一コマンドコードに対する解釈の切換えを指示する指示
手段をフラッシュッメモリ１Ａに採用する。図１６にお
いてその指示手段はコマンドデコーダ７にコマンド解釈
切換え情報としてのモード信号を入力する外部端子ＭＤ
として実現される。モード端子ＭＤは回路の接地電圧Ｖ
ｓｓへのプルダウン又は回路の電源電圧Ｖｄｄへのプル
アップという、排他的選択がなされる。プルダウンによ
りフラッシュッメモリはシーケンシャルアクセスコマン
ドを利用可能になり、プルアップによりフラッシュッメ
モリは単一アクセスコマンドを利用可能になる。カード
インタフェース部２３を介して選択制御信号を受けても
よい。フラッシュメモリ１Ａのその他の構成は図１と同
じである。
【０１０４】図１７には単一アクセスコマンドとシーケ
ンシャルアクセスコマンドに同一コマンドコードを割当
てたフラッシュメモリを用いる場合のコマンド解釈切換
えの為の構成に着目したメモリカードの別の例示され
る。モード端子ＭＤにはメモリコントローラ２２のコン
トロールレジスタ２４に設定された論理値“１”又は論
理値“０”のコマンド解釈切換え情報が供給される。論
理値“０”設定によりフラッシュッメモリはシーケンシ
ャルアクセスコマンドを利用可能になり、論理値“１”
設定によりフラッシュッメモリは単一アクセスコマンド
を利用可能になる。コントロールレジスタ２４に対する
イニシャル設定はホストシステムによるリセット動作で
行なってよい。或は随時設定を変更して可変制御可能で
あることは言うまでもない。
【０１０５】図１８には単一アクセスコマンドとシーケ
ンシャルアクセスコマンドに同一コマンドコードを割当
てたフラッシュメモリ１Ｂを用いる場合のコマンド解釈
切換えの為の構成に着目した別のメモリカード２０が例
示される。ここでは、単一アクセスコマンドを構成する
コマンドとそれに対応するシーケンシャルアクセスコマ
ンドを構成するコマンドとの対応に、同一コマンドコー
ドを割り当て、同一コマンドコードに対する解釈の切換
えを指示する指示手段として、フラッシュッメモリ１Ｂ
にコントロールレジスタ（ＭＲＥＧ）２６を設ける。コ
ントロールレジスタ２６に設定された論理値“１”又は
論理値“０”のコマンド解釈切換え情報がコマンドデコ
ーダ７に供給される。論理値“０”設定によりフラッシ
ュッメモリ１Ｂはシーケンシャルアクセスコマンドを利
用可能になり、論理値“１”設定によりフラッシュッメ
モリ１Ｂは単一アクセスコマンドを利用可能になる。コ
ントロールレジスタ２６に対するイニシャル設定はホス
トシステムによるリセット動作で行なってよい。或は随
時設定を変更して可変制御可能であることは言うまでも
ない。
【０１０６】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【０１０７】例えば、不揮発性メモリはフラッシュメモ
リに限定されず、ＭＮＯＳ、強誘電体メモリセル等であ
ってもよい。また、メモリセルに記憶情報は１個のメモ
リセルに対して２値に限定されず、４値などの多値であ
ってもよい。多値記憶が可能なメモリセルの場合、閾値
電圧の違いにより多値記憶を行ない、或は記憶ゲートに
局所的に電荷を蓄積することで多値記憶を行なうもので
あってよい。また、フラッシュメモリのメモリセルアレ
イの構成はＡＮＤ型に限定されず、ＮＯＲ型、ＮＡＮＤ
型などに適宜変更可能である。また、消去及び書き込み
に対する閾値電圧的な定義は本明細書と逆であってもよ
いことは言うまでもない。
【０１０８】また、コマンドの種類、書き込みデータの
入力方法、並列入力ビット数、等は上記とは異なっても
よい。データ、アドレス、及びコマンドを夫々専用端子
から入力するように構成してもよい。メモリカードはマ
ルチメディアカードやＰＣカードなどに限定されず、マ
イクロプロセッサやメモリなどを回路基板に搭載して構
成されるデータ処理システムの一部として構成されるメ
モリシステムのような概念も含むものである。
【０１０９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【０１１０】すなわち、複数の書き込み処理領域に対す
るシーケンシャルアクセスに際して、一つのメモリバン
クにおける書き込みデータのラッチ動作と他のメモリバ
ンクにおけるメモリセルへの書き込みとを並列化でき、
また、一つのメモリバンクにおける記憶情報の内部読み
出しと外部出力とを並列化でき、また複数のメモリバン
クに対して消去処理を並列化できる。
【０１１１】上記より、比較的大きなサイズのデータア
クセスを効率化することができる。メモリバンクの書き
込み単位であるセクタサイズよりも大きなサイズのデー
タを扱う場合のシーケンシャルアクセス性能を向上させ
ることができる。更に、セクタサイズよりも小さなサイ
ズのデータアクセス、セクタサイズよりも大きなサイズ
のデータアクセスの双方に対してアクセスの高速化を実
現することができる。
【図面の簡単な説明】
【図１】本発明に係るフラッシュメモリの全体を例示す
るブロック図である。
【図２】不揮発性メモリセルの構造を例示する縦断面図
である。
【図３】ＡＮＤ型メモリセルアレイを例示する回路図で
ある。
【図４】消去及び書き込み動作の電圧印加状態を例示す
る説明図である。
【図５】複数のメモリバンクにおけるセクタアドレスの
マッピング例を示す説明図である。
【図６】一つのメモリバンクに対する単一リードアクセ
スフローを例示する説明図である。
【図７】一つのメモリバンクに対する単一消去アクセス
フローを例示する説明図である。
【図８】一つのメモリバンクに対する単一書き込みアク
セスフローを例示する説明図である。
【図９】シーケンシャルリードアクセスフローを例示す
る説明図である。
【図１０】シーケンシャル消去アクセスフローを例示す
る説明図である。
【図１１】シーケンシャルライトアクセスフローを例示
する説明図である。
【図１２】シーケンシャルライトアクセスフローの別の
例を例示する説明図である。
【図１３】シーケンシャルリライトアクセスフローを例
示する説明図である。
【図１４】シーケンシャルリライトアクセスフローの別
の例を例示する説明図である。
【図１５】単一アクセスコマンドとシーケンシャルアク
セスコマンドに異なるコマンドコードを割当てたフラッ
シュメモリを用いる場合のコマンド解釈切換えの為の構
成に着目したメモリカードを例示するブロック図であ
る。
【図１６】単一アクセスコマンドとシーケンシャルアク
セスコマンドに同一コマンドコードを割当てたフラッシ
ュメモリを用いる場合のコマンド解釈切換えの為の構成
に着目したメモリカードを例示するブロック図である。
【図１７】単一アクセスコマンドとシーケンシャルアク
セスコマンドに同一コマンドコードを割当てたフラッシ
ュメモリを用いる場合のコマンド解釈切換えの為の構成
に着目した別のメモリカードを例示するブロック図であ
る。
【図１８】単一アクセスコマンドとシーケンシャルアク
セスコマンドに同一コマンドコードを割当てたフラッシ
ュメモリを用いる場合のコマンド解釈切換えの為の構成
に着目した更に別のメモリカードを例示するブロック図
である。
【符号の説明】
１，１Ａ，１Ｂ フラッシュッメモリ ２ 制御部 ３ インタフェース制御部 ４ アドレスバッファ ５ アドレスカウンタ ６ 内部電源回路 ７ コマンドデコーダ ８ ＣＰＵ ＢＮＫ０〜ＢＮＫｎ メモリバンク １１ メモリセルアレイ １２ Ｘデコーダ １３ Ｙデコーダ １４ Ｙセレクタ １５ データバッファ ２０ メモリカード ２１ カード基板 ２２ メモリコントローラ ＭＤ モード端子 ２４ コントロールレジスタ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AA01 AA04 AA07 AD01 AD02 AD04 AD05 AD15 AE05 5B035 AA02 BB09 CA29 5B060 CA13

Claims (32)

    【特許請求の範囲】
  1. 【請求項１】 消去及び書き込み可能な複数の不揮発性
    メモリセルを備え夫々独立にメモリ動作可能な複数のメ
    モリバンクを有する不揮発性メモリであって、 書き込み指示コマンド、書き込み開始アドレス及び前記
    書き込み開始アドレスを起点とする書き込み処理領域数
    を入力した後、前記書込み処理領域数分だけ書き込みデ
    ータ及び書き込み開始コマンドを順次受け取り可能であ
    り、一つのメモリバンクには一つの書き込み処理領域の
    書き込みデータをラッチしてから前記書き込み開始コマ
    ンドに応答してメモリセルへの書き込みを開始し、一つ
    のメモリバンクにおけるラッチ動作と他のメモリバンク
    におけるメモリセルへの書き込みとを並列可能とする第
    １書き込み動作モードを有することを特徴とする不揮発
    性メモリ。
  2. 【請求項２】 消去及び書き込み可能な複数の不揮発性
    メモリセルを備え夫々独立にメモリ動作可能な複数のメ
    モリバンクを有する不揮発性メモリであって、 書き込み指示コマンド、書き込み開始アドレス及び前記
    書き込み開始アドレスを起点とする書き込み処理領域数
    を入力した後、前記書込み処理領域数分だけ書き込みデ
    ータを順次受け取り可能であり、一つのメモリバンクに
    は一つの書き込み処理領域の書き込みデータをラッチし
    てからメモリセルへの書き込みを開始し、一つのメモリ
    バンクにおけるラッチ動作と他のメモリバンクにおける
    メモリセルへの書き込みとを並列可能とする第２書き込
    み動作モードを有することを特徴とする不揮発性メモ
    リ。
  3. 【請求項３】 一つのメモリバンクに対する書き込み指
    示コマンドと書き込み開始アドレスを入力した後に書込
    みデータを入力し、書き込み開始アドレスで指定される
    書き込み処理領域への書き込みデータをラッチしてから
    メモリセルへの書き込みを開始することが可能な第３書
    き込み動作モードを有することを特徴とする請求項１記
    載の不揮発性メモリ。
  4. 【請求項４】 一つのメモリバンクに対する書き込み指
    示コマンドと書き込み開始アドレスを入力した後に書込
    みデータを入力し、書き込み開始アドレスで指定される
    書き込み処理領域への書き込みデータをラッチしてから
    メモリセルへの書き込みを開始することが可能な第３書
    き込み動作モードを有することを特徴とする請求項２記
    載の不揮発性メモリ。
  5. 【請求項５】 前記第１書き込み動作モードの書き込み
    指示コマンドと第３書き込み動作モードの書き込み指示
    コマンドとはコマンドコードが相違することを特徴とす
    る請求項３記載の不揮発性メモリ。
  6. 【請求項６】 前記第１書き込み動作モードの書き込み
    指示コマンドと第３書き込み動作モードの書き込み指示
    コマンドとはコマンドコードが同一であり、前記同一の
    コマンドコードに対する解釈の切換えを指示する指示手
    段を有し、前記指示手段の第１状態において前記書き込
    み指示コマンドを第１書き込み動作モードの指示に解釈
    し、前記指示手段の第２状態において前記書き込み指示
    コマンドを第３書き込み動作モードの指示に解釈するこ
    とを特徴とする請求項３記載の不揮発性メモリ。
  7. 【請求項７】 前記第２書き込み動作モードの書き込み
    指示コマンドと第３書き込み動作モードの書き込み指示
    コマンドとはコマンドコードが相違することを特徴とす
    る請求項４記載の不揮発性メモリ。
  8. 【請求項８】 前記第２書き込み動作モードの書き込み
    指示コマンドと第３書き込み動作モードの書き込み指示
    コマンドとはコマンドコードが同一であり、前記同一の
    コマンドコードに対する解釈の切換えを指示する指示手
    段を有し、前記指示手段の第１状態において前記書き込
    み指示コマンドを第２書き込み動作モードの指示に解釈
    し、前記指示手段の第２状態において前記書き込み指示
    コマンドを第３書き込み動作モードの指示に解釈するこ
    とを特徴とする請求項４記載の不揮発性メモリ。
  9. 【請求項９】 前記メモリバンクは不揮発性メモリセル
    列から成るセクタの集合を有し、各セクタにはセクタア
    ドレスが割当てられ、隣合うセクタアドレスは相互に異
    なるメモリバンクに配置され、 前記書き込み開始アドレスはセクタアドレスであり、前
    記書き込み処理領域数はセクタ数であることを特徴とす
    る請求項１又は２記載の不揮発性メモリ。
  10. 【請求項１０】 消去及び書き込み可能な複数の不揮発
    性メモリセルを備え夫々独立にメモリ動作可能な複数の
    メモリバンクを有する不揮発性メモリであって、 読み出し指示コマンド、読み出し開始アドレス及び前記
    読み出し開始アドレスを起点とする読み出し処理領域数
    を入力した後、前記読み出し処理領域数分だけ複数のメ
    モリバンクからデータを読み出して外部に出力可能であ
    り、メモリバンクに対して一つの読み出し処理領域のメ
    モリセルから読み出したデータをラッチしてから外部出
    力を開始し、一つのメモリバンクにおけるデータの読み
    出し及びラッチ動作と他のメモリバンクにおけるラッチ
    データの外部出力とを並列可能とする第１読み出しモー
    ドを有することを特徴とする不揮発性メモリ。
  11. 【請求項１１】 一つのメモリバンクに対する読み出し
    指示コマンド及び読み出し開始アドレスを入力した後
    に、読み出し開始アドレスで指定される読み出し処理領
    域からの読み出しデータをラッチして外部へ出力可能な
    第２読み出しモードを有することを特徴とする請求項１
    ０記載の不揮発性メモリ。
  12. 【請求項１２】 前記第１読み出し動作モードの読み出
    し指示コマンドと第２読み出し動作モードの読み出し指
    示コマンドとはコマンドコードが相違することを特徴と
    する請求項１１記載の不揮発性メモリ。
  13. 【請求項１３】 前記第１読み出し動作モードの読み出
    し指示コマンドと第２読み出し動作モードの読み出し指
    示コマンドとはコマンドコードが同一であり、前記同一
    のコマンドコードに対する解釈の切換えを指示する指示
    手段を有し、前記指示手段の第１状態において前記読み
    出し指示コマンドを第１読み出し動作モードの指示に解
    釈し、前記指示手段の第２状態において前記読み出し指
    示コマンドを第２読み出し動作モードの指示に解釈する
    ことを特徴とする請求項１１記載の不揮発性メモリ。
  14. 【請求項１４】 前記メモリバンクは不揮発性メモリセ
    ル列から成るセクタの集合を有し、各セクタにはセクタ
    アドレスが割当てられ、隣合うセクタアドレスは相互に
    異なるメモリバンクに配置され、 前記読み出し開始アドレスはセクタアドレスであり、前
    記読み出し処理領域数はセクタ数であることを特徴とす
    る請求項１０又は１１記載の不揮発性メモリ。
  15. 【請求項１５】 消去及び書き込み可能な複数の不揮発
    性メモリセルを備え夫々独立にメモリ動作可能な複数の
    メモリバンクを有する不揮発性メモリであって、 消去指示コマンド、消去開始アドレス及び前記消去開始
    アドレスを基点とする消去処理領域数を入力した後、前
    記消去処理領域数分だけ複数のメモリバンクの消去処理
    領域を消去可能であり、一つのメモリバンクにおける消
    去処理領域に対する消去動作と他のメモリバンクにおけ
    る消去処理領域に対する消去動作とが並列可能な第１消
    去動作モードを有することを特徴とする不揮発性メモ
    リ。
  16. 【請求項１６】 一つのメモリバンクに対する消去指示
    コマンド及びセクタアドレスを入力した後に、セクタア
    ドレスで指定されるセクタのメモリセルに対して消去を
    行なう第２消去動作モードを有することを特徴とする請
    求項１５記載の不揮発性メモリ。
  17. 【請求項１７】 前記第１消去動作モードの消去指示コ
    マンドと第２消去動作モードの消去指示コマンドとはコ
    マンドコードが相違することを特徴とする請求項１６記
    載の不揮発性メモリ。
  18. 【請求項１８】 前記第１消去動作モードの消去指示コ
    マンドと第２消去動作モードの消去指示コマンドとはコ
    マンドコードが同一であり、前記同一のコマンドコード
    に対する解釈の切換えを指示する指示手段を有し、前記
    指示手段の第１状態において前記消去指示コマンドを第
    １消去動作モードの指示に解釈し、前記指示手段の第２
    状態において前記消去指示コマンドを第２消去動作モー
    ドの指示に解釈することを特徴とする請求項１６記載の
    不揮発性メモリ。
  19. 【請求項１９】 前記メモリバンクは不揮発性メモリセ
    ル列から成るセクタの集合を有し、各セクタにはセクタ
    アドレスが割当てられ、隣合うセクタアドレスは相互に
    異なるメモリバンクに配置され、 前記消去開始アドレスはセクタアドレスであり、前記消
    去処理領域数はセクタ数であることを特徴とする請求項
    １５又は１６記載の不揮発性メモリ。
  20. 【請求項２０】 カード基板に、夫々独立にメモリ動作
    可能な複数のメモリバンクを有する不揮発性メモリと、
    前記不揮発性メモリをアクセスセ制御可能なメモリコン
    トローラとを有するメモリカードであって、 前記メモリコントローラは、第１書き込み指示コマン
    ド、書き込み開始アドレス及び書き込み開始アドレスを
    起点とする書き込み処理領域数に続けて、前記書き込み
    処理領域数分だけ書き込みデータ及び書き込み開始コマ
    ンドを出力可能であり、 前記不揮発性メモリは、前記第１書き込み指示コマンド
    に応答して、一つのメモリバンクには一つの書き込み処
    理領域の書き込みデータをラッチしてから前記書き込み
    開始コマンドに応答してメモリセルへの書き込みを開始
    し、一つのメモリバンクにおけるラッチ動作と他のメモ
    リバンクにおけるメモリセルへの書き込みとを並列させ
    ることを特徴とするメモリカード。
  21. 【請求項２１】 カード基板に、夫々独立にメモリ動作
    可能な複数のメモリバンクを有する不揮発性メモリと、
    前記不揮発性メモリをアクセスセ制御可能なメモリコン
    トローラとを有するメモリカードであって、 前記メモリコントローラは、第２書き込み指示コマン
    ド、書き込み開始アドレス及び前記書き込み開始アドレ
    スを起点とする書き込み処理領域数に続けて、前記書込
    み処理領域数分だけ書き込みデータを順次出力可能であ
    り、 前記不揮発性メモリは、前記第２書き込み指示コマンド
    に応答して、一つのメモリバンクには一つの書き込み処
    理領域の書き込みデータをラッチしてからメモリセルへ
    の書き込みを開始し、一つのメモリバンクにおけるラッ
    チ動作と他のメモリバンクにおけるメモリセルへの書き
    込みとを並列させることを特徴とするメモリカード。
  22. 【請求項２２】 前記メモリコントローラは、第３書き
    込み指示コマンド、書き込み開始アドレス、及び書込み
    データを出力可能であり、 前記不揮発性メモリは、前記第３書き込み指示コマンド
    に応答して、書き込み開始アドレスで指定される書き込
    み処理領域への書き込みデータをラッチしてからメモリ
    セルへの書き込みを開始することを特徴とする請求項２
    ０又は２１記載のメモリカード。
  23. 【請求項２３】 前記メモリコントローラは、第１書き
    込み指示コマンド、書き込み開始アドレス、及び書込み
    データを出力可能であり、 前記不揮発性メモリは、コマンド解釈切換え情報を入力
    し、前記コマンド解釈切換え情報の第１状態において、
    前記第１書き込み指示コマンドに応答して、書き込み開
    始アドレスで指定される書き込み処理領域への書き込み
    データをラッチしてからメモリセルへの書き込みを開始
    し、前記コマンド解釈切換え情報の第２状態において、
    前記第１書き込み指示コマンドに応答して、一つのメモ
    リバンクには一つの書き込み処理領域の書き込みデータ
    をラッチしてから前記書き込み開始コマンドに応答して
    メモリセルへの書き込みを開始し、一つのメモリバンク
    におけるラッチ動作と他のメモリバンクにおけるメモリ
    セルへの書き込みとを並列させることを特徴とする請求
    項２０記載のメモリカード。
  24. 【請求項２４】 前記メモリコントローラは、第２書き
    込み指示コマンド、書き込み開始アドレス、及び書込み
    データを出力可能であり、 前記不揮発性メモリは、コマンド解釈切換え情報を入力
    し、前記コマンド解釈切換え情報の第１状態において、
    前記第２書き込み指示コマンドに応答して、書き込み開
    始アドレスで指定される書き込み処理領域への書き込み
    データをラッチしてからメモリセルへの書き込みを開始
    し、前記コマンド解釈切換え情報の第２状態において、
    前記第２書き込み指示コマンドに応答して、一つのメモ
    リバンクには一つの書き込み処理領域の書き込みデータ
    をラッチしてからメモリセルへの書き込みを開始し、一
    つのメモリバンクにおけるラッチ動作と他のメモリバン
    クにおけるメモリセルへの書き込みとを並列させること
    を特徴とする請求項２１記載のメモリカード。
  25. 【請求項２５】 カード基板に、夫々独立にメモリ動作
    可能な複数のメモリバンクを有する不揮発性メモリと、
    前記不揮発性メモリをアクセスセ制御可能なメモリコン
    トローラとを有するメモリカードであって、 前記メモリコントローラは、第１読み出し指示コマン
    ド、読み出し開始アドレス及び前記読み出し開始アドレ
    スを起点とする読み出し処理領域数を出力可能であり、 前記不揮発性メモリは、第１読み出し指示コマンドに応
    答して、前記読み出し処理領域数分だけ複数のメモリバ
    ンクからデータを読み出して外部に出力可能であり、メ
    モリバンクにおいて一つの読み出し処理領域のメモリセ
    ルから読み出したデータをラッチしてから外部出力を開
    始し、一つのメモリバンクにおけるデータの読み出し及
    びラッチ動作と他のメモリバンクにおけるラッチデータ
    の外部出力とを並列可能であることを特徴とするメモリ
    カード。
  26. 【請求項２６】 前記メモリコントローラは第２読み出
    し指示コマンド及び読み出し開始アドレスを出力可能で
    あり、 前記不揮発性メモリは、前記第２読み出し指示コマンド
    に応答して、読み出し開始アドレスで指定される読み出
    し処理領域からの読み出しデータをラッチして外部へ出
    力することを特徴とする請求項２５記載のメモリカー
    ド。
  27. 【請求項２７】 前記メモリコントローラは、第１読み
    出し指示コマンド及び読み出し開始アドレスを出力可能
    であり、 前記不揮発性メモリは、コマンド解釈切換え情報を入力
    し、前記コマンド解釈切換え情報の第１状態において、
    前記第１読み出し指示コマンドに応答して、読み出し開
    始アドレスで指定される読み出し処理領域から読み出し
    たデータをラッチしてから外部への出力を開始し、前記
    コマンド解釈切換え情報の第２状態において、前記第１
    読み出し指示コマンドに応答して、メモリバンクにおい
    て一つの読み出し処理領域のメモリセルから読み出した
    データをラッチしてから外部出力を開始し、一つのメモ
    リバンクにおけるデータの読み出し及びラッチ動作と他
    のメモリバンクにおけるラッチデータの外部出力とを並
    列することを特徴とする請求項２５記載のメモリカー
    ド。
  28. 【請求項２８】 カード基板に、夫々独立にメモリ動作
    可能な複数のメモリバンクを有する不揮発性メモリと、
    前記不揮発性メモリをアクセスセ制御可能なメモリコン
    トローラとを有するメモリカードであって、 前記メモリコントローラは、第１消去指示コマンド、消
    去開始アドレス及び前記消去開始アドレスを基点とする
    消去処理領域数を出力可能であり、 前記不揮発性メモリは、前記第１消去指示コマンドに応
    答して、前記消去処理領域数分だけ複数のメモリバンク
    の消去処理領域を消去可能であり、一つのメモリバンク
    における消去処理領域に対する消去動作と他のメモリバ
    ンクにおける消去処理領域に対する消去動作とを並列す
    ることを特徴とするメモリカード。
  29. 【請求項２９】 前記メモリコントローラは第２消去指
    示コマンド及び消去開始アドレスを出力可能であり、 前記不揮性メモリは、前記第２消去指示コマンドに応答
    して、消去開始アドレスで指定される消去処理領域のメ
    モリセルに対して消去を行なうことを特徴とする請求項
    ２８記載の不揮発性メモリ。
  30. 【請求項３０】 前記メモリコントローラは、第１消去
    指示コマンド及び消去開始アドレスを出力可能であり、 前記不揮発性メモリは、コマンド解釈切換え情報を入力
    し、前記コマンド解釈切換え情報の第１状態において、
    前記第１消去指示コマンドに応答して、消去開始アドレ
    スで指定される消去処理領域のメモリセルに対して消去
    を行ない、前記コマンド解釈切換え情報の第２状態にお
    いて、前記第１消去指示コマンドに応答して、前記消去
    処理領域数分だけ複数のメモリバンクの消去処理領域を
    消去可能であり、一つのメモリバンクにおける消去処理
    領域に対する消去動作と他のメモリバンクにおける消去
    処理領域に対する消去動作とを並列することを特徴とす
    る請求項２８記載のメモリカード。
  31. 【請求項３１】 消去及び書き込み可能な複数の不揮発
    性メモリセルを備え夫々独立にメモリ動作可能な複数の
    メモリバンクを有する不揮発性メモリであって、 書換え指示コマンド、書換え開始アドレス及び前記書換
    え開始アドレスを起点とする書換え処理領域数を入力し
    た後、前記書換え処理領域数分だけ書き込みデータ及び
    書き込み開始コマンドを順次受け取り可能であり、一つ
    のメモリバンクに対しては消去された一つの書き込み処
    理領域の書き込みデータをラッチしてから前記書き込み
    開始コマンドに応答してメモリセルへの書き込みを開始
    し、一つのメモリバンクにおけるラッチ動作と他のメモ
    リバンクにおけるメモリセルへの書き込みとを並列可能
    とすることを特徴とする不揮発性メモリ。
  32. 【請求項３２】 消去及び書き込み可能な複数の不揮発
    性メモリセルを備え夫々独立にメモリ動作可能な複数の
    メモリバンクを有する不揮発性メモリであって、 書換え指示コマンド、書換え開始アドレス及び前記書換
    え開始アドレスを起点とする書換え処理領域数を入力し
    た後、前記書換え処理領域数分だけ書き込みデータを順
    次受け取り可能であり、一つのメモリバンクに対しては
    消去された一つの書き込み処理領域の書き込みデータを
    ラッチしてからメモリセルへの書き込みを開始し、一つ
    のメモリバンクにおけるラッチ動作と他のメモリバンク
    におけるメモリセルへの書き込みとを並列可能とするこ
    とを特徴とする不揮発性メモリ。
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