JPH08221320A - 半導体メモリおよびそれを用いた情報システム - Google Patents

Abstract

(57)【要約】 【目的】 不揮発性半導体メモリにおいて、センスアン
プを交互に動作させることによって高速なシリアル読み
出しと低消費電力化を図り、さらに読み出しディスター
ブ耐性の向上が可能な半導体メモリを提供する。 【構成】 携帯用電子機器などの不揮発性半導体メモリ
として使用され、一括電気的消去および書き込み可能な
読み出し専用のフラッシュメモリ（ＥＥＰＲＯＭ）であ
って、センスアンプはアドレス変化の偶数アドレスと奇
数アドレスに対応して、偶数アドレスの場合に動作する
偶数側のセンスアンプと、奇数アドレスの場合に動作す
る奇数側のセンスアンプとが設けられ、これらはＹ系ア
ドレスのアドレス変化を検出するＡＴＤ回路と、タイミ
ングジェネレータおよびバイナリカウンタにより生成さ
れるタイミング信号によって、それぞれ交互に動作され
るようになっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体メモリ
に関し、特に携帯用電子機器、ワークステーションなど
でＯＳ（Operating System）およびアプリケーション記
憶素子などとして使用される他、磁気記憶素子に見られ
る一般的な記憶媒体としても利用可能とされる半導体メ
モリおよびそれを用いた情報システムに適用して有効な
技術に関する。

【０００２】

【従来の技術】たとえば、本発明者によって検討された
技術として、メモリセルをマトリクス状に配置し、ワー
ド線とデータ線との選択により任意のＸ系アドレスおよ
びＹ系アドレスのメモリセルをアクセスし、メモリセル
のデータの書き換えを可能とする不揮発性半導体メモリ
においては、ワード線に電源電圧もしくは内部昇圧電圧
を与え、メモリセルに流れる電流の有無により電流セン
ス型センスアンプと呼ばれる回路を用いてデータの
“１”、“０”の判定が行われている。

【０００３】なお、このような半導体メモリに関する技
術としては、たとえば社団法人 電子通信学会編、昭和
５９年１１月３０日発行の「ＬＳＩハンドブック」Ｐ４
８５〜Ｐ５３０などの文献に記載されている。

【０００４】

【発明が解決しようとする課題】ところが、前記のよう
な不揮発性半導体メモリにおいては、データを読み出す
場合に以下のような問題点が生じる。

【０００５】(1).不揮発性半導体メモリの電流センス型
センスアンプは電流を定常的に使用する回路であるため
に、多数個の同時動作には向かない回路となっており、
たとえばこのセンスアンプは１個当り３００μＡ程度流
れるため、１０００個も動かすと３００ｍＡ程度を定常
的に流し、高速なシリアル読み出しと低消費電力化を同
時に満たすことが難しくなっている。

【０００６】(2).不揮発性半導体メモリは、データの読
み出し時にはワード線に電圧が印加され、この電圧印加
条件が印加電圧は小さいものの電子の注入条件と同様で
あり、よって同じワード線上のデータを読み続けると電
子の注入により長期的に見るとメモリセルのデータ破壊
が起こる場合がある。

【０００７】そこで、本発明の目的は、データの書き換
えを可能とする不揮発性半導体メモリにおいて、センス
アンプを交互に動作させることによって高速なシリアル
読み出しと低消費電力化を図ることができる半導体メモ
リおよびそれを用いた情報システムを提供することにあ
る。

【０００８】また、本発明の他の目的は、書き換えの制
約緩和による書き換え回数の改善によって読み出しディ
スターブ耐性を向上させることができる半導体メモリお
よびそれを用いた情報システムを提供することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１１】すなわち、本発明の半導体メモリは、書き
換え可能な不揮発性半導体メモリに適用されるものであ
り、メモリセルからデータを読み出す第１および第２の
センスアンプを交互に動作させるために、Ｙ系アドレス
のアドレス変化を検出する検出手段を有し、メモリセル
における読み出し動作において、検出手段により検出さ
れたアドレス変化の繰り返しにおける偶数アドレスで第
１のセンスアンプを、奇数アドレスで第２のセンスアン
プをそれぞれ動作させるものである。

【００１２】また、メモリセルのデータを読み出す一定
期間のみメモリセルに電圧を印加するために、第１およ
び第２のセンスアンプに対応して、メモリセルから読み
出したデータをアドレス変化に応じてラッチするラッチ
手段を有し、検出手段により検出されたアドレス変化に
おけるワード線の立ち下がり後に、ラッチ手段によりメ
モリセルから読み出したデータをラッチするようにした
ものである。

【００１３】この場合に、メモリセルからデータを読み
出す時以外は、定常的に電流を流す回路を動作させるた
めの制御信号を非活性状態とするようにしたものであ
る。

【００１４】また、本発明の情報システムは、前記半導
体メモリの他に、少なくともこの半導体メモリの制御回
路としてのマイクロコントローラを搭載するものであ
る。

【００１５】

【作用】前記した半導体メモリおよびそれを用いた情報
システムによれば、アドレス変化の検出手段が備えられ
ることにより、この検出手段によって偶数アドレスか奇
数アドレスかを検出し、それぞれのアドレスに対応させ
て第１または第２のセンスアンプを動作させ、これによ
って第１および第２のセンスアンプを交互に動作させて
連続したアドレスアクセスを高速に行うことができる。

【００１６】すなわち、多数個のセンスアンプが同時に
動作しているのと同じ状態、たとえばシリアルのアクセ
ス時、Ｙ系アドレスの偶数／奇数で動作するセンスアン
プを分け、Ｙ系アドレスが偶数の場合にはそのアドレス
を受け持つセンスアンプが動作し、奇数側は待機し、そ
して偶数側のセンスアンプがデータの読み出しを終ると
奇数側のセンスアンプが読み出しを始めることにより、
高速シリアル読み出しを可能とすることができる。

【００１７】また、読み出したデータのラッチ手段が備
えられることにより、このラッチ手段によってワード線
の立ち下がり後にメモリセルから読み出したデータをラ
ッチし、これによってメモリセルのデータを読み出す一
定期間のみメモリセルに電圧を印加して電荷を無用にフ
ローティングゲートに注入しないようにすることができ
る。

【００１８】すなわち、不揮発性半導体メモリは、たと
えば限定はしないが５０ｎｓあれば読み出し可能である
が、ＩＣカードなどで使用する場合、２００ｎｓで読み
出し、１５０ｎｓ程度はメモリに無用に電圧が印加され
ているため、読み出しから５０ｎｓ〜１００ｎｓ程度で
ワード線を非活性化させることによって書き換え回数の
改善などの効果を得ることができる。

【００１９】この場合に、データの読み出し以外のとき
には、定常的に電流を流す回路を非活性状態の制御信号
により動作させないようにすることができるので、半導
体メモリの低電流化を図ることができる。

【００２０】これにより、データの書き換えを可能とす
る不揮発性半導体メモリ、さらにこれを搭載した情報シ
ステムにおいて、高速なシリアル読み出しと低消費電力
化を図り、さらに読み出しディスターブ耐性の向上が可
能とされる半導体メモリを得ることができる。特に、情
報システムとしては、システム全体としての消費電力を
低減でき、さらに大容量の情報を高速に読み書きできる
のでシステム全体としての処理能力を向上させることが
できる。

【００２１】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００２２】図１は本発明の一実施例である半導体メモ
リを示すチップ構成図、図２は本実施例の半導体メモリ
におけるメモリ構成図、図３はメモリセルの構造断面
図、図４はメモリ印加電圧の説明図、図５はセンスアン
プとその周辺回路の構成図、図６はシリアル読み出しの
タイミングチャート、図７はＡＴＤ（Address Transiti
on Detector ）回路とその周辺回路の構成図、図８はラ
ッチ回路とその周辺回路の構成図、図９は読み出しディ
スターブ特性の説明図、図１０は本実施例を用いたＩＣ
カードの構成図、図１１はさらにこのＩＣカードを用い
た情報システムの概略外観図である。

【００２３】まず、図１により本実施例の半導体メモリ
の構成を説明する。

【００２４】本実施例の半導体メモリは、たとえば携帯
用電子機器などの不揮発性半導体メモリとして使用さ
れ、一括電気的消去および書き込み可能な読み出し専用
のフラッシュメモリ（ＥＥＰＲＯＭ）とされ、メモリセ
ルがマトリクス状に配置されたメモリマットＭ−ＭＡＴ
と、ワード線とデータ線とを選択して任意のＸ系アドレ
スおよびＹ系アドレスのメモリセルをアクセスし、それ
ぞれのメモリセルへの消去、書き込み、読み出しを行う
ためのメインデコーダＭＤ、ゲートデコーダＧＤ、サブ
デコーダＳＤ、ＹゲートＹＧ、センスアンプＳＡ、アド
レスバッファＡＢ、アドレスラッチＡＬ、アドレスジェ
ネレータＡＧ、入力バッファＩＢ、出力バッファＯＢな
どから構成されている。

【００２５】さらに、この半導体メモリには、／ＣＥ
（Chip Enable ）、／ＯＥ（Output Enable ）、ＳＣ
（Serial Clock）、／ＷＥ（Write Enable）などの信号
を入力として前記回路のそれぞれの制御信号を生成する
コントロール回路ＣＮ、消去、書き込みおよび読み出し
などに必要なそれぞれの電圧を生成する電圧ジェネレー
タＶＧ、センスアンプＳＡを制御するセンスアンプコン
トローラＡＣ、動作命令のためのコマンドデコーダＣ
Ｄ、実行状態を記憶するためのステイタスレジスタＳＲ
などが備えられ、これらは１枚の半導体基板上に形成さ
れている。

【００２６】なお、この図１において、半導体メモリの
それぞれの回路の主な入出力信号の内容は以下の通りで
あり、ここでは信号名の概略説明のみで詳細な説明は省
略する。

【００２７】ＴXM：メインデコーダ制御信号（Program-
Program Verify時に正／負論理を切り替える）、ＴXG：
ゲートデコーダ制御信号、ＴV ：電圧ジェネレータ制御
信号、ＴA ：アドレスバッファ制御信号（アドレスのラ
ッチなど）、ＴI ：入力バッファ制御信号（データの取
り込みなどの制御）、ＴO ：出力バッファ制御信号（デ
ータの出力などの制御）、ＴC ：コマンドデコーダ制御
信号（コマンドの取り込み、デコードなどの制御）、Ｔ
S ：ステイタスレジスタ制御信号（ステイタスレジスタ
のリセットまたはセットなどの制御）、Ｏi ：出力デー
タ、Ｄo ：ステイタスデータ、Ｄi ：コマンドデータ、
ＲＤＹ／ＢＵＳＹ：チップの状態出力信号、ＡX0：Ｘメ
イン系アドレス、ＡX1：Ｘゲート系アドレス、Ａy ：Ｙ
系アドレス、ＴSA：内部シリアルクロック、ＡＣ：ワー
ド線切り替え信号、以上が主な入出力信号の内容であ
る。

【００２８】この半導体メモリにおける基本動作は、ア
ドレス信号Ａｉが入力されるアドレスバッファＡＢから
アドレスラッチＡＬを介して、メインデコーダＭＤによ
りＸメイン系アドレスＡｘ０、ゲートデコーダＧＤおよ
びサブデコーダＳＤによりＸゲート系アドレスＡｘ１を
指定し、一方Ｙ系アドレスＡｙについてはＹゲートＹＧ
により指定することによってメモリマットＭ−ＭＡＴの
それぞれのメモリセルが選択され、読み出し時にはメモ
リセルのデータがセンスアンプＳＡで検出されて出力デ
ータＯｉとして出力バッファＯＢから読み出され、また
書き込み時および消去時には入力バッファＩＢからの入
力データＩｉがメモリセルに書き込まれ、この消去およ
び書き込み動作は電気的に一括して可能となっている。

【００２９】以上のように構成される半導体メモリにお
いて、それぞれのメモリマットは図２に示すように、マ
トリクス状に配置されたＭＯＳトランジスタによるメモ
リセルと、選択用ＭＯＳトランジスタと、ショート用Ｍ
ＯＳトランジスタとから構成され、メモリセルのそれぞ
れのＭＯＳトランジスタのゲート電極はワード線に接続
され、またソース電極およびドレイン電極はそれぞれ共
通に接続されて選択用ＭＯＳトランジスタにそれぞれ接
続され、さらにそれぞれの選択用ＭＯＳトランジスタの
一方はショート用ＭＯＳＦＥＴおよび、ＹＧを介しＳＡ
に、他方は接地電位にそれぞれ接続されている。

【００３０】このそれぞれのメモリセルの基本構造は、
図３に示すように紫外線消去型ＥＰＲＯＭと同じく、Ｍ
ＯＳトランジスタのコントロールゲートとシリコン基板
との間にフローティングゲートを持つ構造になってお
り、このフローティングゲートは完全に絶縁膜であるシ
リコン酸化膜によって囲まれている。このため、一度フ
ローティングゲートに注入された電荷は、電源を切った
後も外に逃げることがなく、これがフラッシュメモリの
不揮発性メモリとしての原理となっている。

【００３１】ここで、メモリセルの基本動作について、
読み出し時（read）、書き込み時（program ）または消
去時（erase ）のそれぞれにおいて説明する。なお、そ
れぞれの動作は、選択ブロックと非選択ブロックのＭＯ
Ｓトランジスタのゲート電極、ドレイン電極、ソース電
極に対して、特に限定はしないが図４に示すような電圧
が印加され、以下のような方法をもってメモリの消去、
書き込み、読み出しが行われる。

【００３２】(1).消去動作 この消去時には、ワード線に１２Ｖ、データ線、ソース
線および基板に−４Ｖを印加することにより、ワード線
単位でデータの消去を行うことができる。この場合に
は、フローティングゲートに電子がトンネル効果により
注入され、メモリのしきい値は上がって電流が流れ難く
なる。このメモリが消去されたか否かは、データ線のセ
ンスアンプにおいて、ベリファイと呼ばれる読み出し判
定動作で電流がメモリを流れないことを確認して終了す
る。

【００３３】ところが、十分に消去が行われていないと
判定されれば、再度上記の印加条件で消去が行われる。
また、ワード線単位の消去では、１ビットでも消去され
ていなければ再度ワード線単位で消去が行われる。ここ
で、消去メモリのしきい値はおよそ４Ｖとなる。

【００３４】(2).書き込み動作 この書き込み時には、ワード線に−１０Ｖ、データ線に
４Ｖを印加することにより行うことができる。この場合
には、フローティングゲートに注入された電子がトンネ
ル効果によりデータ線側より引き抜かれ、この動作によ
りメモリのしきい値は低下して電流が流れ易くなる。こ
のメモリが十分に書き込まれたか、すなわち電流が流れ
るかを読み出し判定動作で判定し、十分な電流量がメモ
リを流れるならば書き込みは終了する。

【００３５】ところが、流れる電流量が十分でなけれ
ば、再度上記の印加条件で書き込みが行われる。この書
き込みの場合、一度ベリファイをパスしたメモリおよび
書き込み不要のメモリには書き込み阻止電圧として０Ｖ
をデータ線に印加する。また、書き込みの行われないワ
ード線には3.３Ｖを印加する。ここで、書き込みメモリ
のしきい値はおよそ１Ｖとなる。

【００３６】(3).読み出し動作 この読み出し時には、ワード線に3.３Ｖ（電源電圧）、
データ線に１Ｖ、ソース線に０Ｖを印加することにより
行うことができる。このとき、メモリのしきい値が低け
れば、メモリのドレイン−ソース間に電流が流れて
“１”データ（書き込みデータ）となる。逆に、しきい
値が高く電流が流れなければ“０”データ（消去デー
タ）となる。

【００３７】続いて、本実施例の第１の特徴であるセン
スアンプについて、図５のセンスアンプ構成図、さらに
図６のシリアル読み出しタイミングチャートに基づいて
構成および動作を説明する。

【００３８】センスアンプは、図５に示すようにアドレ
ス変化の偶数アドレスと奇数アドレスに対応して、偶数
アドレスの場合に動作する偶数側（even）のセンスアン
プと、奇数アドレスの場合に動作する奇数側（odd ）の
センスアンプとが設けられ、これらはアドレスのアドレ
ス変化を検出するＡＴＤ回路（検出手段）と、タイミン
グジェネレータおよびバイナリカウンタにより生成され
るタイミング信号によって動作される。

【００３９】ＡＴＤ回路は、アドレスジェネレータに含
まれており、このＡＴＤ回路において、アドレスバッフ
ァに入力されるアドレス信号Ａｉに基づいて、このアド
レスバッファから出力されるアドレス信号ａｉのアドレ
ス変化の繰り返しにおける偶数アドレスと奇数アドレス
とを検出し、シリアルクロック信号ＳＣの入力に基づい
て動作するタイミングジェネレータに入力する。

【００４０】そして、タイミングジェネレータにおい
て、バイナリカウンタを介して偶数アドレス信号ａｊと
奇数アドレス信号ａｋを生成し、かつ偶数クロック信号
Ｔｙｅと奇数クロック信号Ｔｙｏを生成してそれぞれの
ＤＬデコーダに入力するとともに、偶数センス信号Ｔｓ
ｅと奇数センス信号Ｔｓｏをそれぞれのセンスアンプに
対して入力し、これによってそれぞれのＤＬデコーダお
よびセンスアンプが交互に動作されるようになってい
る。

【００４１】たとえば、読み出し時、Ｙ系アドレスが偶
数アドレスか奇数アドレスかで使用するセンスアンプを
分け、すなわちＹ系アドレスが偶数の場合、それに対応
した偶数側のセンスアンプを使用し、一方Ｙ系アドレス
が奇数の場合はそれに対応した奇数側のセンスアンプを
使用して読み出しを行う。ここで、特に限定はしないが
出力バス幅が８ビットでセンスアンプを１６個持ってい
る場合、８個、８個の２ブロックのセンスアンプをそれ
ぞれ偶数側と奇数側に分けることができる。

【００４２】ここで、センスアンプの作用について、シ
リアル読み出し動作を図６のタイミングチャートに基づ
いて説明する。

【００４３】まず、ＡＴＤ回路によって、アドレスバッ
ファに入力されたＹ系アドレスのアドレス信号Ａｉに基
づいて、このアドレスバッファの出力であるアドレス信
号ａｉからアドレス変化の繰り返しにおける偶数アドレ
スと奇数アドレスとを検出する。

【００４４】そして、タイミングジェネレータにおい
て、シリアルクロック信号ＳＣに基づいて、バイナリカ
ウンタを介して偶数アドレス信号ａｊと奇数アドレス信
号ａｋを生成し、かつタイミングジェネレータで直接、
偶数クロック信号Ｔｙｅと奇数クロック信号Ｔｙｏを生
成して、対応する偶数側のＤＬデコーダまたは奇数側の
ＤＬデコーダに入力する。

【００４５】同時に、タイミングジェネレータにおい
て、シリアルクロック信号ＳＣに基づいて偶数センス信
号Ｔｓｅと奇数センス信号Ｔｓｏを生成し、それぞれの
センス信号を対応する偶数側のセンスアンプまたは奇数
側のセンスアンプに対して入力する。

【００４６】たとえば、Ｙ系アドレスａｉとして、ａ
（ｉ＋１）の奇数アドレス信号ａｋがきた場合には、ま
ず１６個のセンスアンプで同時にセンスを行う。ここ
で、奇数側のセンスアンプはａ（ｉ＋１）のアドレスの
メモリの読み出しを行い、偶数側のセンスアンプはａ
（ｉ＋２）のアドレスのメモリの読み出しを行う。この
動作は、他の半導体メモリの読み出し動作と何ら変わり
はしない。

【００４７】そして、与えられたアドレスはａ（ｉ＋
１）であるので、奇数側のセンスアンプより奇数センス
信号Ｔｓｏに基づいて、ｄ（ｉ＋１）のデータをセンス
出力信号Ｏｏｉとして出力を行う。ここで、メモリのア
クセスが終れば他の半導体メモリと何ら変わりはない。

【００４８】しかし、本実施例においては、続けてａ
（ｉ＋２）のアドレスをアクセスする場合に効果があ
り、すなわち既に偶数側のセンスアンプによりａ（ｉ＋
２）のアドレスのデータの読み出しが終っているため
に、連続したアドレスのアクセスにおいてはデータを出
力するのみであり、よってｄ（ｉ＋２）のデータを偶数
センス信号Ｔｓｅに基づいてセンス出力信号Ｏｅｉとし
て高速に出力を行うことができる。

【００４９】また、このときデータを出力し終えている
奇数側のセンスアンプはａ（ｉ＋３）のアドレスを読み
にいき、この相互の繰り返しにより奇数側のセンスアン
プと偶数側のセンスアンプを交互に動作させ、奇数アド
レスおよび偶数アドレスをアクセスして対応するデータ
を出力させることができる。

【００５０】そして、奇数アドレスのアクセスによるセ
ンス出力信号と、偶数アドレスのアクセスによるセンス
出力信号を、選択ゲートを介して出力バッファから出力
信号Ｏｉとして出力させ、１ワード線分のデータを高速
にシリアル読み出しすることができる。

【００５１】また、最初の任意のアドレスが偶数アドレ
スより始まった場合でも、最初に偶数側のセンスアンプ
がこの偶数アドレスのデータを読み出し、奇数側のセン
スアンプがこの偶数アドレス＋１のデータを読み出すだ
けであり、よって後の動作に変わりはない。

【００５２】さらに、アドレスを切り換えることにより
アクセスする場合は、シリアルアクセスか、またはそれ
以外かを判定する必要がある。この方式では、ＳＣ信号
をクロックさせることでシリアルアクセスであることを
チップに伝え、つまりＳＣに同期させて出力を行う。こ
のとき、Ｙ系アドレスはＤｏｎ’ｔ ｃａｒｅにするた
めにＡＬＥ（Address Latch Enable）などの制御信号を
使用する。

【００５３】なお、本実施例においては、ワード線の切
り換えについては詳しくは述べていないが本質的には同
様の動作をすることにより、Ｎのワード線を読んだ後、
Ｎ＋１のワード線を読みにいくことができる。この点は
ＤＲＡＭなどには見られない点である。

【００５４】続いて、本実施例の第２の特徴であるラッ
チ回路について、図７のＡＴＤ回路と図８のラッチ回路
の構成図に基づいて説明する。

【００５５】ＡＴＤ回路は、図７に示すように、アドレ
スバッファに対応してこのアドレスバッファとタイミン
グジェネレータとの間に接続され、このＡＴＤ回路によ
ってアドレスバッファから出力されたアドレス信号のア
ドレス変化、すなわちアドレス信号の切り替わりにおけ
るワード線の立ち下がりが検出される。

【００５６】ラッチ回路は、図８に示すように、センス
アンプに対応してこのセンスアンプの出力側に接続さ
れ、ワード線が立ち下がった後にこのラッチ回路により
メモリセルから読み出されたデータがラッチされ、メモ
リセルのデータを読み出す一定期間のみメモリセルに電
圧が印加されるようになっている。

【００５７】ここで、ラッチ回路の作用について、図７
および図８の構成図を用いて説明する。

【００５８】まず、ＡＴＤ回路において、アドレスの切
り替わりを検出し、タイミングジェネレータを介してク
ロック信号Ａ、／Ａを出力する。そして、このクロック
信号が活性化されることにより、ワード線が立ち上がる
とともにセンスアンプが活性化される。この状態のとき
は、ラッチ回路は非活性状態となる。

【００５９】さらに、アドレス遷移後でメモリデータの
センス後に、クロック信号は非活性となる。そして、ク
ロック信号が非活性になるとワード線が立ち下がり、セ
ンスアンプは非活性状態となる。このとき、メモリから
読み出されたデータはラッチ回路に保持される。

【００６０】このようにＡＴＤ回路を用いて、ワード線
はアクセスの始めから特に限定はしないが５０ｎｓ〜１
００ｎｓだけ開き、このことによりロングレンジで読み
出しを行うときの読み出しディスターブ耐性が見かけ上
向上する。

【００６１】また、このときにセンスアンプ当りの常時
電流を流す回路の電源も止めることにより低消費電力化
も図れる。ただし、ワード線を非活性にするとセンスア
ンプはデータが消えてしまうため、ラッチ回路によって
ワード線が非活性になる前にデータ線をラッチする必要
がある。

【００６２】ここで、特に言及はしなかったが、アクセ
スの始めというのはＣＥアクセス（ＣＥを下げ同時にア
ドレスを与えるアクセス方法）、アドレスアクセス（Ｃ
ＥＬｏｗの状態でアドレスを換えるアクセス方法）、シ
リアルアクセス（ＳＣをクロックすることにより連続ア
ドレスをアクセスする方法）の全てにおいての始めであ
る。

【００６３】従って、本実施例の半導体メモリによれ
ば、Ｙ系アドレスのアドレス変化を検出するＡＴＤ回
路、偶数アドレスまたは奇数アドレスで動作するセンス
アンプ、センスアンプのデータをラッチするラッチ回路
が備えられることにより、センスアンプを交互に動作さ
せることによってシリアル読み出しの高速化を図ること
ができる。たとえば、Ｘ系デコード時間およびセンス時
間がアクセス時間として外部に見えないため、従来のア
クセス時間の１／３程度となり、具体的には１５０ｎｓ
の製品のシリアルアクセス時間は５０ｎｓ程度にするこ
とができる。

【００６４】さらに、ラッチ回路によってデータを読み
出す一定期間のみメモリセルに電圧を印加し、電荷を無
用にフローティングゲートに注入しないようにすること
ができるので、書き換え回数の改善によって読み出しデ
ィスターブ耐性を向上させることができる。たとえば、
読み出し時、実効的にメモリに印加される時間が１／２
となれば、１０年保証をするためには５年間分のデータ
保証ができればよい。すなわち、書き換えの制約が緩く
なるために書き換え回数の向上を図ることができる。

【００６５】また、別の視点より見ると、たとえば図９
に示すようなメモリのドレイン電流（ＶＤＳまたは１／
ＶＤＳ）と時間（Ｔｉｍｅ）との関係から、従来の読み
出し時のドレイン電圧は読み出しディスターブの関係か
ら1.０５Ｖ程度までしか上げることができなかったが、
本実施例の方式を採用することにより1.１５Ｖ程度ま
で、約１割の自由度を持って製品設計を行うことができ
るようになる。

【００６６】なお、本実施例の半導体メモリは、たとえ
ば図１０に示すように、フラッシュメモリの他に、この
フラッシュメモリの制御回路としてのワンチップマイコ
ンと、さらにＥＥＰＲＯＭによるセクタ管理テーブルお
よび書き換え回数管理テーブルと、専用ＬＳＩによる標
準バスインタフェース部およびＥＣＣ回路と、ライトバ
ッファなどとともにプラスチック基板上に搭載されてＩ
Ｃカードとして構成される。

【００６７】そして、このＩＣカードは、たとえば図１
１に示すようなノートタイプパソコン(a) 、デスクトッ
プタイプパソコン(b) 、ペンポータブルタイプパソコン
(c)などに挿入されて記憶媒体として用いられ、コンピ
ュータなどの情報システムに応用することができる。こ
れにより、システム全体の小型化、軽量化、薄型化が図
れるとともに消費電力を低減でき、さらに大容量の情報
を高速に読み書きできるのでシステム全体としての処理
能力を向上させることができる。

【００６８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００６９】たとえば、本実施例の半導体メモリについ
ては、一括電気的消去および書き込み可能な読み出し専
用のフラッシュメモリである場合について説明したが、
本発明は前記実施例に限定されるものではなく、紫外線
消去および電気的書き込み可能な読み出し専用のＵＶ−
ＥＰＲＯＭ、ビット毎に電気的消去および書き込み可能
な読み出し専用のＥＥＰＲＯＭなどの他の不揮発性メモ
リについても広く適用可能である。

【００７０】また、この半導体メモリを用いた情報シス
テムとしては、ＩＣカード、コンピュータシステムの他
に、マイクロプロセッサシステム、コードレス電話器シ
ステム、デジタルスチルカメラシステムなど、特に不揮
発性半導体メモリを必要とする他の情報システムについ
ても広く適用可能である。

【００７１】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００７２】(1).メモリセルにおける読み出し動作にお
いて、検出手段によりアドレス変化の繰り返しにおける
偶数アドレスと奇数アドレスとを検出し、この繰り返し
アドレスが偶数アドレスの場合には第１のセンスアンプ
を、また奇数アドレスの場合には第２のセンスアンプを
動作させることにより、第１のセンスアンプと第２のセ
ンスアンプとを交互に動作させることができるので、連
続したアドレスアクセスを高速に行うことができ、よっ
て高速なシリアル読み出しが可能となる。

【００７３】(2).検出手段によりアドレス変化における
ワード線の立ち下がりを検出し、ワード線が立ち下がっ
た後にラッチ手段によりメモリセルから読み出したデー
タをラッチして、メモリセルのデータを読み出す一定期
間のみメモリセルに電圧を印加することにより、電荷を
無用にフローティングゲートに注入することがないの
で、書き換えの制約が緩くなるために書き換え回数が向
上するとともに、製品設計の自由度の向上が可能とな
る。

【００７４】(3).メモリセルからデータを読み出す時以
外は、定常的に電流を流す回路の制御信号を非活性状態
とすることにより、この定常的電流による回路を動作さ
せないようにすることができるので、半導体メモリの低
電流化が可能となる。

【００７５】(4).前記１〜３により、データの書き換え
を可能とする不揮発性半導体メモリにおいて、高速なシ
リアル読み出しと低消費電力化を図り、さらに読み出し
ディスターブ耐性の向上が可能となる。

【００７６】(5).半導体メモリを搭載した情報システム
において、システム全体としての消費電力を低減でき、
さらに大容量の情報を高速に読み書きできるのでシステ
ム全体としての処理能力の向上が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体メモリを示すチ
ップ構成図である。

【図２】本実施例の半導体メモリにおけるメモリ構成図
である。

【図３】本実施例の半導体メモリにおけるメモリセルの
構造断面図である。

【図４】本実施例の半導体メモリにおけるメモリ印加電
圧の説明図である。

【図５】本実施例の半導体メモリにおけるセンスアンプ
とその周辺回路の構成図である。

【図６】本実施例の半導体メモリにおけるシリアル読み
出しのタイミングチャートである。

【図７】本実施例の半導体メモリにおけるＡＴＤ回路と
その周辺回路の構成図である。

【図８】本実施例の半導体メモリにおけるラッチ回路と
その周辺回路の構成図である。

【図９】本実施例の半導体メモリにおける読み出しディ
スターブ特性の説明図である。

【図１０】本実施例の半導体メモリを用いたＩＣカード
の構成図である。

【図１１】本実施例の半導体メモリを用いた情報システ
ムの概略外観図である。

【符号の説明】

Ｍ−ＭＡＴ メモリマット ＭＤ メインデコーダ ＧＤ ゲートデコーダ ＳＤ サブデコーダ ＹＧ Ｙゲート ＳＡ センスアンプ ＡＢ アドレスバッファ ＡＬ アドレスラッチ ＡＧ アドレスジェネレータ ＩＢ 入力バッファ ＯＢ 出力バッファ ＣＮ コントロール回路 ＶＧ 電圧ジェネレータ ＡＣ センスアンプコントローラ ＣＤ コマンドデコーダ ＳＲ ステイタスレジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 (72)発明者 河原 尊之 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 メモリセルをマトリクス状に配置し、ワ
   ード線とデータ線との選択により任意のＸ系アドレスお
   よびＹ系アドレスのメモリセルをアクセスし、前記メモ
   リセルのデータの書き換えを可能とする不揮発性半導体
   メモリであって、前記メモリセルから電流を電圧変換し
   てデータを読み出す第１および第２のセンスアンプと、
   前記ワード線の選択によるＹ系アドレスのアドレス変化
   を検出する検出手段とが備えられ、前記メモリセルにお
   ける読み出し動作において、前記検出手段によりアドレ
   ス変化の繰り返しにおける偶数アドレスと奇数アドレス
   とを検出し、前記繰り返しアドレスが偶数アドレスの場
   合には前記第１のセンスアンプを動作させ、また前記繰
   り返しアドレスが奇数アドレスの場合には前記第２のセ
   ンスアンプを動作させて、前記第１のセンスアンプと前
   記第２のセンスアンプとを交互に動作させることを特徴
   とする半導体メモリ。
2. 【請求項２】 請求項１記載の半導体メモリであって、
   前記第１および第２のセンスアンプと前記検出手段との
   他に、前記第１および第２のセンスアンプに対応して前
   記メモリセルから読み出したデータを前記アドレス変化
   に応じてラッチするラッチ手段が備えられ、前記メモリ
   セルにおける読み出し動作において、前記検出手段によ
   り前記アドレス変化におけるワード線の立ち下がりを検
   出し、前記ワード線が立ち下がった後に前記ラッチ手段
   により前記メモリセルから読み出したデータをラッチし
   て、前記メモリセルのデータを読み出す一定期間のみ前
   記メモリセルに電圧を印加することを特徴とする半導体
   メモリ。
3. 【請求項３】 請求項１または２記載の半導体メモリで
   あって、前記メモリセルからデータを読み出す時以外
   は、定常的に電流を流す回路を動作させる制御信号を非
   活性状態とすることを特徴とする半導体メモリ。
4. 【請求項４】 請求項１、２または３記載の半導体メモ
   リを用いた情報システムであって、前記半導体メモリの
   他に、少なくとも前記半導体メモリの制御回路としての
   マイクロコントローラが搭載されていることを特徴とす
   る情報システム。