JP3698462B2

JP3698462B2 - 半導体不揮発性記憶装置およびそれを用いたコンピュータシステム

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Publication number: JP3698462B2
Application number: JP17524195A
Authority: JP
Inventors: 利広田中; 正高加藤; 勝高木村; 一義大嶋; 一幸宮沢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-07-11
Filing date: 1995-07-11
Publication date: 2005-09-21
Anticipated expiration: 2015-07-11
Also published as: JPH0935486A

Description

【０００１】
【産業上の利用分野】
本発明は、しきい値を電気的に書き換えることが可能なトランジスタからなる半導体不揮発性記憶装置に関し、特にしきい値の電気的書き換えを頻発的に行う場合に好適な半導体不揮発性記憶装置およびそれを用いたコンピュータシステムに適用して有効な技術に関する。
【０００２】
【従来の技術】
たとえば、発明者が検討した技術として、記憶内容を電気的に一括消去できる１トランジスタ／セル構成の半導体不揮発性記憶装置には、フラッシュメモリ（ＥＥＰＲＯＭ）と呼ばれているものが考えられる。このフラッシュメモリはその構成上、１ビット当たりの占有面積が少なく高集積化が可能であるため、近年注目され、その構造や駆動方法などに関する研究開発が活発に行われている。
【０００３】
このようなフラッシュメモリにおいては、たとえば特開平５−１４４２７７号公報に記載されているＮＡＮＤ型が提案されている。このオープンビット線方式ではメモリセルアレイが２つのブロックに分けられ、各ブロック内のビット線につながるセンスラッチとなるＣＭＯＳフリップフロップを有する構成、また折り返しビット線方式として、センスラッチを構成するＣＭＯＳフリップフロップの２つのノードが隣合うビット線にそれぞれ接続され、ビット線の２本に共通のセンスラッチ回路が設けられる構成のものがある。
【０００４】
【発明が解決しようとする課題】
ところが、前記のようなＮＡＮＤ型によるフラッシュメモリにおいて、たとえばオープンビット線方式ではセンス側とリファレンス側でメモリセルアレイのブロックが違うために、それぞれが受けるノイズが違うことによって安定した読み出し、ベリファイ動作が難しいと考えられる。
【０００５】
また、折り返しビット線方式では、２本のビット線に１つのセンスラッチ回路による構成のため、同一ワード線の書き込みを行う場合、動作を２回に分ける、すなわちデータ入力後、書き込み、所望の書き込み後、再び繰り返すために時間がほぼ２倍になることと、書き込みのワードディスターブ、データディスターブが２倍必要になるということが考えられる。
【０００６】
そこで、本発明の目的は、メモリセルの微細化に伴い、読み出し時のセンスアンプ機能と、書き込み時のデータラッチ機能とを有するセンスラッチ回路のレイアウトとメモリセルのビット線ピッチの整合化を図り、折り返しビット線・センスラッチ方式によってノイズ耐性、ディスターブ耐性を向上させることができる半導体不揮発性記憶装置、さらにそれを用いたコンピュータシステムを提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【０００９】
すなわち、本発明の半導体不揮発性記憶装置は、ビット線の２本を対とするセンス動作を行う２組のセンスアンプ回路、またはビット線の２本を対とするセンス動作と書き込みデータのラッチ動作とを行う２組のセンスラッチ回路を備えるものであり、特にセンスラッチ回路を構成するＣＭＯＳフリップフロップの２対がフリップフロップの２つのノードが隣合うビット線に接続されており、言い換えればメモリセルアレイ（メモリマット）のメモリセルに接続されるビット線の２本に２つのセンスラッチ回路を設けるようにしたものである。
【００１０】
この場合に、読み出し、ベリファイ動作時には偶数／奇数に分けて動作を行うようにし、偶数番目のビット線を対象とする場合にはこれに対応するセンスラッチ回路で読み出し、ベリファイを行い、また奇数番目を対象とする場合にはこれに対応するセンスラッチ回路で読み出し、ベリファイを行い、ワード線一括でデータの読み出しを可能とするものである。
【００１１】
さらに、書き込み動作時には、同時にセンスラッチ回路内の書き込み情報のデータを偶数／奇数に分けて、ビット線に伝達させ、電圧の１度選択で書き込み動作を行うようにしたものである。またビット線が複線化されている場合には、主ビット線に２サイクルでワード線電位を印加して読み出しおよびベリファイ動作を行い、書き込み動作ではワード線電位を１度選択で行うようにしたものである。
【００１２】
また、本発明のコンピュータシステムは、前記ビット線の２本を対とするセンス動作を行うセンスアンプ回路、またはビット線の２本を対とするセンス動作と書き込みデータのラッチ動作とを行うセンスラッチ回路を２組備える半導体不揮発性記憶装置に加えて、少なくとも中央処理装置およびその周辺回路などを有するものである。
【００１３】
【作用】
前記した半導体不揮発性記憶装置およびそれを用いたコンピュータシステムによれば、センスラッチ回路のレイアウトとメモリセルのビット線ピッチとの整合化を図ることができ、よって折り返しビット線・センスラッチ方式を採用することが可能となる。
【００１４】
これにより、この折り返しビット線方式を用いることによってノイズ耐性を向上させることができるとともに、センスラッチ方式によって書き込みを１回の動作で行うことができるので、安定した読み出し、ベリファイ動作が可能となり、さらに書き込み時間および書き込み時のディスターブ耐性を向上させることができる。
【００１５】
すなわち、メモリマットのメモリセルに接続されるビット線の２本を対とするセンスラッチ回路が２組設けられ、センスラッチ回路に対してビット線が折り返されているので、読み出しおよびベリファイ動作はビット線の偶数／奇数で行い、書き込み動作はビット線の偶数／奇数に関係なく一括動作で行うことができる。また、ビット線複線化の場合にはワード線電圧の１度選択で読み出し、ベリファイおよび書き込み動作が可能である。
【００１６】
これにより、狭ピッチビット線との整合化が図れ、折り返しビット線・センスラッチ方式が可能となり、ノイズ耐性、ディスターブ耐性の向上が図れるしきい値の電気的な書き換えが可能なトランジスタからなる半導体不揮発性記憶装置、さらにこれを搭載した耐ノイズ性が高く、信頼性の向上が可能なコンピュータシステムを得ることができる。
【００１７】
【実施例】
以下、本発明の実施例を図面に基づいて詳細に説明する。
【００１８】
図１は本発明の一実施例である半導体不揮発性記憶装置を示す機能ブロック図、図２〜図６は本実施例の半導体不揮発性記憶装置において、メモリマットを構成するメモリセルの接続例を示す回路図、図７および図９はセンスラッチ回路をマットに対して両側または片側に配置した場合のブロック図、図８および図１０は両側または片側より入出力を行う方式を表すブロック図、図１１および図１２は本実施例に対する比較例であるオープンビット線方式、折り返しビット線方式を示すブロック図、図１３〜図１９はセンスラッチ回路の詳細を示す回路図と、読み出し、ベリファイ、書き込み時の動作タイミングを示す波形図、図２０は本実施例の半導体不揮発性記憶装置を用いたコンピュータシステムを示す機能ブロック図である。
【００１９】
まず、図１により本実施例の半導体不揮発性記憶装置の構成を説明する。
【００２０】
本実施例の半導体不揮発性記憶装置は、たとえばしきい値を電気的に書き換え可能なトランジスタからなる複数のメモリマットにより構成されるＥＥＰＲＯＭとされ、メモリマットＭｅｍｏｒｙＭａｔ、行アドレスバッファＸＡＤＢ、行アドレスデコーダＸＤＣＲ、センスアンプおよびデータラッチ共用の２組のセンスラッチ回路ＳＬと列ゲートアレイ回路ＹＧ、列アドレスバッファＹＡＤＢ、列アドレスデコーダＹＤＣＲ、ソース・チャネル電位切り換え回路ＳＶＣ、入力バッファ回路ＤＩＢ、出力バッファ回路ＤＯＢ、マルチプレクサ回路ＭＰ、モードコントロール回路ＭＣ、コントロール信号バッファ回路ＣＳＢ、内蔵電源回路ＶＳなどから構成されている。
【００２１】
この半導体不揮発性記憶装置において、コントロール信号バッファ回路ＣＳＢには、特に制限されるものではないが、たとえば外部端子／ＣＥ、／ＯＥ、／ＷＥ、ＳＣなどに供給されるチップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号、シリアルクロック信号などが入力され、これらの信号に応じて内部制御信号のタイミング信号を発生し、またモードコントロール回路ＭＣには外部端子Ｒ／（／Ｂ）からレディ／ビジィ信号が入力されている。なお、本実施例における／ＣＥ、／ＯＥ、／ＷＥなどの「／」は相補信号を表している。
【００２２】
さらに、内蔵電源回路ＶＳにおいては、特に制限されるものではないが、たとえば外部から電源電圧Ｖｃｃが入力され、読み出しワード線電圧Ｖｒｗ、書き込みワード線電圧Ｖｗｗ、書き込みベリファイワード線電圧Ｖｗｖ、消去ワード線電圧Ｖｅｗ、消去ベリファイワード線電圧Ｖｅｖ、消去チャネル・ソース電圧Ｖｅｃ、読み出しビット線電圧Ｖｒｂ、書き込みドレイン端子電圧Ｖｗｄなどが生成されるようになっている。なお、上記各電圧は外部から供給されるようにしてもよい。
【００２３】
ここで生成された各電圧は、読み出しワード線電圧Ｖｒｗ、書き込みワード線電圧Ｖｗｗ、書き込みベリファイワード線電圧Ｖｗｖ、消去ワード線電圧Ｖｅｗ、消去ベリファイワード線電圧Ｖｅｖが列アドレスデコーダＸＤＣＲに、消去チャネル・ソース電圧Ｖｅｃがソース・チャネル電位切り換え回路ＳＶＣに、読み出しビット線電圧Ｖｒｂ、書き込みドレイン端子電圧Ｖｗｄがセンスラッチ回路ＳＬにそれぞれ入力されている。
【００２４】
この半導体不揮発性記憶装置においては、外部端子から供給される行、列アドレス信号ＡＸ、ＡＹを受ける行、列アドレスバッファＸＡＤＢ、ＹＡＤＢを通して形成された相補アドレス信号が行、列アドレスデコーダＸＤＣＲ、ＹＤＣＲに供給される。また特に制限されるものではないが、たとえば上記行、列アドレスバッファＸＡＤＢ、ＹＡＤＢは装置内部のチップイネーブル選択信号により活性化され、外部端子からのアドレス信号ＡＸ、ＡＹを取り込み、外部端子から供給されたアドレス信号と同相の内部アドレス信号と逆相のアドレス信号とからなる相補アドレス信号を形成する。
【００２５】
行アドレスデコーダＸＤＣＲは、行アドレスバッファＸＡＤＢの相補アドレス信号に従ったメモリセル群のワード線Ｗの選択信号を形成し、列アドレスデコーダＹＤＣＲは、列アドレスバッファＹＡＤＢの相補アドレス信号に従ったメモリセル群のビット線Ｂの選択信号を形成する。これにより、メモリマットＭｅｍｏｒｙＭａｔ内において、任意のワード線Ｗおよびビット線Ｂが指定されて所望とするメモリセルが選択される。
【００２６】
特に制限されるものではないが、たとえばメモリセルの選択は８ビットあるいは１６ビット単位などでの書き込み、読み出しを行うために行アドレスデコーダＸＤＣＲと列アドレスデコーダＹＤＣＲによりメモリセルは８個あるいは１６個などが選択される。１つのデータブロックのメモリセルはワード線方向（行方向）にｍ個、ビット線方向（列方向）にｎ個とすると、ｍ×ｎ個のメモリセル群のデータブロックが８個あるいは１６個などから構成される。
【００２７】
上記メモリセルは、特に制限されるものではないが、たとえばＥＰＲＯＭのメモリセルと類似の構成であり、制御ゲートと浮遊ゲートとを有する公知のメモリセル、または制御ゲートと浮遊ゲート、および選択ゲートを有する公知のメモリセルである。ここでは、特に制限されるものではないが、たとえば単結晶Ｐ型シリコンからなる半導体基板上に形成されるトランジスタ１素子によって、１つのフラッシュ消去型のＥＥＰＲＯＭセルが構成されている。
【００２８】
これらのメモリセルを複数接続するメモリセル群については、種々の接続例が提案されており、特に制限されるものではないが、たとえば図２〜図６に示すようなＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型、ＨＩＣＲ型、ＮＡＮＤ型などがあり、以下において順に説明する。
【００２９】
図２は、メモリセルをＮＯＲ型により接続した例であり、メモリセルのＭＯＳトランジスタに対してワード線Ｗ１〜Ｗｍとビット線Ｂ１〜Ｂｎ、さらにＳｏｕｒｃｅＬｉｎｅが接続され、これらを通して書き換え（書き込み、消去）動作または読み出し動作が行われる。すなわち、ワード線Ｗ１〜ＷｍはＭＯＳトランジスタのゲート、ビット線Ｂ１〜ＢｎはＭＯＳトランジスタのドレイン、ＳｏｕｒｃｅＬｉｎｅはＭＯＳトランジスタのソースにそれぞれ接続されている。
【００３０】
図３は、ＤＩＮＯＲ型によるメモリセルの接続例で、ＳｅｌｅｃｔＧａｔｅおよびＳｕｂＢｉｔＬｉｎｅが追加され、ＳｅｌｅｃｔＧａｔｅのＭＯＳトランジスタのソースはビット線Ｂ１〜Ｂｎに接続され、またこのＭＯＳトランジスタのドレインはＳｕｂＢｉｔＬｉｎｅを通してそれぞれのメモリセルのＭＯＳトランジスタのドレインに接続されている。
【００３１】
図４は、ＡＮＤ型による接続例を示し、ＳｅｌｅｃｔＧａｔｅ１およびＳｅｌｅｃｔＧａｔｅ２、さらにＳｕｂＳｏｕｒｃｅＬｉｎｅを有し、ＳｅｌｅｃｔＧａｔｅ１のＭＯＳトランジスタのソースはビット線Ｂ１〜Ｂｎに接続され、さらにこのＭＯＳトランジスタのドレインはＳｕｂＢｉｔＬｉｎｅを通してそれぞれのメモリセルのＭＯＳトランジスタのドレインに接続されている。また、ＳｅｌｅｃｔＧａｔｅ２のＭＯＳトランジスタのソースはＳｏｕｒｃｅＬｉｎｅに接続され、さらにこのＭＯＳトランジスタのドレインはＳｕｂＳｏｕｒｃｅＬｉｎｅを通してそれぞれのメモリセルのＭＯＳトランジスタのソースに接続されている。
【００３２】
図５は、ＨＩＣＲ型によるメモリセルの接続例で、ＳｅｌｅｃｔＧａｔｅ１のＭＯＳトランジスタのソースはビット線Ｂ１〜Ｂｎに接続され、さらにこのＭＯＳトランジスタのドレインはＳｕｂＢｉｔＬｉｎｅを通してそれぞれのメモリセルのＭＯＳトランジスタのドレインに接続されている。また、ＳｅｌｅｃｔＧａｔｅ２のＭＯＳトランジスタのソースはＳｏｕｒｃｅＬｉｎｅに接続され、さらにこのＭＯＳトランジスタのドレインはＳｕｂＳｏｕｒｃｅＬｉｎｅを通してそれぞれのメモリセルのＭＯＳトランジスタのソースに接続されている。
【００３３】
図６は、ＮＡＮＤ型によるメモリセルの接続例を示し、ＳｅｌｅｃｔＧａｔｅ１のＭＯＳトランジスタのドレインはビット線Ｂ１〜Ｂｎに接続され、さらにこのＭＯＳトランジスタのソースは、ソースとドレイン同士が直列に接続されたメモリセルのＭＯＳトランジスタのドレインに接続されている。また、ＳｅｌｅｃｔＧａｔｅ２のＭＯＳトランジスタのドレインは、直列接続されたメモリセルのＭＯＳトランジスタのドレインに接続され、さらにこのＭＯＳトランジスタのソースはＳｏｕｒｃｅＬｉｎｅに接続されている。
【００３４】
続いて、本実施例の特徴となるメモリマットＭｅｍｏｒｙＭａｔとセンスラッチ回路ＳＬとの接続について、その概要を図７〜図１２により説明する。
【００３５】
本実施例においては、ビット線Ｂ１〜Ｂｎの２本に２つのセンスラッチ回路ＳＬが設けられることが特徴であり、たとえば図７に示すようにセンスラッチ回路ＳＬ１〜ＳＬｎをメモリマットＭｅｍｏｒｙＭａｔに対して両側に配置して、図８のようにそれぞれのセンスラッチ回路ＳＬ１〜ＳＬｎに接続される列ゲートアレイ回路ＹＧを通じて、メモリマットＭｅｍｏｒｙＭａｔに対して両側から入出力を行う場合などが考えられる。なお、センスラッチ回路ＳＬ１〜ＳＬｎとメモリマットＭｅｍｏｒｙＭａｔとの接続においては、図９のように片側に配置する場合、さらに両側に配置する場合でも図１０のように片側より入出力を行うことも可能である。
【００３６】
これに対して、たとえば本実施例に対する比較例において、図１１に示すようなオープンビット線方式の場合には、メモリマットＭｅｍｏｒｙＭａｔａ，ｂのブロックが違うために安定性に起因するノイズの違いが生じ、また図１２に示す折り返しビット線方式の場合にはビット線Ｂ１〜Ｂｎの２本に共通のセンスラッチ回路ＳＬ１２〜ＳＬｎ−１ｎが設けられ、この方式では同一のワード線Ｗ１〜Ｗｍの書き込みを行う場合に動作を２回に分ける必要が生じて時間的な問題が考えられる。
【００３７】
従って、本実施例のようにビット線Ｂ１〜Ｂｎの２本に２つのセンスラッチ回路ＳＬ１〜ＳＬｎを設けることによって、図１１、さらに図１２のような問題点を解決し、ノイズに有効な折り返しビット線方式を採用して、さらに２本のビット線Ｂ１〜Ｂｎに設けられる２つのセンスラッチ回路ＳＬ１〜ＳＬｎを用いて書き込みを１回の動作で行うことができるようにしたものである。
【００３８】
このような半導体不揮発性記憶装置のサイズの縮小化に伴う微細化技術において、メモリセルは加工長のスケーリングは可能であるが、直接周辺回路であるセンスラッチ回路ＳＬおよび行アドレスデコーダＸＤＣＲはスケーリングできない。なぜなら、メモリセルのしきい値電圧の書き換え動作には高電圧が必要であり、メモリセルの加工長のスケーリングに対して書き換え電圧のスケーリングができないためである。
【００３９】
そのため、センスラッチ回路ＳＬの電圧の耐圧は、高電圧であるしきい値電圧を下げる動作時の選択ドレイン電圧（たとえば５Ｖ）、しきい値電圧を上げる動作時の非選択ドレイン電圧（たとえば６Ｖ）を確保しなければならない。レイアウトでは、配線などによる寄生ＭＯＳトランジスタの耐圧を確保するために素子間分離幅をもたせ、ＭＯＳトランジスタの酸化膜厚の耐圧確保のためＭＯＳトランジスタのゲート長を広げなくてはならない。
【００４０】
従来のレイアウトでは、メモリセルビット線ピッチ１ｂｉｔで１つのセンスラッチ回路ＳＬを配置するのに対し、本発明のレイアウトでは、たとえばメモリマットの上下にセンスラッチ回路ＳＬを配置することにより、ビット線ピッチ２ｂｉｔで１つのセンスラッチ回路ＳＬを構成する。したがって、微細化に伴うメモリセルビット線ピッチの整合性を図れる。
【００４１】
次に、本実施例の作用について、センスラッチ回路ＳＬの詳細な回路図、動作タイミング波形図に基づいて読み出し動作、書き込み動作を説明する。
【００４２】
始めに、図１３に示すような読み出し専用のセンスラッチ回路ＳＬ１，ＳＬ２の構成による半導体不揮発性記憶装置とした場合の一例を、図１４の読み出し時の動作タイミング波形に基づいて説明する。
【００４３】
この図１３に示すセンスラッチ回路ＳＬ１，ＳＬ２においては、ビット線Ｂ１とＢ２に対してフリップフロップＦＦを含むセンスラッチ回路ＳＬ１とＳＬ２が接続されており、ＳＬ１はビット線Ｂ１の読み出しを行い、ＳＬ２はビット線Ｂ２の読み出しを行う。センスラッチ回路ＳＬ１はビット線Ｂ１とＢ２に対して、ＳＬ２はＢ２とＢ１に対して同一（等価）の接続構成を有している。
【００４４】
センスラッチ回路ＳＬ１側を例に説明すると、読み出しを行うメモリセルのビット線Ｂ１側には、ビット線の電位のプリチャージを行うゲート信号ＰＣｅを入力とするＭＯＳトランジスタＭ１ｅと、ビット線Ｂ１の電位を接地電圧Ｖｓｓにリセットを行うゲート信号ＢＤｅを入力とするＭＯＳトランジスタＭ５ｅが接続されている。フリップフロップＦＦとビット線Ｂ１とＢ２間には、ゲート入力信号ＴＲｅ，ＲＴｏを入力とするＭＯＳトランジスタＭ３ｅ，Ｍ４ｏが接続されている。ＳＬ１のリファレンス電位は、ゲート入力ＲＰｏを入力とするＭＯＳトランジスタＭ２ｏがビット線Ｂ２へ供給を行う。
【００４５】
プリチャージ信号ＰＣｅ，ＰＣｏの電圧値は、電源電圧より低い電圧を供給する。これは、ビット線Ｂ１，Ｂ２の電位を１Ｖ程度にすることにより弱い書き込みおよび弱い消去が起こらないようにするためである。ワード線電圧が低く、ドレイン電圧により注入されているフローティングゲートの電子を放出、またはワード線電圧が正の電圧、ドレイン電圧によりホットエレクトロンによりフローティングゲートに電子の注入が起こる。
【００４６】
リファレンス信号ＲＰｏ，ＲＰｅの電圧値はプリチャージのビット線Ｂ１，Ｂ２の電位より低く、たとえばリファレンスビット線の電位が0.５Ｖ程度となる電源電圧より低い電圧を供給する。
【００４７】
図１４の読み出し時での装置内部信号タイミングにおいて、ｔ１からｔ６、ｔ６からｔ１１とｔ１１以降に動作が分かれ、すなわち奇数番目のＢｎ−１側（Ｂ１側）のメモリセルの情報をセンスラッチ回路ＳＬ１，ＳＬ２内のフリップフロップＦＦに取り込む動作、偶数番目のＢｎ側（Ｂ２側）のメモリセルの情報を取り込む動作、データ出力動作に分かれる。
【００４８】
まず、ｔ１からｔ２間では、ＭＯＳトランジスタＭ１ｅのゲート入力信号ＰＣｅを選択し、電位を1.５Ｖとすることでビット線Ｂ１の電位を１Ｖとする。ｔ２からｔ３間では、選択ワード線電位を選択電圧とし、メモリセルのしきい値の情報、すなわちしきい値が低い場合または高い場合により、ビット線の電圧が放電またはそのままの電位を保つ。この間、リファレンス側のビット線Ｂ２はＢＤｏをゲート入力信号とするＭＯＳトランジスタＭ５ｏにより接地電圧となる。これにより、ビット線間の容量値を一定に保つことができ、安定した読み出しができる。
【００４９】
ｔ３からｔ４間では、リファレンス側のビット線の電位を0.５Ｖとするために、ビット線Ｂ２に接続されているＭＯＳトランジスタＭ２ｏのゲート入力信号ＲＰｏの電位を１Ｖとする。ｔ４からｔ５間では、ＳＬ１側のフリップフロップＦＦに、ビット線Ｂ１（Ｂｎ−１側）と選択ワード線Ｗに接続されているメモリセル情報を取り込む。ビット線Ｂ１とＢ２に接続されているＭＯＳトランジスタＭ３ｅ，Ｍ４ｏのゲート入力信号ＲＴｏ，ＴＲｅを選択し、ＳＬ１側のフリップフロップＦＦの電源電圧ＶＳＰｅ，ＶＳＮｅを活性化する。
【００５０】
ｔ５からｔ６間は、ビット線Ｂ１とＢ２の電位をリセットするため、ＭＯＳトランジスタＭ５ｅとＭ５ｏのゲート入力信号ＢＤｅ，ＢＤｏを選択する。ｔ６からｔ１１間はＢｎ側（Ｂ２側）をｔ１からｔ６間と同様に行う。この間、ＳＬ１側のフリップフロップＦＦの電源は活性状態を保ち、Ｂｎ−１側の情報を保存している。ｔ１１以降はアドレスに応じてＹゲート信号を選択してデータ出力を行う。
【００５１】
メモリセルの接続方式がビット線複線化している場合、たとえばＤＩＮＯＲ、ＡＮＤ、ＨＩＣＲ、ＮＡＮＤ型の場合には、図１４(b) に示すようにワード線Ｗを２度選択せずに、ビット線Ｂ１〜Ｂｎとメモリセルのドレインを接続するセレクトゲートの信号ＳＧ１を２度選択し、ワード線電圧の１度選択でよい。
【００５２】
続いて、図１５および図１６に示すような読み出し動作および書き換え動作が可能なセンスラッチ回路ＳＬ１，ＳＬ２の構成による半導体不揮発性記憶装置とした場合の一例を、図１７の読み出しおよびベリファイ時の動作タイミング波形、図１８のしきい値を下げることによる書き込み動作、図１９のしきい値を上げることによる書き込み動作のタイミング波形に基づいて説明する。
【００５３】
図１５によるセンスラッチ回路ＳＬ１，ＳＬ２の構成は、書き込み動作が選択的にしきい値を下げる動作（ＡＮＤ、ＤＩＮＯＲ、ＨＩＣＲ型のメモリセル接続に対応）であり、図１６は逆に選択的にしきい値を上げる動作（ＮＡＮＤ型のメモリセル接続に対応）により書き込み動作を行う場合の構成例である。
【００５４】
このセンスラッチ回路ＳＬ１，ＳＬ２の構成を読み出し専用の前記図１３と比較すると、図１５および図１６はともにセンスラッチ回路ＳＬ１，ＳＬ２を構成するＭＯＳトランジスタＭ６ｅ，Ｍ６ｏ，Ｍ７ｅ，Ｍ７ｏがそれぞれ２個増えただけである。ＳＬ１側において、ビット線Ｂ１をプリチャージするＭＯＳトランジスタＭ１ｅとビット線Ｂ１間に、ゲート入力をフリップフロップＦＦの情報とするＭＯＳトランジスタＭ６ｅが新たに接続されている。Ｍ１ｅとＭ６ｅとの接続は限定するものではなく、電源電圧Ｖｃｃ側がＭ６ｅ、ビット線Ｂ１がＭ１ｅでもよい。
【００５５】
また、新たに接続されたＭＯＳトランジスタＭ７ｅはゲート入力をフリップフロップＦＦの情報とし、ドレインを共用信号ＡＬｅ、ソースを接地電圧Ｖｓｓとすることにより、多段入力ＮＯＲ接続、ＳＬｎ−１側のセンスラッチ回路ＳＬ１内のフリップフロップＦＦの情報がＶｓｓになることを判定するＭＯＳトランジスタである。
【００５６】
図１５ではＭ７ｅがＴＲｅをゲート入力とするＭ３ｅ側、図１６ではＭ７ｏがＲＴｏをゲート入力とするＭ４ｏ側である。これは、センスラッチ回路ＳＬ１，ＳＬ２内のフリップフロップＦＦのデータの書き込みが、すべてのビットＢ１〜Ｂｎについて終了した時点では、しきい値を下げる動作ではＶｓｓ、しきい値を上げる動作ではＨｉｇｈレベル（ＶＳＰｅ電位）となるためである。
【００５７】
言い換えると、ＳＬｎ−１側の書き込みしきい値を下げる動作では、データの書き込み終了時、Ｍ７ｅのゲート信号がＶｓｓとなり、ドレイン電圧ＡＬｅを保つ。またＳＬｎ−１側の書き込みしきい値を上げる動作では、終了時、Ｍ７ｏのゲート信号がＶｓｓとなり、ドレイン電圧ＡＬｅを保つ。なお、Ｍ７ｅおよびＭ７ｏをＰＭＯＳトランジスタとし、多段入力ＮＡＮＤとして接続を逆にしても可能である。
【００５８】
この図１５、図１６のような回路構成による読み出し動作時およびベリファイ動作時は図１７のようなタイミング波形となり、図１４の読み出し専用のタイミング波形との違いは、ｔ１からｔ２間およびｔ８からｔ９間のビット線Ｂ１およびＢ２の電位を１Ｖにプリチャージする期間である。
【００５９】
すなわち、ｔ１からｔ２間では、ＲＰｅのゲート入力信号の電位を1.５Ｖとし、ＭＯＳトランジスタＭ２ｅからビット線Ｂ１の電位を１Ｖにプリチャージを行う。またｔ８からｔ９間では、ＲＰｏのゲート入力信号の電位を1.５Ｖとし、ＭＯＳトランジスタＭ２ｏからビット線Ｂ２の電位を１Ｖにプリチャージを行う。
ＰＣｅおよびＰＣｏ信号を使用しないのは、フリップフロップＦＦのデータによりプリチャージを行ってしまうためである。
【００６０】
読み出し時のワード線電圧は、しきい値を下げる動作を書き込みと定義するメモリセル接続のＡＮＤ、ＤＩＮＯＲ、ＨＩＣＲ型の場合、選択電圧は電源電圧である。しきい値を上げる動作を書き込みと定義するメモリセル接続のＮＡＮＤ型の場合、選択電圧は接地電圧Ｖｓｓであり、非選択ワード線電位は電源電圧または高電圧である。
【００６１】
ベリファイ動作時のワード線電圧は、検証したいメモリセルのしきい値電圧に対応するワード線電圧を印加する。
【００６２】
さらに、図１５の回路構成による書き込み動作時は図１８のようなタイミング波形となり、この書き込み動作はメモリセルのしきい値を選択的に下げる動作とした場合の装置内部信号タイミング波形である。
【００６３】
ｔ１までに書き込み情報をセンスラッチ回路ＳＬ１，ＳＬ２を構成するフリップフロップＦＦにデータを入力し、ｔ１からｔ４が書き込み、ｔ４からｔ９間にＢｎ−１側のベリファイ、ｔ９からＴ１０間にＢｎ側のベリファイ、ｔ１０からｔ１１間にメモリセルしきい値の全ビット終了判定を行う。ｔ１までの書き込みデータ入力は、しきい値を選択的に下げたいメモリセルに対応するビット線Ｂ１〜Ｂｎに接続されているフリップフロップＦＦのデータをＨｉｇｈレベル、下げたくないデータをＶｓｓとする。
【００６４】
ｔ１からｔ２間、ＰＣｅ，ＰＣｏを選択することにより、フリップフロップＦＦのデータを選択的にビット線Ｂ１，Ｂ２に情報を渡せる。その後、ｔ２からｔ３間、ＴＲｅ，ＴＲｏを選択して書き込み電圧を供給する。ＴＲｅ，ＴＲｏの選択前にＰＣｅ，ＰＣｏを選択するのは、ＴＲｅ，ＴＲｏのみを選択した場合、ビット線Ｂ１〜Ｂｎ側の容量がフリップフロップＦＦ側の容量より大きいのでフリップフロップＦＦのデータを壊してしまうためである。ＴＲｅ，ＴＲｏの電位を６Ｖとするのは、書き込み時のビット線電圧ＶＳＰｅ，ＶＳＰｏ（５Ｖ）をトランスファするためであり、ビット線電位を上げる場合には、ＴＲｅ，ＴＲｏのＭＯＳトランジスタＭ３ｅ，Ｍ３ｏのしきい値を考慮してＴＲｅ，ＴＲｏのゲート電位を上げる。
【００６５】
ｔ２からｔ３間のワード線を負電圧、たとえば−９Ｖとすることで、選択的にビット線電圧ＶＳＰｅ，ＶＳＰｏ（５Ｖ）に接続されているメモリセルにはフローティングゲートに電界が生じ、電子が放出される。ｔ３からｔ４間は、ビット線Ｂ１〜Ｂｎの電位をＶｓｓに放電するためにＢＤｅ，ＢＤｏが選択される。ｔ４からｔ５間は、フリップフロップＦＦのデータにより選択的にプリチャージを行うためＰＣｅが選択される。
【００６６】
ｔ５までは、ＳＬ１のデータを保持するためにＶＳＰｅ，ＶＳＮｅは活性化されている。ｔ５からｔ９間までは、図１７のｔ２からｔ６間と同様であるが、ワード線電位はベリファイ電圧の1.５Ｖ程度である。同様にｔ９からｔ１０間にはＳＬ２側のベリファイ動作を行う。
【００６７】
ｔ１０からｔ１１までに、すべてのメモリセルのしきい値が下がる検証、言い換えればすべてのフリップフロップＦＦのデータがＶｓｓになることを判定する。ｔ１１後、Ｍ７ｅ，Ｍ７ｏのソース電位ＡＬｅ，ＡＬｏがＶｓｓの場合、ｔ２へ繰り返され、書き込み動作を継続する。ＡＬｅ，ＡＬｏがＨｉｇｈレベルの場合、書き込み動作を終了する。
【００６８】
また、図１６の回路構成による書き込み動作時は図１９のようなタイミング波形となり、この書き込み動作はメモリセルのしきい値を選択的に上げる動作とした場合の装置内部信号タイミング波形である。
【００６９】
ｔ１までに書き込み情報をセンスラッチ回路ＳＬ１，ＳＬ２を構成するフリップフロップＦＦにデータを入力し、ｔ１からｔ４間が書き込み、ｔ４からｔ１０間にＢｎ−１側のベリファイ、ｔ１０からｔ１１間にＢｎ側のベリファイ、ｔ１１からｔ１２間にメモリセルしきい値の全ビット終了判定を行う。ｔ１までの書き込みデータ入力は、しきい値を選択的に上げたいメモリセルに対応するビット線Ｂ１〜Ｂｎに接続されているフリップフロップＦＦのデータを接地電圧Ｖｓｓ、上げたくないデータをＨｉｇｈレベルとする。
【００７０】
ｔ１からｔ４間は図１８と同様であり、ワード線電位が異なる。しきい値を上げたいメモリセルは、ワード線電位を１４Ｖ程度の高電圧とすることにより、メモリセルのチャネル電圧との電界差によるドレイン側電圧（ビット線電位）によって選択的に書き込みができる。選択時はＶｓｓであり、電界差が生じてフローティングゲートにチャネルから電子を注入でき、非選択ではＨｉｇｈレベル（ＶＳＰｅ，ＶＳＰｏ（６Ｖ))となるために弱い電界差により電子の注入を起こさない。
【００７１】
しきい値を上げる動作のベリファイ動作は、下げる動作と異なる。ｔ４からｔ５間にＢ１を書き込みデータと無関係にプリチャージを行うためにＲＰｅを選択する。ｔ５からｔ６間に選択ワード線電位をＶｃｃに近い電圧２Ｖ程度とする。しきい値が上がったメモリセルに接続されるビット線の電位はプリチャージレベルを保ち、またしきい値が上がりきっていないビット線電位はメモリセルにより放出されてＶｓｓとなる。
【００７２】
ｔ６からｔ７間にセンスラッチデータをＰＣｅの選択によってビット線電位情報を書き換える。しきい値が低く、書き込みを継続するデータ情報はＰＣｅによってもＶｓｓを保持し、しきい値が上がり停止する場合、ＰＣｅによってもプリチャージレベルを保持する。その後、ｔ７からｔ８間にリファレンス電位を立ち上げ、ｔ８からｔ９間にフリップフロップＦＦへデータを取り込む。ｔ７とｔ８、ｔ８とｔ９間は逆の関係であってもよい。
【００７３】
ｔ１０からｔ１１間までは、ｔ４からｔ１０間までと同様にＢｎ側のベリファイ動作を行う。ｔ１１からｔ１２までは書き込み終了を多段入力ＮＯＲ回路で行う。ＡＬｅ，ＡＬｏがＶｓｓの場合、ｔ２へ繰り返され、書き込み動作を継続する。ＡＬｅ，ＡＬｏがＨｉｇｈレベルの場合、書き込み動作を終了する。
【００７４】
以上のようにして、メモリマットＭｅｍｏｒｙＭａｔ内の任意のワード線Ｗおよびビット線Ｂにより所望とするメモリセルが選択され、このメモリセルに対して書き込みまたは消去による書き換え動作、読み出し動作が行われる。
【００７５】
従って、本実施例の半導体不揮発性記憶装置によれば、ビット線Ｂ１〜Ｂｎの２本に２つのセンスラッチ回路ＳＬ１〜ＳＬｎをメモリマットＭｅｍｏｒｙＭａｔに対して両側または片側に配置することにより、ノイズに有効な折り返しビット線方式を用いて読み出しおよびベリファイ動作をビット線Ｂ１〜Ｂｎの偶数（Ｂｎ）／奇数（Ｂｎ−１）で行うことができるので、ノイズ耐性を向上させて安定した読み出し、ベリファイ動作を可能とすることができる。
【００７６】
さらに、折り返しビット線方式で書き込みを１回の動作で行うことができるので、書き込み時間および書き込み時のディスターブ耐性を向上させることができる。
【００７７】
また、ビット線Ｂ１〜Ｂｎが複線化されている場合には、ワード線Ｗを２度選択せずに、ビット線Ｂ１〜Ｂｎとメモリセルのドレインを接続するセレクトゲート信号を２度選択することによってワード線電圧の１度選択で動作が可能となる。
【００７８】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７９】
たとえば、本実施例の半導体不揮発性記憶装置については、フラッシュメモリ（ＥＥＰＲＯＭ）に適用した場合について説明したが、本発明は前記実施例に限定されるものではなく、ＥＥＰＲＯＭ、ＥＰＲＯＭなどの電気的に書き換え可能な他の不揮発性の半導体記憶装置について広く適用可能である。
【００８０】
また、本実施例の半導体不揮発性記憶装置においては、フラッシュメモリとして記憶装置単位で使用される場合に限らず、たとえばコンピュータシステム、デジタル・スチル・カメラシステム、自動車システムなどの各種システムの記憶装置として広く用いられ、一例として図２０によりコンピュータシステムについて説明する。
【００８１】
図２０において、このコンピュータシステムは、情報機器としての中央処理装置ＣＰＵ、情報処理システム内に構築したＩ／Ｏバス、ＢｕｓＵｎｉｔ、主記憶メモリや拡張メモリなどの高速メモリをアクセスするメモリ制御ユニットＭｅｍｏｒｙＣｏｎｔｒｏｌＵｎｉｔ、主記憶メモリとしてのＤＲＡＭ、基本制御プログラムが格納されたＲＯＭ、先端にキーボードが接続されたキーボードコントローラＫＢＤＣなどによって構成される。さらに、表示アダプタとしてのＤｉｓｐｌａｙＡｄａｐｔｅｒがＩ／Ｏバスに接続され、上記ＤｉｓｐｌａｙＡｄａｐｔｅｒの先端にはディスプレイＤｉｓｐｌａｙが接続されている。
【００８２】
そして、上記Ｉ／ＯバスにはパラレルポートＰａｒａｌｌｅｌＰｏｒｔＩ／Ｆ、マウスなどのシリアルポートＳｅｒｉａｌＰｏｒｔＩ／Ｆ、フロッピーディスクドライブＦＤＤ、上記Ｉ／ＯバスよりのＨＤＤＩ／Ｆに変換するバッファコントローラＨＤＤＢｕｆｆｅｒが接続される。また、上記メモリ制御ユニットＭｅｍｏｒｙＣｏｎｔｒｏｌＵｎｉｔからのバスと接続されて拡張ＲＡＭおよび主記憶メモリとしてのＤＲＡＭが接続されている。
【００８３】
ここで、このコンピュータシステムの動作について説明する。電源が投入されて動作を開始すると、まず上記中央処理装置ＣＰＵは、上記ＲＯＭを上記Ｉ／Ｏバスを通してアクセスし、初期診断、初期設定を行う。そして、補助記憶装置からシステムプログラムを主記憶メモリとしてのＤＲＡＭにロードする。また、上記中央処理装置ＣＰＵは、上記Ｉ／Ｏバスを通してＨＤＤコントローラにＨＤＤをアクセスするものとして動作する。
【００８４】
そして、システムプログラムのロードが終了すると、ユーザの処理要求に従い、処理を進めていく。なお、ユーザは上記Ｉ／Ｏバス上のキーボードコントローラＫＢＤＣや表示アダプタＤｉｓｐｌａｙＡｄａｐｔｅｒにより処理の入出力を行いながら作業を進める。そして、必要に応じてパラレルポートＰａｒａｌｌｅｌＰｏｒｔＩ／Ｆ、シリアルポートＳｅｒｉａｌＰｏｒｔＩ／Ｆに接続された入出力装置を活用する。
【００８５】
また、本体上の主記憶メモリとしてのＤＲＡＭでは主記憶容量が不足する場合は、拡張ＲＡＭにより主記憶を補う。ユーザがファイルを読み書きしたい場合には、ユーザは上記ＨＤＤが補助記憶装置であるものとして補助記憶装置へのアクセスを要求する。そして、本発明のフラッシュメモリによって構成されたフラッシュファイルシステムはそれを受けてファイルデータのアクセスを行う。
【００８６】
以上のようにして、本発明のフラッシュメモリなどの半導体不揮発性記憶装置は、コンピュータシステムのフラッシュファイルシステムなどとして広く適用可能である。
【００８７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００８８】
(1).ビット線の２本を対とするセンス動作を行う２組のセンスアンプ回路、またはビット線の２本を対とするセンス動作と書き込みデータのラッチ動作とを行う２組のセンスラッチ回路を備えて、センスラッチ回路のレイアウトとメモリセルのビット線ピッチとの整合化を図ることができるので、折り返しビット線・センスラッチ方式の採用が可能となる。
【００８９】
(2).折り返しビット線・センスラッチ方式を用いることによってノイズ耐性を向上させることができるので、安定した読み出し、ベリファイ動作が可能となる。
【００９０】
(3).折り返しビット線・センスラッチ方式を用いているので、読み出しおよびベリファイ動作はビット線の偶数／奇数に対応させて２サイクルに分けて行い、書き込み動作はビット線の偶数／奇数に関係なく一括動作で１回の動作で行うことができるので、書き込み時間および書き込み時のディスターブ耐性の向上が可能となる。
【００９１】
(4).ビット線が複線化されている場合には、ワード線を２度選択せずに、ビット線とメモリセルのドレインを接続するセレクトゲート信号を２度選択することにより、ワード線電圧の１度選択による動作が可能となる。
【００９２】
(5).前記(1) 〜(4) により、狭ピッチビット線との整合化が図れ、折り返しビット線・センスラッチ方式が可能となり、ノイズ耐性およびディスターブ耐性の向上が図れる半導体不揮発性記憶装置、さらにこれを搭載した耐ノイズ性が高く、信頼性の向上が可能なコンピュータシステムなどの各種システムを得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体不揮発性記憶装置を示す機能ブロック図である。
【図２】本実施例の半導体不揮発性記憶装置において、メモリマットを構成するメモリセルの接続例（ＮＯＲ型）を示す回路図である。
【図３】本実施例において、メモリマットを構成するメモリセルの接続例（ＤＩＮＯＲ型）を示す回路図である。
【図４】本実施例において、メモリマットを構成するメモリセルの接続例（ＡＮＤ型）を示す回路図である。
【図５】本実施例において、メモリマットを構成するメモリセルの接続例（ＨＩＣＲ型）を示す回路図である。
【図６】本実施例において、メモリマットを構成するメモリセルの接続例（ＮＡＮＤ型）を示す回路図である。
【図７】本実施例において、センスラッチ回路をマットに対して両側に配置した場合のブロック図である。
【図８】本実施例において、両側より入出力を行う方式を表すブロック図である。
【図９】本実施例において、センスラッチ回路をマットに対して片側に配置した場合のブロック図である。
【図１０】本実施例において、片側より入出力を行う方式を表すブロック図である。
【図１１】本実施例に対する比較例であるオープンビット線方式を示すブロック図である。
【図１２】本実施例に対する比較例である折り返しビット線方式を示すブロック図である。
【図１３】本実施例において、読み出し専用記憶装置とした場合のセンスラッチ回路の詳細を示す回路図である。
【図１４】本実施例において、読み出し専用記憶装置とした場合のセンスラッチ回路を用いた読み出し時の動作タイミングを示す波形図である。
【図１５】本実施例において、読み出し動作および書き換え動作が可能な記憶装置とし、書き込み動作はメモリセルしきい値を選択的に下げる動作とした場合のセンスラッチ回路を詳細に示す回路図である。
【図１６】本実施例において、読み出し動作および書き換え動作が可能な記憶装置とし、書き込み動作はメモリセルしきい値を選択的に上げる動作とした場合のセンスラッチ回路を詳細に示す回路図である。
【図１７】本実施例において、読み出し動作および書き換え動作が可能な記憶装置とした場合のセンスラッチ回路を用いた読み出し動作およびメモリセルしきい値検証（ベリファイ）動作時の動作タイミングを示す波形図である。
【図１８】本実施例において、読み出し動作および書き換え動作が可能な記憶装置とし、書き込み動作はメモリセルしきい値を選択的に下げる動作とした場合のセンスラッチ回路を用いた書き込み動作時の動作タイミングを示す波形図である。
【図１９】本実施例において、読み出し動作および書き換え動作が可能な記憶装置とし、書き込み動作はメモリセルしきい値を選択的に上げる動作とした場合のセンスラッチ回路を用いた書き込み動作時の動作タイミングを示す波形図である。
【図２０】本実施例の半導体不揮発性記憶装置を用いたコンピュータシステムを示す機能ブロック図である。
【符号の説明】
ＭｅｍｏｒｙＭａｔメモリマット
ＸＡＤＢ行アドレスバッファ
ＸＤＣＲ行アドレスデコーダ
ＳＬ，ＳＬ１〜ＳＬｎセンスラッチ回路
ＹＧ列ゲートアレイ回路
ＹＡＤＢ列アドレスバッファ
ＹＤＣＲ列アドレスデコーダ
ＳＶＣソース・チャネル電位切り換え回路
ＤＩＢ入力バッファ回路
ＤＯＢ出力バッファ回路
ＭＰマルチプレクサ回路
ＭＣモードコントロール回路
ＣＳＢコントロール信号バッファ回路
ＶＳ内蔵電源回路
Ｗ，Ｗ１〜Ｗｍワード線
Ｂ，Ｂ１〜Ｂｎビット線

Claims

コントロールゲート、ドレインおよびソースを有する複数の不揮発性半導体メモリセルをアレイ状に配置したメモリセルアレイと、前記複数のメモリセル群（セクタ）のコントロールゲートが共通に接続されたワード線と、前記複数のメモリセルのドレインが共通に接続されたビット線とを有し、
前記ビット線の２本を対とするセンス動作を行う２組のセンスアンプ回路が備えられ、
読み出しおよびベリファイ動作時、この動作タイミングを前記ビット線の偶数／奇数に対応して２サイクルに分けて、前記センスアンプ回路にデータを取り込むものであり、
前記ビット線が複線化されている場合、前記ワード線の選択は２サイクル中連続選択させ、選択主ビット線と副ビット線とを接続する選択ＭＯＳトランジスタを２サイクルに分けて、前記センスアンプ回路にデータを取り込むことを特徴とする半導体不揮発性記憶装置。
コントロールゲート、ドレインおよびソースを有する複数の不揮発性半導体メモリセルをアレイ状に配置したメモリセルアレイと、前記複数のメモリセル群（セクタ）のコントロールゲートが共通に接続されたワード線と、前記複数のメモリセルのドレインが共通に接続されたビット線とを有し、
前記ビット線の２本を対とするセンス動作と書き込みデータのラッチ動作とを行う２組のセンスラッチ回路と、前記メモリセルアレイの所定範囲のメモリセルに単位書き込み時間を設定して、同時にデータ書き込み不十分のメモリセルがある場合に再書き込みを行うベリファイ制御手段と、書き込みベリファイ動作時に、読み出されたメモリセルのデータと前記センスラッチ回路にラッチされている書き込みデータとの論理をとって、書き込み状態に応じてビット毎に前記センスラッチ回路の再書き込みデータの自動設定を行う自動設定手段とが備えられ、
読み出しおよびベリファイ動作時、この動作タイミングを前記ビット線の偶数／奇数に対応して２サイクルに分けて、前記センスラッチ回路にデータを取り込むものであり、
前記ビット線が複線化されている場合、前記ワード線の選択は２サイクル中連続選択させ、選択主ビット線と副ビット線とを接続する選択ＭＯＳトランジスタを２サイクルに分けて、前記センスラッチ回路にデータを取り込むことを特徴とする半導体不揮発性記憶装置。
コントロールゲート、ドレインおよびソースを有する複数の不揮発性半導体メモリセルをアレイ状に配置したメモリセルアレイと、前記複数のメモリセル群（セクタ）のコントロールゲートが共通に接続されたワード線と、前記複数のメモリセルのドレインが共通に接続されたビット線とを有し、
前記ビット線の２本を対とするセンス動作と書き込みデータのラッチ動作とを行う２組のセンスラッチ回路と、前記メモリセルアレイの所定範囲のメモリセルに単位書き込み時間を設定して、同時にデータ書き込み不十分のメモリセルがある場合に再書き込みを行うベリファイ制御手段と、書き込みベリファイ動作時に、読み出されたメモリセルのデータと前記センスラッチ回路にラッチされている書き込みデータとの論理をとって、書き込み状態に応じてビット毎に前記センスラッチ回路の再書き込みデータの自動設定を行う自動設定手段とが備えられ、
前記センスラッチ回路にはＣＭＯＳフリップフロップを有し、その１つのノードがトランスファゲートを介してビット線に接続され、かつ前記再書き込みデータの自動設定手段として、ビット線に一端が接続され、ゲートが前記ＣＭＯＳフリップフロップの１つのノードに接続された第１のＭＯＳトランジスタと、この第１のＭＯＳトランジスタの他端と電源との間に設けられ、ベリファイ制御クロックにより制御される第２のＭＯＳトランジスタとを有し、
読み出しおよびベリファイ動作時、この動作タイミングを前記ビット線の偶数／奇数に対応して２サイクルに分けて、前記センスラッチ回路にデータを取り込むものであり、
前記ビット線が複線化されている場合、前記ワード線の選択は２サイクル中連続選択させ、選択主ビット線と副ビット線とを接続する選択ＭＯＳトランジスタを２サイクルに分けて、前記センスラッチ回路にデータを取り込むことを特徴とする半導体不揮発性記憶装置。
コントロールゲート、ドレインおよびソースを有する複数の不揮発性半導体メモリセルをアレイ状に配置したメモリセルアレイと、前記複数のメモリセル群（セクタ）のコントロールゲートが共通に接続されたワード線と、前記複数のメモリセルのドレインが共通に接続されたビット線とを有し、
前記ビット線の２本を対とするセンス動作と書き込みデータのラッチ動作とを行う２組のセンスラッチ回路と、前記メモリセルアレイの所定範囲のメモリセルに単位書き込み時間を設定して、同時にデータ書き込み不十分のメモリセルがある場合に再書き込みを行うベリファイ制御手段と、書き込みベリファイ動作時に、読み出されたメモリセルのデータと前記センスラッチ回路にラッチされている書き込みデータとの論理をとって、書き込み状態に応じてビット毎に前記センスラッチ回路の再書き込みデータの自動設定を行う自動設定手段とが備えられ、
書き込み動作時、前記センスラッチ回路内のデータをビット線の偶数／奇数に対応して２サイクルに分けずに、書き込み時のワード線電位を１回印加するものであり、
前記ビット線が複線化されている場合、ワード線電位を印加し、その後選択ＭＯＳトランジスタを選択することを特徴とする半導体不揮発性記憶装置。
コントロールゲート、ドレインおよびソースを有する複数の不揮発性半導体メモリセルをアレイ状に配置したメモリセルアレイと、前記複数のメモリセル群（セクタ）のコントロールゲートが共通に接続されたワード線と、前記複数のメモリセルのドレインが共通に接続されたビット線とを有し、
前記ビット線の２本を対とするセンス動作と書き込みデータのラッチ動作とを行う２組のセンスラッチ回路と、前記メモリセルアレイの所定範囲のメモリセルに単位書き込み時間を設定して、同時にデータ書き込み不十分のメモリセルがある場合に再書き込みを行うベリファイ制御手段と、書き込みベリファイ動作時に、読み出されたメモリセルのデータと前記センスラッチ回路にラッチされている書き込みデータとの論理をとって、書き込み状態に応じてビット毎に前記センスラッチ回路の再書き込みデータの自動設定を行う自動設定手段とが備えられ、
前記センスラッチ回路にはＣＭＯＳフリップフロップを有し、その１つのノードがトランスファゲートを介してビット線に接続され、かつ前記再書き込みデータの自動設定手段として、ビット線に一端が接続され、ゲートが前記ＣＭＯＳフリップフロップの１つのノードに接続された第１のＭＯＳトランジスタと、この第１のＭＯＳトランジスタの他端と電源との間に設けられ、ベリファイ制御クロックにより制御される第２のＭＯＳトランジスタとを有し、
書き込み動作時、前記センスラッチ回路内のデータをビット線の偶数／奇数に対応して２サイクルに分けずに、書き込み時のワード線電位を１回印加するものであり、
前記ビット線が複線化されている場合、ワード線電位を印加し、その後選択ＭＯＳトランジスタを選択することを特徴とする半導体不揮発性記憶装置。
請求項１、２、３、４または５記載の半導体不揮発性記憶装置を用いたコンピュータシステムであって、前記半導体不揮発性記憶装置に加えて、少なくとも中央処理装置およびその周辺回路などを有することを特徴とするコンピュータシステム。