JPH0935486A - 半導体不揮発性記憶装置およびそれを用いたコンピュータシステム - Google Patents

Abstract

(57)【要約】 【目的】 センスラッチ回路のレイアウトとメモリセル
のビット線ピッチの整合化を図り、折り返しビット線・
センスラッチ方式によってノイズ耐性、ディスターブ耐
性が向上できる半導体不揮発性記憶装置を提供する。 【構成】 しきい値を電気的に書き換え可能なトランジ
スタからなる複数のメモリマットにより構成されるＥＥ
ＰＲＯＭであって、ビット線Ｂ１〜Ｂｎの２本に２つの
センスラッチ回路ＳＬ１〜ＳＬｎがそれぞれメモリマッ
トＭｅｍｏｒｙＭａｔに対して両側に配置され、センス
ラッチ回路ＳＬ１〜ＳＬｎに接続される列ゲートアレイ
回路を通じてメモリマットＭｅｍｏｒｙ Ｍａｔに対し
て両側から入出力が可能な構成となっており、読み出し
およびベリファイ動作はビット線Ｂ１〜Ｂｎの偶数／奇
数で行われ、書き込み動作はビット線Ｂ１〜Ｂｎの偶数
／奇数に関係なく一括動作で行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、しきい値を電気的に書
き換えることが可能なトランジスタからなる半導体不揮
発性記憶装置に関し、特にしきい値の電気的書き換えを
頻発的に行う場合に好適な半導体不揮発性記憶装置およ
びそれを用いたコンピュータシステムに適用して有効な
技術に関する。

【０００２】

【従来の技術】たとえば、発明者が検討した技術とし
て、記憶内容を電気的に一括消去できる１トランジスタ
／セル構成の半導体不揮発性記憶装置には、フラッシュ
メモリ（ＥＥＰＲＯＭ）と呼ばれているものが考えられ
る。このフラッシュメモリはその構成上、１ビット当た
りの占有面積が少なく高集積化が可能であるため、近年
注目され、その構造や駆動方法などに関する研究開発が
活発に行われている。

【０００３】このようなフラッシュメモリにおいては、
たとえば特開平５−１４４２７７号公報に記載されてい
るＮＡＮＤ型が提案されている。このオープンビット線
方式ではメモリセルアレイが２つのブロックに分けら
れ、各ブロック内のビット線につながるセンスラッチと
なるＣＭＯＳフリップフロップを有する構成、また折り
返しビット線方式として、センスラッチを構成するＣＭ
ＯＳフリップフロップの２つのノードが隣合うビット線
にそれぞれ接続され、ビット線の２本に共通のセンスラ
ッチ回路が設けられる構成のものがある。

【０００４】

【発明が解決しようとする課題】ところが、前記のよう
なＮＡＮＤ型によるフラッシュメモリにおいて、たとえ
ばオープンビット線方式ではセンス側とリファレンス側
でメモリセルアレイのブロックが違うために、それぞれ
が受けるノイズが違うことによって安定した読み出し、
ベリファイ動作が難しいと考えられる。

【０００５】また、折り返しビット線方式では、２本の
ビット線に１つのセンスラッチ回路による構成のため、
同一ワード線の書き込みを行う場合、動作を２回に分け
る、すなわちデータ入力後、書き込み、所望の書き込み
後、再び繰り返すために時間がほぼ２倍になることと、
書き込みのワードディスターブ、データディスターブが
２倍必要になるということが考えられる。

【０００６】そこで、本発明の目的は、メモリセルの微
細化に伴い、読み出し時のセンスアンプ機能と、書き込
み時のデータラッチ機能とを有するセンスラッチ回路の
レイアウトとメモリセルのビット線ピッチの整合化を図
り、折り返しビット線・センスラッチ方式によってノイ
ズ耐性、ディスターブ耐性を向上させることができる半
導体不揮発性記憶装置、さらにそれを用いたコンピュー
タシステムを提供することにある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【０００９】すなわち、本発明の半導体不揮発性記憶装
置は、ビット線の２本を対とするセンス動作を行う２組
のセンスアンプ回路、またはビット線の２本を対とする
センス動作と書き込みデータのラッチ動作とを行う２組
のセンスラッチ回路を備えるものであり、特にセンスラ
ッチ回路を構成するＣＭＯＳフリップフロップの２対が
フリップフロップの２つのノードが隣合うビット線に接
続されており、言い換えればメモリセルアレイ（メモリ
マット）のメモリセルに接続されるビット線の２本に２
つのセンスラッチ回路を設けるようにしたものである。

【００１０】この場合に、読み出し、ベリファイ動作時
には偶数／奇数に分けて動作を行うようにし、偶数番目
のビット線を対象とする場合にはこれに対応するセンス
ラッチ回路で読み出し、ベリファイを行い、また奇数番
目を対象とする場合にはこれに対応するセンスラッチ回
路で読み出し、ベリファイを行い、ワード線一括でデー
タの読み出しを可能とするものである。

【００１１】さらに、書き込み動作時には、同時にセン
スラッチ回路内の書き込み情報のデータを偶数／奇数に
分けて、ビット線に伝達させ、電圧の１度選択で書き込
み動作を行うようにしたものである。またビット線が複
線化されている場合には、主ビット線に２サイクルでワ
ード線電位を印加して読み出しおよびベリファイ動作を
行い、書き込み動作ではワード線電位を１度選択で行う
ようにしたものである。

【００１２】また、本発明のコンピュータシステムは、
前記ビット線の２本を対とするセンス動作を行うセンス
アンプ回路、またはビット線の２本を対とするセンス動
作と書き込みデータのラッチ動作とを行うセンスラッチ
回路を２組備える半導体不揮発性記憶装置に加えて、少
なくとも中央処理装置およびその周辺回路などを有する
ものである。

【００１３】

【作用】前記した半導体不揮発性記憶装置およびそれを
用いたコンピュータシステムによれば、センスラッチ回
路のレイアウトとメモリセルのビット線ピッチとの整合
化を図ることができ、よって折り返しビット線・センス
ラッチ方式を採用することが可能となる。

【００１４】これにより、この折り返しビット線方式を
用いることによってノイズ耐性を向上させることができ
るとともに、センスラッチ方式によって書き込みを１回
の動作で行うことができるので、安定した読み出し、ベ
リファイ動作が可能となり、さらに書き込み時間および
書き込み時のディスターブ耐性を向上させることができ
る。

【００１５】すなわち、メモリマットのメモリセルに接
続されるビット線の２本を対とするセンスラッチ回路が
２組設けられ、センスラッチ回路に対してビット線が折
り返されているので、読み出しおよびベリファイ動作は
ビット線の偶数／奇数で行い、書き込み動作はビット線
の偶数／奇数に関係なく一括動作で行うことができる。
また、ビット線複線化の場合にはワード線電圧の１度選
択で読み出し、ベリファイおよび書き込み動作が可能で
ある。

【００１６】これにより、狭ピッチビット線との整合化
が図れ、折り返しビット線・センスラッチ方式が可能と
なり、ノイズ耐性、ディスターブ耐性の向上が図れるし
きい値の電気的な書き換えが可能なトランジスタからな
る半導体不揮発性記憶装置、さらにこれを搭載した耐ノ
イズ性が高く、信頼性の向上が可能なコンピュータシス
テムを得ることができる。

【００１７】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００１８】図１は本発明の一実施例である半導体不揮
発性記憶装置を示す機能ブロック図、図２〜図６は本実
施例の半導体不揮発性記憶装置において、メモリマット
を構成するメモリセルの接続例を示す回路図、図７およ
び図９はセンスラッチ回路をマットに対して両側または
片側に配置した場合のブロック図、図８および図１０は
両側または片側より入出力を行う方式を表すブロック
図、図１１および図１２は本実施例に対する比較例であ
るオープンビット線方式、折り返しビット線方式を示す
ブロック図、図１３〜図１９はセンスラッチ回路の詳細
を示す回路図と、読み出し、ベリファイ、書き込み時の
動作タイミングを示す波形図、図２０は本実施例の半導
体不揮発性記憶装置を用いたコンピュータシステムを示
す機能ブロック図である。

【００１９】まず、図１により本実施例の半導体不揮発
性記憶装置の構成を説明する。

【００２０】本実施例の半導体不揮発性記憶装置は、た
とえばしきい値を電気的に書き換え可能なトランジスタ
からなる複数のメモリマットにより構成されるＥＥＰＲ
ＯＭとされ、メモリマットＭｅｍｏｒｙ Ｍａｔ、行ア
ドレスバッファＸＡＤＢ、行アドレスデコーダＸＤＣ
Ｒ、センスアンプおよびデータラッチ共用の２組のセン
スラッチ回路ＳＬと列ゲートアレイ回路ＹＧ、列アドレ
スバッファＹＡＤＢ、列アドレスデコーダＹＤＣＲ、ソ
ース・チャネル電位切り換え回路ＳＶＣ、入力バッファ
回路ＤＩＢ、出力バッファ回路ＤＯＢ、マルチプレクサ
回路ＭＰ、モードコントロール回路ＭＣ、コントロール
信号バッファ回路ＣＳＢ、内蔵電源回路ＶＳなどから構
成されている。

【００２１】この半導体不揮発性記憶装置において、コ
ントロール信号バッファ回路ＣＳＢには、特に制限され
るものではないが、たとえば外部端子／ＣＥ、／ＯＥ、
／ＷＥ、ＳＣなどに供給されるチップイネーブル信号、
アウトプットイネーブル信号、ライトイネーブル信号、
シリアルクロック信号などが入力され、これらの信号に
応じて内部制御信号のタイミング信号を発生し、またモ
ードコントロール回路ＭＣには外部端子Ｒ／（／Ｂ）か
らレディ／ビジィ信号が入力されている。なお、本実施
例における／ＣＥ、／ＯＥ、／ＷＥなどの「／」は相補
信号を表している。

【００２２】さらに、内蔵電源回路ＶＳにおいては、特
に制限されるものではないが、たとえば外部から電源電
圧Ｖｃｃが入力され、読み出しワード線電圧Ｖｒｗ、書
き込みワード線電圧Ｖｗｗ、書き込みベリファイワード
線電圧Ｖｗｖ、消去ワード線電圧Ｖｅｗ、消去ベリファ
イワード線電圧Ｖｅｖ、消去チャネル・ソース電圧Ｖｅ
ｃ、読み出しビット線電圧Ｖｒｂ、書き込みドレイン端
子電圧Ｖｗｄなどが生成されるようになっている。な
お、上記各電圧は外部から供給されるようにしてもよ
い。

【００２３】ここで生成された各電圧は、読み出しワー
ド線電圧Ｖｒｗ、書き込みワード線電圧Ｖｗｗ、書き込
みベリファイワード線電圧Ｖｗｖ、消去ワード線電圧Ｖ
ｅｗ、消去ベリファイワード線電圧Ｖｅｖが列アドレス
デコーダＸＤＣＲに、消去チャネル・ソース電圧Ｖｅｃ
がソース・チャネル電位切り換え回路ＳＶＣに、読み出
しビット線電圧Ｖｒｂ、書き込みドレイン端子電圧Ｖｗ
ｄがセンスラッチ回路ＳＬにそれぞれ入力されている。

【００２４】この半導体不揮発性記憶装置においては、
外部端子から供給される行、列アドレス信号ＡＸ、ＡＹ
を受ける行、列アドレスバッファＸＡＤＢ、ＹＡＤＢを
通して形成された相補アドレス信号が行、列アドレスデ
コーダＸＤＣＲ、ＹＤＣＲに供給される。また特に制限
されるものではないが、たとえば上記行、列アドレスバ
ッファＸＡＤＢ、ＹＡＤＢは装置内部のチップイネーブ
ル選択信号により活性化され、外部端子からのアドレス
信号ＡＸ、ＡＹを取り込み、外部端子から供給されたア
ドレス信号と同相の内部アドレス信号と逆相のアドレス
信号とからなる相補アドレス信号を形成する。

【００２５】行アドレスデコーダＸＤＣＲは、行アドレ
スバッファＸＡＤＢの相補アドレス信号に従ったメモリ
セル群のワード線Ｗの選択信号を形成し、列アドレスデ
コーダＹＤＣＲは、列アドレスバッファＹＡＤＢの相補
アドレス信号に従ったメモリセル群のビット線Ｂの選択
信号を形成する。これにより、メモリマットＭｅｍｏｒ
ｙ Ｍａｔ内において、任意のワード線Ｗおよびビット
線Ｂが指定されて所望とするメモリセルが選択される。

【００２６】特に制限されるものではないが、たとえば
メモリセルの選択は８ビットあるいは１６ビット単位な
どでの書き込み、読み出しを行うために行アドレスデコ
ーダＸＤＣＲと列アドレスデコーダＹＤＣＲによりメモ
リセルは８個あるいは１６個などが選択される。１つの
データブロックのメモリセルはワード線方向（行方向）
にｍ個、ビット線方向（列方向）にｎ個とすると、ｍ×
ｎ個のメモリセル群のデータブロックが８個あるいは１
６個などから構成される。

【００２７】上記メモリセルは、特に制限されるもので
はないが、たとえばＥＰＲＯＭのメモリセルと類似の構
成であり、制御ゲートと浮遊ゲートとを有する公知のメ
モリセル、または制御ゲートと浮遊ゲート、および選択
ゲートを有する公知のメモリセルである。ここでは、特
に制限されるものではないが、たとえば単結晶Ｐ型シリ
コンからなる半導体基板上に形成されるトランジスタ１
素子によって、１つのフラッシュ消去型のＥＥＰＲＯＭ
セルが構成されている。

【００２８】これらのメモリセルを複数接続するメモリ
セル群については、種々の接続例が提案されており、特
に制限されるものではないが、たとえば図２〜図６に示
すようなＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型、ＨＩＣＲ
型、ＮＡＮＤ型などがあり、以下において順に説明す
る。

【００２９】図２は、メモリセルをＮＯＲ型により接続
した例であり、メモリセルのＭＯＳトランジスタに対し
てワード線Ｗ１〜Ｗｍとビット線Ｂ１〜Ｂｎ、さらにＳ
ｏｕｒｃｅ Ｌｉｎｅが接続され、これらを通して書き
換え（書き込み、消去）動作または読み出し動作が行わ
れる。すなわち、ワード線Ｗ１〜ＷｍはＭＯＳトランジ
スタのゲート、ビット線Ｂ１〜ＢｎはＭＯＳトランジス
タのドレイン、Ｓｏｕｒｃｅ ＬｉｎｅはＭＯＳトラン
ジスタのソースにそれぞれ接続されている。

【００３０】図３は、ＤＩＮＯＲ型によるメモリセルの
接続例で、Ｓｅｌｅｃｔ ＧａｔｅおよびＳｕｂ Ｂｉ
ｔ Ｌｉｎｅが追加され、Ｓｅｌｅｃｔ ＧａｔｅのＭ
ＯＳトランジスタのソースはビット線Ｂ１〜Ｂｎに接続
され、またこのＭＯＳトランジスタのドレインはＳｕｂ
Ｂｉｔ Ｌｉｎｅを通してそれぞれのメモリセルのＭ
ＯＳトランジスタのドレインに接続されている。

【００３１】図４は、ＡＮＤ型による接続例を示し、Ｓ
ｅｌｅｃｔ Ｇａｔｅ１およびＳｅｌｅｃｔ Ｇａｔｅ
２、さらにＳｕｂ Ｓｏｕｒｃｅ Ｌｉｎｅを有し、Ｓ
ｅｌｅｃｔ Ｇａｔｅ１のＭＯＳトランジスタのソース
はビット線Ｂ１〜Ｂｎに接続され、さらにこのＭＯＳト
ランジスタのドレインはＳｕｂ Ｂｉｔ Ｌｉｎｅを通
してそれぞれのメモリセルのＭＯＳトランジスタのドレ
インに接続されている。また、Ｓｅｌｅｃｔ Ｇａｔｅ
２のＭＯＳトランジスタのソースはＳｏｕｒｃｅ Ｌｉ
ｎｅに接続され、さらにこのＭＯＳトランジスタのドレ
インはＳｕｂＳｏｕｒｃｅ Ｌｉｎｅを通してそれぞれ
のメモリセルのＭＯＳトランジスタのソースに接続され
ている。

【００３２】図５は、ＨＩＣＲ型によるメモリセルの接
続例で、Ｓｅｌｅｃｔ Ｇａｔｅ１のＭＯＳトランジス
タのソースはビット線Ｂ１〜Ｂｎに接続され、さらにこ
のＭＯＳトランジスタのドレインはＳｕｂ Ｂｉｔ Ｌ
ｉｎｅを通してそれぞれのメモリセルのＭＯＳトランジ
スタのドレインに接続されている。また、Ｓｅｌｅｃｔ
Ｇａｔｅ２のＭＯＳトランジスタのソースはＳｏｕｒ
ｃｅ Ｌｉｎｅに接続され、さらにこのＭＯＳトランジ
スタのドレインはＳｕｂ Ｓｏｕｒｃｅ Ｌｉｎｅを通
してそれぞれのメモリセルのＭＯＳトランジスタのソー
スに接続されている。

【００３３】図６は、ＮＡＮＤ型によるメモリセルの接
続例を示し、Ｓｅｌｅｃｔ Ｇａｔｅ１のＭＯＳトラン
ジスタのドレインはビット線Ｂ１〜Ｂｎに接続され、さ
らにこのＭＯＳトランジスタのソースは、ソースとドレ
イン同士が直列に接続されたメモリセルのＭＯＳトラン
ジスタのドレインに接続されている。また、Ｓｅｌｅｃ
ｔ Ｇａｔｅ２のＭＯＳトランジスタのドレインは、直
列接続されたメモリセルのＭＯＳトランジスタのドレイ
ンに接続され、さらにこのＭＯＳトランジスタのソース
はＳｏｕｒｃｅ Ｌｉｎｅに接続されている。

【００３４】続いて、本実施例の特徴となるメモリマッ
トＭｅｍｏｒｙ Ｍａｔとセンスラッチ回路ＳＬとの接
続について、その概要を図７〜図１２により説明する。

【００３５】本実施例においては、ビット線Ｂ１〜Ｂｎ
の２本に２つのセンスラッチ回路ＳＬが設けられること
が特徴であり、たとえば図７に示すようにセンスラッチ
回路ＳＬ１〜ＳＬｎをメモリマットＭｅｍｏｒｙ Ｍａ
ｔに対して両側に配置して、図８のようにそれぞれのセ
ンスラッチ回路ＳＬ１〜ＳＬｎに接続される列ゲートア
レイ回路ＹＧを通じて、メモリマットＭｅｍｏｒｙ Ｍ
ａｔに対して両側から入出力を行う場合などが考えられ
る。なお、センスラッチ回路ＳＬ１〜ＳＬｎとメモリマ
ットＭｅｍｏｒｙ Ｍａｔとの接続においては、図９の
ように片側に配置する場合、さらに両側に配置する場合
でも図１０のように片側より入出力を行うことも可能で
ある。

【００３６】これに対して、たとえば本実施例に対する
比較例において、図１１に示すようなオープンビット線
方式の場合には、メモリマットＭｅｍｏｒｙ Ｍａｔ
ａ，ｂのブロックが違うために安定性に起因するノイズ
の違いが生じ、また図１２に示す折り返しビット線方式
の場合にはビット線Ｂ１〜Ｂｎの２本に共通のセンスラ
ッチ回路ＳＬ１２〜ＳＬｎ−１ｎが設けられ、この方式
では同一のワード線Ｗ１〜Ｗｍの書き込みを行う場合に
動作を２回に分ける必要が生じて時間的な問題が考えら
れる。

【００３７】従って、本実施例のようにビット線Ｂ１〜
Ｂｎの２本に２つのセンスラッチ回路ＳＬ１〜ＳＬｎを
設けることによって、図１１、さらに図１２のような問
題点を解決し、ノイズに有効な折り返しビット線方式を
採用して、さらに２本のビット線Ｂ１〜Ｂｎに設けられ
る２つのセンスラッチ回路ＳＬ１〜ＳＬｎを用いて書き
込みを１回の動作で行うことができるようにしたもので
ある。

【００３８】このような半導体不揮発性記憶装置のサイ
ズの縮小化に伴う微細化技術において、メモリセルは加
工長のスケーリングは可能であるが、直接周辺回路であ
るセンスラッチ回路ＳＬおよび行アドレスデコーダＸＤ
ＣＲはスケーリングできない。なぜなら、メモリセルの
しきい値電圧の書き換え動作には高電圧が必要であり、
メモリセルの加工長のスケーリングに対して書き換え電
圧のスケーリングができないためである。

【００３９】そのため、センスラッチ回路ＳＬの電圧の
耐圧は、高電圧であるしきい値電圧を下げる動作時の選
択ドレイン電圧（たとえば５Ｖ）、しきい値電圧を上げ
る動作時の非選択ドレイン電圧（たとえば６Ｖ）を確保
しなければならない。レイアウトでは、配線などによる
寄生ＭＯＳトランジスタの耐圧を確保するために素子間
分離幅をもたせ、ＭＯＳトランジスタの酸化膜厚の耐圧
確保のためＭＯＳトランジスタのゲート長を広げなくて
はならない。

【００４０】従来のレイアウトでは、メモリセルビット
線ピッチ１ｂｉｔで１つのセンスラッチ回路ＳＬを配置
するのに対し、本発明のレイアウトでは、たとえばメモ
リマットの上下にセンスラッチ回路ＳＬを配置すること
により、ビット線ピッチ２ｂｉｔで１つのセンスラッチ
回路ＳＬを構成する。したがって、微細化に伴うメモリ
セルビット線ピッチの整合性を図れる。

【００４１】次に、本実施例の作用について、センスラ
ッチ回路ＳＬの詳細な回路図、動作タイミング波形図に
基づいて読み出し動作、書き込み動作を説明する。

【００４２】始めに、図１３に示すような読み出し専用
のセンスラッチ回路ＳＬ１，ＳＬ２の構成による半導体
不揮発性記憶装置とした場合の一例を、図１４の読み出
し時の動作タイミング波形に基づいて説明する。

【００４３】この図１３に示すセンスラッチ回路ＳＬ
１，ＳＬ２においては、ビット線Ｂ１とＢ２に対してフ
リップフロップＦＦを含むセンスラッチ回路ＳＬ１とＳ
Ｌ２が接続されており、ＳＬ１はビット線Ｂ１の読み出
しを行い、ＳＬ２はビット線Ｂ２の読み出しを行う。セ
ンスラッチ回路ＳＬ１はビット線Ｂ１とＢ２に対して、
ＳＬ２はＢ２とＢ１に対して同一（等価）の接続構成を
有している。

【００４４】センスラッチ回路ＳＬ１側を例に説明する
と、読み出しを行うメモリセルのビット線Ｂ１側には、
ビット線の電位のプリチャージを行うゲート信号ＰＣｅ
を入力とするＭＯＳトランジスタＭ１ｅと、ビット線Ｂ
１の電位を接地電圧Ｖｓｓにリセットを行うゲート信号
ＢＤｅを入力とするＭＯＳトランジスタＭ５ｅが接続さ
れている。フリップフロップＦＦとビット線Ｂ１とＢ２
間には、ゲート入力信号ＴＲｅ，ＲＴｏを入力とするＭ
ＯＳトランジスタＭ３ｅ，Ｍ４ｏが接続されている。Ｓ
Ｌ１のリファレンス電位は、ゲート入力ＲＰｏを入力と
するＭＯＳトランジスタＭ２ｏがビット線Ｂ２へ供給を
行う。

【００４５】プリチャージ信号ＰＣｅ，ＰＣｏの電圧値
は、電源電圧より低い電圧を供給する。これは、ビット
線Ｂ１，Ｂ２の電位を１Ｖ程度にすることにより弱い書
き込みおよび弱い消去が起こらないようにするためであ
る。ワード線電圧が低く、ドレイン電圧により注入され
ているフローティングゲートの電子を放出、またはワー
ド線電圧が正の電圧、ドレイン電圧によりホットエレク
トロンによりフローティングゲートに電子の注入が起こ
る。

【００４６】リファレンス信号ＲＰｏ，ＲＰｅの電圧値
はプリチャージのビット線Ｂ１，Ｂ２の電位より低く、
たとえばリファレンスビット線の電位が0.５Ｖ程度とな
る電源電圧より低い電圧を供給する。

【００４７】図１４の読み出し時での装置内部信号タイ
ミングにおいて、ｔ１からｔ６、ｔ６からｔ１１とｔ１
１以降に動作が分かれ、すなわち奇数番目のＢｎ−１側
（Ｂ１側）のメモリセルの情報をセンスラッチ回路ＳＬ
１，ＳＬ２内のフリップフロップＦＦに取り込む動作、
偶数番目のＢｎ側（Ｂ２側）のメモリセルの情報を取り
込む動作、データ出力動作に分かれる。

【００４８】まず、ｔ１からｔ２間では、ＭＯＳトラン
ジスタＭ１ｅのゲート入力信号ＰＣｅを選択し、電位を
1.５Ｖとすることでビット線Ｂ１の電位を１Ｖとする。
ｔ２からｔ３間では、選択ワード線電位を選択電圧と
し、メモリセルのしきい値の情報、すなわちしきい値が
低い場合または高い場合により、ビット線の電圧が放電
またはそのままの電位を保つ。この間、リファレンス側
のビット線Ｂ２はＢＤｏをゲート入力信号とするＭＯＳ
トランジスタＭ５ｏにより接地電圧となる。これによ
り、ビット線間の容量値を一定に保つことができ、安定
した読み出しができる。

【００４９】ｔ３からｔ４間では、リファレンス側のビ
ット線の電位を0.５Ｖとするために、ビット線Ｂ２に接
続されているＭＯＳトランジスタＭ２ｏのゲート入力信
号ＲＰｏの電位を１Ｖとする。ｔ４からｔ５間では、Ｓ
Ｌ１側のフリップフロップＦＦに、ビット線Ｂ１（Ｂｎ
−１側）と選択ワード線Ｗに接続されているメモリセル
情報を取り込む。ビット線Ｂ１とＢ２に接続されている
ＭＯＳトランジスタＭ３ｅ，Ｍ４ｏのゲート入力信号Ｒ
Ｔｏ，ＴＲｅを選択し、ＳＬ１側のフリップフロップＦ
Ｆの電源電圧ＶＳＰｅ，ＶＳＮｅを活性化する。

【００５０】ｔ５からｔ６間は、ビット線Ｂ１とＢ２の
電位をリセットするため、ＭＯＳトランジスタＭ５ｅと
Ｍ５ｏのゲート入力信号ＢＤｅ，ＢＤｏを選択する。ｔ
６からｔ１１間はＢｎ側（Ｂ２側）をｔ１からｔ６間と
同様に行う。この間、ＳＬ１側のフリップフロップＦＦ
の電源は活性状態を保ち、Ｂｎ−１側の情報を保存して
いる。ｔ１１以降はアドレスに応じてＹゲート信号を選
択してデータ出力を行う。

【００５１】メモリセルの接続方式がビット線複線化し
ている場合、たとえばＤＩＮＯＲ、ＡＮＤ、ＨＩＣＲ、
ＮＡＮＤ型の場合には、図１４(b) に示すようにワード
線Ｗを２度選択せずに、ビット線Ｂ１〜Ｂｎとメモリセ
ルのドレインを接続するセレクトゲートの信号ＳＧ１を
２度選択し、ワード線電圧の１度選択でよい。

【００５２】続いて、図１５および図１６に示すような
読み出し動作および書き換え動作が可能なセンスラッチ
回路ＳＬ１，ＳＬ２の構成による半導体不揮発性記憶装
置とした場合の一例を、図１７の読み出しおよびベリフ
ァイ時の動作タイミング波形、図１８のしきい値を下げ
ることによる書き込み動作、図１９のしきい値を上げる
ことによる書き込み動作のタイミング波形に基づいて説
明する。

【００５３】図１５によるセンスラッチ回路ＳＬ１，Ｓ
Ｌ２の構成は、書き込み動作が選択的にしきい値を下げ
る動作（ＡＮＤ、ＤＩＮＯＲ、ＨＩＣＲ型のメモリセル
接続に対応）であり、図１６は逆に選択的にしきい値を
上げる動作（ＮＡＮＤ型のメモリセル接続に対応）によ
り書き込み動作を行う場合の構成例である。

【００５４】このセンスラッチ回路ＳＬ１，ＳＬ２の構
成を読み出し専用の前記図１３と比較すると、図１５お
よび図１６はともにセンスラッチ回路ＳＬ１，ＳＬ２を
構成するＭＯＳトランジスタＭ６ｅ，Ｍ６ｏ，Ｍ７ｅ，
Ｍ７ｏがそれぞれ２個増えただけである。ＳＬ１側にお
いて、ビット線Ｂ１をプリチャージするＭＯＳトランジ
スタＭ１ｅとビット線Ｂ１間に、ゲート入力をフリップ
フロップＦＦの情報とするＭＯＳトランジスタＭ６ｅが
新たに接続されている。Ｍ１ｅとＭ６ｅとの接続は限定
するものではなく、電源電圧Ｖｃｃ側がＭ６ｅ、ビット
線Ｂ１がＭ１ｅでもよい。

【００５５】また、新たに接続されたＭＯＳトランジス
タＭ７ｅはゲート入力をフリップフロップＦＦの情報と
し、ドレインを共用信号ＡＬｅ、ソースを接地電圧Ｖｓ
ｓとすることにより、多段入力ＮＯＲ接続、ＳＬｎ−１
側のセンスラッチ回路ＳＬ１内のフリップフロップＦＦ
の情報がＶｓｓになることを判定するＭＯＳトランジス
タである。

【００５６】図１５ではＭ７ｅがＴＲｅをゲート入力と
するＭ３ｅ側、図１６ではＭ７ｏがＲＴｏをゲート入力
とするＭ４ｏ側である。これは、センスラッチ回路ＳＬ
１，ＳＬ２内のフリップフロップＦＦのデータの書き込
みが、すべてのビットＢ１〜Ｂｎについて終了した時点
では、しきい値を下げる動作ではＶｓｓ、しきい値を上
げる動作ではＨｉｇｈレベル（ＶＳＰｅ電位）となるた
めである。

【００５７】言い換えると、ＳＬｎ−１側の書き込みし
きい値を下げる動作では、データの書き込み終了時、Ｍ
７ｅのゲート信号がＶｓｓとなり、ドレイン電圧ＡＬｅ
を保つ。またＳＬｎ−１側の書き込みしきい値を上げる
動作では、終了時、Ｍ７ｏのゲート信号がＶｓｓとな
り、ドレイン電圧ＡＬｅを保つ。なお、Ｍ７ｅおよびＭ
７ｏをＰＭＯＳトランジスタとし、多段入力ＮＡＮＤと
して接続を逆にしても可能である。

【００５８】この図１５、図１６のような回路構成によ
る読み出し動作時およびベリファイ動作時は図１７のよ
うなタイミング波形となり、図１４の読み出し専用のタ
イミング波形との違いは、ｔ１からｔ２間およびｔ８か
らｔ９間のビット線Ｂ１およびＢ２の電位を１Ｖにプリ
チャージする期間である。

【００５９】すなわち、ｔ１からｔ２間では、ＲＰｅの
ゲート入力信号の電位を1.５Ｖとし、ＭＯＳトランジス
タＭ２ｅからビット線Ｂ１の電位を１Ｖにプリチャージ
を行う。またｔ８からｔ９間では、ＲＰｏのゲート入力
信号の電位を1.５Ｖとし、ＭＯＳトランジスタＭ２ｏか
らビット線Ｂ２の電位を１Ｖにプリチャージを行う。Ｐ
ＣｅおよびＰＣｏ信号を使用しないのは、フリップフロ
ップＦＦのデータによりプリチャージを行ってしまうた
めである。

【００６０】読み出し時のワード線電圧は、しきい値を
下げる動作を書き込みと定義するメモリセル接続のＡＮ
Ｄ、ＤＩＮＯＲ、ＨＩＣＲ型の場合、選択電圧は電源電
圧である。しきい値を上げる動作を書き込みと定義する
メモリセル接続のＮＡＮＤ型の場合、選択電圧は接地電
圧Ｖｓｓであり、非選択ワード線電位は電源電圧または
高電圧である。

【００６１】ベリファイ動作時のワード線電圧は、検証
したいメモリセルのしきい値電圧に対応するワード線電
圧を印加する。

【００６２】さらに、図１５の回路構成による書き込み
動作時は図１８のようなタイミング波形となり、この書
き込み動作はメモリセルのしきい値を選択的に下げる動
作とした場合の装置内部信号タイミング波形である。

【００６３】ｔ１までに書き込み情報をセンスラッチ回
路ＳＬ１，ＳＬ２を構成するフリップフロップＦＦにデ
ータを入力し、ｔ１からｔ４が書き込み、ｔ４からｔ９
間にＢｎ−１側のベリファイ、ｔ９からＴ１０間にＢｎ
側のベリファイ、ｔ１０からｔ１１間にメモリセルしき
い値の全ビット終了判定を行う。ｔ１までの書き込みデ
ータ入力は、しきい値を選択的に下げたいメモリセルに
対応するビット線Ｂ１〜Ｂｎに接続されているフリップ
フロップＦＦのデータをＨｉｇｈレベル、下げたくない
データをＶｓｓとする。

【００６４】ｔ１からｔ２間、ＰＣｅ，ＰＣｏを選択す
ることにより、フリップフロップＦＦのデータを選択的
にビット線Ｂ１，Ｂ２に情報を渡せる。その後、ｔ２か
らｔ３間、ＴＲｅ，ＴＲｏを選択して書き込み電圧を供
給する。ＴＲｅ，ＴＲｏの選択前にＰＣｅ，ＰＣｏを選
択するのは、ＴＲｅ，ＴＲｏのみを選択した場合、ビッ
ト線Ｂ１〜Ｂｎ側の容量がフリップフロップＦＦ側の容
量より大きいのでフリップフロップＦＦのデータを壊し
てしまうためである。ＴＲｅ，ＴＲｏの電位を６Ｖとす
るのは、書き込み時のビット線電圧ＶＳＰｅ，ＶＳＰｏ
（５Ｖ）をトランスファするためであり、ビット線電位
を上げる場合には、ＴＲｅ，ＴＲｏのＭＯＳトランジス
タＭ３ｅ，Ｍ３ｏのしきい値を考慮してＴＲｅ，ＴＲｏ
のゲート電位を上げる。

【００６５】ｔ２からｔ３間のワード線を負電圧、たと
えば−９Ｖとすることで、選択的にビット線電圧ＶＳＰ
ｅ，ＶＳＰｏ（５Ｖ）に接続されているメモリセルには
フローティングゲートに電界が生じ、電子が放出され
る。ｔ３からｔ４間は、ビット線Ｂ１〜Ｂｎの電位をＶ
ｓｓに放電するためにＢＤｅ，ＢＤｏが選択される。ｔ
４からｔ５間は、フリップフロップＦＦのデータにより
選択的にプリチャージを行うためＰＣｅが選択される。

【００６６】ｔ５までは、ＳＬ１のデータを保持するた
めにＶＳＰｅ，ＶＳＮｅは活性化されている。ｔ５から
ｔ９間までは、図１７のｔ２からｔ６間と同様である
が、ワード線電位はベリファイ電圧の1.５Ｖ程度であ
る。同様にｔ９からｔ１０間にはＳＬ２側のベリファイ
動作を行う。

【００６７】ｔ１０からｔ１１までに、すべてのメモリ
セルのしきい値が下がる検証、言い換えればすべてのフ
リップフロップＦＦのデータがＶｓｓになることを判定
する。ｔ１１後、Ｍ７ｅ，Ｍ７ｏのソース電位ＡＬｅ，
ＡＬｏがＶｓｓの場合、ｔ２へ繰り返され、書き込み動
作を継続する。ＡＬｅ，ＡＬｏがＨｉｇｈレベルの場
合、書き込み動作を終了する。

【００６８】また、図１６の回路構成による書き込み動
作時は図１９のようなタイミング波形となり、この書き
込み動作はメモリセルのしきい値を選択的に上げる動作
とした場合の装置内部信号タイミング波形である。

【００６９】ｔ１までに書き込み情報をセンスラッチ回
路ＳＬ１，ＳＬ２を構成するフリップフロップＦＦにデ
ータを入力し、ｔ１からｔ４間が書き込み、ｔ４からｔ
１０間にＢｎ−１側のベリファイ、ｔ１０からｔ１１間
にＢｎ側のベリファイ、ｔ１１からｔ１２間にメモリセ
ルしきい値の全ビット終了判定を行う。ｔ１までの書き
込みデータ入力は、しきい値を選択的に上げたいメモリ
セルに対応するビット線Ｂ１〜Ｂｎに接続されているフ
リップフロップＦＦのデータを接地電圧Ｖｓｓ、上げた
くないデータをＨｉｇｈレベルとする。

【００７０】ｔ１からｔ４間は図１８と同様であり、ワ
ード線電位が異なる。しきい値を上げたいメモリセル
は、ワード線電位を１４Ｖ程度の高電圧とすることによ
り、メモリセルのチャネル電圧との電界差によるドレイ
ン側電圧（ビット線電位）によって選択的に書き込みが
できる。選択時はＶｓｓであり、電界差が生じてフロー
ティングゲートにチャネルから電子を注入でき、非選択
ではＨｉｇｈレベル（ＶＳＰｅ，ＶＳＰｏ（６Ｖ))とな
るために弱い電界差により電子の注入を起こさない。

【００７１】しきい値を上げる動作のベリファイ動作
は、下げる動作と異なる。ｔ４からｔ５間にＢ１を書き
込みデータと無関係にプリチャージを行うためにＲＰｅ
を選択する。ｔ５からｔ６間に選択ワード線電位をＶｃ
ｃに近い電圧２Ｖ程度とする。しきい値が上がったメモ
リセルに接続されるビット線の電位はプリチャージレベ
ルを保ち、またしきい値が上がりきっていないビット線
電位はメモリセルにより放出されてＶｓｓとなる。

【００７２】ｔ６からｔ７間にセンスラッチデータをＰ
Ｃｅの選択によってビット線電位情報を書き換える。し
きい値が低く、書き込みを継続するデータ情報はＰＣｅ
によってもＶｓｓを保持し、しきい値が上がり停止する
場合、ＰＣｅによってもプリチャージレベルを保持す
る。その後、ｔ７からｔ８間にリファレンス電位を立ち
上げ、ｔ８からｔ９間にフリップフロップＦＦへデータ
を取り込む。ｔ７とｔ８、ｔ８とｔ９間は逆の関係であ
ってもよい。

【００７３】ｔ１０からｔ１１間までは、ｔ４からｔ１
０間までと同様にＢｎ側のベリファイ動作を行う。ｔ１
１からｔ１２までは書き込み終了を多段入力ＮＯＲ回路
で行う。ＡＬｅ，ＡＬｏがＶｓｓの場合、ｔ２へ繰り返
され、書き込み動作を継続する。ＡＬｅ，ＡＬｏがＨｉ
ｇｈレベルの場合、書き込み動作を終了する。

【００７４】以上のようにして、メモリマットＭｅｍｏ
ｒｙ Ｍａｔ内の任意のワード線Ｗおよびビット線Ｂに
より所望とするメモリセルが選択され、このメモリセル
に対して書き込みまたは消去による書き換え動作、読み
出し動作が行われる。

【００７５】従って、本実施例の半導体不揮発性記憶装
置によれば、ビット線Ｂ１〜Ｂｎの２本に２つのセンス
ラッチ回路ＳＬ１〜ＳＬｎをメモリマットＭｅｍｏｒｙ
Ｍａｔに対して両側または片側に配置することによ
り、ノイズに有効な折り返しビット線方式を用いて読み
出しおよびベリファイ動作をビット線Ｂ１〜Ｂｎの偶数
（Ｂｎ）／奇数（Ｂｎ−１）で行うことができるので、
ノイズ耐性を向上させて安定した読み出し、ベリファイ
動作を可能とすることができる。

【００７６】さらに、折り返しビット線方式で書き込み
を１回の動作で行うことができるので、書き込み時間お
よび書き込み時のディスターブ耐性を向上させることが
できる。

【００７７】また、ビット線Ｂ１〜Ｂｎが複線化されて
いる場合には、ワード線Ｗを２度選択せずに、ビット線
Ｂ１〜Ｂｎとメモリセルのドレインを接続するセレクト
ゲート信号を２度選択することによってワード線電圧の
１度選択で動作が可能となる。

【００７８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００７９】たとえば、本実施例の半導体不揮発性記憶
装置については、フラッシュメモリ（ＥＥＰＲＯＭ）に
適用した場合について説明したが、本発明は前記実施例
に限定されるものではなく、ＥＥＰＲＯＭ、ＥＰＲＯＭ
などの電気的に書き換え可能な他の不揮発性の半導体記
憶装置について広く適用可能である。

【００８０】また、本実施例の半導体不揮発性記憶装置
においては、フラッシュメモリとして記憶装置単位で使
用される場合に限らず、たとえばコンピュータシステ
ム、デジタル・スチル・カメラシステム、自動車システ
ムなどの各種システムの記憶装置として広く用いられ、
一例として図２０によりコンピュータシステムについて
説明する。

【００８１】図２０において、このコンピュータシステ
ムは、情報機器としての中央処理装置ＣＰＵ、情報処理
システム内に構築したＩ／Ｏバス、Ｂｕｓ Ｕｎｉｔ、
主記憶メモリや拡張メモリなどの高速メモリをアクセス
するメモリ制御ユニットＭｅｍｏｒｙ Ｃｏｎｔｒｏｌ
Ｕｎｉｔ、主記憶メモリとしてのＤＲＡＭ、基本制御
プログラムが格納されたＲＯＭ、先端にキーボードが接
続されたキーボードコントローラＫＢＤＣなどによって
構成される。さらに、表示アダプタとしてのＤｉｓｐｌ
ａｙ ＡｄａｐｔｅｒがＩ／Ｏバスに接続され、上記Ｄ
ｉｓｐｌａｙＡｄａｐｔｅｒの先端にはディスプレイＤ
ｉｓｐｌａｙが接続されている。

【００８２】そして、上記Ｉ／Ｏバスにはパラレルポー
トＰａｒａｌｌｅｌ Ｐｏｒｔ Ｉ／Ｆ、マウスなどの
シリアルポートＳｅｒｉａｌ Ｐｏｒｔ Ｉ／Ｆ、フロ
ッピーディスクドライブＦＤＤ、上記Ｉ／Ｏバスよりの
ＨＤＤ Ｉ／Ｆに変換するバッファコントローラＨＤＤ
Ｂｕｆｆｅｒが接続される。また、上記メモリ制御ユ
ニットＭｅｍｏｒｙ Ｃｏｎｔｒｏｌ Ｕｎｉｔからの
バスと接続されて拡張ＲＡＭおよび主記憶メモリとして
のＤＲＡＭが接続されている。

【００８３】ここで、このコンピュータシステムの動作
について説明する。電源が投入されて動作を開始する
と、まず上記中央処理装置ＣＰＵは、上記ＲＯＭを上記
Ｉ／Ｏバスを通してアクセスし、初期診断、初期設定を
行う。そして、補助記憶装置からシステムプログラムを
主記憶メモリとしてのＤＲＡＭにロードする。また、上
記中央処理装置ＣＰＵは、上記Ｉ／Ｏバスを通してＨＤ
ＤコントローラにＨＤＤをアクセスするものとして動作
する。

【００８４】そして、システムプログラムのロードが終
了すると、ユーザの処理要求に従い、処理を進めてい
く。なお、ユーザは上記Ｉ／Ｏバス上のキーボードコン
トローラＫＢＤＣや表示アダプタＤｉｓｐｌａｙ Ａｄ
ａｐｔｅｒにより処理の入出力を行いながら作業を進め
る。そして、必要に応じてパラレルポートＰａｒａｌｌ
ｅｌ Ｐｏｒｔ Ｉ／Ｆ、シリアルポートＳｅｒｉａｌ
Ｐｏｒｔ Ｉ／Ｆに接続された入出力装置を活用す
る。

【００８５】また、本体上の主記憶メモリとしてのＤＲ
ＡＭでは主記憶容量が不足する場合は、拡張ＲＡＭによ
り主記憶を補う。ユーザがファイルを読み書きしたい場
合には、ユーザは上記ＨＤＤが補助記憶装置であるもの
として補助記憶装置へのアクセスを要求する。そして、
本発明のフラッシュメモリによって構成されたフラッシ
ュファイルシステムはそれを受けてファイルデータのア
クセスを行う。

【００８６】以上のようにして、本発明のフラッシュメ
モリなどの半導体不揮発性記憶装置は、コンピュータシ
ステムのフラッシュファイルシステムなどとして広く適
用可能である。

【００８７】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００８８】(1).ビット線の２本を対とするセンス動作
を行う２組のセンスアンプ回路、またはビット線の２本
を対とするセンス動作と書き込みデータのラッチ動作と
を行う２組のセンスラッチ回路を備えて、センスラッチ
回路のレイアウトとメモリセルのビット線ピッチとの整
合化を図ることができるので、折り返しビット線・セン
スラッチ方式の採用が可能となる。

【００８９】(2).折り返しビット線・センスラッチ方式
を用いることによってノイズ耐性を向上させることがで
きるので、安定した読み出し、ベリファイ動作が可能と
なる。

【００９０】(3).折り返しビット線・センスラッチ方式
を用いているので、読み出しおよびベリファイ動作はビ
ット線の偶数／奇数に対応させて２サイクルに分けて行
い、書き込み動作はビット線の偶数／奇数に関係なく一
括動作で１回の動作で行うことができるので、書き込み
時間および書き込み時のディスターブ耐性の向上が可能
となる。

【００９１】(4).ビット線が複線化されている場合に
は、ワード線を２度選択せずに、ビット線とメモリセル
のドレインを接続するセレクトゲート信号を２度選択す
ることにより、ワード線電圧の１度選択による動作が可
能となる。

【００９２】(5).前記(1) 〜(4) により、狭ピッチビッ
ト線との整合化が図れ、折り返しビット線・センスラッ
チ方式が可能となり、ノイズ耐性およびディスターブ耐
性の向上が図れる半導体不揮発性記憶装置、さらにこれ
を搭載した耐ノイズ性が高く、信頼性の向上が可能なコ
ンピュータシステムなどの各種システムを得ることが可
能となる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体不揮発性記憶装
置を示す機能ブロック図である。

【図２】本実施例の半導体不揮発性記憶装置において、
メモリマットを構成するメモリセルの接続例（ＮＯＲ
型）を示す回路図である。

【図３】本実施例において、メモリマットを構成するメ
モリセルの接続例（ＤＩＮＯＲ型）を示す回路図であ
る。

【図４】本実施例において、メモリマットを構成するメ
モリセルの接続例（ＡＮＤ型）を示す回路図である。

【図５】本実施例において、メモリマットを構成するメ
モリセルの接続例（ＨＩＣＲ型）を示す回路図である。

【図６】本実施例において、メモリマットを構成するメ
モリセルの接続例（ＮＡＮＤ型）を示す回路図である。

【図７】本実施例において、センスラッチ回路をマット
に対して両側に配置した場合のブロック図である。

【図８】本実施例において、両側より入出力を行う方式
を表すブロック図である。

【図９】本実施例において、センスラッチ回路をマット
に対して片側に配置した場合のブロック図である。

【図１０】本実施例において、片側より入出力を行う方
式を表すブロック図である。

【図１１】本実施例に対する比較例であるオープンビッ
ト線方式を示すブロック図である。

【図１２】本実施例に対する比較例である折り返しビッ
ト線方式を示すブロック図である。

【図１３】本実施例において、読み出し専用記憶装置と
した場合のセンスラッチ回路の詳細を示す回路図であ
る。

【図１４】本実施例において、読み出し専用記憶装置と
した場合のセンスラッチ回路を用いた読み出し時の動作
タイミングを示す波形図である。

【図１５】本実施例において、読み出し動作および書き
換え動作が可能な記憶装置とし、書き込み動作はメモリ
セルしきい値を選択的に下げる動作とした場合のセンス
ラッチ回路を詳細に示す回路図である。

【図１６】本実施例において、読み出し動作および書き
換え動作が可能な記憶装置とし、書き込み動作はメモリ
セルしきい値を選択的に上げる動作とした場合のセンス
ラッチ回路を詳細に示す回路図である。

【図１７】本実施例において、読み出し動作および書き
換え動作が可能な記憶装置とした場合のセンスラッチ回
路を用いた読み出し動作およびメモリセルしきい値検証
（ベリファイ）動作時の動作タイミングを示す波形図で
ある。

【図１８】本実施例において、読み出し動作および書き
換え動作が可能な記憶装置とし、書き込み動作はメモリ
セルしきい値を選択的に下げる動作とした場合のセンス
ラッチ回路を用いた書き込み動作時の動作タイミングを
示す波形図である。

【図１９】本実施例において、読み出し動作および書き
換え動作が可能な記憶装置とし、書き込み動作はメモリ
セルしきい値を選択的に上げる動作とした場合のセンス
ラッチ回路を用いた書き込み動作時の動作タイミングを
示す波形図である。

【図２０】本実施例の半導体不揮発性記憶装置を用いた
コンピュータシステムを示す機能ブロック図である。

【符号の説明】

Ｍｅｍｏｒｙ Ｍａｔ メモリマット ＸＡＤＢ 行アドレスバッファ ＸＤＣＲ 行アドレスデコーダ ＳＬ，ＳＬ１〜ＳＬｎ センスラッチ回路 ＹＧ 列ゲートアレイ回路 ＹＡＤＢ 列アドレスバッファ ＹＤＣＲ 列アドレスデコーダ ＳＶＣ ソース・チャネル電位切り換え回路 ＤＩＢ 入力バッファ回路 ＤＯＢ 出力バッファ回路 ＭＰ マルチプレクサ回路 ＭＣ モードコントロール回路 ＣＳＢ コントロール信号バッファ回路 ＶＳ 内蔵電源回路 Ｗ，Ｗ１〜Ｗｍ ワード線 Ｂ，Ｂ１〜Ｂｎ ビット線

フロントページの続き (72)発明者 大嶋 一義 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 宮沢 一幸 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 コントロールゲート、ドレインおよびソ
   ースを有する複数の不揮発性半導体メモリセルをアレイ
   状に配置したメモリセルアレイと、前記複数のメモリセ
   ル群（セクタ）のコントロールゲートが共通に接続され
   たワード線と、前記複数のメモリセルのドレインが共通
   に接続されたビット線とを有し、前記ビット線の２本を
   対とするセンス動作を行う２組のセンスアンプ回路が備
   えられていることを特徴とする半導体不揮発性記憶装
   置。
2. 【請求項２】 コントロールゲート、ドレインおよびソ
   ースを有する複数の不揮発性半導体メモリセルをアレイ
   状に配置したメモリセルアレイと、前記複数のメモリセ
   ル群（セクタ）のコントロールゲートが共通に接続され
   たワード線と、前記複数のメモリセルのドレインが共通
   に接続されたビット線とを有し、前記ビット線の２本を
   対とするセンス動作と書き込みデータのラッチ動作とを
   行う２組のセンスラッチ回路と、前記メモリセルアレイ
   の所定範囲のメモリセルに単位書き込み時間を設定し
   て、同時にデータ書き込み不十分のメモリセルがある場
   合に再書き込みを行うベリファイ制御手段と、書き込み
   ベリファイ動作時に、読み出されたメモリセルのデータ
   と前記センスラッチ回路にラッチされている書き込みデ
   ータとの論理をとって、書き込み状態に応じてビット毎
   に前記センスラッチ回路の再書き込みデータの自動設定
   を行う自動設定手段とが備えられていることを特徴とす
   る半導体不揮発性記憶装置。
3. 【請求項３】 請求項２記載の半導体不揮発性記憶装置
   であって、前記センスラッチ回路にはＣＭＯＳフリップ
   フロップを有し、その１つのノードがトランスファゲー
   トを介してビット線に接続され、かつ前記再書き込みデ
   ータの自動設定手段として、ビット線に一端が接続さ
   れ、ゲートが前記ＣＭＯＳフリップフロップの１つのノ
   ードに接続された第１のＭＯＳトランジスタと、この第
   １のＭＯＳトランジスタの他端と電源との間に設けら
   れ、ベリファイ制御クロックにより制御される第２のＭ
   ＯＳトランジスタとを有することを特徴とする半導体不
   揮発性記憶装置。
4. 【請求項４】 請求項１、２または３記載の半導体不揮
   発性記憶装置であって、読み出しおよびベリファイ動作
   時、この動作タイミングを前記ビット線の偶数／奇数に
   対応して２サイクルに分けて、前記センスアンプ回路ま
   たは前記センスラッチ回路にデータを取り込むことを特
   徴とする半導体不揮発性記憶装置。
5. 【請求項５】 請求項４記載の半導体不揮発性記憶装置
   であって、前記ビット線が複線化されている場合、前記
   ワード線の選択は２サイクル中連続選択させ、選択主ビ
   ット線と副ビット線とを接続する選択ＭＯＳトランジス
   タを２サイクルに分けて、前記センスアンプ回路または
   前記センスラッチ回路にデータを取り込むことを特徴と
   する半導体不揮発性記憶装置。
6. 【請求項６】 請求項２または３記載の半導体不揮発性
   記憶装置であって、書き込み動作時、前記センスラッチ
   回路内のデータをビット線の偶数／奇数に対応して２サ
   イクルに分けずに、書き込み時のワード線電位を１回印
   加することを特徴とする半導体不揮発性記憶装置。
7. 【請求項７】 請求項６記載の半導体不揮発性記憶装置
   であって、書き込み動作時前記ビット線が複線化されて
   いる場合、ワード線電位を印加し、その後選択ＭＯＳト
   ランジスタを選択することを特徴とする半導体不揮発性
   記憶装置。
8. 【請求項８】 請求項１、２、３、４、５、６または７
   記載の半導体不揮発性記憶装置を用いたコンピュータシ
   ステムであって、前記半導体不揮発性記憶装置に加え
   て、少なくとも中央処理装置およびその周辺回路などを
   有することを特徴とするコンピュータシステム。