JP2001084779A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 多値フラッシュメモリ等の書き込み所要時間
を短縮し、その書き込み動作を高速化する。 【解決手段】 例えば、その消去後のしきい値電圧が第
１のしきい値電圧を目標値とし、その書き込み後のしき
い値電圧が第２ないし第４のしきい値電圧を目標値とす
べく分布し、各分布領域においてそれぞれ論理値“１
１”，“１０”，“００”ならびに“０１”なるデータ
を保持する４値の２層ゲート構造型メモリセルが格子配
列されてなる一対のメモリアレイと、センスラッチなら
びに一対のデータラッチとを備える多値フラッシュメモ
リ等において、まずそのしきい値電圧の目標値が最も高
い“０１”セルに対する書き込みを済ませた後、“０
０”セル及び“１０”セルに対する書き込みバイアス動
作を、各メモリセルのドレインに異なる電位の書き込み
電圧を印加しながら、同時に行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、４値の２層ゲート構造型メモリセルが格
子配列されてなるメモリアレイを具備する多値フラッシ
ュメモリならびにその書き込み動作の高速化に利用して
特に有効な技術に関する。

【０００２】

【従来の技術】コントロールゲート及びフローティング
ゲートを備える２層ゲート構造型メモリセルがある。ま
た、該２層ゲート構造型メモリセルからなり、例えばそ
のしきい値電圧が４段階に切り換えられることでそれぞ
れ２ビットの記憶データを保持しうる４値メモリセルが
あり、このような４値メモリセルが格子配列されてなる
メモリアレイを基本構成要素とする多値フラッシュメモ
リがある。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、上記のような多値フラッシュメモリの
開発に従事し、次の問題点に気付いた。すなわち、この
多値フラッシュメモリのメモリアレイを構成する４値メ
モリセルは、図３の実施例と同様に、そのしきい値電圧
が、しきい値電圧Ｖｔｈ４１，Ｖｔｈ４２，Ｖｔｈ４３
ならびにＶｔｈ４４を目標値として分布すべく４段階に
切り換えられ、各分布領域においてその論理値が例えば
“１１”，“１０”，“００”ならびに“０１”なる２
ビットの記憶データを保持するものとされる。また、各
メモリセルに保持されるデータの論理値は、対応するワ
ード線を、読み出しワード線電圧ＶＲＷ４１，ＶＲＷ４
２あるいはＶＲＷ４３のような選択レベルとすることに
より判定される。

【０００４】上記多値フラッシュメモリは、図２の実施
例と同様に、２層ゲート構造型のメモリセルＭＣがそれ
ぞれ格子配列されてなる一対のメモリアレイＡＲＹＬ及
びＡＲＹＲと、これらのメモリアレイの内側に配置さ
れ、グローバルデータ線ＧＢＬ０〜ＧＢＬｎならびにＧ
ＢＲ０〜ＧＢＲｎに対応して設けられるｎ＋１個の単位
センスラッチＵＳＬ０〜ＵＳＬｎを含むセンスラッチＳ
Ｌと、各メモリアレイの外側にそれぞれ配置され、各グ
ローバルデータ線に対応して設けられるｎ＋１個の単位
データラッチＵＤＬＬ０〜ＵＤＬＬｎならびにＵＤＬＲ
０〜ＵＤＬＲｎをそれぞれ含む一対のデータラッチＤＬ
Ｌ及びＤＬＲとを備える。

【０００５】このうち、データラッチＤＬＬ及びＤＬＲ
の各単位データラッチは、指定メモリセルに対する書き
込みが行われる間、対応する書き込みデータの上位又は
下位ビットの論理値を破壊することなく保持する。ま
た、センスラッチＳＬの各単位センスラッチは、書き込
みバイアス動作時、対応するメモリセルが書き込み対象
セルであるかどうかを示す書き込みフラグ又は書き込み
禁止フラグを保持するとともに、書き込み状況を試験・
確認するためのベリファイ動作時には、選択ワード線に
結合されたメモリセルから各グローバルデータ線に出力
される読み出し信号を増幅し、その論理値を判定する。
センスラッチＳＬの各単位センスラッチに保持される書
き込みフラグは、ベリファイ動作の判定結果に応じて逐
次書き込み禁止フラグに書き換えられ、これがすべて書
き込み禁止フラグとなった時点で１ワード線分、つまり
１セクタ分の書き込みが終了する。

【０００６】一方、上記多値フラッシュメモリにおける
データの書き込みは、図１０に示されるように、まずそ
の書き込み後のしきい値電圧の目標値が最も高い“０
１”セル（ここで、その保持データの論理値が“０
１”，“００”，“１０”，ならびに“１１”とされる
メモリセルを、それぞれ“０１”セル，“００”セル，
““１０”ルならびに“１１”セルと称する。以下同
じ）に対する書き込みバイアス動作及びベリファイ動作
を繰り返して実施した後、その書き込み後のしきい値電
圧の目標値が次に高い“００”セル及び“１０”セルに
対する書き込みバイアス動作及びベリファイ動作を順次
実施する形で進められる。

【０００７】また、各論理値のメモリセルに対する書き
込みバイアス動作は、書き込みデータの論理値に関係な
く、指定ワード線つまり書き込み対象となるメモリセル
のコントロールゲートに例えば１７Ｖ（ボルト）のよう
な書き込みワード線電圧を印加し、そのドレインつまり
チャネルに例えば０Ｖの書き込み電圧を印加することに
よって行われる。このとき、書き込み対象となるメモリ
セルでは、そのコントロールゲート及びチャネル間でＦ
Ｎ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ）トンネル現象が
発生し、チャネルからフローティングゲートに電子が注
入されて、そのしきい値電圧が上昇する。また、選択ワ
ード線に結合され書き込み対象とされないメモリセルの
ドレインつまりチャネルには、例えば５Ｖの書き込み禁
止電圧が印加され、そのコントロールゲート及びチャネ
ル間の電圧が圧縮されてＦＮトンネル現象は発生せず、
メモリセルのしきい値電圧も変化しない。

【０００８】周知のように、多値フラッシュメモリにお
けるデータの書き込みは、書き込みバイアス動作及びベ
リファイ動作を交互に繰り返しながら行われる。また、
メモリセルのしきい値電圧は、書き込みワード線電圧の
電位を一定とした場合、書き込みバイアス動作時のコン
トロールゲートに対する書き込みワード線電圧の印加時
間が長くなるにしたがって大きく変化する。さらに、
“０１”セルの書き込み後のしきい値電圧は、そのしき
い値電圧の目標値が最大値であるが故に、読み出しワー
ド線電圧ＶＲＷ４３より高いことのみをその必要条件と
する。

【０００９】このため、上記多値フラッシュメモリで
は、図１０に示されるように、まず“０１”セルに対す
る書き込みバイアス動作が、当初から書き込みワード線
電圧の印加時間を長くして比較的粗っぽく行われ、ベリ
ファイ動作の所要回数も少なくなって、その書き込み所
要時間は短くてすむ。しかし、“００”セル及び“１
０”セルに対する書き込みバイアス動作は、その書き込
み後のしきい値電圧が読み出しワード線電圧ＶＲＷ４３
及びＶＲＷ４２間あるいはＶＲＷ４２及びＶＲＷ４１間
にはみ出すことなく分布する必要があるため、書き込み
ワード線電圧の印加時間を徐々に長くしながら行われ
る。この結果、書き込みバイアス動作及びベリファイ動
作の回数が多くなって、“００”セル及び“１０”セル
に対する書き込み所要時間が長くなるとともに、多値フ
ラッシュメモリとしての合計書き込み所要時間Ｔｗは、
“０１”セル，“００”セルならびに“１０”セルの書
き込み所要時間をそれぞれＴｗ０１，Ｔｗ００ならびに
Ｔｗ１０とするとき、各セルに対する書き込みが時系列
的に行われるために、 Ｔｗ＝Ｔｗ０１＋Ｔｗ００＋Ｔｗ１０ となり、１ｍｓ（ミリ秒）前後の比較的長いものとな
る。

【００１０】この発明の目的は、書き込み所要時間を短
縮し、書き込み動作の高速化を図った多値フラッシュメ
モリを提供することにある。

【００１１】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、例えば、その消去後のしきい
値電圧が第１のしきい値電圧を目標値とし、その書き込
み後のしきい値電圧が第２ないし第４のしきい値電圧を
目標値とすべく分布し、各分布領域においてそれぞれ論
理値“１１”，“１０”，“００”ならびに“０１”な
るデータを保持する４値の２層ゲート構造型メモリセル
が格子配列されてなる一対のメモリアレイと、センスラ
ッチならびに一対のデータラッチとを備える多値フラッ
シュメモリ等において、まずそのしきい値電圧の目標値
が最も高い“０１”セルに対する書き込みを済ませた
後、“００”セル及び“１０”セルに対する書き込みバ
イアス動作を、各メモリセルのドレインに異なる電位の
書き込み電圧を印加しながら、同時に行う。

【００１３】上記した手段によれば、入力された書き込
みデータの論理値を破壊することなく、しかもセンスラ
ッチ及びデータラッチの回路構成を大きく変えることな
く、“０１”セルに比べて数倍程度の長い書き込み所要
時間を必要とする“００”セル及び“１０”セルの書き
込みバイアス動作を並行して実施することができるた
め、多値フラッシュメモリ等としての合計書き込み所要
時間を約６０％程度短縮して、その書き込み動作の高速
化を図ることができる。

【００１４】

【発明の実施の形態】図１には、この発明が適用された
多値フラッシュメモリ（半導体記憶装置）の一実施例の
ブロック図が示されている。同図をもとに、まずこの実
施例の多値フラッシュメモリの構成及び動作の概要につ
いて説明する。なお、図１の各ブロックを構成する回路
素子は、特に制限されないが、公知のＭＯＳＦＥＴ（金
属酸化物半導体型電界効果トランジスタ。この明細書で
は、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジ
スタの総称とする）集積回路の製造技術により、単結晶
シリコンのような１個の半導体基板面上に形成される。

【００１５】図１において、この実施例の多値フラッシ
ュメモリは、一対のメモリアレイＡＲＹＬ及びＡＲＹＲ
と、これらのメモリアレイの内側に配置されるセンスラ
ッチＳＬと、その外側にそれぞれ配置される一対のデー
タラッチＤＬＬ及びＤＬＲとを備える。このうち、メモ
リアレイＡＲＹＬ及びＡＲＹＲは、後述するように、図
の水平方向に平行して配置される所定数のワード線と、
図の垂直方向に平行して配置される所定数のグローバル
データ線とをそれぞれ含む。これらのワード線及びグロ
ーバルデータ線の交点には、フローティングゲート及び
コントロールゲートを有する２層ゲート構造型メモリセ
ルがそれぞれ格子配置される。

【００１６】この実施例において、メモリアレイＡＲＹ
Ｌ及びＡＲＹＲは、階層データ線方式をとり、そのメモ
リセルは、それぞれｍ＋１個を単位としてセルブロック
にグループ分割される。また、各セルブロックを構成す
るｍ＋１個のメモリセルのドレインは、対応するローカ
ルデータ線にそれぞれ共通結合され、そのソースは、対
応するソース線に共通結合される。さらに、各セルブロ
ックのローカルデータ線は、そのゲートに所定のブロッ
ク選択信号を受けるＮチャンネル型のスイッチＭＯＳＦ
ＥＴを介して対応するグローバルデータ線に結合され、
各セルブロックのソース線は、そのゲートに他の所定の
ブロック選択信号を受けるＮチャンネル型のスイッチＭ
ＯＳＦＥＴを介して共通ソース線に結合される。

【００１７】一方、メモリアレイＡＲＹＬ及びＡＲＹＲ
を構成するメモリセルは、４値メモリセルとされ、その
しきい値電圧は、保持すべき２ビットの記憶データの論
理値に応じて４段階に切り換えられる。メモリアレイＡ
ＲＹＬ及びＡＲＹＲの具体的構成及びメモリセルの動作
特性等については、後で詳細に説明する。

【００１８】メモリアレイＡＲＹＬ及びＡＲＹＲを構成
するワード線は、その下方においてＸアドレスデコーダ
ＸＤＬ又はＸＤＲに結合され、選択的に所定の選択又は
非選択レベルとされる。ＸアドレスデコーダＸＤＬ及び
ＸＤＲには、ＸアドレスバッファＸＢから所定ビットの
内部Ｘアドレス信号が共通に供給されるとともに、メモ
リ制御回路ＣＴＬから内部制御信号ＸＧが共通に供給さ
れる。また、ＸアドレスバッファＸＢには、データ入出
力端子ＩＯ０〜ＩＯ７からデータ入出力回路ＩＯ及びマ
ルチプレクサＭＸを介してＸアドレス信号が供給され、
メモリ制御回路ＣＴＬから内部制御信号ＸＬ１及びＸＬ
２が供給される。

【００１９】ここで、Ｘアドレス信号は、８を超えるビ
ット数とされ、データ入出力端子ＩＯ０〜ＩＯ７から２
回のサイクルに分けて時分割的に供給される。このう
ち、１回目のサイクルで入力されるＸアドレス信号の下
位ビットは、内部制御信号ＸＬ１に従ってＸアドレスバ
ッファＸＢの下位ビットに取り込まれ、２回目のサイク
ルで入力される上位ビットは、内部制御信号ＸＬ２に従
ってＸアドレスバッファＸＢの上位ビットに取り込まれ
る。ＸアドレスバッファＸＢは、これらのＸアドレス信
号をもとに非反転及び反転信号からなる内部Ｘアドレス
信号を形成して、ＸアドレスデコーダＸＤＬ及びＸＤＲ
に供給する。

【００２０】ＸアドレスデコーダＸＤＬ及びＸＤＲは、
内部制御信号ＸＧのハイレベルを受けて選択的に動作状
態となり、ＸアドレスバッファＸＢから供給される内部
Ｘアドレス信号をデコードして、メモリアレイＡＲＹＬ
又はＡＲＹＲの対応するワード線及びブロック選択信号
を所定の選択又は非選択レベルとする。

【００２１】次に、メモリアレイＡＲＹＬ及びＡＲＹＲ
を構成するグローバルデータ線は、その内側においてセ
ンスラッチＳＬの対応する単位センスラッチにそれぞれ
結合されるとともに、その外側においてデータラッチＤ
ＬＬ及びＤＬＲの対応する単位データラッチにそれぞれ
結合される。センスラッチＳＬならびにデータラッチＤ
ＬＬ及びＤＬＲには、ＹアドレスデコーダＹＤから対応
する所定ビットのカラム選択信号がそれぞれ供給され
る。また、ＹアドレスデコーダＹＤには、Ｙアドレスカ
ウンタＹＣから所定ビットの内部Ｙアドレス信号が供給
されるとともに、メモリ制御回路ＣＴＬから内部制御信
号ＹＧが供給される。

【００２２】センスラッチＳＬは、メモリアレイＡＲＹ
Ｌ及びＡＲＹＲの各グローバルデータ線に対応して設け
られる所定数の単位センスラッチを備える。これらの単
位センスラッチは、読み出し動作時又はベリファイ動作
時、各メモリセルからグローバルデータ線に出力される
読み出し信号を増幅し、その論理値を判定するセンスア
ンプとして作用するとともに、書き込み動作時には、メ
モリアレイＡＲＹＬ又はＡＲＹＬの対応するメモリセル
が書き込み対象セルであるか否かを示す書き込みフラグ
又は書き込み禁止フラグを保持するラッチとして作用す
る。

【００２３】一方、データラッチＤＬＬ及びＤＬＲは、
メモリアレイＡＲＹＬ又はＡＲＹＲの各グローバルデー
タ線に対応して設けられる所定数の単位データラッチを
それぞれ備える。これらの単位データラッチは、読み出
し動作時、センスラッチＳＬの各単位センスラッチの増
幅動作により得られる読み出しデータを保持するととも
に、ＹアドレスデコーダＹＤから供給されるカラム選択
信号に従って順次選択的にマルチプレクサＭＸに伝達す
る。また、書き込み動作時には、外部のアクセス装置か
らデータ入出力端子ＩＯ０〜ＩＯ７，データ入出力回路
ＩＯならびにマルチプレクサＭＸを介して入力される書
き込みデータの上位又は下位ビットを、上記カラム選択
信号に従って順次選択的に取り込み、保持する。

【００２４】なお、センスラッチＳＬならびにデータラ
ッチＤＬＬ及びＤＬＲの具体的構成及び動作ならびに多
値フラッシュメモリの書き込み動作時における具体的な
処理シーケンス及び処理フロー等については、後で詳細
に説明する。

【００２５】ＹアドレスカウンタＹＣは、図示されない
内部クロック信号に従って歩進動作を行い、所定ビット
の内部Ｙアドレス信号を形成して、Ｙアドレスデコーダ
ＹＤに供給する。また、ＹアドレスデコーダＹＤは、Ｙ
アドレスカウンタＹＣから供給される内部Ｙアドレス信
号をデコードして、前記カラム選択信号の対応するビッ
トを順次択一的にハイレベルとする。これらのカラム選
択信号は、センスラッチＳＬならびにデータラッチＤＬ
Ｌ及びＤＬＲに供給される。

【００２６】マルチプレクサＭＸは、その左側に設けら
れる第１の入出力端子と、その右側に設けられる第２の
出力端子，第３の入出力端子ならびに第４の出力端子と
を備える。このうち、マルチプレクサＭＸの第１の入出
力端子は、データ入出力回路ＩＯの右側の入出力端子に
結合され、その第３の入出力端子は、センスラッチＳＬ
ならびにデータラッチＤＬＬ及びＤＬＲに結合される。
また、その第２の出力端子は、コマンドレジスタＣＲの
入力端子に結合され、その第４の出力端子は、Ｘアドレ
スバッファＸＢの入力端子に結合される。データ入出力
回路ＩＯの左側の入出力端子は、データ入出力端子ＩＯ
０〜ＩＯ７に結合される。

【００２７】マルチプレクサＭＸは、外部のアクセス装
置からデータ入出力端子ＩＯ０〜ＩＯ７ならびにデータ
入出力回路ＩＯを介して入力されるＸアドレス信号，書
き込みデータならびにコマンドデータを、対応するＸア
ドレスバッファＸＢ，データラッチＤＬＬ及びＤＬＲあ
るいはコマンドレジスタＣＲに伝達するとともに、デー
タラッチＤＬＬ又はＤＬＲの指定されたそれぞれ４個の
単位データラッチから出力される計８ビットの出力デー
タをデータ入出力回路ＩＯに伝達する。また、データ入
出力回路ＩＯは、外部のアクセス装置からデータ入出力
端子ＩＯ０〜ＩＯ７を介して入力されるＸアドレス信
号，書き込みデータならびにコマンドデータをマルチプ
レクサＭＸに伝達するとともに、データラッチＤＬＬ又
はＤＬＲからマルチプレクサＭＸを介して出力される出
力データをデータ入出力端子ＩＯ０〜ＩＯ７を介して外
部のアクセス装置に出力する。

【００２８】一方、コマンドレジスタＣＲは、データ入
出力端子ＩＯ０〜ＩＯ７からデータ入出力回路ＩＯなら
びにマルチプレクサＭＸを介して入力される８ビットの
コマンドデータを内部制御信号ＣＬに従って取り込み、
保持するとともに、メモリ制御回路ＣＴＬに伝達する。
また、内部電圧発生回路ＶＧは、外部端子ＶＣＣを介し
て供給される電源電圧ＶＣＣと、外部端子ＶＳＳを介し
て供給される接地電位ＶＳＳとをもとに各種内部電圧を
生成し、各部に供給する。

【００２９】メモリ制御回路ＣＴＬは、外部のアクセス
装置から起動制御信号として供給されるチップイネーブ
ル信号ＣＥＢ（ここで、それが有効とされるとき選択的
にロウレベルとされるいわゆる反転信号等については、
その名称の末尾にＢを付して表す。以下同様），ライト
イネーブル信号ＷＥＢ，出力イネーブル信号ＯＥＢ，リ
セット信号ＲＥＳＢ，コマンドイネーブル信号ＣＤＥＢ
ならびにクロック信号ＳＣと、コマンドレジスタＣＲか
ら供給されるコマンドデータとをもとに、上記各種の内
部制御信号等を選択的に形成し、多値フラッシュメモリ
の各部に供給するとともに、レディー／ビジー信号Ｒ／
ＢＢを選択的にロウレベルとして、多値フラッシュメモ
リの使用状況を外部のアクセス装置に知らせる。

【００３０】図２には、図１の多値フラッシュメモリの
メモリアレイＡＲＹＬ及びＡＲＹＲならびにその関連部
の一実施例の部分的な回路図が示されている。また、図
３には、図２のメモリアレイＡＲＹＬ及びＡＲＹＲを構
成する２層ゲート構造型メモリセルのしきい値電圧の一
実施例の分布特性図が示されている。これらの図をもと
に、この実施例の多値フラッシュメモリのメモリアレイ
ＡＲＹＬ及びＡＲＹＲの具体的構成及び動作ならびに２
層ゲート構造型メモリセルのしきい値電圧の分布特性に
ついて説明する。メモリアレイの関連部、つまりセンス
ラッチＳＬ，データラッチＤＬＬ及びＤＬＲについて
は、その構成及び動作の概要のみ説明し、その具体的構
成及び動作については、後で詳細に説明する。

【００３１】なお、図２では、メモリアレイＡＲＹＬ及
びＡＲＹＲの左端に配置されるｎ＋１個のセルブロック
ＣＢＬ００〜ＣＢＬ０ｎならびにＣＢＲ００〜ＣＢＲ０
ｎがその代表例として部分的に示され、センスラッチＳ
ＬならびにデータラッチＤＬＬ及びＤＬＲの対応する部
分が併記される。以下、図２に示される部分を代表例と
して、具体的な説明を進める。以下の回路図において、
そのチャネル（バックゲート）部に矢印が付されるＭＯ
ＳＦＥＴはＰチャンネル型であって、矢印の付されない
ＮチャンネルＭＯＳＦＥＴと区別して示される。

【００３２】図２において、この実施例の多値フラッシ
ュメモリのメモリアレイＡＲＹＬ及びＡＲＹＲは、特に
制限されないが、いわゆるＡＮＤ（アンド）型のアレイ
構造をとり、図の垂直方向に平行して配置される合計ｋ
×（ｍ＋１）本のワード線ＷＬ０〜ＷＬｍあるいはＷＲ
０〜ＷＲｍ（図２には、ｋ組のワード線群のうちの１組
のみが例示される。以下同様）と、図の垂直方向に平行
して配置されるｎ＋１本のグローバルデータ線ＧＢＬ０
〜ＧＢＬｎあるいはＧＢＲ０〜ＧＢＲｎとを含む。これ
らのワード線及びグローバルデータ線の交点近傍には、
それぞれコントロールゲート及びフローティングゲート
を有する合計ｋ×（ｍ＋１）×（ｎ＋１）個の２層ゲー
ト構造型メモリセルＭＣが格子状に配置される。

【００３３】この実施例において、多値フラッシュメモ
リは階層データ線方式をとり、メモリアレイＡＲＹＬ及
びＡＲＹＲを構成するメモリセルＭＣは、同一列に配置
されるｍ＋１個を単位として、それぞれ合計（ｋ＋１）
×（ｎ＋１）個のセルブロックＣＢＬ００〜ＣＢＬ０ｎ
ないしＣＢＬｋ０〜ＣＢＬｋｎ（ＣＢＬ１０〜ＣＢＬ１
ｎないしＣＢＬｋ０〜ＣＢＬｋｎは図示されない）ある
いはＣＢＲ００〜ＣＢＲ０ｎないしＣＢＲｋ０〜ＣＢＲ
ｋｎ（ＣＢＲ１０〜ＣＢＲ１ｎないしＣＢＲｋ０〜ＣＢ
Ｒｋｎは図示されない）にグループ分割される。以下、
図示されるセルブロックＣＢＬ００〜ＣＢＬ０ｎならび
にＣＢＲ００〜ＣＢＲ０ｎを例に、メモリアレイＡＲＹ
Ｌ及びＡＲＹＲに関する具体的説明を進める。

【００３４】メモリアレイＡＲＹＬ及びＡＲＹＲのセル
ブロックＣＢＬ００〜ＣＢＬ０ｎならびにＣＢＲ００〜
ＣＢＲ０ｎを構成するｍ＋１個のメモリセルＭＣのドレ
インは、対応するローカルデータ線ＬＢＬ００〜ＬＢＬ
０ｎあるいはＬＢＲ００〜ＬＢＲ０ｎに共通結合され、
そのソースは、対応するソース線ＳＬＬ００〜ＳＬＬ０
ｎあるいはＳＬＲ００〜ＳＬＲ０ｎに共通結合される。
ローカルデータ線ＬＢＬ００〜ＬＢＬ０ｎならびにＬＢ
Ｒ００〜ＬＢＲ０ｎは、Ｎチャンネル型の選択ＭＯＳＦ
ＥＴＮＭ１を介して対応するグローバルデータ線ＧＢＬ
０〜ＧＢＬｎあるいはＧＢＲ０〜ＧＢＲｎに結合され、
ソース線ＳＬＬ００〜ＳＬＬ０ｎならびにＳＬＲ００〜
ＳＬＲ０ｎは、Ｎチャンネル型の選択ＭＯＳＦＥＴＮＭ
２を介して対応する共通ソース線ＳＬＬ０又はＳＬＲ０
に結合される。

【００３５】メモリアレイＡＲＹＬ及びＡＲＹＲの同一
行に配置されるｎ＋１個のセルブロックＣＢＬ００〜Ｃ
ＢＬ０ｎならびにＣＢＲ００〜ＣＢＲ０ｎの選択ＭＯＳ
ＦＥＴＮＭ１のゲートには、ＸアドレスデコーダＸＤＬ
又はＸＤＲから対応するブロック選択信号ＭＤＬ０又は
ＭＤＲ０が共通に供給され、選択ＭＯＳＦＥＴＮＭ２の
ゲートには、対応するブロック選択信号ＭＳＬ０又はＭ
ＳＲ０が共通に供給される。また、メモリアレイＡＲＹ
Ｌ及びＡＲＹＲの同一行に配置されるｎ＋１個のメモリ
セルＭＣのコントロールゲートは、対応するワード線Ｗ
Ｌ０〜ＷＬｍあるいはＷＲ０〜ＷＲｍにそれぞれ共通結
合される。

【００３６】ここで、メモリアレイＡＲＹＬ及びＡＲＹ
Ｒを構成する２層ゲート構造型メモリセルＭＣは、特に
制限されないが、図３に例示されるように、いわゆる４
値メモリセルとされ、そのしきい値電圧は、消去状態に
対応するしきい値電圧Ｖｔｈ４１（第１のしきい値電
圧）と、書き込み状態に対応するしきい値電圧Ｖｔｈ４
２（第２のしきい値電圧），Ｖｔｈ４３（第３のしきい
値電圧）ならびにＶｔｈ４４（第ｐつまり第４のしきい
値電圧）とをそれぞれ目標値とすべく４段階に分布す
る。したがって、各メモリセルＭＣは、１個でそれぞれ
２ビットの記憶データを保持するものとなり、各分布領
域における記憶データの論理値は、順次それぞれ“１
１”，“１０”，“００”ならびに“０１”に設定され
る。

【００３７】読み出しモード時又は書き込みモードのベ
リファイ動作時、メモリアレイＡＲＹＬ及びＡＲＹＲを
構成するメモリセルＭＣは、そのコントロールゲートつ
まり対応するワード線ＷＬ０〜ＷＬｍあるいはＷＲ０〜
ＷＲｍが読み出しワード線電圧ＶＲＷ４１，ＶＲＷ４２
あるいはＶＲＷ４３で選択状態とされることでそれぞれ
選択的にオン状態となり、対応するグローバルデータ線
ＧＢＬ０〜ＧＢＬｎあるいはＧＢＲ０〜ＧＢＲｎのプリ
チャージ電位を選択的に引き抜き、各グローバルデータ
線にその保持データに対応した読み出し信号を出力す
る。

【００３８】言うまでもなく、論理値“１１”の記憶デ
ータを保持するメモリセルＭＣは、対応するワード線Ｗ
Ｌ０〜ＷＬｍあるいはＷＲ０〜ＷＲｍがワード線選択電
位ＶＲＷ１，ＶＲＷ２ならびにＶＲＷ３のいずれで選択
状態とされる場合もオン状態となる。また、論理値“１
０”の記憶データを保持するメモリセルＭＣは、対応す
るワード線がワード線選択電位ＶＲＷ２又はＶＲＷ３で
選択状態とされることで選択的にオン状態となり、論理
値“００”の記憶データを保持するメモリセルＭＣは、
対応するワード線がワード線選択電位ＶＲＷ３で選択状
態とされることで選択的にオン状態となる。さらに、論
理値“０１”の記憶データを保持するメモリセルＭＣ
は、対応するワード線がワード線選択電位ＶＲＷ１〜Ｖ
ＲＷ３のいずれで選択状態とされる場合もオン状態とは
ならない。

【００３９】図２に戻ろう。メモリアレイＡＲＹＬ及び
ＡＲＹＲを構成するワード線ＷＬ０〜ＷＬｍならびにＷ
Ｒ０〜ＷＲｍは、その下方において図示されないＸアド
レスデコーダＸＤＬ又はＸＤＲにそれぞれ結合され、所
定の選択又は非選択レベルとされる。また、各メモリア
レイを構成するグローバルデータ線ＧＢＬ０〜ＧＢＬｎ
ならびにＧＢＲ０〜ＧＢＲｎは、その内側においてセン
スラッチＳＬの対応する単位センスラッチＵＳＬ０〜Ｕ
ＳＬｎにそれぞれ結合され、その外側においてデータラ
ッチＤＬＬ又はＤＬＲの対応する単位データラッチＵＤ
ＬＬ０〜ＵＤＬＬｎあるいはＵＤＬＲ０〜ＵＤＬＲｎに
それぞれ結合される。

【００４０】図４には、図１の多値フラッシュメモリの
センスラッチＳＬ及びデータラッチＤＬＬの一実施例の
部分的な回路図が示されている。同図をもとに、この実
施例の多値フラッシュメモリに含まれるセンスラッチＳ
ＬならびにデータラッチＤＬＬ及びＤＬＲの具体的構成
及び動作について説明する。

【００４１】なお、図４には、メモリアレイＡＲＹＬの
関連する部分が再掲される。また、以下の記述では、セ
ンスラッチＳＬの単位センスラッチＵＳＬ０及びデータ
ラッチＤＬＬの単位データラッチＵＤＬＬ０をもって、
センスラッチＳＬの単位センスラッチＵＳＬ０〜ＵＳＬ
ｎならびにデータラッチＤＬＬの単位データラッチＵＤ
ＬＬ０〜ＵＤＬＬｎを説明する。さらに、図４では、セ
ンスラッチＳＬの単位センスラッチＵＳＬ０〜ＵＳＬｎ
の右側の部分、つまりそのメモリアレイＡＲＹＲ及びデ
ータラッチＤＬＲに対応する部分と、前記カラム選択信
号に従って読み出しデータを選択的にマルチプレクサＭ
Ｘに伝達し、またマルチプレクサＭＸから供給される書
き込みデータを選択的に取り込むためのＹゲート回路が
割愛されて示される。データラッチＤＬＲの単位データ
ラッチＵＤＬＲ０〜ＵＤＬＲｎについては、データラッ
チＤＬＬの単位データラッチＵＤＬＬ０〜ＵＤＬＬｎと
線対称的な構成とされるため、以下の説明から類推され
たい。

【００４２】図４において、この実施例の多値フラッシ
ュメモリのセンスラッチＳＬは、メモリアレイＡＲＹＬ
及びＡＲＹＲのグローバルデータ線ＧＢＬ０〜ＧＢＬｎ
ならびにＧＢＲ０〜ＧＢＲｎに対応して設けられるｎ＋
１個の単位センスラッチＵＳＬ０〜ＵＳＬｎを備え、こ
れらの単位センスラッチのそれぞれは、単位センスラッ
チＵＳＬ０に代表して示されるように、ＰチャンネルＭ
ＯＳＦＥＴＰＳ１及びＮチャンネルＭＯＳＦＥＴＮＳ１
ならびにＰチャンネルＭＯＳＦＥＴＰＳ２及びＮチャン
ネルＭＯＳＦＥＴＮＳ２からなる一対のＣＭＯＳ（相補
型ＭＯＳ）インバータが互いに交差結合されてなるラッ
チ回路を含む。

【００４３】センスラッチＳＬの単位センスラッチＵＳ
Ｌ０〜ＵＳＬｎの各ラッチ回路を構成するＰチャンネル
ＭＯＳＦＥＴＰＳ１及びＰＳ２のソースには、内部電圧
ＶＳ１が共通に供給され、ＮチャンネルＭＯＳＦＥＴＮ
Ｓ１及びＮＳ２のソースには接地電位ＶＳＳが共通に供
給される。また、各ラッチ回路の左側の入出力ノード
は、Ｎチャンネル型のトランスファＭＯＳＦＥＴＮＳ３
を介してメモリアレイＡＲＹＬの対応するグローバルデ
ータ線ＧＢＬ０〜ＧＢＬｎに結合され、その右側の入出
力ノードは、同様な図示されないＮチャンネル型のトラ
ンスファＭＯＳＦＥＴを介してメモリアレイＡＲＹＲの
対応するグローバルデータ線ＧＢＲ０〜ＧＢＲｎに結合
される。各単位センスラッチのトランスファＭＯＳＦＥ
ＴＮＳ３のゲートには、内部信号ＳＳ１が共通に供給さ
れる。

【００４４】以下、センスラッチＳＬの単位センスラッ
チＵＳＬ０〜ＵＳＬｎのメモリアレイＡＲＹＬ及びデー
タラッチＤＬＬに関する部分を例に説明を進め、メモリ
アレイＡＲＹＲ及びデータラッチＤＬＲに関する部分に
ついては割愛する。

【００４５】センスラッチＳＬの単位センスラッチＵＳ
Ｌ０〜ＵＳＬｎの各ラッチ回路の左側の入出力ノード
は、内部信号ＳＳ１が所定のハイレベルとされ、トラン
スファＭＯＳＦＥＴＮＳ３がオン状態とされることで選
択的にメモリアレイＡＲＹＬの対応するグローバルデー
タ線ＧＢＬ０〜ＧＢＬｎに接続される。また、各ラッチ
回路は、内部電圧ＶＳ１が所定のハイレベルとされるこ
とで選択的に動作状態となり、メモリアレイＡＲＹＬの
指定メモリセルＭＣから対応するグローバルデータ線Ｇ
ＢＬ０〜ＧＢＬｎを介して出力される読み出し信号をそ
れぞれ増幅して、その論理値を判定し、保持するととも
に、書き込み動作時には、データラッチＤＬＬ及びＤＬ
Ｒの対応する単位データラッチに取り込まれた書き込み
データやベリファイ結果をもとに生成され、対応するメ
モリセルが書き込み対象セルであるか否かを示す書き込
みフラグ又は書き込み禁止フラグを保持する。

【００４６】センスラッチＳＬの単位センスラッチＵＳ
Ｌ０〜ＵＳＬｎは、さらに、内部電圧供給点ＶＳ２とメ
モリアレイＡＲＹＬの対応するグローバルデータ線ＧＢ
Ｌ０〜ＧＢＬｎとの間に直列形態に設けられる２個のＮ
チャンネルＭＯＳＦＥＴＮＳ４及びＮＳ５と、内部電圧
供給点ＶＳ３とメモリアレイＡＲＹＬの対応するグロー
バルデータ線ＧＢＬ０〜ＧＢＬｎとの間に設けられるも
う１個のＮチャンネルＭＯＳＦＥＴＮＳ６とを含む。こ
のうち、各単位センスラッチのＭＯＳＦＥＴＮＳ４のゲ
ートには、内部信号ＳＳ２が共通に供給され、ＭＯＳＦ
ＥＴＮＳ５のゲートは、対応するラッチ回路の左側の入
出力ノードに結合される。また、ＭＯＳＦＥＴＮＳ６の
ゲートには、内部信号ＳＳ３が共通に供給される。

【００４７】なお、内部電圧供給点ＶＳ２及びＶＳ３に
は、多値フラッシュメモリの動作モードに応じて所定の
電位とされる内部電圧ＶＳ２及びＶＳ３がそれぞれ選択
的に供給され、内部信号ＳＳ１〜ＳＳ３も、多値フラッ
シュメモリの動作モードに応じて所定の電位とされる
が、このことについては後で詳細に説明する。

【００４８】次に、データラッチＤＬＬは、メモリアレ
イＡＲＹＬのグローバルデータ線ＧＢＬ０〜ＧＢＬｎに
対応して設けられるｎ＋１個の単位データラッチＵＤＬ
Ｌ０〜ＵＤＬＬｎを備え、これらの単位データラッチの
それぞれは、図４の単位データラッチＵＤＬＬ０に代表
して示されるように、ＰチャンネルＭＯＳＦＥＴＰＤ１
及びＮチャンネルＭＯＳＦＥＴＮＤ１ならびにＰチャン
ネルＭＯＳＦＥＴＰＤ２及びＮチャンネルＭＯＳＦＥＴ
ＮＤ２からなる一対のＣＭＯＳインバータが互いに交差
結合されてなるラッチ回路を含む。

【００４９】各単位データラッチのラッチ回路を構成す
るＰチャンネルＭＯＳＦＥＴＰＤ１及びＰＤ２のソース
には、内部電圧ＶＤ１が共通に供給され、Ｎチャンネル
ＭＯＳＦＥＴＮＤ１及びＮＤ２のソースには、接地電位
ＶＳＳが共通に供給される。また、各ラッチ回路の右側
の入出力ノードは、Ｎチャンネル型のトランスファＭＯ
ＳＦＥＴＮＤ３を介して、メモリアレイＡＲＹＬの対応
するグローバルデータ線ＧＢＬ０〜ＧＢＬｎに結合され
る。各単位データラッチのトランスファＭＯＳＦＥＴＮ
Ｄ３のゲートには、内部信号ＳＤ１が共通に供給され
る。

【００５０】これにより、データラッチＤＬＬの単位デ
ータラッチＵＤＬＬ０〜ＵＤＬＬｎの各ラッチ回路の左
側の入出力ノードは、内部信号ＳＤ１が所定のハイレベ
ルとされ、トランスファＭＯＳＦＥＴＮＤ３がオン状態
とされることで選択的にメモリアレイＡＲＹＬの対応す
るグローバルデータ線ＧＢＬ０〜ＧＢＬｎに接続され
る。また、各ラッチ回路は、内部電圧ＶＤ１が所定のハ
イレベルとされることで選択的に動作状態となり、例え
ばマルチプレクサＭＸから図示されないＹゲート回路を
介して供給される書き込みデータを取り込み、保持す
る。

【００５１】データラッチＤＬＬの単位データラッチＵ
ＤＬＬ０〜ＵＤＬＬｎは、さらに、内部電圧供給点ＶＤ
２（第２の内部電圧供給点）とメモリアレイＡＲＹＬの
対応するグローバルデータ線ＧＢＬ０〜ＧＢＬｎとの間
に直列形態に設けられるＮチャンネルＭＯＳＦＥＴＮＤ
４（第３のＭＯＳＦＥＴ）及びＮＤ５（第４のＭＯＳＦ
ＥＴ）と、内部電圧供給点ＶＤ３（第１の内部電圧供給
点）とメモリアレイＡＲＹＬの対応するグローバルデー
タ線ＧＢＬ０〜ＧＢＬｎとの間に直列形態に設けられる
ＮチャンネルＭＯＳＦＥＴＮＤ６（第２のＭＯＳＦＥ
Ｔ）及びＮＤ７（第１のＭＯＳＦＥＴ）とを含む。この
うち、ＭＯＳＦＥＴＮＤ４のゲートには、内部信号ＳＤ
２が共通に供給され、ＭＯＳＦＥＴＮＤ７のゲートに
は、内部信号ＳＤ３が共通に供給される。また、ＭＯＳ
ＦＥＴＮＤ５のゲートは、対応するラッチ回路の右側の
入出力ノードにそれぞれ結合され、ＭＯＳＦＥＴＮＤ６
のゲートは、対応するラッチ回路の左側の入出力ノード
に結合される。

【００５２】なお、内部電圧供給点ＶＤ２及びＶＤ３に
は、多値フラッシュメモリの動作モードに応じて所定の
電位とされる内部電圧ＶＤ２及びＶＤ３がそれぞれ選択
的に供給され、内部信号ＳＤ２及びＳＤ３も、動作モー
ドに応じて選択的に所定の電位とされるが、このことに
ついては後で詳細に説明する。

【００５３】図５には、図１の多値フラッシュメモリの
書き込み動作時の処理シーケンスを説明するための一実
施例の説明図が示され、図６には、４値メモリセルの書
き込み動作時の各部の電圧条件を説明するための一実施
例の説明図が示されている。また、図７及び図８には、
多値フラッシュメモリの書き込みバイアス動作時及びベ
リファイ動作時の一実施例の処理フロー図がそれぞれ示
され、図９には、その各処理ステップにおける接続形態
を説明するための一実施例の接続図が示されている。こ
れらの図をもとに、多値フラッシュメモリの書き込み動
作時における具体的な動作及び接続形態ならびにその特
徴について説明する。

【００５４】なお、以下の実施例では、メモリアレイＡ
ＲＹＬの指定ワード線が択一的に選択状態とされる場合
が例示される。また、この選択ワード線に結合されるｎ
＋１個のメモリセルに書き込むべきデータの論理値は、
その上位ビットが、データラッチＤＬＬの対応する単位
データラッチＵＤＬＬ０〜ＵＤＬＬｎに予め入力されて
保持され、その下位ビットが、データラッチＤＬＲの対
応する単位データラッチＵＤＬＲ０〜ＵＤＬＲｎに予め
入力されて保持されるものとした。

【００５５】メモリアレイＡＲＹＬで書き込みが行わ
れ、かつ対応する書き込みデータの上位ビットが論理
“１”とされるとき、データラッチＤＬＬの各単位デー
タラッチのラッチ回路の左側の入出力ノードはハイレベ
ルつまり電源電圧ＶＣＣとされ、右側の入出力ノードは
ロウレベルつまり０Ｖとされる。また、対応する書き込
みデータの上位ビットが論理“０”とされるとき、デー
タラッチＤＬＬの各単位データラッチのラッチ回路の左
側の入出力ノードはロウレベルつまり０Ｖとされ、右側
の入出力ノードはハイレベルつまり電源電圧ＶＣＣとさ
れる。

【００５６】一方、図７及び図８には、“００”セル及
び“１０”セル（以下、論理値“０１”，“００”なら
びに“１０”データの書き込み対象となるメモリセル
も、それぞれ“０１”セル，“００”セルならびに“１
０”セルと称する）に対する書き込みバイアス動作時及
びベリファイ動作時の処理フローがそれぞれ示され、
“０１”セルに対する書き込みバイアス動作時及びベリ
ファイ動作時の処理フローは、すでに終了しているもの
として割愛した。また、両図では、データラッチＤＬＬ
の各単位データラッチに保持される書き込みデータの上
位ビットの論理値が対応するラッチ回路の右側の入出力
ノードにおける電位、つまり論理“１”のとき０Ｖ、論
理“０”のとき電源電圧ＶＣＣとして示されるととも
に、メモリアレイＡＲＹＬの各グローバルデータ線にお
ける電位が、データ線のレベルとして示され、センスラ
ッチＳＬの出力が、各単位センスラッチのラッチ回路の
左側の入出力ノードにおける電位、つまり７Ｖ又は０Ｖ
として示される。

【００５７】さらに、“００”セル及び“１０”セルに
対する書き込みバイアス動作は、ベリファイ動作をはさ
んで繰り返されるが、図７及び図８では、前回のベリフ
ァイ動作によって書き込み終了が確認されたメモリセル
ならびに対応するデータ線及び単位センスラッチを、書
き込み非対象に含めた。また、図７では、書き込み対象
とされ、かつ書き込み終了が確認されるメモリセルは、
書き込みバイアス動作中にはないものとした。加えて、
図９では、書き込み動作時の各処理ステップにおける接
続形態が、センスラッチＳＬの単位センスラッチＵＳＬ
０及びデータラッチＤＬＬの単位データラッチＵＤＬＬ
０を例に示される。多値フラッシュメモリの読み出し動
作については、本発明と直接関係ないため割愛した。

【００５８】図５において、この実施例の多値フラッシ
ュメモリの書き込み動作は、まず最も高い第４のしきい
値電圧Ｖｔｈ４４を書き込み後の目標値とするメモリセ
ルつまり“０１”セルに対する書き込みバイアス動作か
ら開始される。この“０１”セルに対する書き込みバイ
アス動作は、ベリファイ動作をはさんで例えば２回繰り
返されて終了する。その後、“００”セル及び“１０”
セルに対する書き込みバイアス動作が、それぞれ同時
に、しかも８回にわたって繰り返し行われ、各書き込み
バイアス動作の合間に、“００”セル及び“１０”セル
に対するベリファイ動作がそれぞれ時系列的に繰り返し
実施される。

【００５９】前記したように、“０１”セルに対する書
き込みバイアス動作は、その書き込み後のしきい値電圧
が読み出しワード線電圧ＶＲＷ４３より高いことのみを
必要条件とするため、当初から書き込みワード線電圧の
印加時間を長くして比較的粗っぽく行われ、ベリファイ
動作の所要回数も例えば２回で済んで、書き込み所要時
間も相応して短くてすむ。しかし、“００”セル及び
“１０”セルに対する書き込みバイアス動作は、その書
き込み後のしきい値電圧が読み出しワード線電圧ＶＲＷ
４３及びＶＲＷ４２間あるいはＶＲＷ４２及びＶＲＷ４
１間にはみ出すことなく分布しなくてはならないため、
書き込みワード線電圧の印加時間を徐々に長くしながら
行われ、ベリファイ動作の所要回数も例えば８回と多く
なって、書き込み所要時間も、“０１”セルの数倍程度
に長くなる。

【００６０】書き込みバイアス動作時、メモリアレイＡ
ＲＹＬの指定ワード線、つまりこの選択ワード線に結合
されるｎ＋１個のメモリセルのコントロールゲートに
は、図６の左から二つ目の欄に示されるように、第１の
電圧つまり１７Ｖの書き込みワード線電圧が共通に印加
される。このとき、メモリアレイＡＲＹＬの選択ワード
線に結合されるｎ＋１個のメモリセルのうち、書き込み
対象とされるメモリセル（以下、書き込み対象セルと称
する）のドレインが結合されるデータ線つまりグローバ
ルデータ線及びローカルデータ線（以下、書き込み対象
データ線と称する）には、書き込みデータの論理値に応
じて選択的に０Ｖ（第４の電圧），１Ｖ（第３の電圧）
あるいは２Ｖ（第２の電圧）の書き込み電圧が印加さ
れ、書き込み対象とされないメモリセル（以下、書き込
み非対象セルと称する）のドレインが結合されるデータ
線（以下、書き込み非対象データ線と称する）には、す
べて５Ｖの書き込み禁止電圧が印加される。

【００６１】これにより、“０１”セル，“００”セル
ならびに“１０”セルのコントロールゲート及びチャネ
ル間には、それぞれ１７Ｖ，１６Ｖあるいは１５Ｖの電
圧が印加される形となり、各メモリセルのフローティン
グゲートには、ＦＮトンネル現象によって、そのコント
ロールゲート及びチャネル間電圧に応じた量の電子が注
入され、相応してそのしきい値電圧が上昇する。

【００６２】以下、図７及び図８に沿って書き込みバイ
アス動作及びベリファイ動作の具体的な処理フローを解
説し、必要に応じて図９を引用する。

【００６３】“００”セル及び“１０”セルに対する書
き込みバイアス動作が同時に行われるとき、多値フラッ
シュメモリでは、図７に示されるように、まず処理ステ
ップＳＴ１により、書き込み非対象データ線に対する書
き込み禁止電圧の印加が行われる。このとき、センスラ
ッチＳＬの各単位センスラッチでは、図９（ａ）に例示
されるように、内部電圧ＶＳ１及びＶＳ２としてそれぞ
れ７Ｖ及び５Ｖが供給され、内部信号ＳＳ１及びＳＳ２
としてそれぞれ電源電圧ＶＣＣ及び７Ｖが供給される。
また、センスラッチＳＬの書き込み対象セルに対応する
単位センスラッチには、当初、ラッチ回路の左側の入出
力ノードｎｓが０Ｖとなるべく書き込みフラグが入力さ
れ、書き込み非対象セルに対応する単位センスラッチに
は、入出力ノードｎｓが７Ｖとなるべく書き込み禁止フ
ラグが入力される。

【００６４】なお、センスラッチＳＬの書き込み対象セ
ルに対応する単位センスラッチに入力された書き込みフ
ラグは、後述するベリファイ動作により対応するメモリ
セルの書き込み終了、つまりそのしきい値電圧が目標値
に達したことが確認された時点で、逐次書き込み禁止フ
ラグに書き換えられる。

【００６５】これらのことから、“００”データ又は
“１０”データの書き込み対象データ線には、対応する
単位センスラッチＵＳＬ０等のトランスファＭＯＳＦＥ
ＴＮＳ３、つまり信号経路Ｓ１を介して、ラッチ回路の
入出力ノードｎｓにおける０Ｖが印加されるが、書き込
み非対象データ線には、対応する単位センスラッチＵＳ
Ｌ０のＭＯＳＦＥＴＮＳ４及びＮＳ５、つまり信号経路
Ｓ２を介して、内部電圧ＶＳ２の電位５Ｖが書き込み禁
止電圧として印加される。

【００６６】書き込み非対象データ線に対する書き込み
禁止電圧の印加を終えた多値フラッシュメモリでは、処
理ステップＳＴ２により、内部信号ＳＳ１が０Ｖとさ
れ、センスラッチＳＬの各単位センスラッチのトランス
ファＭＯＳＦＥＴＮＳ３がオフ状態となって、メモリア
レイＡＲＹＬの書き込み対象データ線は、０Ｖの電位を
保持したままフローティング状態とされる。

【００６７】多値フラッシュメモリでは、次に処理ステ
ップＳＴ３により、書き込み対象データに対する１Ｖ又
は２Ｖの書き込み電圧の印加が行われる。このとき、デ
ータラッチＤＬＬの対応する単位データラッチでは、図
９（ｂ）に示されるように、内部電圧ＶＤ１〜ＶＤ３と
して電源電圧ＶＣＣが供給される。また、内部信号ＳＤ
１として０Ｖが供給され、内部信号ＳＤ２及びＳＤ３と
してそれぞれ１Ｖ＋Ｖｔｈ（第６の電圧）及び２Ｖ＋Ｖ
ｔｈ（第５の電圧）が供給される。

【００６８】なお、データラッチＤＬＬの各単位データ
ラッチには、書き込み開始に先立って対応する書き込み
データの上位ビットが入力される。また、各単位データ
ラッチのラッチ回路の右側の入出力ノードｎｄ２は、書
き込みデータの対応する上位ビットが論理“０”とされ
るとき電源電圧ＶＣＣとされ、論理“１”とされるとき
０Ｖとされる。したがって、各単位データラッチのラッ
チ回路の左側の入出力ノードｎｄ１は、書き込みデータ
の対応する上位ビットが論理“０”とされるとき０Ｖと
され、論理“１”とされるとき電源電圧ＶＣＣとされ
る。

【００６９】これらのことから、“００”データの書き
込み対象となる“００”セルが結合されるデータ線に
は、図９（ｂ）に示されるように、対応する単位データ
ラッチのＭＯＳＦＥＴＮＳ４、及びラッチ回路の右側の
入出力ノードｎｄ２の電源電圧ＶＣＣを受けてオン状態
となったＭＯＳＦＥＴＮＳ５、つまり信号経路Ｓ３を介
して、内部信号ＳＤ２よりしきい値電圧分だけ低い電
位、つまり１Ｖの書き込み電圧が印加され、“１０”デ
ータの書き込み対象となる“１０”セルが結合されるデ
ータ線には、対応する単位データラッチのＭＯＳＦＥＴ
ＮＳ７、及びラッチ回路の左側の入出力ノードｎｄ１の
電源電圧ＶＣＣを受けてオン状態となったＭＯＳＦＥＴ
ＮＳ６、つまり信号経路Ｓ４を介して、内部信号ＳＤ３
よりしきい値電圧分だけ低い電位、つまり２Ｖの書き込
み電圧が印加される。このとき、“００”データ及び
“１０”データの書き込み非対象セルが結合されるデー
タ線が、５Ｖの書き込み禁止電圧のままとされることは
言うまでもない。

【００７０】以上の結果、“００”データの書き込み対
象たる“００”セルのコントロールゲート及びチャネル
間には、１７Ｖの書き込みワード線電圧と１Ｖの書き込
み電圧の差分に相当する１６Ｖが印加され、そのしきい
値電圧は、目標値たるしきい値電圧Ｖｔｈ４３に向かっ
て上昇する。また、“１０”データの書き込み対象たる
“１０”セルのコントロールゲート及びチャネル間に
は、１７Ｖの書き込みワード線電圧と２Ｖの書き込み電
圧の差分に相当する１５Ｖが印加され、そのしきい値電
圧は、目標値たるしきい値電圧Ｖｔｈ４２に向かって上
昇する。“００”データ及び“１０”データの書き込み
対象とされないメモリセルのコントロールゲート及びチ
ャネル間には、１７Ｖの書き込みワード線電圧と５Ｖの
書き込み禁止電圧の差分に相当する比較的小さな絶対値
の１２Ｖが印加されるため、ＦＮトンネル現象は発生せ
ず、そのしきい値電圧はほとんど変化しない。

【００７１】所定時間にわたる書き込みバイアス動作を
終えた多値フラッシュメモリでは、処理ステップＳＴ４
により、ベリファイ動作に先立つメモリアレイＡＲＹＬ
の全データ線のリセットが行われ、各データ線は０Ｖと
される。

【００７２】次に、１回分の書き込みバイアス動作を終
えた多値フラッシュメモリでは、図８（ａ）に示される
ように、処理ステップＳＴ５〜ＳＴ７による“００”セ
ルのベリファイ動作が行われた後、図８（ｂ）に示され
るように、処理ステップＳＴ８〜ＳＴ１１による“１
０”セルのベリファイ動作が行われる。

【００７３】“００”セルのベリファイ動作では、まず
処理ステップＳＴ５により、メモリアレイＡＲＹＬの全
データ線が１Ｖにプリチャージされた後、指定ワード線
が読み出しワード線電圧ＶＲＷ４２で選択状態とされ、
各データ線は、対応するメモリセルのしきい値電圧応じ
て選択的にディスチャージされる。

【００７４】メモリアレイＡＲＹＬのデータ線のプリチ
ャージが行われるとき、センスラッチＳＬの各単位セン
スラッチでは、図９（ｃ）に示されるように、内部電圧
ＶＳ１及びＶＳ３がともに電源電圧ＶＣＣとされる。ま
た、内部信号ＳＳ１は０Ｖとされ、内部信号ＳＳ３は１
Ｖ＋Ｖｔｈとされる。

【００７５】これにより、メモリアレイＡＲＹＬの各グ
ローバルデータ線は、対応する単位センスラッチのＭＯ
ＳＦＥＴＮＳ６、つまり信号経路Ｓ５を介して、内部信
号ＳＳ３よりＭＯＳＦＥＴＮＳ６のしきい値電圧分だけ
低い１Ｖにプリチャージされる。このとき、図示されな
いメモリアレイＡＲＹＲの各グローバルデータ線は、対
応するセンスラッチＳＬの図示されない同様な信号経路
を介して、１Ｖの二分の一の電位、つまり０．５Ｖにプ
リチャージされる。

【００７６】メモリアレイＡＲＹＬの各データ線の１Ｖ
のプリチャージ電位は、指定ワード線の読み出しワード
線電圧ＶＲＷ４２の選択レベルを受けてオン状態となっ
たメモリセルを介して選択的にディスチャージされ、０
Ｖに変化する。

【００７７】言うまでもなく、指定ワード線の読み出し
ワード線電圧ＶＲＷ４２の選択レベルを受けてオン状態
となるメモリセルは、そのしきい値電圧が読み出しワー
ド線電圧ＶＲＷ４２より低いメモリセル、すなわち消去
状態にある“１１”セルと、“１０”データの書き込み
対象とされる“１０”セル、ならびに“００”データの
書き込み対象とされる“００”セルのうち書き込み未済
のメモリセルである。また、指定ワード線の読み出しワ
ード線電圧ＶＲＷ４２の選択レベルを受けてもオン状態
とならないメモリセルは、そのしきい値電圧がすでに読
み出しワード線電圧ＶＲＷ４２より高くなったメモリセ
ル、すなわち“００”データの書き込み対象とされる
“００”セルのうち書き込み済のメモリセルと、すでに
“０１”データの書き込みを終了した“０１”セルであ
る。

【００７８】データ線の選択ディスチャージを終えた多
値フラッシュメモリでは、次に処理ステップＳＴ６によ
り、センスラッチＳＬの各単位センスラッチの保持内容
に応じたデータ線の選択的なプリチャージが行われる。
このとき、各単位センスラッチでは、図９（ｄ）に示さ
れるように、内部電圧ＶＳ１及びＶＳ２が電源電圧ＶＣ
Ｃとされる。また、内部信号ＳＳ１は、選択プリチャー
ジが行われる間、０Ｖとされ、処理ステップＳＴ７のセ
ンス動作に先立って電源電圧ＶＣＣとされる。さらに、
内部信号ＳＳ２は、選択プリチャージが行われる間、１
Ｖ＋Ｖｔｈとされ、処理ステップＳＴ７のセンス動作に
先立って０Ｖとされる。

【００７９】これにより、センスラッチＳＬの各単位セ
ンスラッチのトランスファＭＯＳＦＥＴＮＳ３は、内部
信号ＳＳ１が０Ｖとされる間、オフ状態とされるが、メ
モリアレイＡＲＹＬの各グローバルデータ線は、対応す
る単位センスラッチのラッチ回路の左側の入出力ノード
ｎｓがハイレベルであることを条件に、言い換えるなら
ばメモリアレイＡＲＹＬの対応するメモリセルが“０
０”データ又は“１０”データの書き込み非対象セルで
あることを条件に、対応するＭＯＳＦＥＴＮＳ４及びＮ
Ｓ５、つまり信号経路Ｓ６を介して選択的にプリチャー
ジされ、内部電圧ＳＳ２よりしきい値電圧分だけ低い電
位、つまり１Ｖとされる。

【００８０】なお、この書き込み非対象データ線の１Ｖ
へのプリチャージは、処理ステップＳＴ７によるセンス
動作後も、センスラッチＳＬの対応する単位センスラッ
チの書き込み禁止フラグをもとに戻し、対応するメモリ
セルを書き込み非対象セルのままとするためのものであ
る。

【００８１】処理ステップＳＴ７によるセンス動作が開
始されると、センスラッチＳＬの各単位センスラッチで
は、図９（ｄ）で示したように、内部信号ＳＳ１が０Ｖ
から電源電圧ＶＣＣに変化され、内部信号ＳＳ２は１Ｖ
＋Ｖｔｈから０Ｖに変化される。このため、各単位セン
スラッチでは、ＭＯＳＦＥＴＮＳ４がオフ状態とされる
とともにトランスファＭＯＳＦＥＴＮＳ３がオン状態と
なり、各単位センスラッチは、メモリアレイＡＲＹＲの
対応するデータ線の電位つまり０．５Ｖを基準電位に、
メモリアレイＡＲＹＬの各データ線の電位を比較増幅す
る。

【００８２】この結果、書き込み対象セルのうち今回の
書き込みバイアス動作によってそのしきい値電圧が目標
値つまり読み出しワード線電圧ＶＲＷ４２以上となった
メモリセルが結合され、１Ｖのままディスチャージされ
なかったデータ線の電位は、１Ｖから電源電圧ＶＣＣに
拡大されるが、今回の書き込みバイアス動作によっても
そのしきい値電圧が目標値に達しなかったメモリセルが
結合され、０Ｖにディスチャージされたデータ線の電位
は、０Ｖのままとされる。各データ線の増幅後の電位
は、各データ線に関する新しい書き込み禁止フラグ又は
書き込みフラグとなって、対応する単位センスラッチに
そのまま保持される。

【００８３】次に、図８（ｂ）に示される“１０”セル
のベリファイ動作では、まず処理ステップＳＴ８によ
り、メモリアレイＡＲＹＬの全データ線が１Ｖにプリチ
ャージされた後、指定ワード線が読み出しワード線電圧
ＶＲＷ４１で選択状態とされ、各データ線は、対応する
メモリセルのしきい値電圧応じて選択的にディスチャー
ジされる。このとき、センスラッチＳＬの各単位センス
ラッチでは、図９（ｃ）に示したように、内部電圧ＶＳ
１及びＶＳ３がともに電源電圧ＶＣＣとされ、内部信号
ＳＳ１及びＳＳ３はそれぞれ０Ｖ及び１Ｖ＋Ｖｔｈとさ
れる。

【００８４】これにより、メモリアレイＡＲＹＬの各グ
ローバルデータ線は、対応する単位センスラッチのＭＯ
ＳＦＥＴＮＳ６、つまり信号経路Ｓ５を介して１Ｖにプ
リチャージされ、メモリアレイＡＲＹＲの各グローバル
データ線は、図示されない同様な信号経路を介して０．
５Ｖにプリチャージされる。

【００８５】メモリアレイＡＲＹＬの各データ線の１Ｖ
のプリチャージ電位は、指定ワード線の読み出しワード
線電圧ＶＲＷ４１の選択レベルを受けてオン状態となっ
たメモリセルを介して選択的にディスチャージされ、０
Ｖに変化する。

【００８６】言うまでもなく、指定ワード線の読み出し
ワード線電圧ＶＲＷ４１の選択レベルを受けてオン状態
となるメモリセルは、そのしきい値電圧が読み出しワー
ド線電圧ＶＲＷ４１より低いメモリセル、すなわち消去
状態にある“１１”セルと、“１０”データの書き込み
対象とされる“１０”セルのうち書き込み未済のメモリ
セルと、“００”データの書き込み対象とされる“０
０”セルのうちそのしきい値電圧がまだ読み出しワード
線電圧ＶＲＷ４１より低いメモリセルである。また、指
定ワード線の読み出しワード線電圧ＶＲＷ４１の選択レ
ベルを受けてオン状態とならないメモリセルは、そのし
きい値電圧が読み出しワード線電圧ＶＲＷ４１より高く
なったメモリセル、すなわち“１０”データ及び“０
０”データの書き込み対象とされる“１０”セル及び
“００”セルのうち書き込み済のメモリセルと、“０
１”データの書き込みを終了した“０１”セルである。

【００８７】データ線の選択ディスチャージを終えた多
値フラッシュメモリでは、処理ステップＳＴ９により、
データラッチＤＬＬの各単位データラッチの保持内容に
応じたデータ線の選択リセットが行われた後、処理ステ
ップＳＴ１０により、センスラッチＳＬの各単位センス
ラッチの保持内容に応じたデータ線の選択的なプリチャ
ージが行われる。このうち、処理ステップＳＴ９の選択
リセットが行われるとき、データラッチＤＬＬの各単位
データラッチでは、図９（ｅ）に示されるように、内部
電圧ＶＤ２及びＶＤ３が０Ｖとされるとともに、内部信
号ＳＤ１及びＳＤ３が０Ｖとされ、内部信号ＳＤ２は１
Ｖ＋Ｖｔｈとされる。

【００８８】これにより、メモリアレイＡＲＹＬの各デ
ータ線は、データラッチＤＬＬの対応する単位データラ
ッチによって保持される書き込みデータの上位ビットが
論理“０”であることを条件に、言い換えるならばデー
タラッチＤＬＬの対応する単位データラッチのラッチ回
路の右側の入出力ノードｎｄ２が電源電圧ＶＣＣとされ
ていることを条件に選択的にリセットされ、０Ｖとされ
る。

【００８９】なお、このデータ線の選択的なリセット
は、上記処理ステップＳＴ８によりディスチャージされ
なかった書き込み未済の“００”セルに対応するデータ
線の１Ｖを、一旦０Ｖにリセットし、センスラッチＳＬ
の各単位センスラッチに新しい書き込みフラグ又は書き
込み禁止フラグを残すためのものである。

【００９０】処理ステップＳＴ１０では、処理ステップ
ＳＴ６と同様に、センスラッチＳＬの各単位センスラッ
チの内部電圧ＶＳ１及びＶＳ２がともに電源電圧ＶＣＣ
とされる。また、内部信号ＳＳ１が、選択プリチャージ
が行われる間、０Ｖとされた後、処理ステップＳＴ１１
のセンス動作に先立って電源電圧ＶＣＣとされる。さら
に、内部信号ＳＳ２は、選択プリチャージが行われる
間、１Ｖ＋Ｖｔｈとされた後、処理ステップＳＴ１１の
センス動作に先立って０Ｖとされる。

【００９１】これにより、メモリアレイＡＲＹＬの各グ
ローバルデータ線は、センスラッチＳＬの対応する単位
センスラッチのラッチ回路の左側の入出力ノードｎｓが
電源電圧ＶＣＣとされていることを条件に、つまりメモ
リアレイＡＲＹＬの対応するメモリセルが“００”デー
タ又は“１０”データの書き込み非対象セルであること
を条件に、選択的にプリチャージされ、１Ｖとされる。

【００９２】なお、書き込み非対象データ線の１Ｖへの
プリチャージは、前述のように、処理ステップＳＴ１１
によるセンス動作後も、対応する単位センスラッチに保
持される書き込み禁止フラグをもとに戻し、対応するメ
モリセルを書き込み非対象セルのままとするためのもの
である。

【００９３】処理ステップＳＴ１１によるセンス動作が
開始されると、センスラッチＳＬの各単位センスラッチ
では、前記処理ステップＳＴ７の場合と同様に、内部信
号ＳＳ１が０Ｖから電源電圧ＶＣＣに変化され、内部信
号ＳＳ２は１Ｖ＋Ｖｔｈから０Ｖに変化される。このた
め、センスラッチＳＬの各単位センスラッチでは、ＭＯ
ＳＦＥＴＮＳ４がオフ状態とされるとともに、トランス
ファＭＯＳＦＥＴＮＳ３がオン状態となり、各単位セン
スラッチは、メモリアレイＡＲＹＲの対応するデータ線
の電位つまり０．５Ｖを基準電位として、メモリアレイ
ＡＲＹＬの各データ線の電位を比較増幅する。

【００９４】この結果、“１０”データの書き込み対象
セルのうち今回の書き込みバイアス動作によってそのし
きい値電圧が目標値つまり読み出しワード線電圧ＶＲＷ
４１以上となったメモリセルが結合され、１Ｖのままデ
ィスチャージされなかったデータ線の電位は、１Ｖから
電源電圧ＶＣＣに拡大されるが、今回の書き込みバイア
ス動作によってもそのしきい値電圧が目標値に達しなか
ったメモリセルが結合され、０Ｖにディスチャージされ
たデータ線の電位は、０Ｖのままとされる。これらのデ
ータ線の電位は、新しい書き込みフラグ又は書き込み禁
止フラグとなって、対応する単位センスラッチにそのま
ま保持される。

【００９５】以上のように、この実施例の多値フラッシ
ュメモリは、４値の２層ゲート構造型メモリセルが格子
配列されてなるメモリアレイＡＲＹＬ及びＡＲＹＲと、
各メモリアレイの外側にそれぞれ配置され、書き込み動
作時、与えられた書き込みデータの論理値を破壊するこ
となく保持するデータラッチＤＬＬ及びＤＬＲと、両メ
モリアレイの内側に配置され、書き込み動作時、対応す
るメモリセルが書き込み対象セルであるかどうかを示す
書き込みフラグ又は書き込み禁止フラグを保持し、ベリ
ファイ動作時には、メモリセルから出力される読み出し
信号を増幅し、その論理値を判定するセンスラッチＳＬ
とを備える。

【００９６】また、データラッチＤＬＬ及びＤＬＲの各
単位データラッチは、それぞれが保持する書き込みデー
タの上位ビットの論理値に応じて、メモリアレイＡＲＹ
Ｌ又はＡＲＹＲの対応するデータ線に１Ｖ又は２Ｖの書
き込み電圧を選択的に印加する機能を有するが、この機
能を実現するため各単位データラッチに追加される回路
素子は、２個のＮチャンネルＭＯＳＦＥＴのみに過ぎな
い。これにより、この実施例における書き込み動作は、
まずそのしきい値電圧の目標値が最も高い“０１”セル
に対する書き込みバイアス動作及びベリファイ動作を済
ませた後、そのしきい値電圧の目標値が“０１”セルよ
り低い“００”セル及び“１０”セルに対する書き込み
バイアス動作を同時に行う形で進められる。

【００９７】すでに述べたように、“０１”セルに対す
る書き込みバイアス動作は、その書き込み後のしきい値
電圧が読み出しワード線電圧ＶＲＷ４３より高いことの
みを必要条件とするため、当初から書き込みワード線電
圧の印加時間を長くして比較的粗っぽく行われ、ベリフ
ァイ動作の所要回数も少なくなって、書き込み所要時間
が短くてすむ。しかし、“００”セル及び“１０”セル
に対する書き込みバイアス動作は、その書き込み後のし
きい値電圧が読み出しワード線電圧ＶＲＷ４３及びＶＲ
Ｗ４２間あるいはＶＲＷ４２及びＶＲＷ４１間にはみ出
すことなく分布しなくてはならないため、書き込みワー
ド線電圧の印加時間を徐々に長くしながら行われ、ベリ
ファイ動作の所要回数も多くなって、書き込み所要時間
は、例えば“０１”セルに対する書き込み所要時間の数
倍程度に長くなる。

【００９８】この実施例のように、比較的長い書き込み
所要時間を必要とする“００”セル及び“１０”セルの
書き込みバイアス動作が同時に行われることで、多値フ
ラッシュメモリとしての合計書き込み所要時間Ｔｗは、
“０１”セルの書き込み所要時間をＴｗ０１とし、“０
０”セル及び“１０”セルのベリファイ所要時間を含む
書き込み所要時間をＴｗ００とするとき、 Ｔｗ＝Ｔｗ０１＋Ｔｗ００ となる。この結果、“００”セル及び“１０”セルの書
き込み所要時間Ｔｗ００が、“００”セルのベリファイ
動作に連続して行われる“１０”セルのベリファイ動作
によってやや長くなることを考慮しても、多値フラッシ
ュメモリの合計書き込み所要時間Ｔｗは、従来に比べて
約６０％程度短縮され、相応して多値フラッシュメモリ
の書き込み動作が高速化されるものである。

【００９９】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）例えば、その消去後のしきい値電圧が第１のしき
い値電圧を目標値とし、その書き込み後のしきい値電圧
が第２ないし第４のしきい値電圧を目標値とすべく分布
し、各分布領域においてそれぞれ論理“１１”，“１
０”，“００”ならびに“０１”なるデータを保持する
４値の２層ゲート構造型メモリセルがそれぞれ格子配列
されてなる一対のメモリアレイと、センスラッチならび
に一対のデータラッチとを備える多値フラッシュメモリ
等において、まずそのしきい値電圧の目標値が最も高い
“０１”セルに対する書き込みを済ませた後、“００”
セル及び“１０”セルに対する書き込みバイアス動作
を、各メモリセルのドレインに異なる電位の書き込み電
圧を印加しながら、同時に行うことで、与えられた書き
込みデータの論理値を破壊することなく、しかもセンス
ラッチ及びデータラッチの回路構成を大きく変えること
なく、“０１”セルに比べて数倍程度の長い書き込み所
要時間が必要な“００”セル及び“１０”セルの書き込
みバイアス動作を並行して実施することができるという
効果が得られる。

【０１００】（２）上記（１）項により、多値フラッシ
ュメモリ等としての合計書き込み所要時間を約６０％程
度短縮することができるという効果が得られる。 （３）上記（１）項及び（２）項により、多値フラッシ
ュメモリ等の書き込み動作の高速化を図ることができる
という効果が得られる。

【０１０１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、多値フラッシュメモリは、例えば×
４ビット又は×１６ビット等、任意のビット構成をとり
うるし、データ入出力端子ＩＯ０〜ＩＯ７は、データ入
力端子又はデータ出力端子としてそれぞれ専用化しても
よい。メモリアレイＡＲＹＬ及びＡＲＹＲならびにその
周辺部は、任意数のメモリマットに分割することができ
る。多値フラッシュメモリのブロック構成や起動制御信
号及び内部制御信号等の名称及び組み合わせならびにそ
の有効レベル等は、種々の実施形態をとりうる。

【０１０２】図２において、メモリアレイＡＲＹＬ及び
ＡＲＹＲは、任意数の冗長素子を含むことができるし、
その関連部も同様である。また、メモリアレイＡＲＹＬ
及びＡＲＹＲは、ＡＮＤ型アレイ構造及び階層データ線
方式をとることを必須条件とはしないし、階層ワード線
方式をとることもできる。図３において、メモリアレイ
ＡＲＹＬ及びＡＲＹＲを構成する２層ゲート構造型メモ
リセルのしきい値電圧の分布特性は、ほんの一例であ
り、その分布形態や各分布領域におけるしきい値電圧の
電位関係ならびに読み出し動作時におけるワード線選択
電位ＶＲＷ１〜ＶＲＷ３の電位関係等は任意に設定でき
る。また、メモリセルの各分布領域には、任意の論理値
を割り当てることができるし、メモリセルを例えば８値
等のメモリセルとすることもできる。この場合、そのし
きい値電圧の目標値が最も高いメモリセルと最も低い、
つまり消去状態にあるメモリセルとを除く６段階のメモ
リセルに対する書き込みバイアス動作を、二つずつ同時
に行えばよい。

【０１０３】図４において、センスラッチＳＬの単位セ
ンスラッチＵＳＬ０〜ＵＳＬｎ，データラッチＤＬＬ及
びＤＬＲの単位データラッチＵＤＬＬ０〜ＵＤＬＬｎな
らびにＵＤＬＲ０〜ＵＤＬＲｎの具体的構成は、本実施
例の制約を受けることなく種々考えられる。図５におい
て、各セルに対する書き込みバイアス動作及びベリファ
イ動作の絶対的な時間関係及び電位関係は、本発明の主
旨に何ら制約を与えない。図６において、４値メモリセ
ルの書き込み動作時における各部の電圧関係及びその絶
対値は、任意に設定できる。図７ないし図８において、
多値フラッシュメモリの書き込みバイアス動作及びベリ
ファイ動作時の処理シーケンスは、これらの実施例によ
る制約を受けることなく種々の実施形態をとりうるし、
各処理ステップにおける各部の電位関係及び接続形態も
同様である。

【０１０４】以上の説明では、主として本発明者により
なされた発明をその背景となった利用分野である４値の
多値フラッシュメモリに適用した場合について説明した
が、それに限定されるものではなく、例えば、同様な任
意値の多値フラッシュメモリにも適用できるし、このよ
うな多値フラッシュメモリを含むシングルチップマイク
ロコンピュータ等の論理集積回路装置にも適用できる。
この発明は、少なくとも多値メモリセルが格子配列され
てなるメモリアレイを備える半導体記憶装置ならびにこ
れを含む装置又はシステムに広く適用できる。

【０１０５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、例えば、その消去後のしき
い値電圧が第１のしきい値電圧を目標値とし、その書き
込み後のしきい値電圧が第２ないし第４のしきい値電圧
を目標値とすべく分布し、各分布領域においてそれぞれ
論理値“１１”，“１０”，“００”ならびに“０１”
なるデータを保持する４値メモリセルが格子配列されて
なる一対のメモリアレイと、センスラッチならびに一対
のデータラッチとを備える多値フラッシュメモリ等にお
いて、まずそのしきい値電圧の目標値が最も高い“０
１”セルに対する書き込みを済ませた後、“００”セル
及び“１０”セルに対する書き込みバイアス動作を、各
メモリセルのドレインに異なる電位の書き込み電圧を印
加しながら、同時に行う。

【０１０６】これにより、与えられた書き込みデータの
論理値を破壊することなく、しかもセンスラッチ及びデ
ータラッチの回路構成を大きく変えることなく、“０
１”セルに比べて数倍程度の長い書き込み所要時間を必
要とする“００”セル及び“１０”セルの書き込みバイ
アス動作を並行して実施することができるため、多値フ
ラッシュメモリ等としての合計書き込み所要時間を、従
来に比べて約６０％程度短縮し、その書き込み動作の高
速化を図ることができる。

【図面の簡単な説明】

【図１】この発明が適用された多値フラッシュメモリの
一実施例を示すブロック図である。

【図２】図１の多値フラッシュメモリのメモリアレイ及
び関連部の一実施例を示す部分的な回路図である。

【図３】図２のメモリアレイを構成する４値メモリセル
のしきい値電圧の一実施例を示す分布特性図である。

【図４】図１の多値フラッシュメモリのセンスラッチ及
びデータラッチの一実施例を示す部分的な回路図であ
る。

【図５】図１の多値フラッシュメモリの書き込み動作時
の処理シーケンスを説明するための一実施例を示す説明
図である。

【図６】図１の多値フラッシュメモリの書き込み動作時
の各部の電圧条件を説明するための一実施例を示す説明
図である。

【図７】図１の多値フラッシュメモリの書き込みバイア
ス動作時の一実施例を示す部分的な処理フロー図であ
る。

【図８】図１の多値フラッシュメモリのベリファイ動作
時の一実施例を示す部分的な処理フロー図である。

【図９】図１の多値フラッシュメモリの書き込み動作時
の各処理ステップにおける接続形態を説明するための一
実施例を示す説明図である。

【図１０】この発明に先立って本願発明者等が開発した
多値フラッシュメモリの書き込み動作時の処理シーケン
スを説明するための一例を示す説明図である。

【符号の説明】

ＡＲＹＬ，ＡＲＹＲ……メモリアレイ、ＸＤＬ，ＸＤＲ
……Ｘアドレスデコーダ、ＸＢ……Ｘアドレスバッフ
ァ、ＳＬ……センスラッチ、ＤＬＬ，ＤＬＲ……データ
ラッチ、ＹＤ……Ｙアドレスデコーダ、ＹＣ……Ｙアド
レスカウンタ、ＭＸ……マルチプレクサ、ＩＯ……入出
力バッファ、ＣＲ……コマンドレジスタ、ＶＧ……内部
電圧発生回路、ＣＴＬ……メモリ制御回路、ＳＣ……ク
ロック信号又はその入力端子、ＣＥＢ……チップイネー
ブル信号又はその入力端子、ＷＥＢ……ライトイネーブ
ル信号又はその入力端子、ＯＥＢ……出力イネーブル信
号又はその入力端子、ＲＥＳＢ……リセット信号又はそ
の入力端子、ＣＤＥＢ……コマンドイネーブル信号又は
その入力端子、Ｒ／ＢＢ……レディー／ビジー信号又は
その出力端子、ＩＯ０〜ＩＯ７……入出力データ又はそ
の入出力端子、ＶＣＣ……電源電圧又はその入力端子、
ＶＳＳ……接地電位又はその入力端子。ＣＢＬ００〜Ｃ
ＢＬ０ｎ，ＣＢＲ００〜ＣＢＲ０ｎ……セルブロック、
ＷＬ０〜ＷＬｍ，ＷＲ０〜ＷＲｍ……ワード線、ＧＢＬ
０〜ＧＢＬｎ，ＧＢＲ０〜ＧＢＲｎ……グローバルデー
タ線、ＬＢＬ００〜ＬＢＬ０ｎ，ＬＢＲ００〜ＬＢＲ０
ｎ……ローカルデータ線、ＳＬＬ００〜ＳＬＬ０ｎ，Ｓ
ＬＲ００〜ＳＬＲ０ｎ……ソース線、ＭＣ……２層ゲー
ト構造型メモリセル、ＭＤＬ０，ＭＤＲ０，ＭＳＬ０，
ＭＳＲ０……ブロック選択信号、ＳＬＬ０，ＳＬＲ０…
…共通ソース線、ＵＳＬ０〜ＵＳＬｎ……単位センスラ
ッチ、ＵＤＬＬ０〜ＵＤＬＬｎ，ＵＤＬＲ０〜ＵＤＬＲ
ｎ……単位データラッチ。ＮＭ１〜ＮＭ２，ＮＤ１〜Ｎ
Ｄ７，ＮＳ１〜ＮＳ６……ＮチャンネルＭＯＳＦＥＴ、
ＰＤ１〜ＰＤ２，ＰＳ１〜ＰＳ２……ＰチャンネルＭＯ
ＳＦＥＴ、ＶＤ１〜ＶＤ３，ＶＳ１〜ＶＳ３……内部電
圧又はその供給点、ＳＤ１〜ＳＤ３，ＳＳ１〜ＳＳ３…
…内部信号又はその供給点。Ｖｔｈ４１〜Ｖｔｈ４４…
…しきい値電圧又はその目標値、ＶＲＷ４１〜ＶＲＷ４
３……読み出しワード線電圧。ＳＴ１〜ＳＴ１１……処
理ステップ。

フロントページの続き Ｆターム(参考） 5B025 AA03 AB01 AC01 AD04 AD06 AE05

Claims (5)

【特許請求の範囲】
1. 【請求項１】 その消去後のしきい値電圧が、第１のし
   きい値電圧を目標値とし、その書き込み後のしきい値電
   圧が、第２ないし第ｐのしきい値電圧を目標値とすべく
   分布する２層ゲート構造型のメモリセルが格子配列され
   てなるメモリアレイを具備するものであって、かつ、 そのしきい値電圧の目標値を第２ないし第ｐ−１のしき
   い値電圧とすべきメモリセルに対する書き込みバイアス
   動作が、所定の組み合わせで同時に行われることを特徴
   とする半導体記憶装置。
2. 【請求項２】 請求項１において、 上記メモリセルは、その書き込み後のしきい値電圧が第
   ２ないし第４のしきい値電圧を目標値とすべく分布する
   ４値のメモリセルであり、 上記同時に行われる書き込みは、そのしきい値電圧の目
   標値を第２及び第３のしきい値電圧とすべきメモリセル
   に対するものであって、 該メモリセルに対する書き込みは、そのしきい値電圧の
   目標値を第４のしきい値電圧とすべきメモリセルに対す
   る書き込みが終了した後、行われるものであることを特
   徴とする半導体記憶装置。
3. 【請求項３】 請求項１又は請求項２において、 上記半導体記憶装置は、 上記メモリセルがそれぞれ格子配列されてなる一対のメ
   モリアレイと、 該メモリアレイの内側に配置され、書き込み後のベリフ
   ァイ動作時、指定メモリセルの読み出し信号の論理値を
   判定するセンスラッチと、 上記一対のメモリアレイの外側にそれぞれ配置され、書
   き込み動作時、書き込みデータの上位又は下位ビットを
   それぞれ保持する一対のデータラッチとを具備するもの
   であることを特徴とする半導体記憶装置。
4. 【請求項４】 請求項１，請求項２又は請求項３におい
   て、 そのしきい値電圧の目標値を上記第２のしきい値電圧と
   すべきメモリセルに対する書き込みは、そのコントロー
   ルゲートに第１の電圧を印加し、そのドレインに第２の
   電圧を印加して行われ、 そのしきい値電圧の目標値を上記第３のしきい値電圧と
   すべきメモリセルに対する書き込みは、そのコントロー
   ルゲートに上記第１の電圧を印加し、そのドレインに上
   記第２の電圧より絶対値の小さな第３の電圧を印加して
   行われ、 そのしきい値電圧の目標値を上記第４のしきい値電圧と
   すべきメモリセルに対する書き込みは、そのコントロー
   ルゲートに上記第１の電圧を印加し、そのドレインに上
   記第３の電圧より絶対値の小さな第４の電圧を印加して
   行われるものであることを特徴とする半導体記憶装置。
5. 【請求項５】 請求項１，請求項２，請求項３又は請求
   項４において、 上記メモリセルは、 その書き込み後のしきい値電圧が第２のしきい値電圧を
   目標値とすべく分布するとき、論理値“１０”のデータ
   を保持するものとされ、その書き込み後のしきい値電圧
   が第３のしきい値電圧を目標値とすべく分布するとき、
   論理値“００”のデータを保持するものとされるもので
   あって、 上記データラッチのそれぞれは、 第１の内部電圧供給点と対応するデータ線との間に直列
   形態に設けられ、書き込み動作時、そのゲートに上記第
   ２の電圧よりそのしきい値電圧分だけ絶対値の大きな第
   ５の電圧を受ける第１のＮチャンネルＭＯＳＦＥＴ、及
   び対応する書き込みデータの上位ビットが論理“１”と
   されることで選択的にオン状態とされる第２のＮチャン
   ネルＭＯＳＦＥＴと、 第２の内部電圧供給点と対応するデータ線との間に直列
   形態に設けられ、書き込み動作時、そのゲートに上記第
   ３の電圧よりそのしきい値電圧分だけ絶対値の大きな第
   ６の電圧を受ける第３のＮチャンネルＭＯＳＦＥＴ、及
   び対応する書き込みデータの上位ビットが論理“０”と
   されることで選択的にオン状態とされる第４のＮチャン
   ネルＭＯＳＦＥＴとを含むものであることを特徴とする
   半導体記憶装置。