JP2002008380A - 多値メモリ - Google Patents

Abstract

(57)【要約】 【課題】 多値情報に対応したしきい値電圧の分布の狭
帯化を図りつつ、書き込み動作マージンの改善と製品歩
留りの改善を実現した多値メモリを提供する。 【解決手段】 その消去後のしきい値電圧を第１のしき
い値電圧を目標値とし、その書き込み後のしきい値電圧
を第２ないし第ｐのしきい値電圧を目標値とすべく分布
する２層ゲート構造型のメモリセルを備えた多値メモリ
において、上記しきい値電圧の目標値を第２ないし第ｐ
−１のしきい値電圧とすべきメモリセルに対する書き込
み動作の後に上記第ｐ−１のしきい値電圧に対応したデ
ィスターブにより不良が検出されとき、メモリセルを第
１のしきい値電圧を目標値とする消去状態にした後の再
書き込において上記第２ないし第ｐ−１のしきい値電圧
とすべきメモリセルへの１回当たりの書き込み量を前回
よりも小さくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は多値メモリに関
し、例えば、４値の２層ゲート構造型メモリセルが格子
配列されてなるメモリアレイを具備する多値フラッシュ
メモリに利用して特に有効な技術に関する。

【０００２】

【従来の技術】コントロールゲート及びフローティング
ゲートを備える２層ゲート構造型メモリセルがある。ま
た、該２層ゲート構造型メモリセルからなり、例えばそ
のしきい値電圧が４段階に切り換えられることでそれぞ
れ２ビットの記憶データを保持しうる４値メモリセルが
あり、このような４値メモリセルが格子配列されてなる
メモリアレイを基本構成要素とする多値フラッシュメモ
リがある。

【０００３】

【発明が解決しようとする課題】多値メモリのしきい値
電圧の分布は、図２に示すようのようなしきい値電圧の
分布に収まるような書き込み動作の狭帯化が必須であ
り、狭帯化できなかった場合は書き込みは失敗となり、
そのセクタは以降不良セクタとなる。これにより、不良
セクタ数増加によるＰ検歩留低下や別セクタヘ再書き込
み要（ユーザー側の負担大）といった影響が出る。

【０００４】この発明の目的は、多値情報に対応したし
きい値電圧の分布の狭帯化を図りつつ、書き込み動作マ
ージンの改善を図った多値メモリを提供することにあ
る。この発明の他の目的は、製品歩留りの改善を実現し
た多値メモリを提供することにある。この発明の前記な
らびにその他の目的と新規な特徴は、この明細書の記述
及び添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、その消去後のしきい値電圧を
第１のしきい値電圧を目標値とし、その書き込み後のし
きい値電圧を第２ないし第ｐのしきい値電圧を目標値と
すべく分布する２層ゲート構造型のメモリセルを備えた
多値メモリにおいて、上記しきい値電圧の目標値を第２
ないし第ｐ−１のしきい値電圧とすべきメモリセルに対
する書き込み動作の後に上記第ｐ−１のしきい値電圧に
対応したディスターブにより不良が検出されとき、メモ
リセルを第１のしきい値電圧を目標値とする消去状態に
した後の再書き込において上記第２ないし第ｐ−１のし
きい値電圧とすべきメモリセルへの１回当たりの書き込
み量を前回よりも小さくする。

【０００６】

【発明の実施の形態】図８には、この発明が適用される
多値フラッシュメモリ（多値メモリ）の一実施例のブロ
ック図が示されている。同図をもとに、まずこの実施例
の多値フラッシュメモリの構成及び動作の概要について
説明する。なお、図１の各ブロックを構成する回路素子
は、特に制限されないが、公知のＭＯＳＦＥＴ（金属酸
化物半導体型電界効果トランジスタ。この明細書では、
ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタ
の総称とする）集積回路の製造技術により、単結晶シリ
コンのような１個の半導体基板面上に形成される。

【０００７】図８において、この実施例の多値フラッシ
ュメモリは、一対のメモリアレイＡＲＹＬ及びＡＲＹＲ
と、これらのメモリアレイの内側に配置されるセンスラ
ッチＳＬと、その外側にそれぞれ配置される一対のデー
タラッチＤＬＬ及びＤＬＲとを備える。このうち、メモ
リアレイＡＲＹＬ及びＡＲＹＲは、後述するように、図
の垂直方向に平行して配置される所定数のワード線と、
図の水平方向に平行して配置される所定数のグローバル
データ線とをそれぞれ含む。これらのワード線及びグロ
ーバルデータ線の交点には、フローティングゲート及び
コントロールゲートを有する２層ゲート構造型メモリセ
ルがそれぞれ格子配置される。

【０００８】この実施例において、メモリアレイＡＲＹ
Ｌ及びＡＲＹＲは、階層データ線方式をとり、そのメモ
リセルは、それぞれｍ＋１個を単位としてセルブロック
にグループ分割される。また、各セルブロックを構成す
るｍ＋１個のメモリセルのドレインは、対応するローカ
ルデータ線にそれぞれ共通結合され、そのソースは、対
応するソース線に共通結合される。さらに、各セルブロ
ックのローカルデータ線は、そのゲートに所定のブロッ
ク選択信号を受けるＮチャンネル型のスイッチＭＯＳＦ
ＥＴを介して対応するグローバルデータ線に結合され、
各セルブロックのソース線は、そのゲートに他の所定の
ブロック選択信号を受けるＮチャンネル型のスイッチＭ
ＯＳＦＥＴを介して共通ソース線に結合される。

【０００９】一方、メモリアレイＡＲＹＬ及びＡＲＹＲ
を構成するメモリセルは、４値メモリセルとされ、その
しきい値電圧は、保持すべき２ビットの記憶データの論
理値に応じて４段階に切り換えられる。メモリアレイＡ
ＲＹＬ及びＡＲＹＲの具体的構成及びメモリセルの動作
特性等については、後で詳細に説明する。

【００１０】メモリアレイＡＲＹＬ及びＡＲＹＲを構成
するワード線は、その下方においてＸアドレスデコーダ
ＸＤＬ又はＸＤＲに結合され、選択的に所定の選択又は
非選択レベルとされる。ＸアドレスデコーダＸＤＬ及び
ＸＤＲには、ＸアドレスバッファＸＢから所定ビットの
内部Ｘアドレス信号が共通に供給されるとともに、メモ
リ制御回路ＣＴＬから内部制御信号ＸＧが共通に供給さ
れる。また、ＸアドレスバッファＸＢには、データ入出
力端子ＩＯ０〜ＩＯ７からデータ入出力回路ＩＯ及びマ
ルチプレクサＭＸを介してＸアドレス信号が供給され、
メモリ制御回路ＣＴＬから内部制御信号ＸＬ１及びＸＬ
２が供給される。

【００１１】ここで、Ｘアドレス信号は、８を超えるビ
ット数とされ、データ入出力端子ＩＯ０〜ＩＯ７から２
回のサイクルに分けて時分割的に供給される。このう
ち、１回目のサイクルで入力されるＸアドレス信号の下
位ビットは、内部制御信号ＸＬ１に従ってＸアドレスバ
ッファＸＢの下位ビットに取り込まれ、２回目のサイク
ルで入力される上位ビットは、内部制御信号ＸＬ２に従
ってＸアドレスバッファＸＢの上位ビットに取り込まれ
る。ＸアドレスバッファＸＢは、これらのＸアドレス信
号をもとに非反転及び反転信号からなる内部Ｘアドレス
信号を形成して、ＸアドレスデコーダＸＤＬ及びＸＤＲ
に供給する。

【００１２】ＸアドレスデコーダＸＤＬ及びＸＤＲは、
内部制御信号ＸＧのハイレベルを受けて選択的に動作状
態となり、ＸアドレスバッファＸＢから供給される内部
Ｘアドレス信号をデコードして、メモリアレイＡＲＹＬ
又はＡＲＹＲの対応するワード線及びブロック選択信号
を所定の選択又は非選択レベルとする。

【００１３】次に、メモリアレイＡＲＹＬ及びＡＲＹＲ
を構成するグローバルデータ線は、その内側においてセ
ンスラッチＳＬの対応する単位センスラッチにそれぞれ
結合されるとともに、その外側においてデータラッチＤ
ＬＬ及びＤＬＲの対応する単位データラッチにそれぞれ
結合される。センスラッチＳＬならびにデータラッチＤ
ＬＬ及びＤＬＲには、ＹアドレスデコーダＹＤから対応
する所定ビットのカラム選択信号がそれぞれ供給され
る。また、ＹアドレスデコーダＹＤには、Ｙアドレスカ
ウンタＹＣから所定ビットの内部Ｙアドレス信号が供給
されるとともに、メモリ制御回路ＣＴＬから内部制御信
号ＹＧが供給される。

【００１４】センスラッチＳＬは、メモリアレイＡＲＹ
Ｌ及びＡＲＹＲの各グローバルデータ線に対応して設け
られる所定数の単位センスラッチを備える。これらの単
位センスラッチは、読み出し動作時又はベリファイ動作
時、各メモリセルからグローバルデータ線に出力される
読み出し信号を増幅し、その論理値を判定するセンスア
ンプとして作用するとともに、書き込み動作時には、メ
モリアレイＡＲＹＬ又はＡＲＹＬの対応するメモリセル
が書き込み対象セルであるか否かを示す書き込みフラグ
又は書き込み禁止フラグを保持するラッチとして作用す
る。

【００１５】一方、データラッチＤＬＬ及びＤＬＲは、
メモリアレイＡＲＹＬ又はＡＲＹＲの各グローバルデー
タ線に対応して設けられる所定数の単位データラッチを
それぞれ備える。これらの単位データラッチは、読み出
し動作時、センスラッチＳＬの各単位センスラッチの増
幅動作により得られる読み出しデータを保持するととも
に、ＹアドレスデコーダＹＤから供給されるカラム選択
信号に従って順次選択的にマルチプレクサＭＸに伝達す
る。また、書き込み動作時には、外部のアクセス装置か
らデータ入出力端子ＩＯ０〜ＩＯ７，データ入出力回路
ＩＯならびにマルチプレクサＭＸを介して入力される書
き込みデータの上位又は下位ビットを、上記カラム選択
信号に従って順次選択的に取り込み、保持する。

【００１６】センスラッチＳＬならびにデータラッチＤ
ＬＬ及びＤＬＲの具体的構成及び動作ならびに多値フラ
ッシュメモリの書き込み動作時における具体的な処理シ
ーケンス及び処理フロー等については、後で詳細に説明
する。

【００１７】ＹアドレスカウンタＹＣは、図示されない
内部クロック信号に従って歩進動作を行い、所定ビット
の内部Ｙアドレス信号を形成して、Ｙアドレスデコーダ
ＹＤに供給する。また、ＹアドレスデコーダＹＤは、Ｙ
アドレスカウンタＹＣから供給される内部Ｙアドレス信
号をデコードして、前記カラム選択信号の対応するビッ
トを順次択一的にハイレベルとする。これらのカラム選
択信号は、センスラッチＳＬならびにデータラッチＤＬ
Ｌ及びＤＬＲに供給される。

【００１８】マルチプレクサＭＸは、その左側に設けら
れる第１の入出力端子と、その右側に設けられる第２の
出力端子，第３の入出力端子ならびに第４の出力端子と
を備える。このうち、マルチプレクサＭＸの第１の入出
力端子は、データ入出力回路ＩＯの右側の入出力端子に
結合され、その第３の入出力端子は、センスラッチＳＬ
ならびにデータラッチＤＬＬ及びＤＬＲに結合される。
また、その第２の出力端子は、コマンドレジスタＣＲの
入力端子に結合され、その第４の出力端子は、Ｘアドレ
スバッファＸＢの入力端子に結合される。データ入出力
回路ＩＯの左側の入出力端子は、データ入出力端子ＩＯ
０〜ＩＯ７に結合される。

【００１９】マルチプレクサＭＸは、外部のアクセス装
置からデータ入出力端子ＩＯ０〜ＩＯ７ならびにデータ
入出力回路ＩＯを介して入力されるＸアドレス信号，書
き込みデータならびにコマンドデータを、対応するＸア
ドレスバッファＸＢ，データラッチＤＬＬ及びＤＬＲあ
るいはコマンドレジスタＣＲに伝達するとともに、デー
タラッチＤＬＬ又はＤＬＲの指定されたそれぞれ４個の
単位データラッチから出力される計８ビットの出力デー
タをデータ入出力回路ＩＯに伝達する。また、データ入
出力回路ＩＯは、外部のアクセス装置からデータ入出力
端子ＩＯ０〜ＩＯ７を介して入力されるＸアドレス信
号，書き込みデータならびにコマンドデータをマルチプ
レクサＭＸに伝達するとともに、データラッチＤＬＬ又
はＤＬＲからマルチプレクサＭＸを介して出力される出
力データをデータ入出力端子ＩＯ０〜ＩＯ７を介して外
部のアクセス装置に出力する。

【００２０】一方、コマンドレジスタＣＲは、データ入
出力端子ＩＯ０〜ＩＯ７からデータ入出力回路ＩＯなら
びにマルチプレクサＭＸを介して入力される８ビットの
コマンドデータを内部制御信号ＣＬに従って取り込み、
保持するとともに、メモリ制御回路ＣＴＬに伝達する。
また、内部電圧発生回路ＶＧは、外部端子ＶＣＣを介し
て供給される電源電圧ＶＣＣと、外部端子ＶＳＳを介し
て供給される接地電位ＶＳＳとをもとに各種内部電圧を
生成し、各部に供給する。

【００２１】メモリ制御回路ＣＴＬは、外部のアクセス
装置から起動制御信号として供給されるチップイネーブ
ル信号ＣＥＢ（ここで、それが有効とされるとき選択的
にロウレベルとされるいわゆる反転信号等については、
その名称の末尾にＢを付して表す。以下同様），ライト
イネーブル信号ＷＥＢ，出力イネーブル信号ＯＥＢ，リ
セット信号ＲＥＳＢ，コマンドイネーブル信号ＣＤＥＢ
ならびにクロック信号ＳＣと、コマンドレジスタＣＲか
ら供給されるコマンドデータとをもとに、上記各種の内
部制御信号等を選択的に形成し、多値フラッシュメモリ
の各部に供給するとともに、レディー／ビジー信号Ｒ／
ＢＢを選択的にロウレベルとして、多値フラッシュメモ
リの使用状況を外部のアクセス装置に知らせる。

【００２２】図９には、図８の多値フラッシュメモリの
メモリアレイＡＲＹＬ及びＡＲＹＲならびにその関連部
の一実施例の部分的な回路図が示されている。メモリア
レイＡＲＹＬ及びＡＲＹＲの左端に配置されるｎ＋１個
のセルブロックＣＢＬ００〜ＣＢＬ０ｎならびにＣＢＲ
００〜ＣＢＲ０ｎがその代表例として部分的に示され、
センスラッチＳＬならびにデータラッチＤＬＬ及びＤＬ
Ｒの対応する部分が併記される。以下、図９に示される
部分を代表例として、具体的な説明を進める。以下の回
路図において、そのチャネル（バックゲート）部に矢印
が付されるＭＯＳＦＥＴはＰチャンネル型であって、矢
印の付されないＮチャンネルＭＯＳＦＥＴと区別して示
される。

【００２３】図９において、この実施例の多値フラッシ
ュメモリのメモリアレイＡＲＹＬ及びＡＲＹＲは、特に
制限されないが、いわゆるＡＮＤ（アンド）型のアレイ
構造をとり、図の垂直方向に平行して配置される合計ｋ
×（ｍ＋１）本のワード線ＷＬ０〜ＷＬｍあるいはＷＲ
０〜ＷＲｍ（図９には、ｋ組のワード線群のうちの１組
のみが例示される。以下同様）と、図の垂直方向に平行
して配置されるｎ＋１本のグローバルデータ線ＧＢＬ０
〜ＧＢＬｎあるいはＧＢＲ０〜ＧＢＲｎとを含む。これ
らのワード線及びグローバルデータ線の交点近傍には、
それぞれコントロールゲート及びフローティングゲート
を有する合計ｋ×（ｍ＋１）×（ｎ＋１）個の２層ゲー
ト構造型メモリセルＭＣが格子状に配置される。

【００２４】この実施例において、多値フラッシュメモ
リは階層データ線方式をとり、メモリアレイＡＲＹＬ及
びＡＲＹＲを構成するメモリセルＭＣは、同一列に配置
されるｍ＋１個を単位として、それぞれ合計（ｋ＋１）
×（ｎ＋１）個のセルブロックＣＢＬ００〜ＣＢＬ０ｎ
ないしＣＢＬｋ０〜ＣＢＬｋｎ（ＣＢＬ１０〜ＣＢＬ１
ｎないしＣＢＬｋ０〜ＣＢＬｋｎは図示されない）ある
いはＣＢＲ００〜ＣＢＲ０ｎないしＣＢＲｋ０〜ＣＢＲ
ｋｎ（ＣＢＲ１０〜ＣＢＲ１ｎないしＣＢＲｋ０〜ＣＢ
Ｒｋｎは図示されない）にグループ分割される。以下、
図示されるセルブロックＣＢＬ００〜ＣＢＬ０ｎならび
にＣＢＲ００〜ＣＢＲ０ｎを例に、メモリアレイＡＲＹ
Ｌ及びＡＲＹＲに関する具体的説明を進める。

【００２５】メモリアレイＡＲＹＬ及びＡＲＹＲのセル
ブロックＣＢＬ００〜ＣＢＬ０ｎならびにＣＢＲ００〜
ＣＢＲ０ｎを構成するｍ＋１個のメモリセルＭＣのドレ
インは、対応するローカルデータ線ＬＢＬ００〜ＬＢＬ
０ｎあるいはＬＢＲ００〜ＬＢＲ０ｎに共通結合され、
そのソースは、対応するソース線ＳＬＬ００〜ＳＬＬ０
ｎあるいはＳＬＲ００〜ＳＬＲ０ｎに共通結合される。
ローカルデータ線ＬＢＬ００〜ＬＢＬ０ｎならびにＬＢ
Ｒ００〜ＬＢＲ０ｎは、Ｎチャンネル型の選択ＭＯＳＦ
ＥＴＮＭ１を介して対応するグローバルデータ線ＧＢＬ
０〜ＧＢＬｎあるいはＧＢＲ０〜ＧＢＲｎに結合され、
ソース線ＳＬＬ００〜ＳＬＬ０ｎならびにＳＬＲ００〜
ＳＬＲ０ｎは、Ｎチャンネル型の選択ＭＯＳＦＥＴＮＭ
２を介して対応する共通ソース線ＳＬＬ０又はＳＬＲ０
に結合される。

【００２６】メモリアレイＡＲＹＬ及びＡＲＹＲの同一
行に配置されるｎ＋１個のセルブロックＣＢＬ００〜Ｃ
ＢＬ０ｎならびにＣＢＲ００〜ＣＢＲ０ｎの選択ＭＯＳ
ＦＥＴＮＭ１のゲートには、ＸアドレスデコーダＸＤＬ
又はＸＤＲから対応するブロック選択信号ＭＤＬ０又は
ＭＤＲ０が共通に供給され、選択ＭＯＳＦＥＴＮＭ２の
ゲートには、対応するブロック選択信号ＭＳＬ０又はＭ
ＳＲ０が共通に供給される。また、メモリアレイＡＲＹ
Ｌ及びＡＲＹＲの同一行に配置されるｎ＋１個のメモリ
セルＭＣのコントロールゲートは、対応するワード線Ｗ
Ｌ０〜ＷＬｍあるいはＷＲ０〜ＷＲｍにそれぞれ共通結
合される。

【００２７】メモリアレイＡＲＹＬ及びＡＲＹＲを構成
する２層ゲート構造型メモリセルＭＣは、図２に例示さ
れるように、いわゆる４値メモリセルとされ、そのしき
い値電圧は、消去状態に対応するしきい値電圧（第１の
しきい値電圧）と、書き込み状態に対応するしきい値電
圧（第２ないし第４のしきい値電圧）をそれぞれ目標値
とすべく４段階に分布する。したがって、各メモリセル
ＭＣは、１個でそれぞれ２ビットの記憶データを保持す
るものとなり、各分布領域における記憶データの論理値
は、順次それぞれ“１１”，“１０”，“００”ならび
に“０１”に設定される。

【００２８】読み出しモード時又は書き込みモードのベ
リファイ動作時、メモリアレイＡＲＹＬ及びＡＲＹＲを
構成するメモリセルＭＣは、そのコントロールゲートつ
まり対応するワード線ＷＬ０〜ＷＬｍあるいはＷＲ０〜
ＷＲｍが、上記第２ないし第４のしきい値電圧に対応し
た読み出しワード線電圧ＶＲＷ４１，ＶＲＷ４２あるい
はＶＲＷ４３で選択状態とされることでそれぞれ選択的
にオン状態となり、対応するグローバルデータ線ＧＢＬ
０〜ＧＢＬｎあるいはＧＢＲ０〜ＧＢＲｎのプリチャー
ジ電位を選択的に引き抜き、各グローバルデータ線にそ
の保持データに対応した読み出し信号を出力する。

【００２９】言うまでもなく、論理値“１１”の記憶デ
ータを保持するメモリセルＭＣは、対応するワード線Ｗ
Ｌ０〜ＷＬｍあるいはＷＲ０〜ＷＲｍがワード線選択電
位ＶＲＷ１，ＶＲＷ２ならびにＶＲＷ３のいずれで選択
状態とされる場合もオン状態となる。また、論理値“１
０”の記憶データを保持するメモリセルＭＣは、対応す
るワード線がワード線選択電位ＶＲＷ２又はＶＲＷ３で
選択状態とされることで選択的にオン状態となり、論理
値“００”の記憶データを保持するメモリセルＭＣは、
対応するワード線がワード線選択電位ＶＲＷ３で選択状
態とされることで選択的にオン状態となる。さらに、論
理値“０１”の記憶データを保持するメモリセルＭＣ
は、対応するワード線がワード線選択電位ＶＲＷ１〜Ｖ
ＲＷ３のいずれで選択状態とされる場合もオン状態とは
ならない。

【００３０】図９において、メモリアレイＡＲＹＬ及び
ＡＲＹＲを構成するワード線ＷＬ０〜ＷＬｍならびにＷ
Ｒ０〜ＷＲｍは、その下方において図示されないＸアド
レスデコーダＸＤＬ又はＸＤＲにそれぞれ結合され、所
定の選択又は非選択レベルとされる。また、各メモリア
レイを構成するグローバルデータ線ＧＢＬ０〜ＧＢＬｎ
ならびにＧＢＲ０〜ＧＢＲｎは、その内側においてセン
スラッチＳＬの対応する単位センスラッチＵＳＬ０〜Ｕ
ＳＬｎにそれぞれ結合され、その外側においてデータラ
ッチＤＬＬ又はＤＬＲの対応する単位データラッチＵＤ
ＬＬ０〜ＵＤＬＬｎあるいはＵＤＬＲ０〜ＵＤＬＲｎに
それぞれ結合される。

【００３１】図１０には、図８、図９の多値フラッシュ
メモリのセンスラッチＳＬ及びデータラッチＤＬＬの一
実施例の部分的な回路図が示されている。同図をもと
に、この実施例の多値フラッシュメモリに含まれるセン
スラッチＳＬならびにデータラッチＤＬＬ及びＤＬＲの
具体的構成及び動作について説明する。

【００３２】図１０には、メモリアレイＡＲＹＬの関連
する部分が再掲される。また、以下の記述では、センス
ラッチＳＬの単位センスラッチＵＳＬ０及びデータラッ
チＤＬＬの単位データラッチＵＤＬＬ０をもって、セン
スラッチＳＬの単位センスラッチＵＳＬ０〜ＵＳＬｎな
らびにデータラッチＤＬＬの単位データラッチＵＤＬＬ
０〜ＵＤＬＬｎを説明する。さらに、図１０では、セン
スラッチＳＬの単位センスラッチＵＳＬ０〜ＵＳＬｎの
右側の部分、つまりそのメモリアレイＡＲＹＲ及びデー
タラッチＤＬＲに対応する部分と、前記カラム選択信号
に従って読み出しデータを選択的にマルチプレクサＭＸ
に伝達し、またマルチプレクサＭＸから供給される書き
込みデータを選択的に取り込むためのＹゲート回路が割
愛されて示される。データラッチＤＬＲの単位データラ
ッチＵＤＬＲ０〜ＵＤＬＲｎについては、データラッチ
ＤＬＬの単位データラッチＵＤＬＬ０〜ＵＤＬＬｎと線
対称的な構成とされるため、以下の説明から類推された
い。

【００３３】図１０において、この実施例の多値フラッ
シュメモリのセンスラッチＳＬは、メモリアレイＡＲＹ
Ｌ及びＡＲＹＲのグローバルデータ線ＧＢＬ０〜ＧＢＬ
ｎならびにＧＢＲ０〜ＧＢＲｎに対応して設けられるｎ
＋１個の単位センスラッチＵＳＬ０〜ＵＳＬｎを備え、
これらの単位センスラッチのそれぞれは、単位センスラ
ッチＵＳＬ０に代表して示されるように、Ｐチャンネル
ＭＯＳＦＥＴＰＳ１及びＮチャンネルＭＯＳＦＥＴＮＳ
１ならびにＰチャンネルＭＯＳＦＥＴＰＳ２及びＮチャ
ンネルＭＯＳＦＥＴＮＳ２からなる一対のＣＭＯＳ（相
補型ＭＯＳ）インバータが互いに交差結合されてなるラ
ッチ回路を含む。

【００３４】センスラッチＳＬの単位センスラッチＵＳ
Ｌ０〜ＵＳＬｎの各ラッチ回路を構成するＰチャンネル
ＭＯＳＦＥＴＰＳ１及びＰＳ２のソースには、内部電圧
ＶＳ１が共通に供給され、ＮチャンネルＭＯＳＦＥＴＮ
Ｓ１及びＮＳ２のソースには接地電位ＶＳＳが共通に供
給される。また、各ラッチ回路の左側の入出力ノード
は、Ｎチャンネル型のトランスファＭＯＳＦＥＴＮＳ３
を介してメモリアレイＡＲＹＬの対応するグローバルデ
ータ線ＧＢＬ０〜ＧＢＬｎに結合され、その右側の入出
力ノードは、同様な図示されないＮチャンネル型のトラ
ンスファＭＯＳＦＥＴを介してメモリアレイＡＲＹＲの
対応するグローバルデータ線ＧＢＲ０〜ＧＢＲｎに結合
される。各単位センスラッチのトランスファＭＯＳＦＥ
ＴＮＳ３のゲートには、内部信号ＳＳ１が共通に供給さ
れる。

【００３５】センスラッチＳＬの単位センスラッチＵＳ
Ｌ０〜ＵＳＬｎの各ラッチ回路の左側の入出力ノード
は、内部信号ＳＳ１が所定のハイレベルとされ、トラン
スファＭＯＳＦＥＴＮＳ３がオン状態とされることで選
択的にメモリアレイＡＲＹＬの対応するグローバルデー
タ線ＧＢＬ０〜ＧＢＬｎに接続される。また、各ラッチ
回路は、内部電圧ＶＳ１が所定のハイレベルとされるこ
とで選択的に動作状態となり、メモリアレイＡＲＹＬの
指定メモリセルＭＣから対応するグローバルデータ線Ｇ
ＢＬ０〜ＧＢＬｎを介して出力される読み出し信号をそ
れぞれ増幅して、その論理値を判定し、保持するととも
に、書き込み動作時には、データラッチＤＬＬ及びＤＬ
Ｒの対応する単位データラッチに取り込まれた書き込み
データやベリファイ結果をもとに生成され、対応するメ
モリセルが書き込み対象セルであるか否かを示す書き込
みフラグ又は書き込み禁止フラグを保持する。

【００３６】センスラッチＳＬの単位センスラッチＵＳ
Ｌ０〜ＵＳＬｎは、さらに、内部電圧供給点ＶＳ２とメ
モリアレイＡＲＹＬの対応するグローバルデータ線ＧＢ
Ｌ０〜ＧＢＬｎとの間に直列形態に設けられる２個のＮ
チャンネルＭＯＳＦＥＴＮＳ４及びＮＳ５と、内部電圧
供給点ＶＳ３とメモリアレイＡＲＹＬの対応するグロー
バルデータ線ＧＢＬ０〜ＧＢＬｎとの間に設けられるも
う１個のＮチャンネルＭＯＳＦＥＴＮＳ６とを含む。こ
のうち、各単位センスラッチのＭＯＳＦＥＴＮＳ４のゲ
ートには、内部信号ＳＳ２が共通に供給され、ＭＯＳＦ
ＥＴＮＳ５のゲートは、対応するラッチ回路の左側の入
出力ノードに結合される。また、ＭＯＳＦＥＴＮＳ６の
ゲートには、内部信号ＳＳ３が共通に供給される。

【００３７】内部電圧供給点ＶＳ２及びＶＳ３には、多
値フラッシュメモリの動作モードに応じて所定の電位と
される内部電圧ＶＳ２及びＶＳ３がそれぞれ選択的に供
給され、内部信号ＳＳ１〜ＳＳ３も、多値フラッシュメ
モリの動作モードに応じて所定の電位とされる。

【００３８】データラッチＤＬＬは、メモリアレイＡＲ
ＹＬのグローバルデータ線ＧＢＬ０〜ＧＢＬｎに対応し
て設けられるｎ＋１個の単位データラッチＵＤＬＬ０〜
ＵＤＬＬｎを備え、これらの単位データラッチのそれぞ
れは、図１０の単位データラッチＵＤＬＬ０に代表して
示されるように、ＰチャンネルＭＯＳＦＥＴＰＤ１及び
ＮチャンネルＭＯＳＦＥＴＮＤ１ならびにＰチャンネル
ＭＯＳＦＥＴＰＤ２及びＮチャンネルＭＯＳＦＥＴＮＤ
２からなる一対のＣＭＯＳインバータが互いに交差結合
されてなるラッチ回路を含む。

【００３９】各単位データラッチのラッチ回路を構成す
るＰチャンネルＭＯＳＦＥＴＰＤ１及びＰＤ２のソース
には、内部電圧ＶＤ１が共通に供給され、Ｎチャンネル
ＭＯＳＦＥＴＮＤ１及びＮＤ２のソースには、接地電位
ＶＳＳが共通に供給される。また、各ラッチ回路の右側
の入出力ノードは、Ｎチャンネル型のトランスファＭＯ
ＳＦＥＴＮＤ３を介して、メモリアレイＡＲＹＬの対応
するグローバルデータ線ＧＢＬ０〜ＧＢＬｎに結合され
る。各単位データラッチのトランスファＭＯＳＦＥＴＮ
Ｄ３のゲートには、内部信号ＳＤ１が共通に供給され
る。

【００４０】これにより、データラッチＤＬＬの単位デ
ータラッチＵＤＬＬ０〜ＵＤＬＬｎの各ラッチ回路の左
側の入出力ノードは、内部信号ＳＤ１が所定のハイレベ
ルとされ、トランスファＭＯＳＦＥＴＮＤ３がオン状態
とされることで選択的にメモリアレイＡＲＹＬの対応す
るグローバルデータ線ＧＢＬ０〜ＧＢＬｎに接続され
る。また、各ラッチ回路は、内部電圧ＶＤ１が所定のハ
イレベルとされることで選択的に動作状態となり、例え
ばマルチプレクサＭＸから図示されないＹゲート回路を
介して供給される書き込みデータを取り込み、保持す
る。

【００４１】データラッチＤＬＬの単位データラッチＵ
ＤＬＬ０〜ＵＤＬＬｎは、さらに、内部電圧供給点ＶＤ
２（第２の内部電圧供給点）とメモリアレイＡＲＹＬの
対応するグローバルデータ線ＧＢＬ０〜ＧＢＬｎとの間
に直列形態に設けられるＮチャンネルＭＯＳＦＥＴＮＤ
４（第３のＭＯＳＦＥＴ）及びＮＤ５（第４のＭＯＳＦ
ＥＴ）と、内部電圧供給点ＶＤ３（第１の内部電圧供給
点）とメモリアレイＡＲＹＬの対応するグローバルデー
タ線ＧＢＬ０〜ＧＢＬｎとの間に直列形態に設けられる
ＮチャンネルＭＯＳＦＥＴＮＤ６（第２のＭＯＳＦＥ
Ｔ）及びＮＤ７（第１のＭＯＳＦＥＴ）とを含む。この
うち、ＭＯＳＦＥＴＮＤ４のゲートには、内部信号ＳＤ
２が共通に供給され、ＭＯＳＦＥＴＮＤ７のゲートに
は、内部信号ＳＤ３が共通に供給される。また、ＭＯＳ
ＦＥＴＮＤ５のゲートは、対応するラッチ回路の右側の
入出力ノードにそれぞれ結合され、ＭＯＳＦＥＴＮＤ６
のゲートは、対応するラッチ回路の左側の入出力ノード
に結合される。

【００４２】内部電圧供給点ＶＤ２及びＶＤ３には、多
値フラッシュメモリの動作モードに応じて所定の電位と
される内部電圧ＶＤ２及びＶＤ３がそれぞれ選択的に供
給され、内部信号ＳＤ２及びＳＤ３も、動作モードに応
じて選択的に所定の電位とされる。

【００４３】図１には、この発明に係る多値フラッシュ
メモリの書き込み動作を説明するための一実施例のフロ
ーチャート図が示されている。この実施例では前記図８
ないし図１０で示した多値フラッシュメモリの書き込み
動作に向けられている。

【００４４】ステップ（１）では、選択ワード線に結合
されるｎ＋１個のメモリセルに書き込むべきデータの２
ビットのデータは、上位ビットがデータラッチＤＬＬの
対応する単位データラッチＵＤＬＬ０〜ＵＤＬＬｎに予
め入力されて保持され、下位ビットがデータラッチＤＬ
Ｒの対応する単位データラッチＵＤＬＲ０〜ＵＤＬＲｎ
に入力されて保持される。

【００４５】ステップ（２）では、“０１”の書き込み
動作が行なわれる。この実施例の多値フラッシュメモリ
の書き込み動作は、まず最も高い第４のしきい値電圧を
書き込み後の目標値とするメモリセルつまり上記“０
１”セルに対する書き込みバイアス動作から開始され
る。この“０１”セルに対する書き込みバイアス動作
は、特に制限されないが、ベリファイ動作をはさんで例
えば２回繰り返されて終了する。すなわち、“０１”セ
ルに対する書き込みバイアス動作は、その書き込み後の
しきい値電圧が読み出しワード線電圧（例えば４．５
Ｖ）より高いことのみを必要条件とするため、当初から
書き込みワード線電圧の印加時間を長くして比較的粗っ
ぽく行われ、ステップ（３）でのベリファイ動作の所要
回数も例えば最大で２回で済むようにして、書き込み所
要時間も相応して短くする。

【００４６】ステップ（３）でのベリファイ動作により
しきい値電圧が目標値に達したメモリセルへの書き込み
は行なわれない。次に、ステップ（４）により、“０
０”セルの書き込みバイアス動作とステップ（５）によ
るベリファイ動作とステップ（６）での“１０”セルに
対する書き込みバイアス動作とステップ（７）によるベ
リファイ動作が、特に制限されないが、最大でそれぞれ
８回にわたって繰り返し行われる。前記したように、
“０１”セルに対する書き込みバイアス動作は、その書
き込み後のしきい値電圧が読み出しワード線電圧（例え
ば４．５Ｖ）より高いことのみを必要条件とするため、
当初から書き込みワード線電圧の印加時間を長くして比
較的粗っぽく行われ、ベリファイ動作の所要回数も最大
で例えば２回で済むようにして、書き込み所要時間も相
応して短くすることができる。

【００４７】しかし、“００”セルや“１０”セルに対
する書き込みバイアス動作は、その書き込み後のしきい
値電圧が読み出しワード線電圧が例えば３．６Ｖから
３．９Ｖの間、２．８Ｖから３．１Ｖの間をはみ出すこ
となく分布しなくてはならないため、書き込みワード線
電圧の印加時間を徐々に長くしながら行われ、ベリファ
イ動作の所要回数も例えば上記のように最大で８回と多
くなって、書き込み所要時間も、“０１”セルに比べて
数倍程度に長くするものである。

【００４８】書き込みバイアス動作時、メモリアレイＡ
ＲＹＬの指定ワード線、つまりこの選択ワード線に結合
されるｎ＋１個のメモリセルのコントロールゲートに
は、図５に示すように、１６Ｖのような書き込みワード
線電圧が共通に印加される。このとき、メモリアレイＡ
ＲＹＬの選択ワード線に結合されるｎ＋１個のメモリセ
ルのうち、図５（Ａ）に示すような書き込み対象とされ
るメモリセル（以下、書き込み対象セルと称する）のド
レインが結合されるデータ線つまりグローバルデータ線
及びローカルデータ線（以下、書き込み対象データ線と
称する）には、書き込みデータの論理値に応じて選択的
に０Ｖの書き込み電圧が印加され、図５（Ｂ）に示すよ
うな書き込み対象とされないメモリセル（以下、書き込
み非対象セルと称する）のドレインが結合されるデータ
線（以下、書き込み非対象データ線と称する）には、す
べて６Ｖの書き込み禁止電圧が印加される。

【００４９】これにより、前記ステップ（２）、（４）
及び（６）での“０１”セル，“００”セルならびに
“１０”セルのコントロールゲート及びチャネル間に
は、それぞれ１６Ｖが印加される形となり、各メモリセ
ルのフローティングゲートには、電子のＦＮトンネル現
象によって、そのコントロールゲート及びチャネル間電
圧に応じた量の電子が注入され、相応してそのしきい値
電圧が上昇する。これに対して、上記各ステップ
（２）、（４）及び（６）において非対象セル（書き込
み禁止フラグも含む）ではコントロールゲートとチャン
ネル間には１０Ｖしか印加されず、前記のような電子の
ＦＮトンネリングが生じないので上記のようなしきい値
電圧の変化はない。

【００５０】しかしながら、メモリセルは図６に示すよ
うな書き込み特性を持つ。上記のような繰り返しの書き
込み動作において、書き込み電圧は一定のまま、電圧の
印加回数に応じて１回の印加時間を伸ばしメモリの△Ｖ
thを一定値にする方式（印加時間べき乗比方式）を採用
している。つまり、Ｖthは電圧印加の累計時間の対数と
線形的な関係にあるため、１回の印加時間を伸ばすこと
によって各回のΔＶthを一定になるような繰り返し書き
込み動作を行なうようにするものである。

【００５１】上記ΔＶthを小さく設定して狭い範囲に指
定された書き込み状態（“００”）等を得るようにする
ために、印加時間を短くする事が考えられるが、書き込
み−ベリファイというサイクル数を増やし書き込み時間
の遅延を招く。そのため、上記１回の書き込み当たりの
しきい値電圧の変化分△Ｖthを小さくする事には限界が
有る。また、加工寸法等のプロセスばらつき、あるいは
トンネル酸化膜の特性変化に起因する書き込み速度のば
らつきは避けられないため、図７の特性Ａに示すように
目標Ｖth（書き込み状態“００”）に収まらないメモリ
セルがでてきてしまう。

【００５２】もう一つ狭帯化を妨げる要因として、書き
込み修了後のディスターブが有ることが判明した。例え
ば、前記図５（Ｂ）に示したような書き込み非選択のセ
ル（では弱い書き込み状態（ワードディスターブ）であ
るため、図７の特性Ｂに示したように書き込み修了後の
メモリセルが他のデータを書き込んでいる内に目標Ｖth
内からはずれてしまう可能性が有る。このワードディス
ターブ特性についても、書き込み特性同様、プロセスば
らつき、トンネル酸化膜の特性変化の影響を受けるもの
である。

【００５３】これらの要因により、前記図１のステップ
（８）では、ディスターブ検出により各記憶情報“１
１”、“１０”、“００”に対応したしきい値電圧Ｖth
が目標Ｖthに収まらず狭帯化に失敗を検出し、ステップ
（９）での消去後、同じセクタに対し同一の書き込みデ
ータに対応して再度書き込みを行なう必要がある。

【００５４】本願発明では、書き込み特性／ワードディ
スターブ特性に影響を与える一つの要因はプロセスばら
つきであり、ＦＮトンネリングは、トンネル酸化膜にか
かる電界に指数関数的に依存する。つまり、プロセスば
らつきによりフローティングゲートとコントロールゲー
ト間の容量Ｃ１と、フローティングゲートとチャンネル
間の容量Ｃ２とのカップリング比Ｃ１／（Ｃ１＋Ｃ２）
が上がり、フローティングゲートの電位が上がれば、Ｆ
Ｎトンネリングが起きやすくなり、書き込みが速くワー
ドディスターブを受けやすくなり、このようなプロセス
ばらつきが原因で狭帯化が失敗したものは、当然その再
現性が高い。

【００５５】また、書き込み／消去を繰り返す内に起き
る酸化膜の特性変化も考えられる。例えば、書き込み時
の電子放出側（基板側）に比較的近い所に、正のトラッ
プ電荷が有った場合、トンネル酸化膜の電界は基板側で
局所的に強くなる。ＦＮトンネリングに実際に影響を与
えるのは電子放出側の電界であり、この場合もメモリセ
ルは書き込みが速くワードディスターブを受けやすくな
る。ただし、電子による中性化が起こりうるので、狭帯
化失敗の再現性は、プロセスばらつき起因によるもの程
高くないと考えられる。つまり、同一条件での再書き込
みで狭帯化に失敗する確率は、特にその原因がプロセス
ばらつきに有つた場合、高いと考えられる。

【００５６】この実施例では、上記のようなプロセスば
らつきによる狭帯化の失敗は、その再現性が高いことに
着目し、従来のように同一の条件での書き込みを行なう
のではなく、ステップ（１０）によって、特に制限され
ないが、図３の動作波形図に示すように、書き込み電圧
を１回目に対して２回目の電圧を低くするよう電圧変更
を行なった後に、ステップ（２）に戻り前記同様に印加
時間べき乗比方式による再書き込みを行なうようにす
る。

【００５７】このような再書き込み動作において、１回
当たりでの△Ｖth、つまり書き込み量を小さく抑える事
で、図７の特性Ａのようなメモリセルに対しても書き込
み時Ｖthを目標内に収める事ができる。また、ワードデ
ィスターブによるＶthのシフト量そのものは単純に低減
できないが、△Ｖthを抑える事で日標値へのマージンが
増える。これらの事により、再書き込みの失敗率を大幅
に低減することができる。

【００５８】これにより、例えば１回目のディスターブ
検出の後に電圧変更して再書き込みの結果、２回目のデ
ィスターブ検出で不良と判定される確率が大幅に小さく
なって、書き込み失敗による別セクタへの再度の書き込
みを行なう必要がなく、製品歩留りや、実質的て書き込
み時間の短縮化を図ることができる。上記電圧変更は上
記のように１回目だけに限定されで、２回目も更に電圧
を低くして行なうようにするものであってもよい。この
ような再書き込みをＮ回行なった後に不良セクタとし判
定し、別セクタへの切替を行なうようにするものであっ
てもよい。

【００５９】図４には、この発明に係る多値フラッシュ
メモリに用いられる書き込み電圧発生回路の一実施例の
回路図が示されている。この実施例では、チャージポン
プ回路で形成された書き込み電圧ＶＷＷを複数通りの分
圧抵抗できるようにし、それぞれの分圧抵抗回路をスイ
ッチＭＯＳＦＥＴＱ１とＱ２で選択する。１回目の書き
込み動作では、信号ＲＥＷＲＩＴＥをロウレベルにし、
インバータ回路Ｎ１の出力信号をハイレベルとし、ＭＯ
ＳＦＥＴＱ１をオン状態にＱ２をオフ状態にする。

【００６０】ＭＯＳＦＥＴＱ１のオン状態により、大き
な分圧比が選ばれて、上記書き込み電圧ＶＷＷに対して
相対的に小さな電圧を電圧比較回路ＶＣの反転入力
（−）に供給する。この電圧比較回路ＶＣの非反転入力
（＋）には、基準電圧ＶＲＥＦを供給して、その電圧比
較出力を起動信号としてチャージポンプ回路を動作させ
る。つまり、起動信号がロウレベルならチャージポンプ
の動作を停止させ、ハイレベルならチャージポンプ回路
を動作させる。つまり、ＶＲＥＦ＜分圧電圧になると起
動信号がロウレベルとなりチャージポンプ回路が動作を
停止し、ＶＲＥＦ＞分圧電圧になると起動信号がハイレ
ベルとなってチャージポンプ回路が動作する。この結
果、書き込み電圧ＶＷＷは、上記基準電圧ＶＲＥＦを上
記分圧比の逆数に対応した高い電圧にすることができ
る。

【００６１】前記のようなディスターブ検出で書き込み
不良は判定されると、ステップ（１）において制御信号
ＲＥＷＲＩＴＥがハイレベルにされる。この結果、ＭＯ
ＳＦＥＴＱ１がオフ状態に、ＭＯＳＦＥＴＱ２がオン状
態にされる。このようなＭＯＳＦＥＴＱ２のオン状態に
より分圧回路の分圧比が小さくされる。したがって、こ
のような分圧比のもとでの前記のようなチャージポンプ
回路の電圧比較回路ＶＣの出力信号に対応した間欠動作
では、上記分圧比の逆数に対応した前回の書き込み電圧
よりは低い書き込み電圧ＶＷＷに切り換えられる。

【００６２】書き込み電圧を３段階以上に設定するな
ら、上記分圧回路をそれぞれに対応して設け、それらに
ＭＯＳＦＥＴを設けて、それらうちの１つを択一的に動
作させるようにするもの、あるいは分圧抵抗回路を１と
しておいて、そのうちの１個の両端を順次に短絡するよ
うにして、上記抵抗比を順次が小さくなるようにするも
のであってもよい。

【００６３】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、その消去後のしきい値電圧
を第１のしきい値電圧を目標値とし、その書き込み後の
しきい値電圧を第２ないし第ｐのしきい値電圧を目標値
とすべく分布する２層ゲート構造型のメモリセルを備え
た多値メモリにおいて、上記しきい値電圧の目標値を第
２ないし第ｐ−１のしきい値電圧とすべきメモリセルに
対する書き込み動作の後に上記第ｐ−１のしきい値電圧
に対応したディスターブにより不良が検出されとき、メ
モリセルを第１のしきい値電圧を目標値とする消去状態
にした後の再書き込において上記第２ないし第ｐ−１の
しきい値電圧とすべきメモリセルへの１回当たりの書き
込み量を前回よりも小さくすることにより、多値情報に
対応したしきい値電圧の分布の狭帯化を図りつつ、書き
込み動作マージンと製品歩留りの改善を実現した多値メ
モリを得ることができるという効果が得られる。

【００６４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図８において、多値フラッシュメモリは、例えば×
４ビット又は×１６ビット等、任意のビット構成をとり
うるし、データ入出力端子ＩＯ０〜ＩＯ７は、データ入
力端子又はデータ出力端子としてそれぞれ専用化しても
よい。メモリアレイＡＲＹＬ及びＡＲＹＲならびにその
周辺部は、任意数のメモリマットに分割することができ
る。多値フラッシュメモリのブロック構成や起動制御信
号及び内部制御信号等の名称及び組み合わせならびにそ
の有効レベル等は、種々の実施形態をとりうる。

【００６５】図９において、メモリアレイＡＲＹＬ及び
ＡＲＹＲは、任意数の冗長素子を含むことができるし、
その関連部も同様である。また、メモリアレイＡＲＹＬ
及びＡＲＹＲは、ＡＮＤ型アレイ構造及び階層データ線
方式をとることを必須条件とはしないし、階層ワード線
方式をとることもできる。図２において、メモリアレイ
ＡＲＹＬ及びＡＲＹＲを構成する２層ゲート構造型メモ
リセルのしきい値電圧の分布特性は、ほんの一例であ
り、その分布形態や各分布領域におけるしきい値電圧の
電位関係ならびに読み出し動作時におけるワード線選択
電位の電位関係等は任意に設定できる。

【００６６】図１０において、センスラッチＳＬの単位
センスラッチＵＳＬ０〜ＵＳＬｎ，データラッチＤＬＬ
及びＤＬＲの単位データラッチＵＤＬＬ０〜ＵＤＬＬｎ
ならびにＵＤＬＲ０〜ＵＤＬＲｎの具体的構成は、本実
施例の制約を受けることなく種々考えられる。図１にお
いて、ステップ（１０）では、電圧変更を行なうものと
したが、書き込み時間の調整によって書き込み量ΔＶth
を小さくするものとしてもよい。以上の説明では、主と
して本発明者によりなされた発明をその背景となった利
用分野である４値の多値フラッシュメモリに適用した場
合について説明したが、それに限定されるものではな
く、例えば、同様な任意値の多値フラッシュメモリにも
適用できるし、このような多値フラッシュメモリを含む
シングルチップマイクロコンピュータ等の論理集積回路
装置にも適用できる。

【００６７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、例えば、その消去後のしき
い値電圧を第１のしきい値電圧を目標値とし、その書き
込み後のしきい値電圧を第２ないし第ｐのしきい値電圧
を目標値とすべく分布する２層ゲート構造型のメモリセ
ルを備えた多値メモリにおいて、上記しきい値電圧の目
標値を第２ないし第ｐ−１のしきい値電圧とすべきメモ
リセルに対する書き込み動作の後に上記第ｐ−１のしき
い値電圧に対応したディスターブにより不良が検出され
とき、メモリセルを第１のしきい値電圧を目標値とする
消去状態にした後の再書き込において上記第２ないし第
ｐ−１のしきい値電圧とすべきメモリセルへの１回当た
りの書き込み量を前回よりも小さくすることにより、多
値情報に対応したしきい値電圧の分布の狭帯化を図りつ
つ、書き込み動作マージンと製品歩留りの改善を実現し
た多値メモリを得ることができる。

【図面の簡単な説明】

【図１】この発明に係る多値フラッシュメモリの書き込
み動作を説明するための一実施例のフローチャート図で
ある。

【図２】この発明を説明するためのメモリセルのしきい
値電圧の分布図である。

【図３】この発明に係る多値フラッシュメモリの書き込
み動作を説明するための書き込み電圧の波形図である。

【図４】この発明に係る多値フラッシュメモリに用いら
れる書き込み電圧発生回路の一実施例を示す回路図であ
る。

【図５】この発明に多値フラッシュメモリの書き込み動
作を説明するためのメモリセル構成図である。

【図６】この発明に係る多値フラッシュメモリの書き込
み動作を説明するための特性図である。

【図７】この発明に係る多値フラッシュメモリの書き込
み動作の失敗を説明するための特性図である。

【図８】この発明が適用された多値フラッシュメモリの
一実施例を示すブロック図である。

【図９】図８の多値フラッシュメモリのメモリアレイ及
び関連部の一実施例を示す部分的な回路図である。

【図１０】図８の多値フラッシュメモリのセンスラッチ
及びデータラッチの一実施例を示す部分的な回路図であ
る。

【符号の説明】

Ｎ１…インバータ回路、Ｑ１，Ｑ２…ＭＯＳＦＥＴ、Ｖ
Ｃ…電圧比較回路、ＡＲＹＬ，ＡＲＹＲ……メモリアレ
イ、ＸＤＬ，ＸＤＲ……Ｘアドレスデコーダ、ＸＢ……
Ｘアドレスバッファ、ＳＬ……センスラッチ、ＤＬＬ，
ＤＬＲ……データラッチ、ＹＤ……Ｙアドレスデコー
ダ、ＹＣ……Ｙアドレスカウンタ、ＭＸ……マルチプレ
クサ、ＩＯ……入出力バッファ、ＣＲ……コマンドレジ
スタ、ＶＧ……内部電圧発生回路、ＣＴＬ……メモリ制
御回路、ＳＣ……クロック信号又はその入力端子、ＣＥ
Ｂ……チップイネーブル信号又はその入力端子、ＷＥＢ
……ライトイネーブル信号又はその入力端子、ＯＥＢ…
…出力イネーブル信号又はその入力端子、ＲＥＳＢ……
リセット信号又はその入力端子、ＣＤＥＢ……コマンド
イネーブル信号又はその入力端子、Ｒ／ＢＢ……レディ
ー／ビジー信号又はその出力端子、ＩＯ０〜ＩＯ７……
入出力データ又はその入出力端子、ＶＣＣ……電源電圧
又はその入力端子、ＶＳＳ……接地電位又はその入力端
子。ＣＢＬ００〜ＣＢＬ０ｎ，ＣＢＲ００〜ＣＢＲ０ｎ
……セルブロック、ＷＬ０〜ＷＬｍ，ＷＲ０〜ＷＲｍ…
…ワード線、ＧＢＬ０〜ＧＢＬｎ，ＧＢＲ０〜ＧＢＲｎ
……グローバルデータ線、ＬＢＬ００〜ＬＢＬ０ｎ，Ｌ
ＢＲ００〜ＬＢＲ０ｎ……ローカルデータ線、ＳＬＬ０
０〜ＳＬＬ０ｎ，ＳＬＲ００〜ＳＬＲ０ｎ……ソース
線、ＭＣ……２層ゲート構造型メモリセル、ＭＤＬ０，
ＭＤＲ０，ＭＳＬ０，ＭＳＲ０……ブロック選択信号、
ＳＬＬ０，ＳＬＲ０……共通ソース線、ＵＳＬ０〜ＵＳ
Ｌｎ……単位センスラッチ、ＵＤＬＬ０〜ＵＤＬＬｎ，
ＵＤＬＲ０〜ＵＤＬＲｎ……単位データラッチ。ＮＭ１
〜ＮＭ２，ＮＤ１〜ＮＤ７，ＮＳ１〜ＮＳ６……Ｎチャ
ンネルＭＯＳＦＥＴ、ＰＤ１〜ＰＤ２，ＰＳ１〜ＰＳ２
……ＰチャンネルＭＯＳＦＥＴ、ＶＤ１〜ＶＤ３，ＶＳ
１〜ＶＳ３……内部電圧又はその供給点、ＳＤ１〜ＳＤ
３，ＳＳ１〜ＳＳ３……内部信号又はその供給点。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 その消去後のしきい値電圧を第１のしき
   い値電圧を目標値とし、その書き込み後のしきい値電圧
   を第２ないし第ｐのしきい値電圧を目標値とすべく分布
   する２層ゲート構造型のメモリセルが格子配列されてな
   るメモリアレイを具備し、 上記しきい値電圧の目標値を第２ないし第ｐ−１のしき
   い値電圧とすべきメモリセルに対する書き込み動作を行
   ない、 上記第ｐ−１のしきい値電圧に対応したディスターブ検
   出を行ない、 上記ディスターブ検出において不良が検出されとき、メ
   モリセルを第１のしきい値電圧を目標値とする消去状態
   にした後の再書き込のとき、第２ないし第ｐ−１のしき
   い値電圧とすべきメモリセルへの単位書き込み量を、前
   回よりも小さくしてなることを特徴とする多値メモリ。