JPH1186572A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPH1186572A JPH1186572A JP24660697A JP24660697A JPH1186572A JP H1186572 A JPH1186572 A JP H1186572A JP 24660697 A JP24660697 A JP 24660697A JP 24660697 A JP24660697 A JP 24660697A JP H1186572 A JPH1186572 A JP H1186572A
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Abstract
(57)【要約】
【課題】 半導体不揮発性メモリにおいて、非選択メモ
リセルのディスターブ耐性を向上させる。 【解決手段】 例えば選択メモリセルＭ００のデータを
消去する場合、選択メモリセルの選択ワード線に０Ｖが
与えられると同時にこの選択メモリセルとビット線を介
して接続される非選択メモリセルのワード線Ｗ１に対し
ＶＰＰ／２を印加し第１の時間ｔ１経過後に選択メモリ
セルのビット線に対しＶＰＰを印加する。また、選択メ
モリセルへデータを記録する場合、選択メモリセルの選
択ビット線に０Ｖが与えられると同時に選択メモリセル
とワード線を介して接続される非選択メモリセルのビッ
ト線Ｂ１に対しＶＰＰ／２を印加し、第１の時間ｔ１経
過後に選択メモリセルのワード線にＶＰＰを印加する。
リセルのディスターブ耐性を向上させる。 【解決手段】 例えば選択メモリセルＭ００のデータを
消去する場合、選択メモリセルの選択ワード線に０Ｖが
与えられると同時にこの選択メモリセルとビット線を介
して接続される非選択メモリセルのワード線Ｗ１に対し
ＶＰＰ／２を印加し第１の時間ｔ１経過後に選択メモリ
セルのビット線に対しＶＰＰを印加する。また、選択メ
モリセルへデータを記録する場合、選択メモリセルの選
択ビット線に０Ｖが与えられると同時に選択メモリセル
とワード線を介して接続される非選択メモリセルのビッ
ト線Ｂ１に対しＶＰＰ／２を印加し、第１の時間ｔ１経
過後に選択メモリセルのワード線にＶＰＰを印加する。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に書き込み
及び消去が可能なＥＥＰＲＯＭなどの半導体不揮発性メ
モリに関する。
及び消去が可能なＥＥＰＲＯＭなどの半導体不揮発性メ
モリに関する。
【０００２】
【従来の技術】この種の半導体不揮発性メモリは、デー
タの書き込み及び消去にトンネル効果を用いるため、書
き込み及び消去電流が極めて小さいという特徴を有して
いる。図５は従来のＥＥＰＲＯＭの構成を示すブロック
図である。
タの書き込み及び消去にトンネル効果を用いるため、書
き込み及び消去電流が極めて小さいという特徴を有して
いる。図５は従来のＥＥＰＲＯＭの構成を示すブロック
図である。
【０００３】同図において、このＥＥＰＲＯＭは、メモ
リセルＭ００〜Ｍｎｎがマトリックス状に配置されたメ
モリセルアレイ１１と、各行のメモリセルのゲートに共
通に接続されたワード線Ｗ０〜Ｗｎと、各列のメモリセ
ルのドレインに共通に接続されたビット線Ｂ０〜Ｂｎ
と、ワード線を選択する行選択回路１２と、ビット線を
選択する列選択回路１３と、選択されたワード線及びビ
ット線に対し電圧ＶＰＰ，電圧ＶＰＰ／２及びグランド
電位ＧＮＤ（０Ｖ）を与える電源回路１４とから構成さ
れる。
リセルＭ００〜Ｍｎｎがマトリックス状に配置されたメ
モリセルアレイ１１と、各行のメモリセルのゲートに共
通に接続されたワード線Ｗ０〜Ｗｎと、各列のメモリセ
ルのドレインに共通に接続されたビット線Ｂ０〜Ｂｎ
と、ワード線を選択する行選択回路１２と、ビット線を
選択する列選択回路１３と、選択されたワード線及びビ
ット線に対し電圧ＶＰＰ，電圧ＶＰＰ／２及びグランド
電位ＧＮＤ（０Ｖ）を与える電源回路１４とから構成さ
れる。
【０００４】ここでメモリセルアレイ１１に対してデー
タを書き込む場合は、行選択回路１２は選択ワード線に
電圧ＶＰＰを出力し、非選択ワード線に電圧ＶＰＰ／２
を出力する。また、列選択回路１３は選択ビット線に対
して０Ｖを出力し、非選択ビット線に電圧ＶＰＰ／２を
出力する。これにより、選択ワード線及び選択ビット線
で選択されるメモリセルのゲートに電圧ＶＰＰが印加さ
れ、ドレインに０Ｖが印加される。この結果、選択メモ
リセルのゲートに対しトンネル現象により電子が注入さ
れデータ「１」が書き込まれる。
タを書き込む場合は、行選択回路１２は選択ワード線に
電圧ＶＰＰを出力し、非選択ワード線に電圧ＶＰＰ／２
を出力する。また、列選択回路１３は選択ビット線に対
して０Ｖを出力し、非選択ビット線に電圧ＶＰＰ／２を
出力する。これにより、選択ワード線及び選択ビット線
で選択されるメモリセルのゲートに電圧ＶＰＰが印加さ
れ、ドレインに０Ｖが印加される。この結果、選択メモ
リセルのゲートに対しトンネル現象により電子が注入さ
れデータ「１」が書き込まれる。
【０００５】一方、メモリセルアレイ１１のデータを消
去する場合は、行選択回路１２は選択ワード線に電圧０
Ｖを出力し、非選択ワード線に電圧ＶＰＰ／２を出力す
る。また、列選択回路１３は選択ビット線に対して電圧
ＶＰＰを出力し、非選択ビット線に電圧ＶＰＰ／２を出
力する。これにより、選択ワード線及び選択ビット線で
選択されるメモリセルのゲートに電圧０Ｖが印加され、
ドレインに電圧ＶＰＰが印加される。この結果、選択メ
モリセルのゲートの電子がトンネル現象によりドレイン
に放出されデータ「１」が消去される。
去する場合は、行選択回路１２は選択ワード線に電圧０
Ｖを出力し、非選択ワード線に電圧ＶＰＰ／２を出力す
る。また、列選択回路１３は選択ビット線に対して電圧
ＶＰＰを出力し、非選択ビット線に電圧ＶＰＰ／２を出
力する。これにより、選択ワード線及び選択ビット線で
選択されるメモリセルのゲートに電圧０Ｖが印加され、
ドレインに電圧ＶＰＰが印加される。この結果、選択メ
モリセルのゲートの電子がトンネル現象によりドレイン
に放出されデータ「１」が消去される。
【０００６】
【発明が解決しようとする課題】このようなＥＥＰＲＯ
Ｍでは、データの書き込み時あるいは消去時には、非選
択セルメモリにおいてディスターブ現象が発生する。即
ち、例えばメモリセルＭ００にデータを書き込む場合、
非選択セルメモリＭ１０のゲートには電圧ＶＰＰ／２が
印加され、ドレインには０Ｖが印加される。このため、
メモリセルＭ１０のばらつきによっては、メモリセルＭ
１０のゲートとドレイン間に生じた弱電界によりゲート
に電子が注入され、したがってメモリセルＭ１０にデー
タが誤って書き込まれるという問題があった。また、メ
モリセルＭ００のデータを消去する場合、非選択セルメ
モリＭ１０のゲートには電圧ＶＰＰ／２が印加され、ド
レインには電圧ＶＰＰが印加される。このため、メモリ
セルＭ１０のばらつきによっては、メモリセルＭ１０の
ゲートとドレイン間に生じた弱電界によりゲートの電子
がドレインに放出され、メモリセルＭ１０のデータが誤
って消去されるという問題があった。したがって本発明
は、非選択メモリセルのディスターブ耐性を向上させる
ことを目的とする。
Ｍでは、データの書き込み時あるいは消去時には、非選
択セルメモリにおいてディスターブ現象が発生する。即
ち、例えばメモリセルＭ００にデータを書き込む場合、
非選択セルメモリＭ１０のゲートには電圧ＶＰＰ／２が
印加され、ドレインには０Ｖが印加される。このため、
メモリセルＭ１０のばらつきによっては、メモリセルＭ
１０のゲートとドレイン間に生じた弱電界によりゲート
に電子が注入され、したがってメモリセルＭ１０にデー
タが誤って書き込まれるという問題があった。また、メ
モリセルＭ００のデータを消去する場合、非選択セルメ
モリＭ１０のゲートには電圧ＶＰＰ／２が印加され、ド
レインには電圧ＶＰＰが印加される。このため、メモリ
セルＭ１０のばらつきによっては、メモリセルＭ１０の
ゲートとドレイン間に生じた弱電界によりゲートの電子
がドレインに放出され、メモリセルＭ１０のデータが誤
って消去されるという問題があった。したがって本発明
は、非選択メモリセルのディスターブ耐性を向上させる
ことを目的とする。
【０００７】
【課題を解決するための手段】このような課題を解決す
るために本発明は、複数のメモリセルがマトリックス状
に配置されたメモリセルアレイと、各行のメモリセルの
ゲートに共通に接続された複数のワード線と、各列のメ
モリセルのドレインに共通に接続された複数のビット線
と、ワード線を選択する行選択回路と、ビット線を選択
する列選択回路とを備え、複数のワード線及びビット線
のなかから１つのワード線及びビット線を選択して１つ
のメモリセルを選択し、選択メモリセルに対するデータ
の記録及び消去を行う半導体不揮発性メモリにおいて、
選択メモリセルに選択ワード線及び選択ビット線の何れ
かを介して接続される非選択メモリセルに対し第１の電
位を印加する第１電位印加手段と、第１電位印加手段に
より第１の電位の印加後、第１の時間が経過すると選択
メモリセルに第１の電位のほぼ倍電圧を有する第２の電
位を第２の時間の間印加する第２電位印加手段と、第２
の時間が経過すると選択メモリセルに印加されている第
２の電位を零電位にし、第２の電位が零電位後に第１の
時間が経過すると非選択メモリセルに印加されている第
１の電位を零電位にする零電位印加手段とを設けたもの
である。また、選択メモリセルのデータを消去する場
合、第１電位印加手段は選択メモリセルの選択ワード線
に零電位が与えられると同時にこの選択メモリセルとビ
ット線を介して接続される非選択メモリセルのワード線
に対し第１の電位を印加し、第２電位印加手段は第１の
時間経過後に選択メモリセルのビット線に対し第２の電
位を印加するものである。また、選択メモリセルへデー
タを記録する場合、第１電位印加手段は選択メモリセル
の選択ビット線に零電位が与えられると同時にこの選択
メモリセルとワード線を介して接続される非選択メモリ
セルのビット線に対し第１の電位を印加し、第２電位印
加手段は第１の時間経過後に選択メモリセルのワード線
に対し第２の電位を印加するものである。また、第１の
時間の和は第２の時間のほぼ１／１０に設定されるもの
である。また、選択メモリセルのデータを消去する場
合、非選択メモリセルのワード線に対し第１の電位が印
加され、かつ第１の時間経過後に選択メモリセルのビッ
ト線に対し第２の電位が印加された後、第３の時間が経
過すると非選択メモリセルのビット線に第１の電位を第
４の時間の間印加する手段を設けたものである。また、
選択メモリセルへデータを記録する場合、非選択メモリ
セルのビット線に対し第１の電位が印加され、かつ第１
の時間経過後に選択メモリセルのワード線に対し第２の
電位が印加された後、第３の時間が経過すると非選択メ
モリセルのワード線に第１の電位を第４の時間の間印加
する手段を設けたものである。また、第４の時間を、第
１の時間と第３の時間の和以上の値とする。
るために本発明は、複数のメモリセルがマトリックス状
に配置されたメモリセルアレイと、各行のメモリセルの
ゲートに共通に接続された複数のワード線と、各列のメ
モリセルのドレインに共通に接続された複数のビット線
と、ワード線を選択する行選択回路と、ビット線を選択
する列選択回路とを備え、複数のワード線及びビット線
のなかから１つのワード線及びビット線を選択して１つ
のメモリセルを選択し、選択メモリセルに対するデータ
の記録及び消去を行う半導体不揮発性メモリにおいて、
選択メモリセルに選択ワード線及び選択ビット線の何れ
かを介して接続される非選択メモリセルに対し第１の電
位を印加する第１電位印加手段と、第１電位印加手段に
より第１の電位の印加後、第１の時間が経過すると選択
メモリセルに第１の電位のほぼ倍電圧を有する第２の電
位を第２の時間の間印加する第２電位印加手段と、第２
の時間が経過すると選択メモリセルに印加されている第
２の電位を零電位にし、第２の電位が零電位後に第１の
時間が経過すると非選択メモリセルに印加されている第
１の電位を零電位にする零電位印加手段とを設けたもの
である。また、選択メモリセルのデータを消去する場
合、第１電位印加手段は選択メモリセルの選択ワード線
に零電位が与えられると同時にこの選択メモリセルとビ
ット線を介して接続される非選択メモリセルのワード線
に対し第１の電位を印加し、第２電位印加手段は第１の
時間経過後に選択メモリセルのビット線に対し第２の電
位を印加するものである。また、選択メモリセルへデー
タを記録する場合、第１電位印加手段は選択メモリセル
の選択ビット線に零電位が与えられると同時にこの選択
メモリセルとワード線を介して接続される非選択メモリ
セルのビット線に対し第１の電位を印加し、第２電位印
加手段は第１の時間経過後に選択メモリセルのワード線
に対し第２の電位を印加するものである。また、第１の
時間の和は第２の時間のほぼ１／１０に設定されるもの
である。また、選択メモリセルのデータを消去する場
合、非選択メモリセルのワード線に対し第１の電位が印
加され、かつ第１の時間経過後に選択メモリセルのビッ
ト線に対し第２の電位が印加された後、第３の時間が経
過すると非選択メモリセルのビット線に第１の電位を第
４の時間の間印加する手段を設けたものである。また、
選択メモリセルへデータを記録する場合、非選択メモリ
セルのビット線に対し第１の電位が印加され、かつ第１
の時間経過後に選択メモリセルのワード線に対し第２の
電位が印加された後、第３の時間が経過すると非選択メ
モリセルのワード線に第１の電位を第４の時間の間印加
する手段を設けたものである。また、第４の時間を、第
１の時間と第３の時間の和以上の値とする。
【０００８】
【発明の実施の形態】以下、本発明について図面を参照
して説明する。図１は本発明に係る半導体不揮発性メモ
リの構成を示すブロック図である。図１において、本半
導体不揮発性メモリは、メモリセルＭ００〜Ｍｎｎがマ
トリックス状に配置されたメモリセルアレイ１１と、各
行のメモリセルのゲートに共通に接続されたワード線Ｗ
０〜Ｗｎと、各列のメモリセルのドレインに共通に接続
されたビット線Ｂ０〜Ｂｎと、ワード線を選択する行選
択回路１２と、ビット線を選択する列選択回路１３と、
電圧ＶＰＰ，電圧ＶＰＰ／２及びグランド電位ＧＮＤ
（０Ｖ）を発生する電源回路１４とを備える。
して説明する。図１は本発明に係る半導体不揮発性メモ
リの構成を示すブロック図である。図１において、本半
導体不揮発性メモリは、メモリセルＭ００〜Ｍｎｎがマ
トリックス状に配置されたメモリセルアレイ１１と、各
行のメモリセルのゲートに共通に接続されたワード線Ｗ
０〜Ｗｎと、各列のメモリセルのドレインに共通に接続
されたビット線Ｂ０〜Ｂｎと、ワード線を選択する行選
択回路１２と、ビット線を選択する列選択回路１３と、
電圧ＶＰＰ，電圧ＶＰＰ／２及びグランド電位ＧＮＤ
（０Ｖ）を発生する電源回路１４とを備える。
【０００９】また、本半導体不揮発性メモリは、各クロ
ックＣＫ１〜ＣＫ３を発生するクロック発生回路１５
と、電源回路１４からの電圧ＶＰＰ，電圧ＶＰＰ／２及
びグランド電位ＧＮＤを入力すると共に、図示しない回
路からの書き込み信号ＷＲＩＴＥ及び消去信号ＥＲＡＳ
Ｅを入力しクロック発生回路１５からの各クロックＣＫ
１〜ＣＫ３に基づき電圧ＶＰＰ，電圧ＶＰＰ／２を行選
択回路１２に与えるタイミング選択回路１６と、電源回
路１４からの電圧ＶＰＰ，電圧ＶＰＰ／２及びグランド
電位ＧＮＤを入力すると共に、図示しない回路からの書
き込み信号ＷＲＩＴＥ及び消去信号ＥＲＡＳＥを入力し
クロック発生回路１５からの各クロックＣＫ１〜ＣＫ３
に基づき電圧ＶＰＰ，電圧ＶＰＰ／２を列選択回路１３
に与えるタイミング選択回路１７とを備える。
ックＣＫ１〜ＣＫ３を発生するクロック発生回路１５
と、電源回路１４からの電圧ＶＰＰ，電圧ＶＰＰ／２及
びグランド電位ＧＮＤを入力すると共に、図示しない回
路からの書き込み信号ＷＲＩＴＥ及び消去信号ＥＲＡＳ
Ｅを入力しクロック発生回路１５からの各クロックＣＫ
１〜ＣＫ３に基づき電圧ＶＰＰ，電圧ＶＰＰ／２を行選
択回路１２に与えるタイミング選択回路１６と、電源回
路１４からの電圧ＶＰＰ，電圧ＶＰＰ／２及びグランド
電位ＧＮＤを入力すると共に、図示しない回路からの書
き込み信号ＷＲＩＴＥ及び消去信号ＥＲＡＳＥを入力し
クロック発生回路１５からの各クロックＣＫ１〜ＣＫ３
に基づき電圧ＶＰＰ，電圧ＶＰＰ／２を列選択回路１３
に与えるタイミング選択回路１７とを備える。
【００１０】ところで、メモリセルアレイ１１中の例え
ばメモリセルＭ００のデータを消去する場合は、メモリ
セルＭ００を選択するワード線Ｗ０及びビット線Ｂ０の
各電圧をそれぞれ０Ｖ及びＶＰＰとし、選択メモリセル
Ｍ００のゲート・ドレイン間の電位差をＶＰＰとする。
また、このときメモリセルＭ００とビット線Ｂ０が共通
な例えば非選択メモリセルＭ１０のゲートには、ワード
線Ｗ１をＶＰＰ／２とすることにより、電圧ＶＰＰ／２
を印加する。また、このときメモリセルＭ００とワード
線Ｗ０が共通な例えば非選択メモリセルＭ０１のドレイ
ンには、ビット線Ｂ１をＶＰＰ／２とすることにより、
電圧ＶＰＰ／２を印加する。なお、選択メモリセルＭ０
０とワード線及びビット線が共通ではない他のメモリセ
ル、例えばメモリセルＭ１１のゲート及びドレインに対
してはそれぞれ電圧ＶＰＰ／２が印加される。
ばメモリセルＭ００のデータを消去する場合は、メモリ
セルＭ００を選択するワード線Ｗ０及びビット線Ｂ０の
各電圧をそれぞれ０Ｖ及びＶＰＰとし、選択メモリセル
Ｍ００のゲート・ドレイン間の電位差をＶＰＰとする。
また、このときメモリセルＭ００とビット線Ｂ０が共通
な例えば非選択メモリセルＭ１０のゲートには、ワード
線Ｗ１をＶＰＰ／２とすることにより、電圧ＶＰＰ／２
を印加する。また、このときメモリセルＭ００とワード
線Ｗ０が共通な例えば非選択メモリセルＭ０１のドレイ
ンには、ビット線Ｂ１をＶＰＰ／２とすることにより、
電圧ＶＰＰ／２を印加する。なお、選択メモリセルＭ０
０とワード線及びビット線が共通ではない他のメモリセ
ル、例えばメモリセルＭ１１のゲート及びドレインに対
してはそれぞれ電圧ＶＰＰ／２が印加される。
【００１１】次に、選択メモリセルＭ００にデータ
「１」を書き込む場合は、メモリセルＭ００を選択する
ワード線Ｗ０及びビット線Ｂ０の各電圧をそれぞれＶＰ
Ｐ及び０Ｖにし、選択メモリセルＭ００のゲート・ドレ
イン間の電位差をＶＰＰとする。また、このとき選択メ
モリセルＭ００とビット線Ｂ０が共通な例えば非選択メ
モリセルＭ１０のゲートには、ワード線Ｗ１をＶＰＰ／
２とすることにより、電圧ＶＰＰ／２を印加する。ま
た、このとき選択メモリセルＭ００とワード線Ｗ０が共
通な例えば非選択メモリセルＭ０１のドレインには、ビ
ット線Ｂ１をＶＰＰ／２とすることにより、電圧ＶＰＰ
／２を印加する。なお、選択メモリセルＭ００とワード
線及びビット線が共通ではない例えばメモリセルＭ１１
のゲート及びドレインに対してはそれぞれ電圧ＶＰＰ／
２が印加される。
「１」を書き込む場合は、メモリセルＭ００を選択する
ワード線Ｗ０及びビット線Ｂ０の各電圧をそれぞれＶＰ
Ｐ及び０Ｖにし、選択メモリセルＭ００のゲート・ドレ
イン間の電位差をＶＰＰとする。また、このとき選択メ
モリセルＭ００とビット線Ｂ０が共通な例えば非選択メ
モリセルＭ１０のゲートには、ワード線Ｗ１をＶＰＰ／
２とすることにより、電圧ＶＰＰ／２を印加する。ま
た、このとき選択メモリセルＭ００とワード線Ｗ０が共
通な例えば非選択メモリセルＭ０１のドレインには、ビ
ット線Ｂ１をＶＰＰ／２とすることにより、電圧ＶＰＰ
／２を印加する。なお、選択メモリセルＭ００とワード
線及びビット線が共通ではない例えばメモリセルＭ１１
のゲート及びドレインに対してはそれぞれ電圧ＶＰＰ／
２が印加される。
【００１２】ここで本実施の形態では、例えば選択メモ
リセルＭ００のデータを消去する場合、上述のタイミン
グ選択回路１６及びその出力を受けてワード線を選択す
る行選択回路１２により、選択メモリセルＭ００のゲー
トに０Ｖを、非選択メモリセルＭ１０のゲートにＶＰＰ
／２をそれぞれ同時に印加した後、第１の時間経過後
に、タイミング選択回路１７及びその出力を受けてビッ
ト線を選択する列選択回路１３により、選択メモリセル
Ｍ００及び非選択メモリセルＭ１０の各ドレインに電圧
ＶＰＰを第２の時間だけ与えるようにする。この場合、
非選択メモリセルＭ０１では、そのゲートに選択メモリ
セルＭ００とともに０Ｖが印加されてから第１の時間経
過後に選択メモリセルＭ００のドレインにＶＰＰが印加
された後、さらに第３の時間が経過してからドレインに
ＶＰＰ／２が印加される。なお、上記のメモリセル以外
の例えばメモリセルＭ１１の場合は、ゲートにＶＰＰ／
２が印加されてから第１の時間が経過しさらに第３の時
間が経過した後にドレインにＶＰＰ／２が印加される。
リセルＭ００のデータを消去する場合、上述のタイミン
グ選択回路１６及びその出力を受けてワード線を選択す
る行選択回路１２により、選択メモリセルＭ００のゲー
トに０Ｖを、非選択メモリセルＭ１０のゲートにＶＰＰ
／２をそれぞれ同時に印加した後、第１の時間経過後
に、タイミング選択回路１７及びその出力を受けてビッ
ト線を選択する列選択回路１３により、選択メモリセル
Ｍ００及び非選択メモリセルＭ１０の各ドレインに電圧
ＶＰＰを第２の時間だけ与えるようにする。この場合、
非選択メモリセルＭ０１では、そのゲートに選択メモリ
セルＭ００とともに０Ｖが印加されてから第１の時間経
過後に選択メモリセルＭ００のドレインにＶＰＰが印加
された後、さらに第３の時間が経過してからドレインに
ＶＰＰ／２が印加される。なお、上記のメモリセル以外
の例えばメモリセルＭ１１の場合は、ゲートにＶＰＰ／
２が印加されてから第１の時間が経過しさらに第３の時
間が経過した後にドレインにＶＰＰ／２が印加される。
【００１３】このように選択メモリセルＭ００のデータ
消去時には、選択メモリセルＭ００とビット線が共通な
非選択メモリセルＭ１０に対しては、ゲートにＶＰＰ／
２が印加されてから第１の時間経過後にドレインにＶＰ
Ｐを印加するようにし、選択メモリセルＭ００とワード
線が共通な非選択メモリセルＭ０１に対しては、ゲート
に０Ｖが印加されてから第１及び第３の時間経過後にビ
ット線にＶＰＰ／２を印加するようにしたものである。
したがって、選択メモリセルＭ００のデータ消去時に非
選択メモリセルＭ１０，Ｍ０１のゲートとドレインに印
加される各電圧間に遅延差が設けられ、これにより、非
選択メモリセルのディスターブの緩和を図ることができ
る。
消去時には、選択メモリセルＭ００とビット線が共通な
非選択メモリセルＭ１０に対しては、ゲートにＶＰＰ／
２が印加されてから第１の時間経過後にドレインにＶＰ
Ｐを印加するようにし、選択メモリセルＭ００とワード
線が共通な非選択メモリセルＭ０１に対しては、ゲート
に０Ｖが印加されてから第１及び第３の時間経過後にビ
ット線にＶＰＰ／２を印加するようにしたものである。
したがって、選択メモリセルＭ００のデータ消去時に非
選択メモリセルＭ１０，Ｍ０１のゲートとドレインに印
加される各電圧間に遅延差が設けられ、これにより、非
選択メモリセルのディスターブの緩和を図ることができ
る。
【００１４】次に、選択メモリセルＭ００にデータ
「１」を書き込む場合、まず選択メモリセルＭ００及び
非選択メモリセルＭ１０の各ドレインに０Ｖを、また非
選択メモリセルＭ０１，Ｍ１１の各ドレインにＶＰＰ／
２をそれぞれ同時に印加した後、第１の時間経過後に選
択メモリセルＭ００及び非選択メモリセルＭ０１の各ゲ
ートに第２の時間分電圧ＶＰＰを与える。そして、第１
の時間が経過してから第３の時間経過後に非選択メモリ
セルＭ１０，Ｍ１１の各ゲートにＶＰＰ／２を印加す
る。このように、選択メモリセルＭ００のデータ書き込
み時にも、非選択メモリセルＭ１０，Ｍ０１のゲートと
ドレインに印加される各電圧間に遅延差を設けたことに
より、非選択メモリセルのディスターブの緩和を図るこ
とができる。
「１」を書き込む場合、まず選択メモリセルＭ００及び
非選択メモリセルＭ１０の各ドレインに０Ｖを、また非
選択メモリセルＭ０１，Ｍ１１の各ドレインにＶＰＰ／
２をそれぞれ同時に印加した後、第１の時間経過後に選
択メモリセルＭ００及び非選択メモリセルＭ０１の各ゲ
ートに第２の時間分電圧ＶＰＰを与える。そして、第１
の時間が経過してから第３の時間経過後に非選択メモリ
セルＭ１０，Ｍ１１の各ゲートにＶＰＰ／２を印加す
る。このように、選択メモリセルＭ００のデータ書き込
み時にも、非選択メモリセルＭ１０，Ｍ０１のゲートと
ドレインに印加される各電圧間に遅延差を設けたことに
より、非選択メモリセルのディスターブの緩和を図るこ
とができる。
【００１５】さて、以上のような半導体不揮発性メモリ
の要部動作を図２のタイミングチャートに基づき詳細に
説明する。ここで、図２（Ａ）〜（Ｉ）のタイムチャー
トは、ワード線Ｗ側に印加される電圧信号のタイムチャ
ートであり、また、図２（Ｊ）〜（Ｒ）のタイムチャー
トは、ビット線Ｂ側に印加される電圧信号のタイムチャ
ートである。この例は、メモリセルアレイ１１中のメモ
リセルＭ００を選択してデータの消去または書き込みを
行う場合の例である。また、図中のａ〜ｌは、クロック
生成回路１４の各クロックＣＫ１〜ＣＫ３の立ち上がり
及び立ち下がりのタイミングを示している。
の要部動作を図２のタイミングチャートに基づき詳細に
説明する。ここで、図２（Ａ）〜（Ｉ）のタイムチャー
トは、ワード線Ｗ側に印加される電圧信号のタイムチャ
ートであり、また、図２（Ｊ）〜（Ｒ）のタイムチャー
トは、ビット線Ｂ側に印加される電圧信号のタイムチャ
ートである。この例は、メモリセルアレイ１１中のメモ
リセルＭ００を選択してデータの消去または書き込みを
行う場合の例である。また、図中のａ〜ｌは、クロック
生成回路１４の各クロックＣＫ１〜ＣＫ３の立ち上がり
及び立ち下がりのタイミングを示している。
【００１６】即ち、時点ａでクロックＣＫ３がまず立ち
上がってＨレベルになり、続いて時点ｂ，ｃでそれぞれ
クロックＣＫ２，ＣＫ１が立ち上がってＨレベルにな
る。次に時点ｄでクロックＣＫ１が立ち下がってＬレベ
ルになり、続いて時点ｅ，ｆでそれぞれクロックＣＫ
１，ＣＫ２が立ち下がってＬレベルになる。クロック発
生回路１５は、このような時点ａ〜ｆの一連の動作を以
降の時点ｇ〜ｌでも同様に繰り返して実行しタイミング
選択回路１６，１７にこうしたタイミングの各クロック
ＣＫ１〜ＣＫ３を供給する。まず時点ａ〜ｆに示すデー
タ消去動作から説明する。
上がってＨレベルになり、続いて時点ｂ，ｃでそれぞれ
クロックＣＫ２，ＣＫ１が立ち上がってＨレベルにな
る。次に時点ｄでクロックＣＫ１が立ち下がってＬレベ
ルになり、続いて時点ｅ，ｆでそれぞれクロックＣＫ
１，ＣＫ２が立ち下がってＬレベルになる。クロック発
生回路１５は、このような時点ａ〜ｆの一連の動作を以
降の時点ｇ〜ｌでも同様に繰り返して実行しタイミング
選択回路１６，１７にこうしたタイミングの各クロック
ＣＫ１〜ＣＫ３を供給する。まず時点ａ〜ｆに示すデー
タ消去動作から説明する。
【００１７】図２おいて、時点ａでクロックＣＫ３が立
ち上がると（図２（Ｃ），（Ｌ））、タイミング選択回
路１６，１７への消去信号ＥＲＡＳＥが消去を示すＨレ
ベルになる（図２（Ｄ），（Ｍ））。この場合、タイミ
ング選択回路１６は行選択回路１２に対して電圧ＶＰＰ
／２を出力する（図２（Ｇ））。この結果、行選択回路
１２は非選択ワード線Ｗ１に電圧ＶＰＰ／２を出力し
（図２（Ｉ））、図１のメモリセルＭ１０〜Ｍ１ｎのゲ
ートに電圧ＶＰＰ／２が印加される。なお、このとき選
択ワード線Ｗ０は０Ｖとなっており（図２（Ｈ））、し
たがってメモリセルＭ００〜Ｍ０ｎのゲートには０Ｖが
印加されている。また、このとき他のワード線及びビッ
ト線Ｂ０〜Ｂｎも０Ｖである。
ち上がると（図２（Ｃ），（Ｌ））、タイミング選択回
路１６，１７への消去信号ＥＲＡＳＥが消去を示すＨレ
ベルになる（図２（Ｄ），（Ｍ））。この場合、タイミ
ング選択回路１６は行選択回路１２に対して電圧ＶＰＰ
／２を出力する（図２（Ｇ））。この結果、行選択回路
１２は非選択ワード線Ｗ１に電圧ＶＰＰ／２を出力し
（図２（Ｉ））、図１のメモリセルＭ１０〜Ｍ１ｎのゲ
ートに電圧ＶＰＰ／２が印加される。なお、このとき選
択ワード線Ｗ０は０Ｖとなっており（図２（Ｈ））、し
たがってメモリセルＭ００〜Ｍ０ｎのゲートには０Ｖが
印加されている。また、このとき他のワード線及びビッ
ト線Ｂ０〜Ｂｎも０Ｖである。
【００１８】次に第１の時間ｔ１経過後の時点ｂにおい
てクロックＣＫ２が立ち上がると（図２（Ｂ），
（Ｋ））、タイミング選択回路１６は、行選択回路１２
に対し電圧ＶＰＰを出力する（図２（Ｆ））。また、こ
のとき同時にタイミング選択回路１７は、列選択回路１
３に電圧ＶＰＰを出力する（図２（Ｏ））。この結果、
列選択回路１３は選択ビット線Ｂ０に電圧ＶＰＰを第２
の時間ｔ２の間出力し（図２（Ｑ））、図１のメモリセ
ルＭ００〜Ｍｎ０のドレインに電圧ＶＰＰが印加され、
従ってその第２の時間ｔ２内に選択メモリセルＭ００の
データが消去される。
てクロックＣＫ２が立ち上がると（図２（Ｂ），
（Ｋ））、タイミング選択回路１６は、行選択回路１２
に対し電圧ＶＰＰを出力する（図２（Ｆ））。また、こ
のとき同時にタイミング選択回路１７は、列選択回路１
３に電圧ＶＰＰを出力する（図２（Ｏ））。この結果、
列選択回路１３は選択ビット線Ｂ０に電圧ＶＰＰを第２
の時間ｔ２の間出力し（図２（Ｑ））、図１のメモリセ
ルＭ００〜Ｍｎ０のドレインに電圧ＶＰＰが印加され、
従ってその第２の時間ｔ２内に選択メモリセルＭ００の
データが消去される。
【００１９】次に第３の時間ｔ３経過後の時点ｃにおい
てクロックＣＫ１が立ち上がると（図２（Ａ），
（Ｊ））、タイミング選択回路１７は、列選択回路１３
に対して電圧ＶＰＰ／２を出力する（図２（Ｐ））。こ
の結果、列選択回路１３は非選択ビット線Ｂ１に対して
電圧ＶＰＰ／２を第４の時間ｔ４の間出力し（図２
（Ｒ））、図１のメモリセルＭ０１〜Ｍｎ１の各ドレイ
ンには電圧ＶＰＰ／２が印加される。
てクロックＣＫ１が立ち上がると（図２（Ａ），
（Ｊ））、タイミング選択回路１７は、列選択回路１３
に対して電圧ＶＰＰ／２を出力する（図２（Ｐ））。こ
の結果、列選択回路１３は非選択ビット線Ｂ１に対して
電圧ＶＰＰ／２を第４の時間ｔ４の間出力し（図２
（Ｒ））、図１のメモリセルＭ０１〜Ｍｎ１の各ドレイ
ンには電圧ＶＰＰ／２が印加される。
【００２０】次に、第４の時間ｔ４経過後の時点ｄにお
いてクロックＣＫ１が立ち下がると（図２（Ａ），
（Ｊ））、タイミング選択回路１７は、列選択回路１３
に対して供給している電圧ＶＰＰ／２を０Ｖにする（図
２（Ｐ））。この結果、列選択回路１３は非選択ビット
線Ｂ１に対する供給電圧ＶＰＰ／２を０Ｖにし（図２
（Ｒ））、図１のメモリセルＭ０１〜Ｍｎ１の各ドレイ
ン電圧を０Ｖにする。
いてクロックＣＫ１が立ち下がると（図２（Ａ），
（Ｊ））、タイミング選択回路１７は、列選択回路１３
に対して供給している電圧ＶＰＰ／２を０Ｖにする（図
２（Ｐ））。この結果、列選択回路１３は非選択ビット
線Ｂ１に対する供給電圧ＶＰＰ／２を０Ｖにし（図２
（Ｒ））、図１のメモリセルＭ０１〜Ｍｎ１の各ドレイ
ン電圧を０Ｖにする。
【００２１】次に第３の時間ｔ３経過後の時点ｅにおい
てクロックＣＫ２が立ち下がると（図２（Ｂ），
（Ｋ））、タイミング選択回路１６は、行選択回路１２
に対して供給している電圧ＶＰＰを０Ｖにする（図２
（Ｆ））。また、このとき同時にタイミング選択回路１
７は、列選択回路１３に供給している電圧ＶＰＰを０Ｖ
にする（図２（Ｏ））。この結果、列選択回路１３は選
択ビット線Ｂ０の電圧を０Ｖにし（図２（Ｑ））、図１
のメモリセルＭ００〜Ｍｎ０の各ドレイン電圧を０Ｖに
する。
てクロックＣＫ２が立ち下がると（図２（Ｂ），
（Ｋ））、タイミング選択回路１６は、行選択回路１２
に対して供給している電圧ＶＰＰを０Ｖにする（図２
（Ｆ））。また、このとき同時にタイミング選択回路１
７は、列選択回路１３に供給している電圧ＶＰＰを０Ｖ
にする（図２（Ｏ））。この結果、列選択回路１３は選
択ビット線Ｂ０の電圧を０Ｖにし（図２（Ｑ））、図１
のメモリセルＭ００〜Ｍｎ０の各ドレイン電圧を０Ｖに
する。
【００２２】次に第１の時間ｔ１経過後の時点ｆでクロ
ックＣＫ３が立ち下がると（図２（Ｃ），（Ｌ））、タ
イミング選択回路１６，１７に入力されている消去信号
ＥＲＡＳＥは非消去を示すＬレベルとなり（図２
（Ｄ），（Ｍ））、タイミング選択回路１６は、行選択
回路１２に対して出力している電圧ＶＰＰ／２を０Ｖに
する（図２（Ｇ））。この結果、行選択回路１２は非選
択ワード線Ｗ１に出力している電圧ＶＰＰ／２を０Ｖに
し（図２（Ｉ））、図１のメモリセルＭ１０〜Ｍ１ｎの
各ゲート電圧が０Ｖになる。なお、このデータ消去期間
中は選択ワード線Ｗ０は０Ｖとなっており（図２
（Ｈ））、したがってメモリセルＭ００〜Ｍ０ｎの各ゲ
ート電圧は０Ｖになったままである。
ックＣＫ３が立ち下がると（図２（Ｃ），（Ｌ））、タ
イミング選択回路１６，１７に入力されている消去信号
ＥＲＡＳＥは非消去を示すＬレベルとなり（図２
（Ｄ），（Ｍ））、タイミング選択回路１６は、行選択
回路１２に対して出力している電圧ＶＰＰ／２を０Ｖに
する（図２（Ｇ））。この結果、行選択回路１２は非選
択ワード線Ｗ１に出力している電圧ＶＰＰ／２を０Ｖに
し（図２（Ｉ））、図１のメモリセルＭ１０〜Ｍ１ｎの
各ゲート電圧が０Ｖになる。なお、このデータ消去期間
中は選択ワード線Ｗ０は０Ｖとなっており（図２
（Ｈ））、したがってメモリセルＭ００〜Ｍ０ｎの各ゲ
ート電圧は０Ｖになったままである。
【００２３】このようにワード線Ｗ０及びビット線Ｂ０
で選択される選択メモリセルＭ００のデータを消去する
場合は、まず選択ワード線Ｗ０に０Ｖを、非選択ワード
線Ｗ１にＶＰＰ／２をそれぞれ同時に印加した後、第１
の時間ｔ１経過後に選択ビット線Ｂ０に電圧ＶＰＰを第
２の時間ｔ２の間印加し、さらに第３の時間ｔ３経過後
に非選択ビット線Ｂ１にＶＰＰ／２を第４の時間ｔ４の
間印加し、時間ｔ４経過後には、まず非選択ビット線Ｂ
１を０Ｖにし、第３の時間ｔ３経過後に選択ビット線Ｂ
０を０Ｖにした後、さらに第１の時間ｔ１経過後に非選
択ワード線Ｗ１及び選択ワード線Ｗ０を０Ｖにするよう
にしたものである。したがって、選択メモリセルＭ００
のデータ消去時には非選択メモリセルのゲート・ドレイ
ンの各電圧間に遅延差を設けて与えることで、非選択メ
モリセルのディスターブを緩和することができる。
で選択される選択メモリセルＭ００のデータを消去する
場合は、まず選択ワード線Ｗ０に０Ｖを、非選択ワード
線Ｗ１にＶＰＰ／２をそれぞれ同時に印加した後、第１
の時間ｔ１経過後に選択ビット線Ｂ０に電圧ＶＰＰを第
２の時間ｔ２の間印加し、さらに第３の時間ｔ３経過後
に非選択ビット線Ｂ１にＶＰＰ／２を第４の時間ｔ４の
間印加し、時間ｔ４経過後には、まず非選択ビット線Ｂ
１を０Ｖにし、第３の時間ｔ３経過後に選択ビット線Ｂ
０を０Ｖにした後、さらに第１の時間ｔ１経過後に非選
択ワード線Ｗ１及び選択ワード線Ｗ０を０Ｖにするよう
にしたものである。したがって、選択メモリセルＭ００
のデータ消去時には非選択メモリセルのゲート・ドレイ
ンの各電圧間に遅延差を設けて与えることで、非選択メ
モリセルのディスターブを緩和することができる。
【００２４】次に図２の時点ｇ〜lに示すデータ書き込
み動作を説明する。時点ｇでクロックＣＫ３が立ち上が
ると（図２（Ｃ），（Ｌ））、タイミング選択回路１
６，１７への書き込み信号ＷＲＩＴＥが書き込みを示す
Ｈレベルになる（図２（Ｅ），（Ｎ））。この場合、タ
イミング選択回路１７は列選択回路１３に対して電圧Ｖ
ＰＰ／２を出力する（図２（Ｐ））。この結果、列選択
回路１３は非選択ビット線Ｂ１に電圧ＶＰＰ／２を出力
し（図２（Ｒ））、図１のメモリセルＭ０１〜Ｍｎ１の
各ドレイン電圧はＶＰＰ／２になる。なお、このとき選
択ビット線Ｂ０を含む他のビット線は０Ｖであり、また
ワード線Ｗ０〜Ｗｎも０Ｖである。
み動作を説明する。時点ｇでクロックＣＫ３が立ち上が
ると（図２（Ｃ），（Ｌ））、タイミング選択回路１
６，１７への書き込み信号ＷＲＩＴＥが書き込みを示す
Ｈレベルになる（図２（Ｅ），（Ｎ））。この場合、タ
イミング選択回路１７は列選択回路１３に対して電圧Ｖ
ＰＰ／２を出力する（図２（Ｐ））。この結果、列選択
回路１３は非選択ビット線Ｂ１に電圧ＶＰＰ／２を出力
し（図２（Ｒ））、図１のメモリセルＭ０１〜Ｍｎ１の
各ドレイン電圧はＶＰＰ／２になる。なお、このとき選
択ビット線Ｂ０を含む他のビット線は０Ｖであり、また
ワード線Ｗ０〜Ｗｎも０Ｖである。
【００２５】次に第１の時間ｔ１経過後の時点ｈにおい
てクロックＣＫ２が立ち上がると（図２（Ｂ），
（Ｋ））、タイミング選択回路１６は、行選択回路１２
に対し電圧ＶＰＰを出力する（図２（Ｆ））。また、こ
のとき同時にタイミング選択回路１７は、列選択回路１
３に電圧ＶＰＰを出力する（図２（Ｏ））。この結果、
行選択回路１２は選択ワード線Ｗ０に電圧ＶＰＰを第２
の時間ｔ２の間出力し（図２（Ｈ））、図１のメモリセ
ルＭ００〜Ｍｎ０の各ゲート電圧がＶＰＰになる。従っ
て、この時間ｔ２内に選択メモリセルＭ００にデータ
「１」が書き込まれる。
てクロックＣＫ２が立ち上がると（図２（Ｂ），
（Ｋ））、タイミング選択回路１６は、行選択回路１２
に対し電圧ＶＰＰを出力する（図２（Ｆ））。また、こ
のとき同時にタイミング選択回路１７は、列選択回路１
３に電圧ＶＰＰを出力する（図２（Ｏ））。この結果、
行選択回路１２は選択ワード線Ｗ０に電圧ＶＰＰを第２
の時間ｔ２の間出力し（図２（Ｈ））、図１のメモリセ
ルＭ００〜Ｍｎ０の各ゲート電圧がＶＰＰになる。従っ
て、この時間ｔ２内に選択メモリセルＭ００にデータ
「１」が書き込まれる。
【００２６】次に、第３の時間ｔ３経過後の時点ｉにお
いてクロックＣＫ１が立ち上がると（図２（Ａ），
（Ｊ））、タイミング選択回路１６は、行選択回路１２
に対して電圧ＶＰＰ／２を出力する（図２（Ｇ））。こ
の結果、行選択回路１２は非選択ワード線Ｗ１に対して
電圧ＶＰＰ／２を第４の時間ｔ４の間出力し（図２
（Ｉ））、図１のメモリセルＭ１０〜Ｍ１ｎのゲート電
圧をＶＰＰ／２にする。
いてクロックＣＫ１が立ち上がると（図２（Ａ），
（Ｊ））、タイミング選択回路１６は、行選択回路１２
に対して電圧ＶＰＰ／２を出力する（図２（Ｇ））。こ
の結果、行選択回路１２は非選択ワード線Ｗ１に対して
電圧ＶＰＰ／２を第４の時間ｔ４の間出力し（図２
（Ｉ））、図１のメモリセルＭ１０〜Ｍ１ｎのゲート電
圧をＶＰＰ／２にする。
【００２７】次に、時間ｔ４経過後の時点ｊにおいてク
ロックＣＫ１が立ち下がると（図２（Ａ），（Ｊ））、
タイミング選択回路１６は、行選択回路１２に対して供
給している電圧ＶＰＰ／２を０Ｖにする（図２
（Ｇ））。この結果、行選択回路１２は非選択ワード線
Ｗ１に対して供給している電圧ＶＰＰ／２を０Ｖにし
（図２（Ｉ））、図１のメモリセルＭ１０〜Ｍ１ｎの各
ゲート電圧を０Ｖにする。
ロックＣＫ１が立ち下がると（図２（Ａ），（Ｊ））、
タイミング選択回路１６は、行選択回路１２に対して供
給している電圧ＶＰＰ／２を０Ｖにする（図２
（Ｇ））。この結果、行選択回路１２は非選択ワード線
Ｗ１に対して供給している電圧ＶＰＰ／２を０Ｖにし
（図２（Ｉ））、図１のメモリセルＭ１０〜Ｍ１ｎの各
ゲート電圧を０Ｖにする。
【００２８】次に第３の時間ｔ３経過後の時点ｋにおい
てクロックＣＫ２が立ち下がると（図２（Ｂ），
（Ｋ））、タイミング選択回路１６は、行選択回路１２
に対して供給している電圧ＶＰＰを０Ｖにする（図２
（Ｆ））。また、このとき同時にタイミング選択回路１
７は、列選択回路１３に供給している電圧ＶＰＰを０Ｖ
にする（図２（Ｏ））。この結果、行選択回路１２は選
択ワード線Ｗ０の電圧を０Ｖにし（図２（Ｈ））、図１
のメモリセルＭ００〜Ｍ０ｎの各ゲート電圧を０Ｖにす
る。
てクロックＣＫ２が立ち下がると（図２（Ｂ），
（Ｋ））、タイミング選択回路１６は、行選択回路１２
に対して供給している電圧ＶＰＰを０Ｖにする（図２
（Ｆ））。また、このとき同時にタイミング選択回路１
７は、列選択回路１３に供給している電圧ＶＰＰを０Ｖ
にする（図２（Ｏ））。この結果、行選択回路１２は選
択ワード線Ｗ０の電圧を０Ｖにし（図２（Ｈ））、図１
のメモリセルＭ００〜Ｍ０ｎの各ゲート電圧を０Ｖにす
る。
【００２９】次に第１の時間ｔ１経過後の時点ｌでクロ
ックＣＫ３が立ち下がると（図２（Ｃ），（Ｌ））、タ
イミング選択回路１６，１７に入力されている書き込み
信号ＷＲＩＴＥは非書き込みを示すＬレベルとなり（図
２（Ｅ），（Ｎ））、タイミング選択回路１７は、列選
択回路１３に対して出力している電圧ＶＰＰ／２を０Ｖ
にする（図２（Ｐ））。この結果、列選択回路１３は非
選択ビット線Ｂ１に出力している電圧ＶＰＰ／２を０Ｖ
にし（図２（Ｒ））、図１のメモリセルＭ０１〜Ｍｎ１
の各ドレイン電圧を０Ｖにする。なお、このデータ書き
込み期間中は選択ビット線Ｂ０は０Ｖとなっており（図
２（Ｑ））、したがってメモリセルＭ００〜Ｍｎ０のド
レインは０Ｖになったままである。
ックＣＫ３が立ち下がると（図２（Ｃ），（Ｌ））、タ
イミング選択回路１６，１７に入力されている書き込み
信号ＷＲＩＴＥは非書き込みを示すＬレベルとなり（図
２（Ｅ），（Ｎ））、タイミング選択回路１７は、列選
択回路１３に対して出力している電圧ＶＰＰ／２を０Ｖ
にする（図２（Ｐ））。この結果、列選択回路１３は非
選択ビット線Ｂ１に出力している電圧ＶＰＰ／２を０Ｖ
にし（図２（Ｒ））、図１のメモリセルＭ０１〜Ｍｎ１
の各ドレイン電圧を０Ｖにする。なお、このデータ書き
込み期間中は選択ビット線Ｂ０は０Ｖとなっており（図
２（Ｑ））、したがってメモリセルＭ００〜Ｍｎ０のド
レインは０Ｖになったままである。
【００３０】このようにワード線Ｗ０及びビット線Ｂ０
で選択される選択メモリセルＭ００へのデータ書き込み
時には、まず選択ビット線Ｂ０に０Ｖを、非選択ビット
線Ｂ１にＶＰＰ／２をそれぞれ同時に印加した後、第１
の時間ｔ１経過後に選択ワード線Ｗ０に電圧ＶＰＰを第
２の時間ｔ２の間印加し、さらに第３の時間ｔ３経過後
に非選択ワード線Ｗ１にＶＰＰ／２を第４の時間ｔ４の
間印加し、時間ｔ４経過後には、まず非選択ワード線Ｗ
１を０Ｖにし、第３の時間ｔ３経過後に選択ワード線Ｗ
０を０Ｖにした後、さらに第１の時間ｔ１経過後に非選
択ビット線Ｂ１及び選択ビット線Ｂ０を０Ｖにするよう
にしたものである。したがって、選択メモリセルＭ００
へのデータ書き込み時にも非選択メモリセルのゲート・
ドレインの各電圧間に遅延差を設けて与えることで、非
選択メモリセルのディスターブを緩和することができ
る。
で選択される選択メモリセルＭ００へのデータ書き込み
時には、まず選択ビット線Ｂ０に０Ｖを、非選択ビット
線Ｂ１にＶＰＰ／２をそれぞれ同時に印加した後、第１
の時間ｔ１経過後に選択ワード線Ｗ０に電圧ＶＰＰを第
２の時間ｔ２の間印加し、さらに第３の時間ｔ３経過後
に非選択ワード線Ｗ１にＶＰＰ／２を第４の時間ｔ４の
間印加し、時間ｔ４経過後には、まず非選択ワード線Ｗ
１を０Ｖにし、第３の時間ｔ３経過後に選択ワード線Ｗ
０を０Ｖにした後、さらに第１の時間ｔ１経過後に非選
択ビット線Ｂ１及び選択ビット線Ｂ０を０Ｖにするよう
にしたものである。したがって、選択メモリセルＭ００
へのデータ書き込み時にも非選択メモリセルのゲート・
ドレインの各電圧間に遅延差を設けて与えることで、非
選択メモリセルのディスターブを緩和することができ
る。
【００３１】図３は、選択メモリセルＭ００のデータ消
去時における、非選択メモリセルＭ１０に対する選択ビ
ット線Ｂ０への印加電圧ＶＰＰと、非選択ワード線Ｗ１
への印加電圧ＶＰＰ／２の時間関係を示す図である。選
択メモリセルＭ００のデータの消去時には、上述したよ
うに、まず選択ワード線Ｗ０に０Ｖ、非選択ワード線Ｗ
１に電圧ＶＰＰ／２を印加した後第１の時間ｔ１経過後
に選択ビット線Ｂ０に電圧ＶＰＰを第２の時間ｔ２の間
印加して選択メモリセルＭ００のデータを消去する。そ
して、時間ｔ２が経過してデータの消去後には選択ビッ
ト線Ｂ０を０Ｖにした後、第１の時間ｔ１経過後に非選
択ワード線Ｗ１を０Ｖにする。
去時における、非選択メモリセルＭ１０に対する選択ビ
ット線Ｂ０への印加電圧ＶＰＰと、非選択ワード線Ｗ１
への印加電圧ＶＰＰ／２の時間関係を示す図である。選
択メモリセルＭ００のデータの消去時には、上述したよ
うに、まず選択ワード線Ｗ０に０Ｖ、非選択ワード線Ｗ
１に電圧ＶＰＰ／２を印加した後第１の時間ｔ１経過後
に選択ビット線Ｂ０に電圧ＶＰＰを第２の時間ｔ２の間
印加して選択メモリセルＭ００のデータを消去する。そ
して、時間ｔ２が経過してデータの消去後には選択ビッ
ト線Ｂ０を０Ｖにした後、第１の時間ｔ１経過後に非選
択ワード線Ｗ１を０Ｖにする。
【００３２】ここで図３（Ａ）は、第１の時間の和ｔ１
＋ｔ１、即ち、２・ｔ１を第２の時間ｔ２の１／１０と
した、 ２・ｔ１＝ｔ２／１０ （１） の場合である。また、図３（Ｂ）は、第１の時間の和を
第２の時間ｔ２の１／１００とした、 ２・ｔ１＝ｔ２／１００ （２） の場合である。
＋ｔ１、即ち、２・ｔ１を第２の時間ｔ２の１／１０と
した、 ２・ｔ１＝ｔ２／１０ （１） の場合である。また、図３（Ｂ）は、第１の時間の和を
第２の時間ｔ２の１／１００とした、 ２・ｔ１＝ｔ２／１００ （２） の場合である。
【００３３】次に図３（Ａ）の場合と図３（Ｂ）の場合
とで、どちらが非選択メモリセルＭ１０のディスターブ
が緩和されているかを図４のグラフを用いて説明する。
図４は、縦軸に非選択メモリセルの電流値を、横軸にデ
ィスターブ印加時間として時間ｔ２の総時間をとったも
のである。ここで、図４では、選択ビット線Ｂ０の電圧
をＶＰＰとして１１．０Ｖに定め、非選択ワード線Ｗ１
の電圧をＶＰＡとして４．０〜５．５Ｖの範囲に定め、
各ＶＰＡ電圧毎のディスターブ印加時間に対する電流値
を各グラフとして記録している。
とで、どちらが非選択メモリセルＭ１０のディスターブ
が緩和されているかを図４のグラフを用いて説明する。
図４は、縦軸に非選択メモリセルの電流値を、横軸にデ
ィスターブ印加時間として時間ｔ２の総時間をとったも
のである。ここで、図４では、選択ビット線Ｂ０の電圧
をＶＰＰとして１１．０Ｖに定め、非選択ワード線Ｗ１
の電圧をＶＰＡとして４．０〜５．５Ｖの範囲に定め、
各ＶＰＡ電圧毎のディスターブ印加時間に対する電流値
を各グラフとして記録している。
【００３４】また、図中の線分Ｌはこの非選択メモリセ
ルＭ１０の書き込みモードＷＲＩＴＥあるいは消去モー
ドＥＲＡＳＥの電流値の境界を示すもので、線分Ｌの上
側（即ち、電流１５μＡ以上）が書き込みモードＷＲＩ
ＴＥ、下側（即ち、電流１５μＡ以下）が消去モードＥ
ＲＡＳＥを示している。なお、図４中のグラフのＶＰＡ
＝４．５Ｖ（１０）が図３（Ａ）の場合に相当し、図４
中のグラフのＶＰＡ＝４．５Ｖ（１００）が図３（Ｂ）
の場合に相当する。
ルＭ１０の書き込みモードＷＲＩＴＥあるいは消去モー
ドＥＲＡＳＥの電流値の境界を示すもので、線分Ｌの上
側（即ち、電流１５μＡ以上）が書き込みモードＷＲＩ
ＴＥ、下側（即ち、電流１５μＡ以下）が消去モードＥ
ＲＡＳＥを示している。なお、図４中のグラフのＶＰＡ
＝４．５Ｖ（１０）が図３（Ａ）の場合に相当し、図４
中のグラフのＶＰＡ＝４．５Ｖ（１００）が図３（Ｂ）
の場合に相当する。
【００３５】図３（Ａ）の場合、即ち第１の時間ｔ１の
和を第２の時間ｔ２の１／１０とした場合は、図４中の
グラフＶＰＡ＝４．５Ｖ（１０）に示すように、横軸の
ディスターブ印加時間を増加させても非選択メモリセル
Ｍ１０の電流値は消去モードＥＲＡＳＥを示す消去電流
に達せず、したがって、この場合、非選択メモリセルＭ
１０は選択メモリセルＭ００の消去に伴って消去される
ことはない。
和を第２の時間ｔ２の１／１０とした場合は、図４中の
グラフＶＰＡ＝４．５Ｖ（１０）に示すように、横軸の
ディスターブ印加時間を増加させても非選択メモリセル
Ｍ１０の電流値は消去モードＥＲＡＳＥを示す消去電流
に達せず、したがって、この場合、非選択メモリセルＭ
１０は選択メモリセルＭ００の消去に伴って消去される
ことはない。
【００３６】しかし、図３（Ｂ）の場合、即ち第１の時
間ｔ１の和を第２の時間ｔ２の１／１００とした場合
は、図４中のグラフＶＰＡ＝４．５Ｖ（１００）に示す
ように、横軸のディスターブ印加時間を増加させると非
選択メモリセルＭ１０の電流値は線分Ｌを越えて消去モ
ードＥＲＡＳＥを示す消去電流に達する。したがって、
この場合、この非選択メモリセルＭ１０は選択メモリセ
ルＭ００の消去に伴って消去される恐れがある。
間ｔ１の和を第２の時間ｔ２の１／１００とした場合
は、図４中のグラフＶＰＡ＝４．５Ｖ（１００）に示す
ように、横軸のディスターブ印加時間を増加させると非
選択メモリセルＭ１０の電流値は線分Ｌを越えて消去モ
ードＥＲＡＳＥを示す消去電流に達する。したがって、
この場合、この非選択メモリセルＭ１０は選択メモリセ
ルＭ００の消去に伴って消去される恐れがある。
【００３７】したがって、選択ビット線Ｂ０の印加時間
ｔ２を、図３（Ａ）のように、非選択ワード線Ｗ１の選
択時間から時間ｔ２を差し引いた時間（即ち、第１の時
間ｔ１の和）の１０倍に設定することにより、非選択メ
モリセルＭ１０のディスターブが緩和され、したがって
ディスターブ印加時間が長時間となっても、あるいはメ
モリセルにばらつきがあったとしても、非選択メモリセ
ルＭ１０の電流は消去電流に達せず、非選択メモリセル
Ｍ１０の誤消去を防止できる。
ｔ２を、図３（Ａ）のように、非選択ワード線Ｗ１の選
択時間から時間ｔ２を差し引いた時間（即ち、第１の時
間ｔ１の和）の１０倍に設定することにより、非選択メ
モリセルＭ１０のディスターブが緩和され、したがって
ディスターブ印加時間が長時間となっても、あるいはメ
モリセルにばらつきがあったとしても、非選択メモリセ
ルＭ１０の電流は消去電流に達せず、非選択メモリセル
Ｍ１０の誤消去を防止できる。
【００３８】また、選択メモリセルＭ００の消去時に非
選択メモリセルＭ０１の誤消去も同様に防止できる。ま
た、さらに選択メモリセルＭ００のデータ書き込み時の
非選択メモリセルＭ１０，Ｍ０１の誤書き込みも同様に
防止できる。
選択メモリセルＭ０１の誤消去も同様に防止できる。ま
た、さらに選択メモリセルＭ００のデータ書き込み時の
非選択メモリセルＭ１０，Ｍ０１の誤書き込みも同様に
防止できる。
【００３９】なお、選択ワード線Ｗ０及び選択ビット線
Ｂ０により選択される選択メモリセルＭ００のデータ消
去時には、非選択ワード線Ｗ１及びビット線Ｂ１に接続
される非選択メモリセルＭ１１に対しては、図２
（Ｉ），（Ｒ）に示すように、非選択ワード線Ｗ１にＶ
ＰＰ／２が印加された後、第１の時間ｔ１及び第３の時
間ｔ３が経過してから時間ｔ４だけ非選択ビット線Ｂ１
にＶＰＰ／２が印加される。また、選択メモリセルＭ０
０へのデータ書き込み時には、非選択メモリセルＭ１１
に対しては、非選択ビット線Ｂ１にＶＰＰ／２が印加さ
れた後、第１及び第３の時間が経過してから時間ｔ４だ
け非選択ワード線Ｗ１にＶＰＰ／２が印加される。ここ
で、第１及び第３の時間の和は、非選択メモリセルＭ１
１に対するディスターブ印加時間に相当するため、 ｔ４≧（ｔ１＋ｔ３） （３） として設定する。
Ｂ０により選択される選択メモリセルＭ００のデータ消
去時には、非選択ワード線Ｗ１及びビット線Ｂ１に接続
される非選択メモリセルＭ１１に対しては、図２
（Ｉ），（Ｒ）に示すように、非選択ワード線Ｗ１にＶ
ＰＰ／２が印加された後、第１の時間ｔ１及び第３の時
間ｔ３が経過してから時間ｔ４だけ非選択ビット線Ｂ１
にＶＰＰ／２が印加される。また、選択メモリセルＭ０
０へのデータ書き込み時には、非選択メモリセルＭ１１
に対しては、非選択ビット線Ｂ１にＶＰＰ／２が印加さ
れた後、第１及び第３の時間が経過してから時間ｔ４だ
け非選択ワード線Ｗ１にＶＰＰ／２が印加される。ここ
で、第１及び第３の時間の和は、非選択メモリセルＭ１
１に対するディスターブ印加時間に相当するため、 ｔ４≧（ｔ１＋ｔ３） （３） として設定する。
【００４０】
【発明の効果】以上説明したように本発明によれば、選
択メモリセルのデータを消去する場合、選択メモリセル
の選択ワード線に零電位が与えられると同時にこの選択
メモリセルとビット線を介して接続される非選択メモリ
セルのワード線に対し第１の電位を印加し、第１の時間
が経過すると選択メモリセルのビット線に対し第１の電
位のほぼ倍電圧の第２の電位を印加するようにしたの
で、選択メモリセルのデータ消去時には非選択メモリセ
ルのゲート及びドレインに対し遅延差を設けて電圧が与
えられ、この結果、非選択メモリセルのディスターブを
緩和することができる。また、選択メモリセルへデータ
を記録する場合、選択メモリセルの選択ビット線に零電
位が与えられると同時にこの選択メモリセルとワード線
を介して接続される非選択メモリセルのビット線に対し
第１の電位を印加し、第１の時間が経過すると選択メモ
リセルのワード線に対し第２の電位を印加するようにし
たので、選択メモリセルへのデータ記録時にも非選択メ
モリセルのゲート及びドレインに対し遅延差を設けて電
圧が与えられ、この結果、非選択メモリセルのディスタ
ーブを緩和できる。
択メモリセルのデータを消去する場合、選択メモリセル
の選択ワード線に零電位が与えられると同時にこの選択
メモリセルとビット線を介して接続される非選択メモリ
セルのワード線に対し第１の電位を印加し、第１の時間
が経過すると選択メモリセルのビット線に対し第１の電
位のほぼ倍電圧の第２の電位を印加するようにしたの
で、選択メモリセルのデータ消去時には非選択メモリセ
ルのゲート及びドレインに対し遅延差を設けて電圧が与
えられ、この結果、非選択メモリセルのディスターブを
緩和することができる。また、選択メモリセルへデータ
を記録する場合、選択メモリセルの選択ビット線に零電
位が与えられると同時にこの選択メモリセルとワード線
を介して接続される非選択メモリセルのビット線に対し
第１の電位を印加し、第１の時間が経過すると選択メモ
リセルのワード線に対し第２の電位を印加するようにし
たので、選択メモリセルへのデータ記録時にも非選択メ
モリセルのゲート及びドレインに対し遅延差を設けて電
圧が与えられ、この結果、非選択メモリセルのディスタ
ーブを緩和できる。
【図１】 本発明に係る半導体不揮発性メモリの構成を
示すブロック図である。
示すブロック図である。
【図２】 上記メモリ内の各部の動作を示すタイムチャ
ートである。
ートである。
【図３】 上記メモリ内の非選択メモリセルに接続され
るワード線及びビット線に与える電圧のタイミングを示
すタイムチャートである。
るワード線及びビット線に与える電圧のタイミングを示
すタイムチャートである。
【図４】 非選択メモリセルのディスターブ特性を示す
グラフである。
グラフである。
【図５】 従来の半導体不揮発性メモリの構成を示すブ
ロック図である。ネットワーク構成検出の例を示すブロ
ック図である。
ロック図である。ネットワーク構成検出の例を示すブロ
ック図である。
１１…メモリセルアレイ、１２…行選択回路、１３…列
選択回路、１４…電源回路、１５…クロック発生回路、
１６，１７…タイミング選択回路、Ｍ００〜Ｍｎｎ…メ
モリセル、Ｗ０〜Ｗｎ…ワード線、Ｂ０〜Ｂｎ…ビット
線。
選択回路、１４…電源回路、１５…クロック発生回路、
１６，１７…タイミング選択回路、Ｍ００〜Ｍｎｎ…メ
モリセル、Ｗ０〜Ｗｎ…ワード線、Ｂ０〜Ｂｎ…ビット
線。
Claims (7)
- 【請求項１】 複数のメモリセルがマトリックス状に配
置されたメモリセルアレイと、各行のメモリセルのゲー
トに共通に接続された複数のワード線と、各列のメモリ
セルのドレインに共通に接続された複数のビット線と、
ワード線を選択する行選択回路と、ビット線を選択する
列選択回路とを備え、複数のワード線及びビット線のな
かから１つのワード線及びビット線を選択して１つのメ
モリセルを選択し、選択メモリセルに対するデータの記
録及び消去を行う半導体不揮発性メモリにおいて、 前記選択メモリセルに選択ワード線及び選択ビット線の
何れかを介して接続される非選択メモリセルに対し第１
の電位を印加する第１電位印加手段と、 第１電位印加手段により第１の電位の印加後、第１の時
間が経過すると前記選択メモリセルに前記第１の電位の
ほぼ倍電圧を有する第２の電位を第２の時間の間印加す
る第２電位印加手段と、 前記第２の時間が経過すると前記選択メモリセルに印加
されている第２の電位を零電位にし、第２の電位が零電
位後に前記第１の時間が経過すると前記非選択メモリセ
ルに印加されている第１の電位を零電位にする零電位印
加手段とを備えたことを特徴とする半導体不揮発性メモ
リ。 - 【請求項２】 請求項１において、 前記選択メモリセルのデータを消去する場合、前記第１
電位印加手段は前記選択メモリセルの選択ワード線に零
電位が与えられると同時にこの選択メモリセルとビット
線を介して接続される非選択メモリセルのワード線に対
し第１の電位を印加し、前記第２電位印加手段は第１の
時間経過後に選択メモリセルのビット線に対し第２の電
位を印加することを特徴とする半導体不揮発性メモリ。 - 【請求項３】 請求項１において、 前記選択メモリセルへデータを記録する場合、前記第１
電位印加手段は前記選択メモリセルの選択ビット線に零
電位が与えられると同時にこの選択メモリセルとワード
線を介して接続される非選択メモリセルのビット線に対
し第１の電位を印加し、前記第２電位印加手段は第１の
時間経過後に選択メモリセルのワード線に対し第２の電
位を印加することを特徴とする半導体不揮発性メモリ。 - 【請求項４】 請求項１において、 前記第１の時間の和は前記第２の時間のほぼ１／１０に
設定されることを特徴とする半導体不揮発性メモリ。 - 【請求項５】 請求項２において、 前記選択メモリセルのデータを消去する場合、非選択メ
モリセルのワード線に対し第１の電位が印加され、かつ
第１の時間経過後に選択メモリセルのビット線に対し第
２の電位が印加された後、第３の時間が経過すると前記
非選択メモリセルのビット線に第１の電位を第４の時間
の間印加する手段を備えたことを特徴とする半導体不揮
発性メモリ。 - 【請求項６】 請求項３において、 前記選択メモリセルへデータを記録する場合、非選択メ
モリセルのビット線に対し第１の電位が印加され、かつ
第１の時間経過後に選択メモリセルのワード線に対し第
２の電位が印加された後、第３の時間が経過すると前記
非選択メモリセルのワード線に第１の電位を第４の時間
の間印加する手段を備えたことを特徴とする半導体不揮
発性メモリ。 - 【請求項７】 請求項５または請求項６において、 前記第４の時間は、前記第１の時間と第３の時間の和以
上の値とすることを特徴とする半導体不揮発性メモリ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24660697A JP3198998B2 (ja) | 1997-09-11 | 1997-09-11 | 半導体不揮発性メモリ |
| TW087114886A TW414896B (en) | 1997-09-11 | 1998-09-07 | Semiconductor non-volatile programmable memory device preventing non-selected memory cells from disturb during programming operation |
| EP98116975A EP0902435A3 (en) | 1997-09-11 | 1998-09-08 | Semiconductor non-volatile programmable memory device preventing non-selected memory cells from disturb during programming operation |
| US09/150,189 US5896316A (en) | 1997-09-11 | 1998-09-10 | Semiconductor non-volatile programmable memory device preventing non-selected memory cells from disturb during programmable operation |
| KR1019980037396A KR100278871B1 (ko) | 1997-09-11 | 1998-09-10 | 프로그래밍 동작시 비선택 메모리 셀의 외란을 방지하는프로그램 가능 반도체 비휘발성 메모리 장치 |
| CN98120340A CN1124615C (zh) | 1997-09-11 | 1998-09-11 | 防止未选择的存贮单元受到干扰的非易失可编程存贮器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24660697A JP3198998B2 (ja) | 1997-09-11 | 1997-09-11 | 半導体不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1186572A true JPH1186572A (ja) | 1999-03-30 |
| JP3198998B2 JP3198998B2 (ja) | 2001-08-13 |
Family
ID=17150918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24660697A Expired - Fee Related JP3198998B2 (ja) | 1997-09-11 | 1997-09-11 | 半導体不揮発性メモリ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5896316A (ja) |
| EP (1) | EP0902435A3 (ja) |
| JP (1) | JP3198998B2 (ja) |
| KR (1) | KR100278871B1 (ja) |
| CN (1) | CN1124615C (ja) |
| TW (1) | TW414896B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100523529B1 (ko) * | 2000-03-22 | 2005-10-24 | 마이크로칩 테크놀로지 인코포레이티드 | 메모리 셀을 위한 향상된 프로그래밍 방법 |
| JP2011048871A (ja) * | 2009-08-26 | 2011-03-10 | Ｐｏｗｅｒ Ｆｌａｓｈ株式会社 | Ｎａｎｄ型フラッシュメモリとその消去方法 |
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|---|---|---|---|---|
| FR2809222A1 (fr) * | 2000-05-17 | 2001-11-23 | St Microelectronics Sa | Memoire eeprom comprenant un systeme de correction d'erreur |
| US6327178B1 (en) | 2000-07-18 | 2001-12-04 | Micron Technology, Inc. | Programmable circuit and its method of operation |
| US6597609B2 (en) | 2001-08-30 | 2003-07-22 | Micron Technology, Inc. | Non-volatile memory with test rows for disturb detection |
| US6809965B2 (en) * | 2001-09-19 | 2004-10-26 | Virtual Silicon Technology, Inc. | Control circuitry for a non-volatile memory |
| TW517385B (en) * | 2001-12-06 | 2003-01-11 | Macronix Int Co Ltd | Manufacturing method and operation method of code and data type embedded flash memory |
| JP4346482B2 (ja) | 2004-03-25 | 2009-10-21 | Ｎｅｃエレクトロニクス株式会社 | 不揮発性記憶装置及び不揮発性記憶装置の検証方法 |
| KR100688524B1 (ko) * | 2005-01-25 | 2007-03-02 | 삼성전자주식회사 | 메모리 셀 어레이의 바이어싱 방법 및 반도체 메모리 장치 |
| US7542340B2 (en) * | 2006-07-11 | 2009-06-02 | Innovative Silicon Isi Sa | Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same |
| KR100781041B1 (ko) * | 2006-11-06 | 2007-11-30 | 주식회사 하이닉스반도체 | 플래시 메모리 장치 및 그 소거 동작 제어 방법 |
| CN103137181B (zh) * | 2013-02-25 | 2017-06-06 | 上海华虹宏力半导体制造有限公司 | 存储器、存储阵列的编程方法及电压提供系统 |
| KR20160110592A (ko) * | 2015-03-09 | 2016-09-22 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이의 동작 방법 |
| KR102395724B1 (ko) * | 2015-10-07 | 2022-05-10 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작 방법 |
| CN110827900B (zh) * | 2018-11-22 | 2021-08-13 | 武汉新芯集成电路制造有限公司 | 双侧存储阵列 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2750163A1 (de) | 1977-11-09 | 1979-05-10 | Erich Decker | Einrichtung zur fuetterung von tieren |
| NL8900054A (nl) | 1989-01-10 | 1990-08-01 | Kunststoffenbedrijf Azer B V | Door het vee bedienbare veevoedervoorraadbak. |
| US5280446A (en) * | 1990-09-20 | 1994-01-18 | Bright Microelectronics, Inc. | Flash eprom memory circuit having source side programming |
| US5384742A (en) * | 1990-09-25 | 1995-01-24 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory |
| JPH09213090A (ja) * | 1996-02-07 | 1997-08-15 | Nec Corp | 不揮発性半導体記憶装置 |
| US5677875A (en) * | 1995-02-28 | 1997-10-14 | Nec Corporation | Non-volatile semiconductor memory device configured to minimize variations in threshold voltages of non-written memory cells and potentials of selected bit lines |
-
1997
- 1997-09-11 JP JP24660697A patent/JP3198998B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-07 TW TW087114886A patent/TW414896B/zh not_active IP Right Cessation
- 1998-09-08 EP EP98116975A patent/EP0902435A3/en not_active Withdrawn
- 1998-09-10 KR KR1019980037396A patent/KR100278871B1/ko not_active IP Right Cessation
- 1998-09-10 US US09/150,189 patent/US5896316A/en not_active Expired - Lifetime
- 1998-09-11 CN CN98120340A patent/CN1124615C/zh not_active Expired - Fee Related
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|---|---|---|---|---|
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| JP2011048871A (ja) * | 2009-08-26 | 2011-03-10 | Ｐｏｗｅｒ Ｆｌａｓｈ株式会社 | Ｎａｎｄ型フラッシュメモリとその消去方法 |
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