JP2002150781A - 不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ラッチを用いて少ないメモリセル電流でプロ
グラムベリファイを行う場合、メモリセルのＶｇ−Ｉｄ
特性がばらつくと、センスアンプ読出しとの特性差が発
生する。 【解決手段】 メモリセルのプログラムとプログラムベ
リファイを行うプログラム回路にプログラムデータを保
持するラッチと、ラッチのデータを選択的にリセットす
る回路を設け、センスアンプの出力結果によってラッチ
リセット回路を活性化することにより、良好なしきい値
電圧分布を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュＥＥＰ
ＲＯＭを用いた不揮発性記憶装置に関し、詳細には不揮
発性メモリセルのプログラム状態の確認動作を安定に行
なう回路構成に関する。

【０００２】

【従来の技術】近年、フラッシュＥＥＰＲＯＭは、電気
的に書込／消去ができるという特性やハードディスクな
どに比べ耐衝撃性に優れるなどの利点からその利用価値
が上がり産業分野や民生分野のシステムで多く利用され
ている。これまで、ＣＨＥ（チャンネルホットエレクト
ロン）によるプログラムを用いたメモリセルが主流であ
ったが、フラッシュＥＥＰＲＯＭに対する低電圧化及び
単一電源化の要望により、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒ
ｄｈｅｉｍ）トンネリングによるプログラム／消去を行
うメモリセルデバイスが開発されるようになった。

【０００３】ＦＮトンネリングは、ＣＨＥに比べプログ
ラム電流が十分に小さいため、昇圧電源からプログラム
電圧が発生でき単一電源化が可能になるというメリット
を持つが、逆に１セル当たりのプログラム時間は数ｍｓ
ｅｃを必要とし、ＣＨＥの数１０倍から数１００倍の所
要時間が必要である。

【０００４】そこでこの問題を解決するために、ビット
線毎にデータラッチを備えワード線１本分のプログラム
データをラッチして同時にプログラム及びプログラムベ
リファイを行うページプログラム手法が用いられてい
る。

【０００５】プログラムベリファイでは、メモリセルへ
のプログラムが適正にできたか否かを検証するが、１ワ
ード単位でベリファイを行うと、プログラムの不十分な
メモリセルがプログラム完了するまで、１ワードのメモ
リセルのプログラムを繰り返すため、メモリセルのしき
い値電圧が０ｖ以下になるオーバー・プログラムの問題
を引き起こす。そこで、プログラムの完了したメモリセ
ルのデータラッチのデータを書き換えて、それ以降のプ
ログラムを行わない手法が取られた。

【０００６】以下図面を参照しながら、特開平７−２２
６０９７号に開示されたフラッシュメモリを上記従来の
フラッシュＥＥＰＲＯＭの一例として、プログラムベリ
ファイについて説明する。図９は、上記従来のＤＩＮＯ
Ｒ型フラッシュＥＥＰＲＯＭのカラムラッチを示すもの
である。インバータＧ１〜Ｇ６によってプログラムデー
タを格納するラッチを構成している。ＴＧ１〜ＴＧ３は
トランスファーゲートで、主ビット線ＢＬ１〜ＢＬ３と
ラッチＧ１〜Ｇ６を電気的に分離する。ＰＡ１〜ＰＡ３
及びＰＢ１〜ＰＢ３はビット線プリチャージ用のトラン
ジスタで、ラッチＧ１〜Ｇ６の保持データとＰＣ１、Ｐ
Ｃ２信号によってビット線を選択的にプリチャージす
る。ＳＧ１はセレクトトランジスタで、主ビット線ＢＬ
１と副ビット線を電気的に分離する。ＳＧ２も同様に主
ビット線ＢＬ２と副ビット線を電気的に分離する。ＭＣ
１及びＭＣ２はメモリセルで、コントロールゲートはワ
ード線ＷＬに、ソースはソース線ＳＬに、ドレインは副
ビット線にそれぞれ接続される。ソース線ＳＬはＢＳＬ
信号がアクティブになったときにグランドに接地され
る。ＲＳ１〜ＲＳ３は主ビット線をリセットするための
トランジスタで、ＲＳ１及びＲＳ２によって主ビット線
がグランドに接地される。

【０００７】以下、上記のような構成を有するカラムラ
ッチの動作について説明する。図９には主ビット線３本
分の回路を記述しているが、ここでは主に主ビット線Ｂ
Ｌ２のプログラム及びプログラムベリファイ動作につい
て説明する。まず、プログラムデータがラッチＧ１〜Ｇ
６に入力される時、ラッチの電源ＶｐｐはＶｃｃレベル
に保持される。全てのデータがラッチされるとＶｐｐは
メモリセルのプログラム電圧である６Ｖまで昇圧され
る。この時選択されたワード線ＷＬは−８Ｖ、セレクト
ゲートＳＧ１〜ＳＧ３の制御信号ＳＧＳは１０Ｖに保持
される。次にトランスファーゲートＴＧＳ２がアクティ
ブになりラッチＧ３、Ｇ４と主ビット線ＢＬ２が電気的
に接続され、ラッチが保持しているデータが“１”であ
れば主ビット線ＢＬ２には６Ｖが、“０”を保持してい
れば０Ｖが主ビット線ＢＬ２に印加される。メモリセル
ＭＣ２のコントロールゲートには−８Ｖが印加されてい
るので、ドレインに６Ｖが印加された時にはトンネル酸
化膜に電界が生じＦＮ電流によってフローティングゲー
トに蓄積されている電子がドレイン側に引き抜かれる。
一方ドレインが０Ｖの時は、トンネル電流を発生させる
電界に達しないためにメモリセルのプログラムは行われ
ない。

【０００８】プログラムベリファイにおいては、ラッチ
の電源ＶｐｐはＶｃｃレベルであり、主ビット線ＢＬ２
には、プリチャージトランジスタＰＡ２、ＰＢ２を経由
してＶｃｃレベルの電位が供給される。次に、メモリセ
ルのワード線ＷＬにはベリファイ電圧１．５Ｖが供給さ
れ、ソース線ＳＬはイネーブル信号ＢＳＬによってグラ
ンドに接地される。メモリセルのしきい値電圧が１．５
Ｖ以下であれば、メモリセルを通じて主ビット線ＢＬ２
のディスチャージが行われ、ラッチＧ３、Ｇ４はそれを
検出する。この時ラッチのデータは書き換えられ、それ
以降のプログラムは行われない。仮に、しきい値電圧が
１．５Ｖ以上であればラッチのデータは、最初にセット
されたデータがそのまま保持されラッチＧ３、Ｇ４のデ
ータが書き換えられるまでプログラムが実行される。

【０００９】以上のようなプログラムベリファイ方式の
しきい値電圧分布が、"A 3.3V-only16Mb DINOR Flash M
emory, 1995 IEEE International Solid-State Circuit
s Conference, Digest of Technical Papers, pp.122-1
23"に記載されている。この文献によれば、この方式に
よるしきい値電圧は、１．３Ｖ〜２．１Ｖに分布し、プ
ログラムベリファイのゲート電圧よりも高いしきい値電
圧を有する。

【００１０】以上、ラッチを使ったプログラムベリファ
イの従来例について説明したが、センスアンプを使った
プログラムベリファイ方式として、特開平９−３０６１
８８号に開示されたフラッシュメモリがある。

【００１１】図１２は、上記センスアンプを使ったプロ
グラムベリファイ方式のＤＩＮＯＲ型フラッシュＥＥＰ
ＲＯＭのブロック図を示すものである。図１２におい
て、９０２は外部からのアドレス信号Ａ０〜Ａｉを受け
て、対応する内部行アドレス信号Ａｘと対応する内部列
アドレス信号Ａｙ とを出力するアドレスバッファ、９
０４はメモリセルが行列状に配置されるメモリセルアレ
イ、９０６はアドレスバッファ９０２からの内部行アド
レス信号Ａｘを受けて、対応するメモリセルアレイ９０
４の行（ワード線）を選択するＸデコーダ、９０８はア
ドレスバッファ９０２からの内部列アドレス信号Ａｙを
受けて、メモリセルアレイ９０４の対応する列を選択す
るＹデコーダである。

【００１２】また、９１０は外部電源電圧を受けて、メ
モリセルへのデータ書込あるいは消去動作に必要な高電
圧を発生する高電圧発生回路、９１２は外部電源電圧Ｖ
ｃｃを受けて、メモリセルアレイへの書込みあるいは消
去動作において必要な負電圧を発生する負電圧発生回
路、９１４は高電圧発生回路９１０、および負電圧発生
回路９１２の出力を受けて、対応する選択ゲートＳＧ１
〜ＳＧ４のゲート電位を制御し、選択的に副ビット線と
主ビット線とを接続するセレクトゲートデコーダ、９２
０は負電圧発生回路９１２の出力を受けて、メモリセル
トランジスタの形成される半導体基板表面のウェル電位
を制御するウェル電位駆動回路である。

【００１３】さらに、９２２はメモリセルへの書込動作
および消去動作を制御する書込／消去制御回路で、９２
４は外部からのデータを受けて内部回路に、あるいはメ
モリセルから読出されたデータを受けて外部に出力する
データ入出力バッファ、９２６はデータ入出力バッファ
９２４に入力された書込データを受けて、対応するビッ
ト線電位を駆動するデータドライバ、９２８はデータ読
出時において、ビット線ＢＬ１またはＢＬ２を介して、
選択されたメモリセルの記憶情報に応じて、対応する読
出データを出力するセンスアンプ、９３０はデータドラ
イバ９２６からの書込データを受けて保持し、高電圧発
生回路９１０からの高電圧を、対応するビット線に供給
する書込回路、９００はベリファイ動作時にＸ デコー
ダ９０６にベリファイ電位ＶＰＶＲＦＹを供給するベリ
ファイ電圧発生回路である。

【００１４】以上のように構成されたフラッシュＥＥＰ
ＲＯＭについて、以下そのプログラム及びプログラムベ
リファイ動作について説明する。図１２のフラッシュＥ
ＥＰＲＯＭにおけるプログラムはメモリセルのゲートに
負電圧を、ドレインに正電圧を印加してフローティング
ゲートから電子を引き抜く動作であり、プログラムベリ
ファイではしきい値電圧が適正なレベルまで下がったか
否かを判定する。

【００１５】まず、列選択ゲートＳＬＧ１が導通状態と
なって、センスアンプ９２８とビット線ＢＬ１とが接続
される。メモリセルトランジスタＭＣ１ａのソースおよ
びウェル電位は、それぞれソースデコーダ９１６および
ウェル電位駆動回路９２０により、ともに０Ｖの電位レ
ベルに保持される。一方、Ｘデコーダ９０６は、ベリフ
ァイ電圧発生回路９００からの出力電位を受けて、この
電位をワード線ＷＬ１に供給する。選択ゲートＳＧ１
は、セレクトゲートデコーダ９１４により、導通状態と
なっているので、この状態でセンスアンプ９２８とメモ
リセルトランジスタＭＣ１ａのドレインとは主ビット線
ＢＬ１、選択ゲートＳＧ１、副ビット線ＳＢＬ１を介し
て接続している。センスアンプ９２８からの読出データ
を受けて、書込／消去制御回路９２２は、メモリセルＭ
Ｃ１ａに書込まれているデータの確認を行う。

【００１６】以上の動作により、メモリセルトランジス
タＭＣ１ａへの書込が完了していないと、書込／消去制
御回路１２２が判断すると、再び、書込のためのパルス
電位がメモリセルトランジスタＭＣ１ａに印加され、そ
の後プログラムベリファイ動作が行われる。

【００１７】ワード線ＷＬ１の電位レベルがベリファイ
電圧発生回路９００から供給される電位ＶＰＶＲＦＹの
状態において、メモリセルトランジスタＭＣ１ａのしき
い値電圧は、書込まれるべきデータに対応する値となる
まで、書込パルスの印加とプログラムベリファイ動作が
反復される。このようにして、選択されたメモリセルＭ
Ｃ１ａに対して、所定のデータが書込まれることにな
る。

【００１８】

【発明が解決しようとする課題】しかしながら上記に示
した第一の従来例の構成では、１ワード線の半分のメモ
リセルに対して一括してプログラムベリファイを行うた
めメモリセル電流を十分確保することができない。すな
わち、大きな電流でプログラムベリファイを行うと、メ
モリセルに共通したソース線にメモリセル電流が集中
し、ソース線の電圧上昇を招き、その結果プログラムベ
リファイのレベルが変動してしまう。そのため、プログ
ラムベリファイでは、ワード線電圧を下げ、少ないメモ
リセル電流で動作させなければならない。

【００１９】"A 3.3V-only 16Mb DINOR Flash Memory,
1995 IEEE International Solid-State Circuits Confe
rence, Digest of Technical Papers, pp.122-123"に記
載されているしきい値電圧分布のグラフからも分かるよ
うに、プログラムベリファイのゲート電圧（１．５Ｖ）
よりも、しきい値電圧の最大値（２．１Ｖ）は高いため
プログラムベリファイの電流よりもセンスアンプの判定
電流が多い。

【００２０】また、第二の従来例の構成では、センスア
ンプを用いてプログラムベリファイを実施しているにも
関わらずベリファイが完了した後の動作は、書込み／消
去制御回路９２２が書き込み回路カラムラッチ９３０に
対してパルス電位の制御を行うにとどまっている。書込
み回路であるカラムラッチ９３０中のラッチをビット毎
に制御しなければしきい値電圧分布の改善はできない。

【００２１】図１０はメモリセルのＶｇ−Ｉｄ電流特性
を示す図である。Ｖｐｖ（ｌａｔｃｈ）はラッチでプロ
グラムベリファイ動作を行う場合のゲート電圧で、Ｉｐ
ｖ（ｌａｔｃｈ）はプログラムが完了したと判定した時
のメモリセル電流である。Ｉｄｅｔｅｃｔ（ｓａ）は、
センスアンプがメモリセルの消去状態とプログラム状態
の境界を判定するセル電流である。しきい値電圧分布は
センスアンプを用いて測定されるが、メモリセルのＶｇ
−Ｉｄ電流特性にばらつきがあると、しきい値電圧は、
最大Ｖｔｍｐ（ｍａｘ）から最小Ｖｔｍｐ（ｍｉｎ）ま
での間に分布する。Ｖｒｅａｄ（ｓａ）は、リード時の
ゲート電圧で、プログラム状態のメモリセル電流は最大
Ｉｒｅａｄ（ｍａｘ）から最小Ｉｒｅａｄ（ｍｉｎ）ま
で分布することになる。

【００２２】図１０に示すように、ラッチを用いたプロ
グラムベリファイの判定レベルＩｐｖ（ｌａｔｃｈ）は
リード動作のメモリセル電流よりも少なく設定している
ため、Ｖｇ−Ｉｄばらつきの影響を大きく受けることに
なる。リード時のメモリセル電流のばらつきは、前記メ
モリセルに共通に接続されているソース線の電圧上昇の
原因にもなり、アクセスタイムの劣化を招く。

【００２３】本発明は、上記問題点に鑑み、プログラム
ベリファイにおいて良好なしきい値電圧分布を持ち、か
つ安定したベリファイ動作を実現する不揮発性記憶装置
を提供することを目的とする。

【００２４】本発明の他の目的は、基準電圧の整数倍の
出力電圧を得ることのできるレギュレータを提供すると
共に、プログラムベリファイにおいてメモリセルのしき
い値電圧分布を、前記基準電圧の整数倍の電圧に設定
し、また、プログラム及びプログラムベリファイ中に発
生する内部電源の電圧ドロップに対して安定して動作で
きる不揮発性記憶装置を提供することである。

【００２５】

【課題を解決するための手段】本発明の請求項１に係る
不揮発性記憶装置は、マトリックス状に配置されたメモ
リセルに対する書込、読み出し、及び消去動作を行う手
段と、前記メモリセルのプログラム状態を確認するプロ
グラムベリファイ手段と、前記各動作のタイミングを設
定するタイミング発生手段とを有する不揮発性記憶装置
において、前記メモリセルへの書込、読み出し、消去な
どの各動作に必要な正電圧及び負電圧をそれぞれ発生す
る正電圧回路及び負電圧回路と、前記正電圧回路、及び
負電圧回路の出力電圧を制御する制御回路と、前記メモ
リセルのビット線に対して設けられ、プログラムデータ
またはプログラム状態を確認した結果を一時的に保持す
るデータラッチと、前記データラッチと前記ビット線と
を電気的に分離し、もしくは、接続するトランスファー
ゲートと、前記メモリセルのワード線を選択するＸデコ
ードと、前記ビット線を選択してＹゲート線に接続する
Ｙゲートと、前記Ｙゲート線に接続されたセンスアンプ
とを備え、前記プログラムベリファイ手段は、前記選択
されたワード線にプログラムベリファイ・ゲート電圧を
印加するプログラムベリファイゲート電圧印加手段と、
前記メモリセルのビット線のうち選択されたビット線だ
けを、前記センスアンプによって、プリチャージするビ
ット線プリチャージ手段と、前記選択されたビット線に
ある前記メモリセルの出力を前記センスアンプによって
読み出す読み出し手段と、前記センスアンプの出力デー
タによって前記データラッチを選択的にリセットするラ
ッチリセット手段とを含むものである。

【００２６】本発明の請求項２に係る不揮発性記憶装置
は、請求項１に記載の不揮発性記憶装置において、前記
データラッチの出力レベルをプログラム・ドレイン電圧
及びプログラムベリファイ・ドレイン電圧に電圧変換す
るレベルシフト回路を備えたものである。

【００２７】本発明の請求項３に係る不揮発性記憶装置
は、請求項１または請求項２に記載の不揮発性記憶装置
において、前記正電圧発生回路は、プログラムベリファ
イ動作の基準となる基準電圧を発生する基準電圧発生回
路と、前記基準電圧を入力とし、その整数倍の電圧を出
力するレギュレータとを備え、前記プログラムベリファ
イ手段は、前記レギュレータの出力電圧を選択された前
記メモリセルのワード線にプログラムベリファイ・ゲー
ト電圧として印加し、前記メモリセルの閾値電圧を制御
するプログラムベリファイ・ゲート電圧制御手段を含む
ものである。

【００２８】本発明の請求項４に係る不揮発性記憶装置
は、請求項１から請求項３のいずれかに記載の不揮発性
記憶装置において、前記負電圧発生回路の出力電圧を、
前記メモリセルのワード線の選択を行う前記Ｘデコーダ
の電源端子に入力させるものである。

【００２９】本発明の請求項５に係る不揮発性記憶装置
は、請求項１から請求項４のいずれかに記載の不揮発性
記憶装置において、前記プログラムベリファイ手段は、
非選択された前記メモリセルのワード線に負のプログラ
ムベリファイ・ゲート電圧を印加する負プログラムベリ
ファイ・ゲート電圧印加手段を含むものである。

【００３０】本発明の請求項６に係る不揮発性記憶装置
は、請求項１から請求項５のいずれかに記載の不揮発性
記憶装置において、前記タイミング発生手段は、前記メ
モリセルの読出し動作の基準となるパルス信号を入力す
る基準パルス入力手段と、前記基準パルス信号に同期し
てワード線を活性化するパルスを発生させるワード線活
性化タイミング発生手段と、前記基準パルス信号に同期
してビット線を活性化するパルスを発生させるビット線
活性化タイミング発生手段と、前記基準パルス信号に同
期して読出し動作を行うパルスを発生させるセンスアン
プ活性化タイミング発生手段と、前記基準パルス信号の
終了時間からデータラッチをリセットするためのパルス
を発生させるラッチリセットタイミング発生手段とを含
むものである。

【００３１】本発明の請求項７に係る不揮発性記憶装置
は、マトリックス状に配置されたメモリセルに対する書
込、読み出し、及び消去動作を行う手段と、前記メモリ
セルのプログラム状態を確認するプログラムベリファイ
手段を有する不揮発性記憶装置において、前記メモリセ
ルのビット線に対して設けられ、プログラムデータ等を
一時的に保持するデータラッチを含むプログラム回路
と、前記プログラム回路に電源を供給するための電源回
路と、前記電源回路の出力端子である電源ノードをカソ
ードとし、電源ＶＤＤをアノードとするダイオードとし
て機能する素子とを備えたものである。

【００３２】

【発明の実施の形態】（実施の形態１）以下、本発明の
実施の形態１による不揮発性記憶装置を、図１ないし図
６、及び図１１をもって説明する。図１は、本実施の形
態１による不揮発性記憶装置であるフラッシュＥＥＰＲ
ＯＭの構成を示すブロック図である。

【００３３】メモリセルアレイ１０１には、電気的に書
込／消去可能なメモリセルがマトリックス状に配置され
ている。不揮発性記憶装置の外部から入力されたアドレ
スＡｉｎは、アドレスラッチ１０２でラッチされ、ロウ
アドレスＡｘがＸデコーダ１０３に、カラムアドレスＡ
ｙがＹデコーダに出力される。

【００３４】Ｘデコーダ１０３では、アドレスラッチ１
０２からのロウアドレスＡｘの入力を受けてワード線と
ソース線とセレクトゲート線の選択が行われると共に、
電源回路１２０から出力された正負高電圧のスイッチン
グが行われ、読出しと消去とプログラムベリファイ時に
は正の高電圧が、プログラム時には負の高電圧がワード
線に印加される。

【００３５】Ｙデコーダ１０４では、アドレスラッチ１
０２からのカラムアドレスＡｙの入力を受けてＹゲート
１０６を活性化する。Ｙゲート１０６では、ビット線が
選択され、ビット線とＹゲート線が接続され、センスア
ンプ１０７に入力される。読み出し時には、センスアン
プ１０７によってビット線のデータが増幅され、データ
入出力バッファ１０８を経由して外部にデータが出力さ
れる。

【００３６】また、データ入出力バッファ１０８は、プ
ログラムデータを外部から受け付け、プログラム回路１
０５に転送する。

【００３７】プログラム回路１０５は、プログラムデー
タを保持するデータラッチと、前記ビット線と前記デー
タラッチを電気的に分離するスイッチと、前記センスア
ンプの出力を受けて前記データラッチをリセットするラ
ッチリセット回路から構成され、プログラム動作時には
ビット線に対して選択的に高電圧を印加する。また、プ
ログラムベリファイ時にはセンスアンプの出力結果を受
けて前記データラッチをリセットする。

【００３８】１２０は電源回路であり、読出しと書き換
えで必要とする正の高電圧を発生する正電圧発生回路１
２１と、書換で必要とする負の高電圧を発生する負電圧
発生回路１２３と、前記正電圧発生回路１２１と前記負
電圧発生回路１２３の出力を受けてＸデコーダ１０３と
Ｙデコーダ１０４に切換出力する電圧切換スイッチ１２
２から構成される。１００は制御回路であり、Ｘデコー
ダ１０３と、Ｙデコーダ１０４及び電源回路１２０な
ど、全ての回路の動作制御、タイミング制御を行う。

【００３９】図２は、本実施の形態１による不揮発性記
憶装置に使用されるメモリセルの断面構造を示す図であ
る。図２において、２０１はコントロールゲート、２０
２はフローティングゲート、２０３はトンネル酸化膜、
２０４はソース、２０５はドレイン、２０６は基板を示
し、トンネル酸化膜２０３に１２ＭＶ／ｃｍから１５Ｍ
Ｖ／ｃｍの高電界を加えてトンネル電流を発生させメモ
リセルのしきい値電圧を制御する。

【００４０】図３にはメモリセルのしきい値電圧分布を
示している。読み出し電圧よりもしきい値電圧が高い状
態を消去状態“０”とし、低い状態をプログラム状態
“１”とする。

【００４１】メモリセルの消去は、ドレインをオープン
状態にし、コントロールゲート２０１に６．３Ｖ、ソー
ス２０４と基板２０６に−８．１Ｖを印加して、ソース
２０４と基板２０６からフローティングゲート２０２に
電子を注入する。フローティングゲート２０２に電子が
注入されるとメモリセルのしきい値電圧は上昇する。消
去後のしきい値電圧を読み出し電圧よりも高く設定する
ことによって読み出し時にセル電流が流れないようにす
る。

【００４２】一方、プログラムはソース２０４をオープ
ンに、コントロールゲート２０１に−８．１Ｖ、ドレイ
ン２０５に５．４Ｖ、基板２０６に０Ｖを印加すること
によって、フローティングゲート２０２に蓄積されてい
る電子をドレイン２０５に引き抜く。

【００４３】プログラム後のしきい値電圧は、読み出し
電圧よりも低くなるためプログラムされたセルのワード
線に読出し電圧を印加すると、ビット線にセル電流が流
れる。

【００４４】読み出し動作では、選択されたワード線に
読み出し電圧を印加し、ソース２０４と基板２０６をグ
ランドに接地し、ドレインに１Ｖを印加した状態でビッ
ト線に電流が流れるか否かをセンスアンプを使って判定
する。ビット線に電流が流れればプログラム状態“１”
と、電流が流れなければ消去状態“０”として不揮発性
記憶装置の外部にデータを出力する。

【００４５】以上のように構成された不揮発性記憶装置
について、以下図４及び図６を用いてプログラム及びプ
ログラムベリファイ動作を説明する。図４は、メモリセ
ルアレイ、プログラム回路、Ｙゲート、センスアンプか
らなる回路図を示し、図６はプログラム及びプログラム
ベリファイ動作のタイミングチャートを示している。

【００４６】次に図４に示されているプログラム回路の
具体的な構成について説明する。図4のプログラム回路
は、プログラムデータを一時的に保持するデータラッチ
３０３と、ビット線を接地するためのディスチャージト
ランジスタ３０１と、ビット線ＢＬ０〜ＢＬ２と前記デ
ータラッチ３０３を電気的に分離するトランスファーゲ
ート３０２と、前記データラッチ３０３のデータをリセ
ットするラッチリセット回路３０４と、前記ラッチリセ
ット回路３０４を選択し、センスアンプ１０７の第二デ
ータ線ＤＲ０と接続するラッチ選択ゲート３０５とから
構成される。

【００４７】プログラムのデータを格納するデータラッ
チＸＬ０〜ＸＬ２と、ビット線とデータラッチを電気的
に分離するＰｃｈトランスファーゲートＭＰＴ０〜ＭＰ
Ｔ２と、Ｐｃｈトランスファーゲートの制御を行うイン
バータＸＩ０にはＶｐｐ電源が接続されている。

【００４８】以下、上記のような構成を有するプログラ
ム回路の動作について説明する。書換動作は、プログラ
ムデータをデータラッチにセットした後に、プログラム
を実行し、プログラムが適正に行われたか否かをプログ
ラムベリファイで検証することによって行われる。

【００４９】まず、プログラムデータは、データラッチ
ＸＬ０〜ＸＬ２にロードされる。プログラムされるメモ
リセルに接続されたデータラッチのＮｏｄｅ０〜Ｎｏｄ
ｅ２には“Ｈ”の状態を、プログラムされないメモリセ
ルに接続されたデータラッチのＮｏｄｅ０〜Ｎｏｄｅ２
には“Ｌ”の状態を保持させる。メモリセルへのプログ
ラムを行うために、まず、Ｖｐｐの電圧をプログラム・
ドレイン電圧（５．４Ｖ）に設定する。

【００５０】次に、トランスファーゲートの制御信号Ｔ
ＦＧを活性化しビット線ＢＬ０〜ＢＬ２とデータラッチ
ＸＬ０〜ＸＬ２を電気的に接続する。この動作と同じタ
イミングで選択されたメモリセルのワード線ＷＬ０を−
８．１Ｖに、ソース線の制御信号ＳＬＳＥＬを非アクテ
ィブにしてソース線を開放状態とする。

【００５１】また、メモリセルのドレインにプログラム
電圧を印加するためにセレクトゲートＳＴＲ０〜ＳＴＲ
２のゲートに８．１Ｖを印加する。この時、ＳＴＲ０〜
ＳＴＲ２のドレインにはＶｐｐ（５．４Ｖ）が印加され
ているので基板バイアス効果による電圧ドロップが発生
しないようにセレクトゲート制御信号ＳＧ０にはＶｐｐ
＋Ｖｔｎ以上の電圧を印加する。

【００５２】ラッチのデータが“Ｈ”であればメモリセ
ルのドレインには５．４Ｖが供給され、トンネル酸化膜
には１３Ｖが加わりＦＮトンネリング電流が流れる。ラ
ッチのデータが“Ｌ”であればメモリセルのドレインは
０Ｖとなるためトンネル酸化膜の電圧は８．１Ｖとなり
ＦＮトンネリング電流は流れない。

【００５３】一定期間プログラムパルスが印加されたな
らば、トランスファーゲートＴＦＧを停止して、ビット
線ＢＬ０〜ＢＬ２とデータラッチＸＬ０〜ＸＬ２を分離
すると同時に、ワード線ＷＬ０とソース線ＳＬ０を接地
する。

【００５４】また、ＤＳＣ信号を活性化してビット線Ｂ
Ｌ０〜ＢＬ２を接地すると共に、セレクトゲートＳＴＲ
０〜ＳＴＲ２は活性化したままでメモリセルのドレイン
ノードにチャージされた電荷をディスチャージする。メ
モリセルのドレインノードの接地が完了したならば、セ
レクトゲート制御信号ＳＧ０を停止させ、プログラムを
完了する。プログラムベリファイでは、まずデータラッ
チの電源電圧レベルをプログラムベリファイ・ドレイン
電圧であるＶＤＤに設定する。

【００５５】センスアンプ１０７を用いたプログラムベ
リファイは、基本的にリード動作と同じデータ出力動作
であり、センスアンプ１０７がビット線ＢＬ０〜ＢＬ２
に出力されたデータを読み取り、第二データ線ＤＲ０に
出力した後に、その出力結果をラッチリセット回路３０
４に転送し、データラッチＸＬ０〜ＸＬ２をリセットす
る動作が追加されている。

【００５６】まず、メモリセルのワード線ＷＬ０にプロ
グラムベリファイ・ゲート電圧１．８Ｖを印加すると共
に、ＹゲートＹＧ０でビット線ＢＬ０を選択し、センス
アンプ１０７でビット線ＢＬ０を１Ｖにプリチャージす
る。ビット線ＢＬ０は、Ｙゲート線に接続され、センス
アンプ１０７に入力されるためメモリセルのドレインに
は１Ｖが印加される。センスアンプ１０７は、ビット線
ＢＬ０に流れるメモリセル電流からプログラムが適正に
行われたか否かを判断し、第一データ線ＤＯ０と第二デ
ータ線ＤＲ０に出力する。このとき、メモリセルのワー
ド線には１．８Ｖが印加されているため、メモリセルの
しきい値電圧が１．８Ｖを下回る、すなわちセンスアン
プの判定電流よりもメモリセル電流が多く流れるとプロ
グラム状態と判定する。逆に、メモリセルのしきい値電
圧が１．８Ｖよりも高ければ、メモリセル電流はセンス
アンプの判定電流よりも少なくなり、消去状態と判定す
る。

【００５７】次に、第二データ線ＤＲ０からラッチリセ
ット回路への転送動作について説明する。第二データ線
ＤＲ０に出力されたデータは、ラッチ選択ゲートＬＧ０
によって選択されたラッチリセット回路ＭＲＳ０に転送
され、データラッチＸＬ０の制御を行う。

【００５８】プログラムが適正に行われていれば第二デ
ータ線ＤＲ０には“Ｈ”が出力されるため、ラッチリセ
ット回路ＭＲＳ０が活性化し、データラッチＸＬ０がリ
セットされる。ラッチリセット回路ＭＲＳ０は、データ
ラッチＸＬ０よりも大きなドライブ能力を有するように
設計されているため“Ｈ”に保持されていたラッチは
“Ｌ”に書き換えられる。一方、プログラムが完了して
いなければ、第二データ線ＤＲ０には“Ｌ”が出力さ
れ、データラッチＸＬ０のデータはそのまま保持され
る。

【００５９】図６のタイミングチャートにも示すよう
に、ＹゲートＹＧ０のタイミングで行われる読出し動作
と、ラッチ選択ゲートＬＧ０のタイミングで行われるデ
ータ転送動作は２段階に分離される。仮に、ＹゲートＹ
Ｇ０とラッチ選択ゲートＬＧ０が同時に活性化されたと
すると、第二データ線ＤＲ０の出力データが不定の状態
で、ビット線ＢＬ０から読み出されたデータがラッチリ
セット回路ＭＲＳ０に転送される可能性がある。そこ
で、ＹゲートＹＧ０の選択が完了し、センスアンプの出
力データを確定した後に、ラッチ選択ゲートＬＧ０を活
性化し、プログラムベリファイを行う。

【００６０】１つのセンスアンプ１０７に対して複数の
データラッチ３０３が存在するため、ビット線をＢＬ１
からＢＬ２へと、データラッチをＸＬ１からＸＬ２へと
順に切り換えて引き続きプログラムベリファイを実施す
る。プログラムベリファイにおいて全てのラッチがリセ
ットされたならば、プログラムは完了する。リセットさ
れないラッチが存在すれば、再度プログラムとプログラ
ムベリファイを、ラッチがリセットされるまで継続す
る。

【００６１】なお、プログラムベリファイ期間中のデー
タラッチの電源電圧はＶＤＤとしたが、ラッチのデータ
が保持できる電圧以上であれば良い。また、プログラム
セルをデータ“１”に、消去セルをデータ“０”とした
が、プログラムセルを“０”に消去セルを“１”として
も良い。

【００６２】以上のように本実施の形態１によれば、プ
ログラムデータを一時的に保持するデータラッチと、前
記データラッチとビット線を電気的に分離するトランス
ファーゲートと、センスアンプの出力によってラッチの
データを反転させるラッチリセット回路と、ラッチリセ
ット回路を選択しセンスアンプの第二データ線に接続す
るラッチ選択ゲートを設けることにより、読出し動作と
同じ条件でプログラムベリファイを行うことができ、そ
の結果良好なしきい値電圧分布を得ることができる。

【００６３】図１１には、本実施の形態１に係る不揮発
性記憶装置のセンスアンプを用いてプログラムベリファ
イを行った時の、メモリセル電流特性ばらつきを示す。
Ｖｐｖ（ｌａｔｃｈ）はラッチによるプログラムベリフ
ァイ動作のゲート電圧で、Ｉｐｖ（ｌａｔｃｈ）はプロ
グラムが完了したと判定した時のメモリセル電流であ
る。Ｖｐｖ（ｓａ）はセンスアンプでプログラムベリフ
ァイを行う時のゲート電圧であり、Ｉｄｅｔｅｃｔ（ｓ
ａ）は、センスアンプがメモリセルの消去状態とプログ
ラム状態の境界を判定するセル電流である。センスアン
プによりベリファイが行われるため、メモリセル電流は
Ｖｐｖ（ｓａ）とＩｄｅｔｅｃｔ（ｓａ）の交点に収束
する。しきい値電圧分布の測定はセンスアンプを用いて
測定されるため、メモリセルのＶｇ−Ｉｄ電流特性にば
らつきがあってもその影響を受けない。また、読出し時
のプログラムセルの電流ばらつき、すなわち、最大Ｉｒ
ｅａｄ（ｍａｘ）と最小Ｉｒｅａｄ（ｍｉｎ）の格差も
従来のラッチを用いたベリファイに比べ小さくなる。

【００６４】次に図５に示されているプログラム回路の
構成と動作について説明する。図５はレベルシフト回路
を有するプログラム回路を示すが、図４との相違点はデ
ータラッチＸＬ０〜ＸＬ２の電源が外部から供給される
ＶＤＤ電源で構成されていることと、データラッチＸＬ
０〜ＸＬ２の出力をレベルシフト回路に接続しているこ
とと、レベルシフト回路の電源をＶｐｐから供給してい
ることである。

【００６５】データラッチのインバータＩＮＶ０の出力
はレベルシフト回路のＮｃｈトランジスタＭＮ１のゲー
トに、インバータＩＮＶ１の出力はＮｃｈトランジスタ
ＭＮ０のゲートにそれぞれ接続されている。レベルシフ
ト回路のＰｃｈトランジスタＭＰ１のドレインとＮｃｈ
トランジスタＭＮ１のドレインは共有化され、トランス
ファーゲートに接続される。データラッチＸＬ０は外部
より供給されるＶＤＤから駆動されるが、レベルシフト
回路を経由することによって電圧変換され、プログラム
時には５．４Ｖが、プログラムベリファイ時にはＶＤＤ
が出力される。

【００６６】以上のようにデータラッチＸＬ０の出力に
レベルシフト回路を設け電圧変換を行うことによって、
Ｖｐｐの電位が２Ｖから７Ｖまでの範囲で変化してもリ
ーク電流が発生しない。また、データラッチＸＬ０はプ
ログラム回路の動作モードが変化してＶｐｐ電位が変化
してもＶＤＤであるため安定してデータを保持すること
ができる。さらには、プログラム時にビット線を駆動す
るドライバはＰｃｈトランジスタＭＰ１が受け持つため
ラッチの駆動能力を小さく設定することができ、プログ
ラムベリファイ時のラッチのデータ反転が容易に行え
る。回路のその他の構成と動作は、図４に示すプログラ
ム回路と同じであるため、説明を省略する。

【００６７】（実施の形態２）次に、本発明の実施の形
態２について、図１、図７、及び図８を参照しながら説
明する。図７は、本発明の実施の形態２による不揮発性
記憶装置のブロック図であり、図１に示された電源回路
１２０の一例を示すものである。

【００６８】電源回路１２０は、読出しと書換え動作で
必要とする正の高電圧を発生する正電圧発生回路１２１
と、負の高電圧を発生する負電圧発生回路１２３と、前
記正電圧発生回路１２１及び前記負電圧発生回路１２３
で発生した正負高電圧を、Ｘデコーダ１０３と、Ｙデコ
ーダ１０４と、プログラム回路１０５に切換出力するた
めの電圧切換スイッチ１２２から構成される。正電圧発
生回路１２１は、チャージポンプ１２４と、基準電圧発
生回路１２５と、レギュレータ１２６から構成され、前
記チャージポンプ１２４で発生した電圧を前記レギュレ
ータ１２６により、前記基準電圧発生回路１２５の整数
倍の電圧に安定化するものである。

【００６９】前記レギュレータでは、出力電圧Ｖｏｕｔ
とグランドとの間を５つの直列抵抗で抵抗分圧してい
る。抵抗分圧されたそれぞれのノード（Ｖｉｎ、Ｎ２、
Ｎ３、Ｎ４）と出力部Ｖｏｕｔの間は、Ｐｃｈトランジ
スタで接続され、コントロール信号（ＣＮＴ１、ＣＮＴ
２、ＣＮＴ３、ＣＮＴ４）により抵抗分圧ノード（Ｖｉ
ｎ、Ｎ２、Ｎ３、Ｎ４）とＶｏｕｔが電気的に接続さ
れ、出力部Ｖｏｕｔとグランド間の抵抗値が変化する。

【００７０】例えば、ＣＮＴ１が“Ｌ”の時、出力部Ｖ
ｏｕｔはＶｉｎと接続され、出力部の抵抗値はＲ１とな
りＶｏｕｔ＝Ｖｉｎの関係が成立する。また、コントロ
ール信号ＣＮＴ２が“Ｌ”であれば出力部ＶｏｕｔはＮ
２と接続され、出力部Ｖｏｕｔの抵抗値は（Ｒ１＋Ｒ
２）となり出力電圧Ｖｏｕｔ＝２×Ｖｉｎの関係が成立
する。

【００７１】前記基準電圧発生回路１２５で発生された
基準電圧Ｖｒｅｆと、出力部Ｖｏｕｔを抵抗分圧した入
力電圧Ｖｉｎは、差動増幅器によって比較される。仮
に、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆよりも高ければ
ＰｃｈトランジスタＭ１はカットオフし、出力部Ｖｏｕ
ｔの電位は下がる。逆に、入力電圧Ｖｉｎが基準電圧Ｖ
ｒｅｆよりも低ければＰｃｈトランジスタＭ１はオン
し、出力部Ｖｏｕｔの電位は上昇する。このように、出
力部Ｖｏｕｔの電位が変化しても、その抵抗分圧で求め
られた入力電圧Ｖｉｎは出力電圧Ｖｏｕｔに追従して変
化し差動増幅器にて基準電圧Ｖｒｅｆと比較されるた
め、出力部Ｖｏｕｔは一定電圧を保持できる。

【００７２】以上のように、前記基準電圧発生回路１２
５にて発生した基準電圧Ｖｒｅｆは、前記レギュレータ
によって、その出力電圧ＶｏｕｔがＶｒｅｆの整数倍に
安定化される。

【００７３】図８は、メモリセルのしきい値電圧分布を
４段階に制御することによって、１ビットのメモリセル
に２ビット分のデータを保持することのできる多値メモ
リのしきい値電圧分布の例である。

【００７４】最もしきい値電圧の低いプログラム状態か
ら、最もしきい値電圧の高い状態までをそれぞれ、“１
１”、“１０”、“０１”、“００”とする。上記実施
の形態１でも示したように、プログラムベリファイ動作
のワード線電圧は、プログラムセルのしきい値電圧分布
と密接に関係している。消去状態からプログラムを行う
と徐々に、メモリセル電流が増加していき、センスアン
プがプログラム状態と判定する判定レベルを超える。そ
の時のしきい値電圧をプログラムベリファイ完了の電圧
とするために、プログラムベリファイのワード線電圧
に、しきい値電圧分布の右側の裾野が一致する。

【００７５】上記レギュレータ１２６は、基準電圧Ｖｒ
ｅｆの整数倍の電圧を出力することができるため、プロ
グラムベリファイのワード線電圧に用いると、図８に示
すようなしきい値電圧制御が可能である。図８に示す前
記基準電圧発生回路１２５の基準電圧Ｖｒｅｆは約０．
９Ｖであるため、０．９Ｖ、１．８Ｖ、２．７Ｖにしき
い値電圧分布を収束させることができる。例えば、０．
９Ｖに収束させる時には、前記レギュレータ１２６の制
御信号ＣＮＴ１を“Ｌ”とするとＶｏｕｔに０．９Ｖが
出力され、プログラムベリファイが０．９Ｖで行われ
る。プログラム後のメモリセルに対してワード線電圧を
０．９Ｖに制御してベリファイを行うと、図８に示す
“１１”の状態にしきい値電圧が収束することになる。
Ｖｒｅｆの２倍である１．８Ｖにしきい値電圧を収束さ
せる場合も同様で、前記レギュレータの制御信号ＣＮＴ
２を“Ｌ”とし、ワード線電圧を１．８Ｖでベリファイ
を実行すると、図８のしきい値電圧分布に示す“１０”
にしきい値電圧が収束する。以下同様に、前記レギュレ
ータの制御信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、ＣＮＴ
４によってしきい値電圧分布の制御が可能となる。

【００７６】ここで、一般的なＸデコーダ１０３のドラ
イバーはインバータで形成されているため、ワード線電
圧をトランジスタのしきい値電圧近傍まで下げれば、安
定動作が得られない。ワード線電圧を０．９Ｖでベリフ
ァイするとき、ワード線ドライバーのドレイン・ソース
間電圧Ｖｄｓは０．９Ｖとなっている。もし閾値電圧が
高くなると、動作はしなくなる。

【００７７】そこで、負電圧発生回路１２３で−２Ｖ程
度の負電圧を発生し、電圧切換スイッチ１２２を経由し
て、Ｘデコーダ１０３のＮＭＯＳのソースと基板に供給
すると、ドライバーのドレイン・ソース間電圧Ｖｄｓ
は、約２．９Ｖとなりトランジスタのしきい値電圧がば
らついても安定して動作することが可能である。なお、
レギュレータの出力電圧発生回路の抵抗分圧は抵抗素子
を用いたが、トランジスタなど抵抗として機能する素子
であれば何を用いても良い。

【００７８】（実施の形態３）次に、本発明の実施の形
態３による不揮発性記憶装置について、図４と図７を参
照しながら説明する。一般的に、チャンネルホットエレ
クトロン方式を採用したメモリセルのプログラム時間は
数１０μｓ程度であるのに対して、Ｆｏｗｌｅｒ−Ｎｏ
ｒｄｈｅｉｍ方式を採用したメモリセルのプログラム時
間は数ｍｓ程度で、約２桁遅いという欠点がある。

【００７９】一方、上記実施の形態に示すように、ワー
ド線に接続するメモリセル数を１Ｋｂｉｔ以上とし、同
一ワード線のメモリセルに対して同時にプログラムとプ
ログラムベリファイを実施する並列処理を行うことによ
り、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ方式を採用した場
合のプログラム速度の遅さを並列処理によって改善する
ことができる。

【００８０】ただし、プログラムとプログラムベリファ
イでは、電源回路１２０で発生した高電圧を、プログラ
ム回路１０５中のトランスファーゲートＭＰＴ０、ＭＮ
Ｔ０を活性化してビット線ＢＬ０に伝達するため、前記
トランスファーゲートが活性化した瞬間に、電源回路１
２０の出力電圧が一時的に降下する。前記プログラム回
路１０５では、プログラムベリファイ時のデータラッチ
ＸＬ０〜ＸＬ２の電源をＶＤＤとしているが、供給電圧
が降下するとそれまで保持していたデータを消失してし
まう可能性がある。

【００８１】そこで、本実施の形態３による不揮発性記
憶装置では、電源回路１２０の、プログラム回路１０５
への出力Ｖｐｐをカソードとし、電源ＶＤＤをアノード
とするダイオードを設けている。これにより、一時的に
電圧が降下したときに電荷を瞬間的に供給することが可
能となる。前記ダイオードからの電荷の供給は、ＶＤＤ
−Ｖｂｅまででそれ以降の電荷供給は、電源回路１２０
から行われるため、出力電圧の精度には影響がない。

【００８２】なお、電源回路１２０出力に設けた素子
は、ダイオードとしたが、ＭＯＳトランジスタやバイポ
ーラトランジスタをダイオードとして機能させても良
い。

【００８３】

【発明の効果】以上のように本発明の請求項１に係る不
揮発性記憶装置によれば、マトリックス状に配置された
メモリセルに対する書込、読み出し、及び消去動作を行
う手段と、前記メモリセルのプログラム状態を確認する
プログラムベリファイ手段と、前記各動作のタイミング
を設定するタイミング発生手段とを有する不揮発性記憶
装置において、前記メモリセルへの書込、読み出し、消
去などの各動作に必要な正電圧及び負電圧をそれぞれ発
生する正電圧回路及び負電圧回路と、前記正電圧回路、
及び負電圧回路の出力電圧を制御する制御回路と、前記
メモリセルのビット線に対して設けられ、プログラムデ
ータまたはプログラム状態を確認した結果を一時的に保
持するデータラッチと、前記データラッチと前記ビット
線とを電気的に分離し、もしくは、接続するトランスフ
ァーゲートと、前記メモリセルのワード線を選択するＸ
デコードと、前記ビット線を選択してＹゲート線に接続
するＹゲートと、前記Ｙゲート線に接続されたセンスア
ンプとを備え、前記プログラムベリファイ手段は、前記
選択されたワード線にプログラムベリファイ・ゲート電
圧を印加するプログラムベリファイゲート電圧印加手段
と、前記メモリセルのビット線のうち選択されたビット
線だけを、前記センスアンプによって、プリチャージす
るビット線プリチャージ手段と、前記選択されたビット
線にある前記メモリセルの出力を前記センスアンプによ
って読み出す読み出し手段と、前記センスアンプの出力
データによって前記データラッチを選択的にリセットす
るラッチリセット手段とを含むようにしたため、プログ
ラムベリファイ動作は読出し動作と同じ、センスアンプ
で行い、プログラムの完了したメモリセルのデータラッ
チをビット毎にリセットすることにより、良好なしきい
値電圧分布を得ることができる。

【００８４】また、本発明の請求項２に係る不揮発性記
憶装置によれば、請求項１に記載の不揮発性記憶装置に
おいて、前記データラッチの出力レベルをプログラム・
ドレイン電圧及びプログラムベリファイ・ドレイン電圧
に電圧変換するレベルシフト回路を備えるようにしたた
め、プログラムデータを保持するデータラッチの電源が
ＶＤＤで構成され、プログラム・ドレイン電圧とプログ
ラムベリファイ・ドレイン電圧への電圧変換がレベルシ
フトを用いるため、データラッチはＶｐｐ電圧変動の影
響を受けなくなり、データの保持特性が良好になる。

【００８５】本発明の請求項３に係る不揮発性記憶装置
によれば、請求項１または請求項２に記載の不揮発性記
憶装置において、前記正電圧発生回路は、プログラムベ
リファイ動作の基準となる基準電圧を発生する基準電圧
発生回路と、前記基準電圧を入力とし、その整数倍の電
圧を出力するレギュレータとを備え、前記プログラムベ
リファイ手段は、前記レギュレータの出力電圧を選択さ
れた前記メモリセルのワード線にプログラムベリファイ
・ゲート電圧として印加し、前記メモリセルの閾値電圧
を制御するプログラムベリファイ・ゲート電圧制御手段
を含むようにしたので、基準電圧の整数倍のワード線電
圧を得ることができる。その結果、メモリセルのしきい
値電圧分布を基準電圧の整数倍の位置に収束させること
が可能となり、多値メモリが構成できる。

【００８６】本発明の請求項４に係る不揮発性記憶装置
によれば、請求項１から請求項３のいずれかに記載の不
揮発性記憶装置において、前記負電圧発生回路の出力電
圧を、前記メモリセルのワード線の選択を行う前記Ｘデ
コーダの電源端子に入力させるようにしたため、ワード
線ドライバーの電圧振幅が広くなり、安定したプログラ
ムベリファイ動作が得られることと、低いしきい値電圧
分布の制御が可能となることという効果がある。

【００８７】また、本発明の請求項５に係る不揮発性記
憶装置によれば、請求項１から請求項４のいずれかに記
載の不揮発性記憶装置において、前記プログラムベリフ
ァイ手段は、非選択された前記メモリセルのワード線に
負のプログラムベリファイ・ゲート電圧を印加する負プ
ログラムベリファイ・ゲート電圧印加手段を含むように
したので、選択メモリセルのワード線電圧を低く設定す
ることができ、その結果プログラムセルのしきい値電圧
分布を低く収束させることができる。

【００８８】本発明の請求項６に係る不揮発性記憶装置
によれば、請求項１から請求項５のいずれかに記載の不
揮発性記憶装置において、前記タイミング発生手段は、
前記メモリセルの読出し動作の基準となるパルス信号を
入力する基準パルス入力手段と、前記基準パルス信号に
同期してワード線を活性化するパルスを発生させるワー
ド線活性化タイミング発生手段と、前記基準パルス信号
に同期してビット線を活性化するパルスを発生させるビ
ット線活性化タイミング発生手段と、前記基準パルス信
号に同期して読出し動作を行うパルスを発生させるセン
スアンプ活性化タイミング発生手段と、前記基準パルス
信号の終了時間からデータラッチをリセットするための
パルスを発生させるラッチリセットタイミング発生手段
とを含むようにしたため、プログラムベリファイにおい
てセンスアンプの読出しタイミングと、センスアンプ出
力をラッチリセット回路に転送するタイミングを分離す
ることによりセンスアンプの出力データが確定した状態
で転送ができ、その結果プログラムデータを保持したラ
ッチのリセットが安定して行える効果がある。

【００８９】また、本発明の請求項７に係る不揮発性記
憶装置によれば、マトリックス状に配置されたメモリセ
ルに対する書込、読み出し、及び消去動作を行う手段
と、前記メモリセルのプログラム状態を確認するプログ
ラムベリファイ手段を有する不揮発性記憶装置におい
て、前記メモリセルのビット線に対して設けられ、プロ
グラムデータ等を一時的に保持するデータラッチを含む
プログラム回路と、前記プログラム回路に電源を供給す
るための電源回路と、前記電源回路の出力端子である電
源ノードをカソードとし、電源ＶＤＤをアノードとする
ダイオードとして機能する素子とを備えるようにしたの
で、電源回路の出力ノードに電荷を供給するダイオード
を挿入することにより、プログラム回路は一括動作し
て、プログラム回路の電源電圧がドロップした時におい
てもダイオードからの電荷供給が行われ、速度の速い、
安定したプログラム動作を実現することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における不揮発性記憶装
置のブロック図である。

【図２】本発明における不揮発性記憶装置についての動
作説明のためのメモリセルの断面図である。

【図３】本発明の実施の形態１における不揮発性記憶装
置のメモリセルのしきい値電圧分布図である。

【図４】本発明の実施の形態１における不揮発性記憶装
置のセンスアンプ、Ｙゲート、プログラム回路の１例の
回路図である。

【図５】本発明の実施の形態１における不揮発性記憶装
置のレベルシフト回路を持つプログラム回路の回路図で
ある。

【図６】本発明の実施の形態１における不揮発性記憶装
置の動作タイミングチャートである。

【図７】本発明の実施の形態２における基準電圧発生回
路とレギュレータを持つ不揮発性記憶装置のブロック図
である。

【図８】本発明の実施の形態２におけるメモリセルの多
値のしきい値電圧分布図である。

【図９】従来のプログラムベリファイ回路の回路図であ
る。

【図１０】従来のプログラムベリファイ方式を用いたと
きのメモリセル電流特性図である。

【図１１】本発明の実施の形態１におけるメモリセル電
流特性図である。

【図１２】従来のプログラムベリファイ回路を含む不揮
発性記憶装置のブロック図である。

【符号の説明】

１００ 制御回路 １０１ メモリセルアレイ １０２ アドレスラッチ １０３ Ｘデコーダ １０４ Ｙデコーダ １０５ プログラム回路 １０６ Ｙゲート １０７ センスアンプ １０８ データ入出力バッファ １２０ 電源回路 １２１ 正電圧発生回路 １２２ 電圧切換スイッチ １２３ 負電圧発生回路 １２４ チャージポンプ １２５ 基準電圧発生回路 １２６ レギュレータ ２０１ コントロールゲート ２０２ フローティングゲート ２０３ トンネル酸化膜 ２０４ ソース ２０５ ドレイン ２０６ 基板 ３０１ ディスチャージトランジスタ ３０２ トランスファーゲート ３０３ データラッチ ３０４ ラッチリセット回路 ３０５ ラッチ選択ゲート ３０６ レベルシフト ９００ ベリファイ電圧発生回路 ９０２ アドレスバッファ ９０４ メモリセルアレイ ９０６ Ｘデコーダ ９０８ Ｙデコーダ ９１０ 高電圧発生回路 ９１２ 負電圧発生回路 ９１４ セレクトゲートデコーダ ９１６ ソースデコーダ ９１８ ソースデコーダ ９２０ ウェル電位駆動回路 ９２２ 書込み・消去回路 ９２４ データ入出力バッファ ９２６ データドライバ ９２８ センスアンプ ９３０ 書込み回路カラムラッチ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６３４Ｂ ６３４Ｇ ６３４Ｆ (72)発明者 木村 智生 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 河合 賢 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 渕上 郁雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD02 AD03 AD04 AD06 AD09 AD10 AD11 AD15 AE08

Claims (7)

【特許請求の範囲】
1. 【請求項１】 マトリックス状に配置されたメモリセル
   に対する書込、読み出し、及び消去動作を行う手段と、
   前記メモリセルのプログラム状態を確認するプログラム
   ベリファイ手段と、前記各動作のタイミングを設定する
   タイミング発生手段とを有する不揮発性記憶装置におい
   て、 前記メモリセルへの書込、読み出し、消去などの各動作
   に必要な正電圧及び負電圧をそれぞれ発生する正電圧回
   路及び負電圧回路と、 前記正電圧回路、及び負電圧回路の出力電圧を制御する
   制御回路と、 前記メモリセルのビット線に対して設けられ、プログラ
   ムデータまたはプログラム状態を確認した結果を一時的
   に保持するデータラッチと、 前記データラッチと前記ビット線とを電気的に分離し、
   もしくは、接続するトランスファーゲートと、 前記メモリセルのワード線を選択するＸデコードと、 前記ビット線を選択してＹゲート線に接続するＹゲート
   と、 前記Ｙゲート線に接続されたセンスアンプとを備え、 前記プログラムベリファイ手段は、 前記選択されたワード線にプログラムベリファイ・ゲー
   ト電圧を印加するプログラムベリファイゲート電圧印加
   手段と、 前記メモリセルのビット線のうち選択されたビット線だ
   けを、前記センスアンプによって、プリチャージするビ
   ット線プリチャージ手段と、 前記選択されたビット線にある前記メモリセルの出力を
   前記センスアンプによって読み出す読み出し手段と、 前記センスアンプの出力データによって前記データラッ
   チを選択的にリセットするラッチリセット手段とを含
   む、 ことを特徴とする不揮発性記憶装置。
2. 【請求項２】 請求項１に記載の不揮発性記憶装置にお
   いて、 前記データラッチの出力レベルをプログラム・ドレイン
   電圧及びプログラムベリファイ・ドレイン電圧に電圧変
   換するレベルシフト回路を備えた、 ことを特徴とする不揮発性記憶装置。
3. 【請求項３】 請求項１または請求項２に記載の不揮発
   性記憶装置において、 前記正電圧発生回路は、 プログラムベリファイ動作の基準となる基準電圧を発生
   する基準電圧発生回路と、前記基準電圧を入力とし、そ
   の整数倍の電圧を出力するレギュレータとを備え、 前記プログラムベリファイ手段は、 前記レギュレータの出力電圧を選択された前記メモリセ
   ルのワード線にプログラムベリファイ・ゲート電圧とし
   て印加し、前記メモリセルの閾値電圧を制御するプログ
   ラムベリファイ・ゲート電圧制御手段を含む、 ことを特徴とする不揮発性記憶装置。
4. 【請求項４】 請求項１から請求項３のいずれかに記載
   の不揮発性記憶装置において、 前記負電圧発生回路の出力電圧を、前記メモリセルのワ
   ード線の選択を行う前記Ｘデコーダの電源端子に入力さ
   せる、 ことを特徴とする不揮発性記憶装置。
5. 【請求項５】 請求項１から請求項４のいずれかに記載
   の不揮発性記憶装置において、 前記プログラムベリファイ手段は、 非選択された前記メモリセルのワード線に負のプログラ
   ムベリファイ・ゲート電圧を印加する負プログラムベリ
   ファイ・ゲート電圧印加手段を含む、 ことを特徴とする不揮発性記憶装置。
6. 【請求項６】 請求項１から請求項５のいずれかに記載
   の不揮発性記憶装置において、 前記タイミング発生手段は、 前記メモリセルの読出し動作の基準となるパルス信号を
   入力する基準パルス入力手段と、 前記基準パルス信号に同期してワード線を活性化するパ
   ルスを発生させるワード線活性化タイミング発生手段
   と、 前記基準パルス信号に同期してビット線を活性化するパ
   ルスを発生させるビット線活性化タイミング発生手段
   と、 前記基準パルス信号に同期して読出し動作を行うパルス
   を発生させるセンスアンプ活性化タイミング発生手段
   と、 前記基準パルス信号の終了時間からデータラッチをリセ
   ットするためのパルスを発生させるラッチリセットタイ
   ミング発生手段とを含む、 ことを特徴とする不揮発性記憶装置。
7. 【請求項７】 マトリックス状に配置されたメモリセル
   に対する書込、読み出し、及び消去動作を行う手段と、
   前記メモリセルのプログラム状態を確認するプログラム
   ベリファイ手段を有する不揮発性記憶装置において、 前記メモリセルのビット線に対して設けられ、プログラ
   ムデータ等を一時的に保持するデータラッチを含むプロ
   グラム回路と、 前記プログラム回路に電源を供給するための電源回路
   と、 前記電源回路の出力端子である電源ノードをカソードと
   し、電源ＶＤＤをアノードとするダイオードとして機能
   する素子とを備えた、 ことを特徴とする不揮発性記憶装置。