KR950003348B1 - 자동 기입-검증 제어기를 갖는 전기적으로 소거가능하고 프로그램가능한 불휘발성 반도체 메모리 - Google Patents

Abstract

내용 없음.

Description

자동 기입-검증 제어기를 갖는 전기적으로 소거가능하고 프로그램가능한 불휘발성 반도체 메모리

제 1 도는 본 발명의 한 양호한 실시예에 따른 NAND-셀 형의 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리의 전체 배열 상태를 개략적으로 도시한 도면.

제2a도는 제 1 도의 메모리 셀 어레이에 포하모딘 하나의 NAND-셀 부분의 정면도를 도시한 도면.

제2b도는 제2a도의 NAND-셀 부분의 등가 회로를 도시한 도면.

제3a도 및 제3b도는 각각 2개의 분할 라인 A-A 및 B-B를 따라 제2a도 및 제2B도의 NAND-셀 부분을 2개의 단면 구조로 절취하여 도시한 도면.

제 4 도는 제 1 도의 셀 어레이의 내부 메모리 셀의 전체 구성을 도시한 도면.

제 5 도는 제 1 도의 비트 라인 제어 회로의 내부 배열을 도시한 도면.

제 6 도는 본 발명의 실시예의 우수 행에 대한 판독 동작 중의 본 발명의 실시예에 따른 주요 구성 소자에서 발생하는 전위 변화를 도시한 타이밍도.

제 7 도는 본 발명의 실시예의 기수 행에 대한 판독 동작 중에 주요 구성 소자에서 발생하는 전위 변화를 도시한 타이밍도.

제 8 도는 본 발명의 실시예의 기입 및 검증-판독 동작 중에 주요 회로 구성 소자에서의 전위 변화를 도시한 타이밍도.

제 9 도는 본 발명의 실시예의 재기입 및 검증-판독 동작 중에 주요 회로 구성 소자에서의 전위 변화를 도시한 타이밍도.

제10도는 본 발명의 제 2 실시예에서 사용되는 비트 라인 제어 회로의 변형된 회로 구성을 도시한 도면.

제11도는 본 발명의 제 2 실시예의 주요 회로 구성 소자에서의 전위 변화를 도시한 타이밍도.

제12도는 기입 및 검증 동작 중에 주요 구성 소자에서의 전위 변화를 도시한 타이밍도.

제13도는 본 발명의 제 3 실시예에 따른 NAND-셀 형 EEPROM의 전체 배열 상태를 개략적으로 도시한 도면.

제14도는 제13도의 비트 라인 제어 회로의 내부 회로 구성을 도시한 도면.

제15도는 본 발명의 실시예의 제 1 메모리 셀 블럭의 열에 대한 판독 동작 중에 제 3 실시예의 주요 회로구성 소자에서의 전위 변화를 도시하는 타이밍도.

제16도는 본 발명의 실시예의 제 2 메모리 셀 블럭의 행에 대한 판독 동작 중에 주요 구성 소자에서의 전위 변화를 도시한 타이밍도.

제17도는 기입 동작 중에 주요 구성 소자에서의 전위 변화를 도시한 타이밍도.

제18도는 본 발명의 제 3 실시예의 검증 동작 중의 전위 변화를 도시한 타이밍도.

제19도는 본 발명의 제 4 실시예에 따른 NOR-형 EEPROM의 메모리 셀 매트릭스 부분의 배열 상태를 도시한 도면.

제20도는 제19도의 NOR-형 EEPROM에 사용되는 비트 라인 제어 회로의 내부 배열 상태를 도시한 도면.

제21도는 기입 및 검증 동작 중에 본 발명의 제 4 실시예의 주요 회로 구성 소자에서의 전위 변화를 도시한 타이밍도.

제22도 내지 제 24도는 상기 기술된 NAND-셀 형 EEPROM에서 양호하게 사용되는 3개의 가능한 회로 구성을 도시한 도면.

제25a도는 본 발명의 개념이 감소된 전원 전압 하에서 동작되는 EEPROM에 적용되는 경우에 양호하게 이용되는, 신호 전위를 승압시키기 위한 구동 회로의 예시적인 회로 구성을 도시한 도면.

제25b도는 이전 도면에 도시된 실시예의 타이밍도.

제26도는 신호 전위를 승압시키기 위한 구동 회로의 다른 예시적 회로 배열 상태를 도시한 도면.

제27도는 제 1 메모리 셀 블럭에서의 열에 대한 판독 동작 중에 제25a도 또는 제26a도에 도시된 구동 회로를 사용하는 EEPROM의 주요 회로 구성 소자에서의 전위 변화를 도시한 타이밍도.

제28도는 EEPROM의 제 2 메모리 셀 블럭에서의 행에 대한 판독 동작 중에 구성소자에서의 전위 변화를 도시하는 타이밍도.

제29도는 기입 동작 중에 구성 소자에서의 전위 변화를 도시하는 타이밍도.

제30도 및 제31도는 검증-판독 동작 중에 2가지 가능한 전위를 도시한 타이밍도.

제32a도 내지 제32h도는 NAND-셀 EEPROM에서 사용될 수 있는 비트 라인 제어 회로의 몇가지 배열 상태를 도시한 도면.

제33a도 내지 제33h도는 NOR-셀 EEPROM에 사용될 수 있는 비트 라인 제어 회로의 몇가지 배열 상태를 도시하는 도면.

제34a도 및 제34b도는 EEPROM에서의 기입 및 기입-검증의 플로우차트.

* 도면의 주요부분에 대한 부호의 설명

1 : 메모리 셀 어레이 2 : 비트 라인 제어 회로

3 : 열 디코더 4 : 어드레스 버퍼

5 : 행 디코더 6 : I/O 버퍼

7 : 기판 전위 제어 회로 10 : 고전압 스위칭 회로

11 : 기판 13, 15, 17 : 유전체 막

16 : 제어 게이트 전극

본 발명은 전기적으로 소거가능하고 프로그램가능한 불휘발성 반도체 기억장치에 관한 것으로, 특히 기본적으로 하나의 트랜지스터로 각각 구성되는 메모리 셀 어레이를 갖는 전기적으로 소거가능하고 프로그램가능한 불휘발성 판독 전용 메모리에 관한 것이다.

최근에, NAND-셀 형 EEPROM이 고도로 집적되어 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리 (EEPROM)의 일종으로서 개발되어 왔다. 이러한 형태의 EEPROM에서, 메모리 셀의 행 및 열 어레이는 병렬 비트 라인에 결합된 다수의 셀 부분으로 분할된다. 각 셀 부분은 인접한 메모리 셀 트랜지스터의 소스 및 드레인으로서 동작하는 각각의 중간 동작 층과 서로 직렬로 접속되는 선정된 수의 메모리 셀 트랜지스터를 포함한다. 각 메모리 셀 트랜지스터로는 전하 캐리어를 저장하기 위한 절연 게이트 (부동 게이트 : floating-gate) 및 대응하는 워드 라인에 결합된 제어 게이트를 갖는 부동 게이트 금속 산화물 반도체 전계 효과 트랜지스터가 양호하다.

NAND-셀 어레이는 P형 실리콘 기판 또는 N형 실리콘 기판에 형성되는 P형 웰 영역내에 배열된다. 각 NAND-셀 부분의 제 1 단부에 배치되는 메모리 셀 트랜지스터는 제 1 선택 트랜지스터에 의해 대응하는 비트 라인에 결합된 드레인을 갖는다. NAND-셀 부분의 대향 단부에 있는 다른 메모리 셀 트랜지스터의 소스는 제 2 선택 트랜지스터를 통해 공통 소스 전압 (기준 전위 배선 라인)에 결합된다. NAND 메모리 셀 트랜지스터의 제어 게이트 전극은 기판 상에 워드 라인을 형성하기 위해 행 방향으로 서로 접속된다.

상기 기술된 바와 같이 배열된 종래의 NAND-셀 형 EEPROM의 동작은 다음과 같다. 선택된 셀 부분에 대한 데이타 기입은, 내부에 포함되어 있는 메모리 셀 트랜지스터가 제 1 선택 트랜지스터를 통해 관련된 대응 비트 라인에 접속된 메모리 셀 트랜지스터 (즉, 제 2 선택 트랜지스터를 통해 공통 소스 전위에 결합되는 메모리 셀 트랜지스터)로부터 가장 멀리 떨어진 메모리 셀 트랜지스터가 개시 셀 트랜지스터로 되어 순차적으로 기입 동작을 행하는 방식으로 실행된다. 승압된 고 전압 (Vpp)(예를 들면, 20 볼트)가 기입을 위해 현재 선택되어 있는 메모리 셀 트랜지스터의 제어 게이트에 인가된다. 중간 전압(Vpp_M)(10 볼트)이 선택된 셀 트랜지스터와 제 1 선택 트랜지스터 사이에 배치되는 메모리 셀 트랜지스터의 선택 게이트 및 제어 게이트에 인가되어, 이들 트랜지스터들을 도통시킨다. 0 볼트 전압 또는 중간 전압 (Vpp_M)이 기입 데이터의 논리값에 따라 대응 비트 라인에 인가된다.

0 볼트 전압이 비트 라인에 인가될 때, 최종 전위는 도통되는 트랜지스터를 통해 현재 선택된 메모리 셀 트랜지스터의 드레인으로 전달된다. 이렇게하여, 전자는 드레인으로부터 선택된 셀 트랜지스터의 부동 게이트로 주입된다. 그것의 임계 전압은 전방향으로 (positively)시프트된다. 이 정방향 시프트 상태는 논리 "1'기억 상태로 정의된다. 선택적으로, 중간 전압(Vpp_M)이 비트 라인에 인가될 때, 전자의 주입은 일어나지 않아, 선택된 셀 트랜지스터는 임계 전압이 불변인 채로 유지된다. 이 상태는 논리 "0"기억 상태로 정의된다.

데이터 소거는 NAND-셀 형 EEPROM에 포함된 모든 메모리 셀 트랜지스터가 동시에 소거되도록 실행된다. 특히, 제어 게이트와 제1 및 제 2 선택 게이트 0 볼트로 설정되면, (1) 비트 라인 및 공통 소스 라인은 전기적으로 부동으로 되고, (2) 고전압 (Vpp)는 P형 기판 (또는 P형 웰 영역 및 N형 기판 모두)에 인가된다. 결과적으로, 부동 게이트에 축적된 전자는 모든 메모리 셀 트랜지스터의 P형 기판 (또는 P형 웰 영역)으로 방출되어, 그들의 임계 전압을 부방향으로 시프트시킨다.

데이타 판독은 선택된 셀 트랜지스터의 제어 게이트를 0 볼트로 되게하고, 전원 전압(Vcc)(예를 들면, 5볼트)를 나머지 메모리 셀 트랜지스터의 제어 게이트와 선택 게이트에 인가하면서, 선택된 메모리 셀 트랜지스터에 전류가 흐르는지의 여부를 검출함으로써 이루어진다.

상기 설명으로부터 명백한 바와 같이, 현재 상용화된 NAND-셀 형 EEPROM에 따르면, 비선택된 메모리 셀 트랜지스터는 기입 및 판독 주기 동안 기입 데이타를 선택된 메모리 셀 트랜지스터에 전송하거나 그곳으로부터 전송되게 하는 "전송 게이트"로서 작용한다. 이러한 관점에서, 다음의 필수적인 규제가 일단 기입된 메모리 셀 트랜지스터의 임계 전압의 허용가능한 범위를 설정할 때 가해진다. 논리 "1"로 기입된 메모리 셀 트랜지스터의 임계 전압은 0.5 에서 3.5 볼트까지의 범위이어야 한다. 데이타 기입을 완료한 후, 시간에 따른 임계 전압의 감쇠, 메모리 셀 트랜지스터의 파라메터를 형성할 때의 가능한 편차, 전원 전압(Vcc의 전위 변화 등을 고려할 때의 임계 전압의 허용가능한 변화 범위가 상기한 것보다 더 좁게 되도록 설계될 필요가 있다.

그러나, 동일한 조건하에서 기입되게 할 모든 메모리 셀 트랜지스터에 대한 고정 기입 전위 및 고정 기입 시간을 사용하는 종래의 기입 방식에 따르면, 제한된 허용가능한 범위 내에서 논리 "1"을 기입한 후, 임계 전압이 변화되게 하는 것은 용이하지 않다. 예를 들면, 메모리 셀 트랜지스터는 제조 과정에서 발생될 수 있는 몇가지 변화로 인해 물리적 특성이 변할 수 있다. 기입 특성을 고려하면, 이것은 NAND-셀 부분에 기입이 용이한 셀과 기입이 곤란한 셀이 제공되는 결과이다. 기입 특성이 서로 상이한 셀에 대해 성공적인 프로그래밍을 용이하게 달성하기 위해, 내재하는 기입 특성에 따라 각 메모리 셀에 대하여 기입 시간을 조정하는 프로세스 및 각 셀에 일단 기입된 데이타의 유효성을 확인 또는 검증하는 프로세스를 포함하는 특수한 "가변 기입 시간/검증"프로그래밍 구조가 제안되어 있다. 불행하게도, 종래의 NAND-셀 EEPROM은 이전보다 더 높은 집적도를 가지면서 진보된 프로그램밍 구조 중 최대의 장점을 여전히 누릴수는 없다. 이점에 대한 주된 이유는 EEPROM이 종래에는 데이타 래치 동작 및 감지 증폭 동작을 수행하기 위해 각 비트 라인의 양 단부에 배치되는 2개의 여분 플립-플롭 회로를 포함해야할 필요가 있었기 때문이다. 이러한 여부의 회로의 수는 비트의 수가 증가함에 따라 증가할 것이다. 증가된 수의 여분의 회로가 부가되면, EEPROM 내부 회로의 점유 면적의 바람직하지 못한 증가를 일으켜, 그것의 집적도를 감소시킨다.

그러므로, 본 발명의 목적은 높은 집적도와 높은 신뢰도를 달성할 수 있는 새롭게 개량된 전기적으로 소거가능하고 프로그램가능한 반도체 기억 장치를 제공하는 것이다.

본 발명의 다른 목적은 메모리 셀의 증가된 집적도를 유지한 상태에서 일단 기입된 메모리 셀의 임계 전압의 변화를 제한된 허용가능한 범위 내에 유지되게 하는 전기적으로 소거가능하고 프로그램가능한 반도에 메모리 장치를 제공하는 것이다.

상기 목적에 따르면, 본 발명은 반도체 기판, 이 기판상의 다수의 비트 라인, 및 이 기판 상의 비트 라인의 접속된 메모리 셀의 행 및 열 어레이를 포함하는 특수한 전기적으로 소거가능하고 프로그램가능한 반도체 기억 장치에 관한 것이다. 각 메모리 셀은 절연된 캐리어 저장층 및 이 캐리어 저장층 상에 절연상태로 배치된 제어 게이트 전극을 갖는 트랜지스터를 포함하는데, 전하 캐리어는 데이타 기입을 위해 터널 효과에 의해 키리어 저장층에 또 그곳으로부터 이동된다. 감지/래치 회로는 감지 동작 및 기입 데이타를 래치시키기 위한 데이타 래치 동작을 선택적으로 행하기 위해 비트 라인에 결합된다. 프로그램 제어기는 선정된 길이의 시간 주기 동안 지정된 영역에 포함되는 메모리 셀들 중 선택된 메모리 셀 또는 셀들에 기입 데이타를 기입하고, 그 최종 이몌 전압이 선정된 범위내에 속하는지의 여부를 검증하기 위해 선택된 메모리 셀 또는 셀들의 내용을 판독하며, 불충분하게 기입된 메모리 셀 트랜지스터가 발견되면, 불충분하게 기입된 메모리 셀 트랜지스터에 기입 데이타를 재기입하기 위해 제공된다. 데이타 설정기는 선택된 메모리 셀 또는 셀들의 내용에 대응하는 판독 데이타에 대한 논리 동작을 수행하고, 현재 검증되고 있는 실제 기입 상태에 따라 각각의 비트 라인에 대한 감지/래치 회로 수단에 기억되어 있는 재기압 데이타를 자동적으로 업데이트하기 위해 제공된다. 감지/래치 회로는 검증 동작의 개시시에 래치 회로로서 유지되고, 리세트 후에 감지 증폭기 회로로서 기능하는 플립-플롭 회로를 포함한다.

본 발명의 전술한 목적, 특징, 및 장점과 그밖의 다른 목적, 특징, 및 장점들은 첨부된 도면에 도시된 바와 같이 보다 특정적으로 기술하고 있는 본 발명의 양호한 실시예를 참조하면 명백하게 이해될 것이다.

제 1 도를 참조하면, 본 발명의 양호한 한 실시예에 따른 전기적으로 소거가능하고 프로그램 가능한 판독 전용 메모리(EEPROM)이 NAND-셀 형으로 도시되어 있다. 이 EEPROM은 행 및 열로 배열된 메모리 셀들의 어레이(1)을 포함한다. 메모리 셀 어레이(1)은 P형 실리콘 기판 (제3a도 및 제3b도에 참조번호 "11"로 명시)에 형성된다. 메모리 셀 어레이(1)은 N형 실리콘 기판에 형성된 P형 웰 영역에 선택적으로 배열될 수 있다.

메모리 셀 어레이(1)은 감지 증폭기 회로 및 데이타 래치 회로를 포함하고, 메모리 셀 어레이(1)에 대해 기입, 판독, 재기입 및 검증 동작을 수행하는 비트 라인 제어 회로(2)에 접속된다. 비트 라인 제어 회로(2)는 열 디코더(3)에 접속된다. 열 디코더(3)은 어드레스 버퍼(4)에 결합된다. 어드레스 버퍼(4)는 어드레스신호를 열 디코더(3)에 공급된다. 어드레스 버퍼(4)는 메모리 셀 어레이(1)에 결합되는 행 디코더(5)에 접속된다. 행 디코더(5)는 메모리 셀 어레이(1)의 제어 게이트 및 선택 게이트를 제어한다.

비트 라인 제어 회로(2)는 데이타 입력/출력(I/O) 버퍼(6)에 접속되어, 열디코더(3)의 출력을 수신하는데, 이 디코더는 어드레스 버퍼(4)에 의해 공급되는 어드레스 신호에 응답한다. 메모리 셀 어레이(1)은 P형 실리콘 기판(또는 N형 실리콘 기판의 P형 웰 영역)을 제어하는 기판 전위 제어 회로(7)에 결합된다.

비트 라인 제어 회로(2)는 기본적으로 상보형 금속 산화물 반도체(CMOS) 플립-플롭 회로로 구성된다. 비트 라인 제어 회로(2)는 기입될 논리 데이타를 현재 선택되고 있는 메모리 셀에 래치시키기 위한 래치 동작, 데이타를 판독하기 위해 비트 라인 전위를 감지하기 위한 감지 동작, 기입 동작 후에 검증-판독을 위한 감지 동작, 및 어떤 "불충분한 기입"이 검출될 때 재기입할 데이타 (재기입 데이타)를 래치시키기 위한 래치 동작을 실행하는 회로이다.

제 1 도의 메모리셀 어레이(1)은 다수의 셀 부분으로 분할되는데, 그 각각의 셀 부분은 각각 하나의 "셀"을 구성하는 선정된 수의 부동 게이트 터널링 금속 산화물 반도체 (FATMOS) 전계 효과 트랜지스터(M)을 포함한다. 본 발명의 실시예에서, 이들 "메모리 셀 트랜지스터들"은 설명을 위해 8개의 FATMOS 트랜지스터(M1, M2, M,…,M8)로 구성되었다고 가정한다. 제2b도에 도시된 바와 같이, 메모리 셀 트랜지스터(M)은 중간 활성 영역이 셀 트랜지스터의 드레인 및 이에 인접한 다른 셀 트랜지스터의 소스 둘다의 역할을 하는 방식으로 서로 직렬로 접속되어, "NAND-셀"구조를 제공한다. 제2a도의 셀 부분은 이후에 "NAND-셀 부분"이라 한다. NAND-셀 부분의 2개의 상이한 단면 구조가 제3a도 및 제3b도에 각각 도시되어 있다.

제3a도에 도시된 바와 같이, 메모리 셀 트랜지스터 (M1 내지 M8)의 직렬 회로는 소자 분리 산화물 막(12)로 둘러싸이는 P형 기판(11)(또는, 도시되지 않은 P형 웰 영역)의 상부 표면에 형성된다. 메모리 셀 트랜지스터 (M1 내지 M8)은 기판(11)로부터 유전 막(게이트 절연막)에 의해 전기적으로 절연되는 부동 게이트 전극(14-1, 14-2,…,14-8), 및 다른 유전 막(15)에 의해 절연되는 제어 게이트 전극(16-1, 16-2, …,16-8)을 갖는다. 농후하게 도프된 N(N+)형 확산 층(19)는 메모리 셀 트랜지스터(M)의 소스들 또는 드레인들로서 기판(11)에 형성된다. 양 측면의 것을 제외한 각 중간 확산 층은 인접한 메모리 셀 트랜지스터의 소스와 드레인의 역할을 한다.

NAND-셀들의 직렬 어레이의 드레인 측 상에는 서로 전기적으로 결합되어 있는 2개의 적층된 게이트층(14-9, 16-9)를 갖는 제 1 선택 트랜지스터(S1)이 배열된다. 서로 전기적으로 결합되는 게이트 층(14-10, 16-10)을 갖도록 제 2 선택 트랜지스터(S2)가 NAND-셀 어레이의 소스측 상에 설치된다. 메모리 셀 트랜지스터 (M)과 제1 및 제 2 선택 트랜지스터(S1, S2)는 CVD 유전 막(17)로 덮혀지고, 그 위에 금속 배선 층(18)이 비트 라인(BLi)(i=0, 1, 2, …)를 구성하도록 배치된다. 제3a도에 도시된 바와 같이, 비트 라인 층(18)은 CVD 유전 막(17)에 형성된 접촉홀을 통해 제 1 선택 트랜지스터(S1)의 전류 이송 전극중 하나로 작용하는 하나의 확산 층(19)에 결합된다.

열 방향으로 배열된 셀 트랜지스터(M)의 각 서브어레이 중 제어 게이트 전극(16)은 제3b도에 도시된 연장 제어 게이트 배선 층(CGj)(j=1, 2, …, 8)을 제공하기 위해 서로 접속된다. 최종의 병렬 제어 게이트 배선층(CG1, CG2, …CG8)은 EEPROM의 워드 라인들을 구성한다. 유사하게, 제 1 선택 트랜지스터(S1)의 상호 접속된 선택 게이트(14-9, 16-9)는 행 방향으로 연장되는 선택 게이트 라인을 구성하고, 제 2 선택 트랜지스터(S2)의 상호 접속된 선택 게이트(14-10, 16-10)은 행방향으로 연장되는 다른 선택 게이트 라인을 구성한다. 다수의 유사한 NAND-셀 부분을 포함하는 메모리 셀 어레이 부분(1)의 전체 배열 상태가 제 4 도에 도시되어 있는데, 여기서 "Vs"는 EEPROM의 공통 소스 전위를 나타낸다.

제 1 도의 비트-라인 제어기(2)의 상세한 회로 구성은 제 2 도에 도시되어 있는데, 비트-라인 제어기(2)는 플립-플롭 회로(FF)를 포함하는데, 이 플롭-플롭 회로는, 하나의 플롭-플롭 회로가 병렬 비트 라인(BL)의 2개의 인접한 비트 라인(BL2i 및 BL2i+1)과 관련되도록 배열된다. 플립-플롭 회로(FF)는 데이타-래치 기능 및 데이타 감지/증폭 기능을 수행하는 회로이다. 이러한 래치/감지-증폭기 회로는 지정된 시간 주기 동안 뎅타 래치 회로의 역할을 하고, 선택적으로 다른 시간 주기 동안 증폭기 회로의 역할을 하도록 제어 신호(Vsn, Vsp)에 응답하여 상이한 기능을 수행할 수도 있다.

플립-플롭 회로(FF)는 증가형(E-향) P-채널 금속 산화물 반도체 전계 효과 트랜지스터 (MOSFET)(QP1, QP2)와 제 5 도에 도시된 바와 같이 MOSFET(QP1, QP2)에 교차 결합된 E-형 N-채널 MOSFET(Qn5, Qn6)으로 구성되는 상보형 MOS 플립-플롭 회로이다. CMOS 플립-플롭 회로(FF)는 각각 E-형 N-채널 MOSFET (Qn7, Qn8)을 통해 비트-라인[BL2i(i=0, 1, 2…), BL2i+1]에 결합되는 2개의 회로 노드(N1, N2)를 갖는다. N-채널 MOSFET(Qn7, Qn8)은 제어 신호(øA, øB)에 각각 응답하여 스위칭 동작을 행하여, CMOS 플립-플롭 회로(FF)는 관련된 대응 비트-라인에 선택적으로 접속되거나 단락된다.

제 5 도에 도시된 바와 같이, 비트 라인(BL2i, BL2i+1)에는 각각 트랜지스터 회로가 설치되어 있다. E-형 N-채널 MOS 트랜지스터(Qn9, Qn10)의 직렬 회로는 비트-라인과 전원 전압(Vcc) 사이에 결합된다. E-형 N-채널 MOS 트랜지스터(Qn11, Qn12)의 직렬 회노는 비트-라인 (B2i+1)과 전원 전압(Vcc) 사이에 결합된다. MOS 트랜지스터(Qn10)의 게이트 전극은 CMOS 플롭-플롭 회로(FF)의 노드(N1, N2) 중 하나의 노드(N1)의 전위에 의해 제어되고, MOS 트랜지스터(Qn11)의 게이트 그 다른 노드(N2)에 의해 제어된다. 나머지 MOS 트랜지스터(Qn9, Qn12)의 게이트를 검증-판독 기간 중에 하이로 되는 검증-판독 신호(øAV, øBV)가 공급된다. 비트 라인(BL2i) 또는 비트 라인(BL2i+1)은 전원 전압(Vcc)가 대응하는 E-형 N-채널 트랜지스터의 임계 전압 (VtH)만큼 Vcc-Vth로 관련된 대응 트랜지스터 회로에 의해 충전된다. 비트 라인 (BL2i, BL2i+1)에는 각각 E-형 N-채널 MOS 트랜지스터(Qn3, Qn14)가 설치되어 있다. 이들 트랜지스터들은 프리 차지 제어 신호(øPB, øPA)에 각각 응답하는 프리차징 트랜지스터들이다.

E-형 N-채널 MOS 트랜지스터(Qn3, Qn4)는 이퀄라이즈 제어 신호(øE)에 응답하여 CMOS 플롭-플롭 회로(FF)의 2개의 노드(N1, N2)를 이퀄라이징 하기 위해 제공된다. E-형 N-채널 MOS 트랜지스터(Qn1, Qn2)는 CMOS 플립-플롭 회로(FF)와 한쌍의 입력/출력 라인(I/O,) 사이에 접속된다. 트랜지스터(Qn1, Qn2)는 열 선택 신호(CSLi)에 응답하여, 데이타 입력/출력 동작을 수행하기 위해 I/O 라인 쌍에 플립-플롭(FF)를 선택적으로 결합시키는 전송 게이트의 역할을 한다.

제 5 도에 도시된 전압(Vsw)는 CMOS 플롭-플롭 회로(FF)의 P-채널 MOS 트랜지스터(Qp1, Qp2)가 형성되는 N-형 웰 영역의 전위이다. 전형적으로 전압(Vsw)는 전원 전압(Vcc)와 동일한 전위이고, 그것은 기입 주기 동안의 중간 전압(Vm)(예를 들면, 10 볼트)이다. P-채널 MOS 트랜지스터(Qp1, Qn2)의 공통 소스 노드에 인가될 전압(Vsp)는 전원 전압(Vcc)의 전위 레벨로 유지된다. 전압(Vsp)는 기입 주기 동안에 중간 전압(Vm)으로 강하되고, 판독 주기 중에 일시적으로 전원 전압의 1/2인 다른 전위 레벨(1/2·Vcc=2.5 볼트)로 변한다. N-채널 MOS 트랜지스터(Qn5, Qn6)의 공통 소스 노드에 인가될 전압(Vsn)은 0 볼트이다. 공통 소스 전압(Vsn)은 Vcc/2로 일시적으로 상승한다. 프리차지 신호(Vsa, Vsb)의 전위는 다음과 같다. 비트 라인(BL2i)가 판독 주기 동안 선택될 때, 전압(vsa)는 약 3 볼트인 반면, 전압(Vsb)는 Vcc/2이다. 비트-라인(BL2i +1)이 판독주기 동안 선택될때, 전압(vsa)는 Vcc/2인 반면, 전압(Vsb)는 3볼트이다. 기입 주기 동안, 전압(Vsa, Bsb)는 중간 전압(Vm)으로 된다. 이들 전압은 기입 및 소거 동작이 완료된 후 비트-라인이 리세트될 때 0 볼트이다.

상술된 바와 같이 배열된 EEPROM의 동작은 다음과 같다. EEPROM이 판독 모드로 설정될 때, 신호(øA, øB)는, 제 6 도에 도시된 바와 같이, 로우("L") 레벨로 되어, 비트 라인(BL)로부터 CMOS 플립-플롭 회로(FF)를 전기적으로 단락시킨다. 프리차지호(øPA, øPB)는 비트 라인이 프리차지 되도록 하이("H"레벨)로 된다. 본 발명의 실시예는, 비트 라인(BL)중 우수 라인 (BL2i)(우수 비트 라인)는 제 6 도에 도시된 바와 같이 판독 주기의 처음 1/2 기간에서 우선 선택되고, 기수 라인 (BL2i+1)(기수 비트 라인)은 제 7 도에 도시된 바와 같이 그 다음에 판독 주기의 두번째 1/2 기간에서 선택된다.

프리차지 신호(øPA, øPB)를 인가하면, 각 우수 비트 라인(BL2i)은 3 볼트까지 프리차지되게 하고, 각 기수 비트 라인(BL2i+1)은 0 볼트로 프리차지 되게 한다. 프리차지가 완료된 후, 전압(øPA)는 "L"레벨로 강하되어 우수 비트 라인(BL2i)를 전기적으로 부동되게 한다. 그후에, 행 디코더(5)는 원하는 전압을 발생시켜, 메모리 셀 어레이 부분(1)의 선택 게이트 및 제어 게이트에 공급된다. 설명의 목적상, 제 2 제어 게이트(CG2)는 제 4 도의 제어 게이트(CG) 중에서 선택되는 것으로 가정한다. 이러한 조건하에서, 선택된 제어 게이트(CG2)는 0 볼트로 되고, 나머지 제거 게이트(CG1, CG3 내지 CG8)은 Vcc로 설정되어 있는 제 1 및 제 2 선택 게이트(SG1, SG2)에 의해 전압(Vcc)로 설정된다. 선택된 메모리 셀 트랜지스터(M2)에 기억된 데이타가 "1"이라면, 그것의 임계 전압은 정으로 되어전류가 흐르지 않는다. 비트 라인(BL2i)상의 전위는 3 볼트로 유지된다. 선택적으로, 셀 기억 데이타가 "0"이라면, 셀 전류가 흐르기 시작하여, 비트 라인(BL2i)의 전위를 2.5 볼트 이하로 강하시킨다.

모든 제어 게이트(CG1) 및 선택 게이트(SG1, SG2)는 다음에 0 볼트로 리세트된다. 전압(Vsb)는 Vcc/2(=2.5 볼트)로 되어, 비트 라인(BL2i+1)을 2.5 볼트로 프리차지되게 한다. CMOS 플립-플롭 회로(FF)는 (1) 제 5 도의 MOS 트랜지스터(Qp3, Qp4)의 게이트에 공급되고 있는 신호(øE)가 "H"레벨로 변화되고, (2) 신호(Vsp, Vsn)이 2.5V일 때, 이퀄라이즈된다. 그 다음에, 신호(øA, øB)는 하이로 되고, CMOS 프립-플롭 회로(FF)를 비트 라인(BL2i, BL2i+1)에 접속되게한다. Vsp가 Vcc로 될때와 Vsn이 1 볼트로 될 때, 비트 라인 전압은 차동적으로 감지되어, 외부에서 판독되고, 연속적으로 래치되는 판독 데이타 전압을 공급한다.

열 선택 신호(CSLi)가 하이로될 때, 판독 데이타는 I/O 라인으로 출력되고, 데이타 입력/출력(I/O) 버퍼(6)에 전송되며, 그다음 그 외부로 취출된다. 기수 비트라인(BL2i+1)을 선택할 경우의 동작은 각각 øB, øPB 및 Vsb로 대체되는 전압(øA, øPB)의 전위 변화에 있어서는 전술한 동작과 유사하다.

기입 동작은 다음과 같이 수행된다. 제8 및 제 9 도의 타이밍도는 우수 비트 라인(BLi)가 선택된다는 가정하에서 데이타 I/O 버퍼(6)으로부터 비트 라인 제어기(2)의 기입 데이타의 로딩 동작을 포함하는, 기입, 검증-판독, 재기입, 및 검증-판독 동작 중에 실시예의 주요 구성 소자에서의 펄스 순차 타이밍도이다. 기입 동작을 실행하기 전에, 0 볼트 전압이 모든 메모리 셀 트랜지스터(M)의 제어 게이트에 인가되는 반면, P형 기판(또는 형성되는 N형 기판 및 P형 웰 영역 모두)은 승압된 하이 레벨 전압(Vpp)(예를 들면, 20볼트)로 되는 방식으로 모든 메모리 셀 트랜지스터(M)은 한번에 동시에 소거된다(블럭 소거 동작). 기입 데이타가 I/O 라인을 통해 데이타 입력/출력 버퍼(6)으로부터 COMS 플립-플롭(FF)에 공급되어, 래치된 다음, 프리차지 신호(øPA, øPB)는 중간 전압(Vm)으로 설정되고, 그 다음 전압(Vsa, Vsb, Vsp, Vsw)는 Vm으로 된다. 모든 비트 라인(BL)은 Vm-Vth로 된다. CMOS 플립-플롭(FF)DML 2개의 노드(N1, N2)는 기입 데이타의 논리 값에 좌우되는 0 볼트 또는 Vm 중 어느것으로 된다.

신호(øA)가 중간 전압(Vm)으로 변화될 때, 비트 라인(BL2i)는 기입 데이타의 논리값에 전위가 변한다. 데이타가 "0"일 때 Vm이고, 데이타가 "1"일때 비트 라인 전위는 0 볼트로 된다. 제어 게이트(CG2)는 제 4 도에 도시된 제어 게이트(CG)로부터 행 디코더(5)에 의해 선택된다고 가정한다. 선택된 제어 게이트(CG2)는 Vpp로 설정되고, 나머지 제어 게이트(CG1, CG3 내지 CG8)을 Vm으로 된다. 이와 동시에, 제 1 선택 게이트(SG2)은 Vm으로 되고 제 2 선택 게이트(SG2)는 0 볼트로 된다.

선정된 길이의 시간이 경과된 후에, 제어 게이트(CG1 내지 CG8) 및 선택 게이트(SG1)은 0 볼트로 리세트된다. 신호(øA)는 그다음에 0 볼트로 되어, 우수 비트 라인(BL2i)를 CMOS 플립-플롭 회로(FF)로부터 단락되게 한다. 신호(Vsa, Vsm)이 0 볼트로 강하될 때와 신호(øPA, øPB)가 Vcc로 될 때, 모든 비트 라인(BL)이 그다음에 0 볼트로 리세트된다. 전압(Vsp, Vsw)는 Vcc로 된다.

기입 동작 다음에, 기입-검증(검증-판독) 동작에 대한 판독이 수행된다. 검증-기입 동작은 0.5 볼트전압으로 대체되는 선택된 제어 게이트에 인가되는 0 볼트 전압과 사용되고 있는 검증 신호(øAV)로서의 정상 판독 동작과 기본적으로 유사하다. 우선, 프리차지 신호(øPA)의 5 볼트로 변화되어, 비트 라인(BL2i)를 3 볼트로 프리차지되게 한다. 프리차지 신호(øPA)가 "L"레벨로 되면, 비트 라인(BL2i)는 전기적으로 부동되게 된다. 제어 게이트 및 선택 게이트는 현재 선택되어 있는 제어 게이트(CG2)가 0 볼트로 되고, 제 1 선택 게이트(SG1)과 나머지 제어 게이트(CG1, CG 3 내지 GG8)이 Vcc로 되도록 행 디코더(5)에 의해 선택적으로 동작된다. 메모리 셀 트랜지스터의 임계 전압이 정상 판독 모드에서 0 볼트로보다 높다면, "1"은 정확하게 판독될 수 있지만, 임계 전압이 0.5 볼트 이상이 아니라면, 검증-판독 모드에서 "1"이 판독될 수 없는 경우가 발생할 수 있다.

그다음, 전압(Vsb)가 2.5 볼트(=Vcc/2)로 되어, 기수 비트 라인(BL2i+1)은 2.5 볼트로 변한다. 우수 비트 라인(BL2i)는, 논리 "0"이 기입되었으면, 검증 신호(AV)에 응답하여 전압(Vcc-Vth)로 프리차지 되고, 이퀄라이즈 신호(A,E)는 하이로 된다. 전압(Vsp, Vsm)이 2.5 볼트로 되어, CMOS 플립플로 회로(FF)를 리세트시킨다. 이 리세트에 따라, 데이타 래치 회로의 역할을 하는 CMOS 플립-플롭 회로(FF)는 감지 증폭기로 "변환"될 수 있다. 필요한 데이타-래치는 비트 라인에 결합되는 배선 라인에 고유하게 존재하는 기생 캐패시턴스 또는 표류 캐패시턴스에 의해 수행될 수 있다. 그다음, 신호(A,B)는 "H"레벨로 되어, 노드(N1, N2)를 비트 라인(BL2i, BL2i+1)에 각각 접속시킨다. 전압(Vsp)는 Vcc로 변환되고, 전압(Vsn)은 0 볼트로 된다. 비트 라인(BL2i) 상의 데이타가 판독된다. 그다음, 판독 데이타가 래치된다. 래치된 데이타는 후에 "재기입" 데이타로서 사용될 것이다. 이 재기입 데이타(이 데이타는, 불충분하게 기입된 메모리 셀 트랜지스터에 부여될 것이다.)는 이미 사용된 기입 데이타를 기초로 검증-판독 주기 동안 얻어진 메모리 셀 데이타로부터 변환된다. 재기입 데이타용 변환 도표는 아래에 도시되어 있다.

[도표 1]

검증-판독 및 재기입 프로세스를 포함하는 기입 동작은 검증-파녹기 재기입의 조합이 선정된 수만큼 반복된 다음 종료될 것이다. 반복 횟수는, 예를 들면, 100회가 양호하다. 이러한 검증-기입/재기입 구성에 따라, "1"이 기입된 후, 동일 메모리 셀 트랜지스터의 실제 판독 데이타가 "0"이라면, 셀 트랜지스터는 "1"데이타가 재기입될 수 있는 불충분하게 기입된 셀로 결정된다. 다시 말하면, 일단 기입된 소정의 셀 트랜지스터의 임계 전압은 0.5 볼트 이상은 아니고, 추가의 "1" 기입 동작은 임계 전압의 전위를 상승시키기 위해 수행된다. 이러한 데이타 "1"의 추가 기입 또는 재기입 실행 후, 메모리 셀 데이타가 "1"이라면, "0"이 재기입된다. 이것은, 메모리 셀 트랜지스터가 0.5 볼트 이상의 임계 전압을 갖는 것으로 판명되면, "0" 기입이 재기입 주기 동안 이러한 셀 트랜지스터에 대해 실행되어, 더 이상의 임계 전압의 상승이 방지된다는 것을 의미한다. "0" 재기입 다음의 "0" 기입, 즉, "0"의 재기입은 "0"으로 재기입된 메모리 셀 트랜지스터 중 소정의 것에 대해 자동적으로 수행된다. 특히, "1" 재기입 셀 트랜지스터의 임계 전압이 0.5 볼트 미만일 때에만, "1"이 재기입되어, 소정의 "1" 기입 셀 트랜지스터가 바람직스럽지 않게 더 이상 증가되는 것을 억제 또는 방지한다.

소거, 기입, 검증-판독, 판독 동작 중의 제어 게이트(CG1 내지 CG8) 및 선택 게이트(SG1, SG2)의 펄스 순차는 아래에 표시된 도표 2에 나타나 있다. 도표의 내용은 선택되고 있는 우수 비트 라인(BL2i)을 선택된 게이트(CG2)가 선택한다는 것을 주목하여야 한다. "FLT"는 부동 상태를 나타내는데 사용된다.

[도표 2]

상술된 바와 같은 EEPROM에 따르면, 데이타가 선택된 NAND-셀 부분의 각 메모리 셀 트랜지스터(M1 내지 M8)내로 일단 기입된 후, 각 셀 트랜지스터의 최종 임계 전압은 이 셀 트랜지스터를 선정된 선위 레벨의 검증 전압[예를 들면, 전원 전압(Vcc)와 접지 전위 사이의 중간 전압]으로 비트 라인 제어기(2)에 의해 인가함으로써 확인 또는 검증된다. 이러한 검증 검사는 셀 트랜지스터 또는 트랜지스터들이 데이타 기입에서 성공적이지 않다는 사실을 나타낸다면, 다시말하면, 데이타 기입 동작의 실행 후에도 임계 전압이 목표 값의 허용가능한 범위내에 속하는데에 성공적이지 못한채로 유지되는 어떠한 메모리 셀 트랜지스터 또는 트랜지스터들이 NAND-셀 부분에서 발견되면, 이러한 "불충분하게 기입된" 셀 트랜지스터는 동일 데이타로서 추가 기입(또는 재기입)된다. 그 다음에, 검증 동작은 최종 임계 전압이 목표 레벨에 있는지의 여부를 검증하기 위해 다시 수행된다. 검증 프로세스는, NAND-셀 부분의 모든 메모리 셀 트랜지스터의 임계 전압이 허용가능한 범위내에 속하게 되는 만복할만한 결과를 얻을 때까지 반복된다.

기입-검증/재기입 방식에 따라, 필요한 시간 길이의 기입-검증 및 재기입 동작을 반복하여, 성공적인 데이타 기입을 단축시키고, 최종 임계 전압이 모두 기입 데이타의 논리값에 따라 결정되는 허용가능한 범위내에 있도록 데이타 기입에 최종적으로 성공한 메모리 셀 트랜지스터들을 임계 전압 분포내에 제한되게 할 수 있다. 이것은 EEPROM을 기입 동작의 성능과 신뢰도에서 극대화시킨다.

또한, 본 발명의 실시예에 따르면, 비트 라인 제어기(2)는 제어 신호(Vsn, Vsp)에 응답하여, 데이타 래치와 감지 증폭 중에서 선택적으로 그 기능을 변경하는 특수한 회로로 구성된다. 이 회로는 데이타 래치 회로로서 동작하고, 이 회로는 다른 때에 감지 증폭기로 기능할 수도 있다. 데이타-래치/감지-증폭기 회로는 병렬 비트 라인(BL)의 인접한 것(BL2i, BL2i+1)에 대해 공통으로 배열되어 있는 CMOS 플립-플롭 회로(FF)를 포함한다. 이러한 플립-플롭 회로를 사용하면, NAND-셀 EEPROM의 기입-검증/재기입 특성을 달성하기에 필요한 부가적 회로 구성 소자의 수가 최소화될 수 있다. 다시 말하면, 본 실시예는 기입-검증 기능을 갖지 않는 종래 기술의 것과 실제로 동일한 칩 점유 면적을 갖도록 감소된 회로 크기로서 성공적인 검증/재기입 동작을 달성할 수 있다. 그러므로, EEPROM은 향상된집적도를 얻을 수 있다.

크기가 실제로 감소된 제 5 도의 비트 라인 제어기(2)는 제10도에 도시된 바와 같이 변경될 수 있어서 본 발명의 데이타-래치/감지-증폭기 회로를 구성하는 CMOS 플립-플롭 회로(FF)는 E-형 P-채널 MOSFET(Qp3, Qp4) 및 E-형 N-채널 MOSFET(Qn17, Qn18)을 포함하는 신호-동기 CMOS 인버터와 E-형 P-채널 MOS 트랜지스터(Qp5, Qp6) 및 N-채널 MOS 트랜지스터(Qn19, Qn20)을 포함하는 다른 신호-동기 CMOS 인버터를 사용하여 배열된다. N-채널 MOS 트랜지스터(Qn21)은 CMOS 플립-플롭 회로(FF)의 출력 노드와 비트 라인(BLi) 사이에 접속된다. 트랜지스터(Qn21)은 게이트 전극에 인가되는 제어 신호(F)에 응답하여 스위칭 동작을 수행하여, CMOS 플립-플롭(FF)와 비트 라인(BLi)에 서로 선택적으로 접속되게 한다.

E-형 N-채널 MOS 트랜지스터(Qn22) 및 E-형 N-채널 MOS 트랜지스터(Qn23)의 직렬 회로는 비트 라인(BLi)와 전원 전압(Vcc) 사이에 결합된다. 트랜지스터(Qn22)는 CMOS 플립-플롭 회로(FF)의 출력 노드에 응답하고, 트랜지스터(QN23)은 제어 신호(V)에 응답한다. 이들 트랜지스터들은 검증-판독 주기 동안 CMOS 플립-플롭의 데이타에 따라 전압(Vcc-Vth)로 비트 라인(BLi)을 프리차지하기 위해 제공된다.

E-형 P-채널 MOS 트랜지스터(Qp7) 및 공핍 형(D-형) N-채널 MOS 트랜지스터(Qd1)은 비트 라인(BLi)를 전원 전압(Vcc)로 프리차지하기 위한 프리차지 회로를 구성하기 위해 서로 직렬로 접속된다. 프리차지 회로에서, 트랜지스터(Qd1)은 서고 동작 및 기입 동작 중에 바람직하지 못한 고 전위가 트랜지스터(Qp7)에 인가되는 것을 방지하기 위해 제공된다. E-형 N-채널 MOS 트랜지스터(Qn24)는 그것의 한 전류 이송 전극에서 비트 라인(BLi)에 접속된다. CMOS 플립-플롭 회로(FF)의 2개의 노드는 E-형 N-채널 MOS 트랜지스터(Qn15, Qn16)을 각각 통하여 I/O 라인들에 결합된다. 이들 트랜지스터(Qn15, 1n16)은 열 선택 신호(CSLi)에 응답하는 전송 게이트이다.

제10도에 도시된 비트 라인 제어기의 동작은 다음과 같이 동작한다. 비트 라인 제어기의 펄스 순차는 제11도에 도시되어 있다. 신호(F)가 "L"레벨로 강하될 때, 비트 라인(BLi)는 MOS 플립-플롭 회로(FF)로부터 전기적으로 단락된다. 비트 라인(BLi)는, 프리차지 신호(P,)가 각각 "H" 및 "L"로 될 때, 전원 전압(Vcc)로 프리차지된다. 그다음, 행 디코더(5)는 제1 및 제2 선택 게이트(SG1, SG2) 및 제어 게이트(CG1 내지 CG8)을 동작시킨다. 제어 게이트(CG2)가 선택되었다고 가정하면, 선택된 제어 게이트(CG2)는 0 볼트로 설정되고, 선택 게이트(SG1, SG2) 및 나머지 제어 게이트(CG1, CG3 내지 CG8)에는 전원 전위압이 인가된다. 메모리 셀 데이타가 논리 "0"이라면, 비트 라인(BLi)는 "L" 레벨로 된다. 데이타가 "1"이라면, 비트라인(BLi)는 "H" 레벨로 유지된다.

선택 게이트(SG)와 제어 게이트(CG)가 0 볼트로 리세트된 후에, 신호(SP,SN)이 "H"레벨로 상승하고, 신호(SN,RN)은 "L" 레벨로 강하하여, CMOS 플립-플롭 회로(FF)를 비활성 상태로 되게 한다. 그다음, 신호(F)는 "H"로 되어, 비트 라인(BLi) 상의 최종 전압이 CMOS 플립-플롭(FF)의 출력라인으로 전송되게 한다.SP가 "L"로 되고,SN이 "H"로 될 때, 비트 라인(BLi) 상의 전위가 감지된다. 그다음, 감지된 전위는RP가 "L"로 되고,RN가 "H"로 될 때 래치된다. 래치된 데이타는 열 선택 신호(CSLi)가 고전위로 될 때 I/O 라인으로 전송된다.

후속적으로, 기입/기입-검증 동작이 실행된다. 이 주기 동안의 펄스 순차는 제12도에 도시되어 있다. 기입 데이타가 I/O 라인으로부터 CMOS 플립-플롭 회로(FF)에서 래치된 다음, 프리차지 신호(P)는 "H"레벨로 되고, 프리차지 신호(P)는 "L" 레벨로 된다. 따라서 비트 라인(BLi)가 프리차지된다. 제10도의 P-채널 MOS 트랜지스터(Qp3, Qp5)에 인가되는 전압(Vmb)는 전원 전압(Vcc)로부터 중간 전압(Vn=10V)로 전위가 변화된다. 신호(F)는 Vm으로 된다. 비트 라인(BLi) 상의 전위는 래치된 데이타의 논리값에 따라 0 볼트 또는 Vm으로 변화한다. 논리 "1"을 기입하는 경우에, 비트 라인(BLi)는 0 볼트로 되고, 논리 "0"을 기입하는 경우에 비트 라인(BLi)는 Vm으로 된다. 이때에, 제1 선택 게이트(SG1)이 Vm으로 되지반, 제2 선택 게이트(SG2)는 0 볼트로 된다. 제어 게이트(CG) 상의 전위는 다음과 같다. 제어 게이트(CG2)가 선택되는 동안 제어 게이트(CG1)은 Vm으로 되고, 선택된 제어 게이트(CG2)는 하이-레벨 전압(Vpp=20 볼트)로 되며, 나머지 제어 게이트(CG3 내지 CG8)은 Vm으로 된다.

선택 게이트(SG1, SG2) 및 제어 게이트(CG1 내지 CG8)이 0 볼트로 리세트될 때, 신호(F)는 "L" 레벨로 강하되고, 신호(R)은 "H"레벨로 되어, 비트 라인(BLi)이 0 볼트로 리세트되게 한다. 이것은 검증-판독 동작의 초기화를 위해 대기 상태에 있는 것을 의미한다.

다음의 검증-판독 동작은 NAND-셀 형 EEPROM에서 수행되는 정상 판독 동작과 본질적으로 유사하다. 우선, 프리차지 신호(P)는 "H" 레벨로 변화되고, 프리차지 신호()는 "L" 레벨로 되어, 전원 전압(Vcc)로 비트 라인(BLi)를 프리차지한다. 선택 게이트(SG) 및 제어 게이트(CG)는 다음에 기술될 행 디코더(5)에 의해 구동된다. 이들 게이트(SG, CG)를 리세팅한 후, 검증 신호(V)가 하이로 되어, 전압(Vcc-Vth)가 논리 "0" 데이타로 기입된 비트 라인 중 하나의 라인상에만 나타난다.

그 다음, 신호(SP,RP)는 "H" 레벨로 된다. 신호(SN,RN)은 "L" 레벨로 된다. 신호(F)는 "H" 레벨로 된다. 신호(SP)가 "L"로 되고, 신호(SN)이 "H"로 될 때, 비트 라인 전위가 감지된다. 그 다음, 신호(RP)가 "L"로 되고, 신호(RN)이 "H"로 되어, 재기입 데이타를 래치되게 한다. 기입 데이타, 메모리 셀 데이타 및 재기입 데이타 사이의 관계는 전술한 도표 1 에 도시된 것과 동일하다.

기입/기입-검증 모드는 상기 기입/기입-검증 동작이, 예를 들어, 100회 동안 반복된 후 완료될 것이다. 소저, 기입 판독 및 검증-판독 주기 동안 비트 라인(BLi), 선택 게이트(SG) 및 제어 게이트(CG) 상의 전위 변화가 아래에 나타나 도표 3에 도시되어 있다. 이 도표 3은 제어 게이트(CG2)가 선택되는 것으로 가정한다.

[도표 3]

임계 전압 검증 동작은 상기 실시예의 기준 전압으로서 0.5 볼트의 전압을 사용하지만, 기준 전압은 감소시에 가능한 임계 전압 분포에 따라 변경될 수 있다는 것을 주목하여야 한다. 또한, 한 기입 동작의 실행에 할당된 시간 길이도 변경될 수 있다. 다수의 메모리 셀 트랜지스터들의 최종적으로 얻어진 임계 전압에서 최종 분포가 좁은 범위 내에서 정확하게 유지되는 것이 절대적으로 필요하다면, 모든 기입 시간의 길이는 단축된 실행 주기의 기입/검증 동작 반복 회수를 증가시키기 위해 단축되어야 한다. 또한, 상기 실시예는 터널 주입 효과를 사용하는 NAND-셀 형 EEPROM에 관한 것이지만, 본 발명은 또한 "열 전자" 주입 NAND-셀 EEPROM과 같이 다른 형태의 NAND-셀 EEPROM에 적용될 수도 있다. 제 5 도의 실시예는 제 1 도의 메모리 셀 어레이 부분(1)이 소위 "개방 비트 라인" 구성으로 변경될 때 효과적으로 된다.

제13도에 도시된 본 발명의 제 3 실시예에 따른 NAND-셀 EEPROM은 2개의 별도의 셀 블럭(1A, 1B)로 분리되는 메모리 셀 부분을 갖는 제 1 도의 것과 유사하다. 비트-라인 제어기(2)는 양쪽 셀 블럭(1A, 1B)에 대해 공통 회로이다.

비트 라인 제어기(2)는 제14도에 도시된 바와 같이 배열된다. 제14도의 회로 구성은다음의 변형을 제외하면 제 5 도에 도시된 것과 기본적으로 유사하다. 데이타-래치/감지 증폭기 회로를 구성하는 CMOS 플립-플롭 회로의 노드(N1, N2)는 전송 게이트 MOS 트랜지스터(Qn7, Qn8)을 통하여 셀 블럭(1A)의 비트 라인(BLa)와 셀 블럭(1B)의 비트 라인에 결합된다. 제14도에는, 셀 블럭(1A)에서 비트 라인(BLa)중 하나의 라인이 다만 예시의 목적상 "BLai"(i=0, 1, 2, …)로 도시되어 있다. 이것은 비트 라인(BLbi)(i=0,1, 2, …)에 대하여도 마찬가지로 된다.

제 5 도의 것과는 달리 제14도의 회로에는, N-채널 MOS 트랜지스터(Qn25)가 CMOS 플립-플롭 회로(FF)의 NMOS측 상의 MOS 트랜지스터(Qn5,Qn6)의 공통 소스 노드에 활성 트랜지스터로서 배열된다. 이 트랜지스터(Qn25)는 이것의 게이트에 인가되는 클럭 신호(N)에 응답한다. 플립-플롭 회로(FF)의 PMOS측 상에, P-채널 MOS 트랜지스터(Qp8)이 트랜지스터(Qp1, Qp2)의 공통 소스 노드에 다른 할성 트랜지스터로서 배열된다.

EEPROM의 동작은 제15도 내지 제18도를 참조하여 기술될 것이고, 제15도 및 제16도는 판독 주기 동안 그것의 펄스 순차를 도시하며, 제17도 및 제18도는 기입/기입-검증 주기 동안의 펄스 순차를 도시하고 있다.

판독 주기 동안, 신호(A,B)는 "L" 레벨로 강하되어, 비트 라인(BLai, BLbi)를 CMOS 플립-플롭 회로(FF)로부터 전기적으로 단락되게 한다. 프리차지 신호(PA,PB)가 하이로 될 때, 비트 라인들은 프리차지된다. 제15도 및 제16도에 도시된 예는 제1 셀 블럭(1A)의 비트 라인(BLai)가 우선 선택되고, 제2 셀 블럭(1B)의 비트 라인(BLbi)가 그다음 판독 주기에서 선택되는 것으로 가정한 것이다. 비트 라인(BLai)에 대한 제1 판독 주기에 대해서는 다음에 설명될 것이다.

제15도에 도시된 바와 같이, 프리차지 신호(PA,PB)에 응답하여 선택된 비트 라인(BLai)가 3 볼트로 프리차지되고, 선택되지 않은 비트 라인(BLbi)는 2 볼트로 프리차지된다. 프리차지 동작이 완료된 후, 신호(PA,PB)는 "L" 레벨로 된다. 비트 트라인(BLai, BLbi)는 그 다음에 전기적으로 부동되게 된다. 그 다음, 행 디코더(5)는 선택 게이트(SG)와 제어 게이트(CG)에 공급되는 적절한 전압을 발생한다. 예를들면, 제어 게이트(CG2)가 현재 선택된다고 가정한다. 이 경우에, 행 디코더(5)는 0 볼트를 제어 게이트(CG2)에 공급하고, 전원 전압(Vcc)를 제1 및 제2 선택 게이트(SG1, SG2) 및 나머지 제어 게이트(CG1, CG3 내지 CG8)에 공급한다. 논리 "1' 데이타가 제어 게이트(CG2)와 관련된 메모리 셀 트랜지스터에 기억되어 있다면, 이렇게 선택된 메모리 셀 트랜지스터의 임계 전압이 정(+) 전압이기 때문에, 전류가 흐르지 않는다. 따라서, 비트 라인(BLai) 상의 전위는 3 볼트로 유지된다. 선택적으로, 기억 데이타가 논리 "0" 이라면, 대응 셀 전류는 비트 라인(BLai) 상의 전위를 2 볼트 이하로 감소되게 한다.

후속적으로, 신호(P)는 "H" 레벨까지 상승하고, 신호(N)은 "L" 레벨로 되고 신호(E)는 "H" 레벨로 된다. 그다음, CMOS 플립-플롭 회로(FF)는 이퀄라이즈된다. 플립-플롭(FF)를 이퀄라이즈한 후, 신호(A,B)는 "H" 레벨로 되어, 비트 라인(BLai, BLbi)를 플립-플롭(FF)에 전기적으로 접속되게 한다. 신호(P)가 "L" 레벨로 되고, 신호(N)이 "H" 레벨로 될 때, 비트 라인 전위는 그 다음에 래치되는 판독 데이타를 제공하기 위해 차동적으로 감지된다. 열 선택 신호(SCLi)가 "H" 레벨로 변화할 때, 판독 데이타는 I/O 라인에 출력되고, 데이타 입력/출력 버퍼(6)에 전송되며, 그 다음, 외부로 취출된다.

그 다음에, 제2 셀 블럭(1B)의 비트 라인(BLbi)는 판독을 위해 선택된다. 이를 위한 판독 동작은, 신호(PB,P)의 동작이 서로 교체되고,SA,SB가 서로 교체되는 것은 전술한 것과 유사하다.

EEPROM이 기입 모드로 설정될 때, 이를 위한 기입 동작 및 기입-판독 동작은 제17도 및 제18도에 도시된 바와 같이 수행되고, 입력/출력 버퍼(6)으로부터의 비트 라인 제어기(2)의 기입 데이타를 로딩하는 데이타 로드 동작은 도시하지 않았다. 제17도 및 제18도에 도시된 펄스 순차는 제1 셀 블럭(1A)의 비트 라인(BLai)가 선택될 때 얻어진다. 데이타 기입에 앞서, 소거(블럭 소거) 동작은 모든 메모리 셀 트랜지스터(M)의 제어 게이트가 0 볼트로 설정되고, 하이-레벨 전압(Vpp=20 볼트)이 P형 기판(또는 N형 기판 및 그 내부에 형성된 P형 웰 영역)에 인가되는 방식으로 한번에 모든 메모리 셀에 대해 수행된다. 기입 데이타가 데이타 입력/출력 버퍼(6)으로부터 I/O 라인을 통해 CMOS 플립-플롭으로 전송되어 래치된 후, 프리차지 신호(PA,PB)는 "H" 레벨로 설정되어, 모든 비트 라인을 리세트시킨다.

신호(A, Vsw)가 중간 전압(Vm=10 볼트)으로 될 때, 비트 라인(BLai)의 전위는 기입 데이타의 논리값에 따라 변화한다. 데이타가 논리 "0"이면, 비트 라인 전압은 Vm으로 되고, 데이타가 논리 "1"이라면, 비트 라인 전압은 0 볼트로 된다. 제어 게이트(CG2)가 선택된다고 가정하면, 이 제어 게이트(CG2)는 0 볼트로 설정되고, 선택 게이트(SG)와 나머지 게이트(CG1, CG3 내지 CG8)은 Vm으로 된다.

선정된 길이의 소거 시간(예를 들면, 40 마이크로초)후에, 선택 게이트(SG1, SG2) 및 제어 게이트(CG1 내지 CG8)은 리세트되고, 그다음 신호(A)는 0 볼트로 된다. 이것은 CMOS 플립-플롭 회로(FF)로부터 비트 라인(BLai)를 단락시킨다. 신호(PA)가 "H" 레벨일 때, 모든 비트 라인들은 리세트된다. 신호(Vsw)는 전원 전압(Vcc)로 된다.

기입-검증(기입-검증 판독 동작)에 대한 판독 동작이 그 다음에 수행된다. 상기 기술된 실시예와 같이, 0 볼트의 전압 대신 0.5 볼트의 전압이 선택된 제어 게이트에 인가되어, 검증 신호(AV)가 발생된다. 비트 라인(BLai)는 3 볼트로 프리차지 되고, 비트 라인(BLbi)는 2 볼트로 프리차지된다. 그 다음에, 프리차지 신호(PA,PB)는 "L"레벨로 강하되어, 비트 라인(BLai, BLbi)를 전기적으로 부동되게 한다. 선택된 게이트 및 제어 게이트는 선택된 제어 게이트(CG2)가 0.5 볼트로 설정되고, 선택 게이트(SG1, SG2) 및 나머니 제어 게이트(CG1, CG3 내지 CG8)이 전원 전압(Vcc)로 되도록 행 디코더에 의해 선택적으로 활성화된다. 메모리 셀 트랜지스터의 임계 전압이 정상 판독 모드에서, 0 볼트 이상이면 "1"이 정확하게 판독될 수 있지만, 검증-판독 모드에서 임계 전압이 0.5 볼트 이상이 아니면 "1"이 판독될 수 없을 수도 있다.

그 다음, 비트 라인(BLai)는 논리 "0"의 데이타가 기입되었다면, 검증 신호(AV)에 응답하여 전압(Vcc-Vth)로 충전된다. 이 경우에 검증 신호에 의해 수행되는 프리차지 전압의 전위 레벨은 선택된 비트 라인보다 더 높을 수도 있다. CMOS 플립-플롭(FF)가 이퀄라이즈 신호(E)에 응답하여 리세트된 후, 신호(A,B)가 "H" 레벨로 상승되어, 노드(N1, N2)를 비트 라인(BLai, BLbi)에 각각 결합시킨다. 신호(P)의 전위는 "L" 레벨로 변화되고, 신호(N)은 "H" 레벨로 변화된다. 이렇게 하여, 비트 라인(BLai)상의 데이타 전압이 판독되고, 판독 데이타가 래치된다. 이 래치된 데이타는 재기입 데이타로 사용될 수 있다. 그것은, 재기입 데이타가 도표 1에 도시된 바와 같이 기입 데이타에 따라 검증-판독 주기 동안 얻어진 메모리 셀 데이타로부터 변환되는 데이타 변환 방식인 전술한 실시예와 유사하다.

기입 동작은 검증-판독 및 재기입 동작의 조합의 실행이후에 선정된 회수, 예를 들면, 100회 동안 반복된 후 완료될 것이다. 본 발명의 실시예의 이러한 "1" 기입 메모리 셀 트랜지스터가, 불필요하게 임계 전압이 증가되는 것을 억제 및 방지할 수 있다. 소거, 기입, 검증-판독 동작 중에 제어 게이트(CG1 내지 CG8) 및 선택 게이트(SG1, SG2)의 전위 변화는 아래에 있는 도표 4에 나타나 있다. 도표의 내용은 제어 게이트(CG2)가 선택되고, 비트 라인(BLai)가 선택되어 있다고 가정한다. "FLT"는 부동 상태를 의미한다.

[도표 4]

본 발명은 NOR-셀 형 EEPROM에 또한 적용될 수 있고, 그 한 실시예가 아래에 기술될 것이다.

제19도에 도시된 NOR-셀 EEPROM은 부동 게이트 및 제어 게이트를 갖는 한 쌍의 게이트 MOS 트랜지스터(M)으로 각각 구성되는 메모리 셀 어레이를 포함한다. 이들 메모리 셀 트랜지스터들은 매트릭스 형을 이루기 위해 행 및 열로 배열된다. 셀 트랜지스터(M)의 행들은 그들의 제어 게이트에서 워드 라인(WLi, WLi+1, WLi+2,…)에 결합된다. 셀 트랜지스터(M)의 열들은 드레인 전극에서 비트 라인(BL0, BL1,…,BLm)에 결합된다. 논리 "1" 데이타를 기입되게 하는 셀 트랜지스터의 임계 전압을 감소시키기 위해, 부 극성의 특정 전압(예를 들면, -12 볼트)이 그 트랜지스터의 제어 게이트에 인가되고, 전원 전압(Vcc)는 이것의 드레인에 인가된다. 이때, 선택된 셀 트랜지스터의 제어 게이트에 공통으로 결합되는 제어 게이트를 갖는 비선택된 셀 트랜지스터에는 이들의 드레인에 0 볼트가 인가되어, 비선택된 셀 트랜지스터의 임계 전압을 변화되지 않은 상태로 유지한다.

제20도에 도시된 바와 같이, 데이타-래치/감지 증폭기 회로를 포함하는 비트 라인 제어기(2)는 각각 제19도의 메모리 셀 매트릭스를 갖는 제1 및 제2 NOR 셀 블럭(1A, 1B)와 관련되는 비트 라인(BLai, BLbi)에 접속된다. 비트 라인 제어기(2)는 선택된 셀 트랜지스터의 임계 전압이 변화되는지의 여부를 결정하는 데이타를 래치시킨다. 데이타-래치/감지 증폭기 회로는 제 5 도와 유사한 CMOS 플립-플롭(FF)를 포함한다. E-형 N-채널 MOS 트랜지스터(Qn31, Qn32, Qn34, Qn35)는 검증-판독 장치이다. E-형 N-채널 MOS 트랜지스터(Qn33, Qn36)은 비트 라인들을 프리차지 및 리세트하기 위해 배열된다.

본 발명의 실시예에 따르면, 소정의 셀 트랜지스터에 대해 임계 전압 감소 동작이 수행된 후, 최종 임계 전압은 임계 전압이 감소된 셀 트랜지스터의 제어 게이트에 인가되는 선정된 전위 레벨을 갖는 검증 전압을 사용하여 검증된다. 최종 임계 전압이 목표 레벨까지 변화되지 않는다는 사실을 검증 동작이 나타내면, 동일한 기입 동작이 동일 셀 트랜지스터에 대해 실행되어, 임계 전압을 한층 더 감소되게 한다. 검증 프로세스는 셀 트랜지스터의 임계 전압이 허용가능한 범위 내에 속하게 되는 것이 성공적이라는 것이 검증될 때까지 계속된다.

NOR-셀 EEPROM의 기입 및 검증 동작은 제21도에 도시된 타이밍도를 참조하여 기술될 것이다. 기입 동작을 실행하기 전에, 소거 동작은 각 워드 라인과 관련된 이들 셀 트랜지스터들이 동시에 소거되는 방식으로 수행된다. 이러한 "워드-바이-워드(한 워드씩 소거되는 동작 : word-by-word)" 소거 동작은 승압된 하이-레벨 전압(예를 들어, 20 볼트)를 셀 트랜지스터와 대응하는 행의 제어 게이트에 결합된 모든 워드 라인(WLi)에 인가하고, 0 볼트 전압을 비트 라인(BL)에 인가함으로써 수행된다. 이러한 전압의 인가에 따라, 전자들이 이들 셀 트랜지스터의 부동 게이트내로 주입되어, 임계 전압을 전원 전압(Vcc) 이상으로 증가시킨다.

기입 동작은 한 페이지(페이지-블럭 소거)를 구성하는 메모리 셀 트랜지스터로 실행된다. 우선, 프리차지 신호(PA)가 "L" 레벨로 강하되면, 비트 라인(BLai)를 전기적으로 부동되게 한다. 그 다음 제20도의 워드 라인(WLaj)는 -12 볼트로 된다.A가 "H" 레벨일 때, 비트 라인(BLai)의 전위는 기입 데이타의 논리 레벨에 따라 변화된다. 기입 데이타가 논리 "1"(부동 게이트로부터 전자 방출)일 때, 비트 라인(BLai)는 전원 전압(Vcc)로 되고, 기입 데이타가 "0"(전자들이 부동 게이트로부터 방출되지 못함)일 때, 비트 라인(BLai)는 0 볼트로 된다. 워드 라인이 리세트된 후, 신호(PA)는 비트 라인을 리세트시키기 위해 하이로 된다. 이 때에, 기입 동작을 종료된다.

그 다음, 기입 동작이 수행된다. 제20도의 프리차징/리세팅 트랜지스터(Qn33, Qn36)에 인가되고 있는 신호(Va, Vb)는 각각 약 3 볼트, 5 볼트로 변환되어, 비트 라인(BLai)를 3 볼트로 프리차지되게 하고, 비트 라인(BLbi)를 2 볼트로 프리차지되게 한다. 비트 라인(BLai, BLbi)는 신호(PA,PB)가 "L" 레벨로 복귀될 때 전기적으로 부동되게 된다. 워드 라인 전위는 3.5 볼트의 검증 전압에 해당되어, 데이타가 판독된다. 논리 "0"이 데이타 판독을 위해 선택되고 있는 메모리 셀 트랜지스터에 기입되었다면, 비트 라인(BLai)는 3 볼트로 유지된다. 논리 "1"이, 3.5 볼트 이하인 임계 전압이 셀 트랜지스터에 기입되었다면, 비트 라인(BLai)의 전위는 감소한다.

워드 라인이 0 볼트로 된 후, 신호(AV)는 "H" 레벨로 변화된다. 논리 "0" 데이타가 선택된 셀 트랜지스터에 "0"을 기입하기 위해 래치되고 있을 때, 또는 이미 "1"이 기입되어 있는 셀 트랜지스터 내에 "1" 데이타를 더 이상 기입할 필요가 없는 때에, 제20도의 트랜지스터(Qn31, Qn32)는 둘 다 턴 온상태로 제어되어, 비트 라인(BLai)의 전위를 대응하는 더미 비트 라인 상의 전위 이하로 감소시켜, 실제로는 0 볼트로 감소시킨다. 논리 "1"이 선택된 셀 트랜지스터 내에 기입된 경우에, 비트 라인(BLai)는, 트랜지스터(Qn32)가 비도통 상태이기 때문에, 전위가 변하지 않는다.

그 다음에, 신호(P,N)는 Vcc/2으로 변화되고, 신호(E)는 하이로 된다. 이로써, CMOS 플립-플롭(FF)는 이퀄라이즈된다.P가 전원 전압(Vcc)로 될 때와,N이 0 볼트로 될 때, 비트 라인 전위가 판독되어 차후에 사용될 재기입 데이타로서 그 다음에 래치된다. 기입 데이타, 판독 데이타 및 재기입 데이타 사이의 관계는 도표 1을 참조하여 앞서 설명한 실시예의 관계와 동일하다.

상기 실시예에서, 메모리 셀 매트릭스는 -12 볼트 정도의 부전압이 인가되는 P형 웰 영역에 형성될 수 있고, 선택된 워드 라인에는 전원 전압(Vcc)가 인가되며, 비선택 워드 라인에는 부전압(-12 볼트)이 또한 인가된다. "기입"의 정의와 "소거"의 정의가 서로 교체될 필요가 있으며, 제20도의 N-채널 MOS 트랜지스터(Qn31, Qn32, Qn34, Qn35)는 전술한 실시예와 동일한 방식으로 메모리 셀 트랜지스터의 임계 전압 분포를 더 좁게 되도록 제거될 수 있다.

제 1 도 또는 제13도에 도시된 행 디코더(5)의 내부 회로 구성은 제22도에 도시된 바와 같이 배열될 수 있고, 행 디코더는 E-형 N-채널 MOS 트랜지스터(Qn41, Qn42) 및 E-형 P-채널 MOS 트랜지스터(Qp11, Qp12)로 구성되는 인에이블 회로, 및 E-형 N-채널 MOS 트랜지스터(Qn43, Qn44) 및 E-형 P-채널 MOS 트랜지스터(Qp13, Qp14)로 구성되는 전송 회로를 포함한다. 행 디코더는 어드레스 신호(ai) 및 제13도, 제14도 또는 제20도에 도시된 셀 블럭(1A, 1B) 중 하나를 선택하도록 디코더-인에이블 신호(RDENB)에 의해 활성화된다. 행 디코더는 제22도의 트랜지스터(Qp11, Qn42)의 공통 게이트에 인가되는 신호(ER)이 하이로 될 때 동작한다. 트랜지스터(Qp13, Qp14)에 인가되는 전압(VppRW)는 판독 주기 동안 전원 전압(Vcc)로 되고, 소거 및 기입 주기 동안 전압(VppRW)는 승압된 하이-레벨 전압(Vpp)로 상승될 것이다.

E-형 N-채널 MOS 트랜지스터(Qn50 내지 Qn69) 및 E-형 P-채널 MOS 트랜지스터(Qp20 내지 Qp29)는 행 디코더의 출력 신호에 응답하여, 선택적으로 "개방"될 수 있는 다수의 전송 게이트로 구성하도록 배열되어, (1) 선택-게이트 전위(SG1d, SG2d), (2) 제어 게이트 전위(CG1d 내지 CG8D) 및 (3) 비선택된 선택 게이트(Vuss)의 전위를 전송되게 할 수 있다. 신호(Vuss, SG1D, SG2D, CG1D 내지 CG8D)는 각행 디코더에 공통이다.

판독, 소거, 기입 및 검증-판독 동작 중의 선택 게이트(SG1, SG2), 제어 게이트(CG1 내지 CG8), 비트 라인 및 신호(SG1D, SG2D, CG1D 내지 CG8D, Vuss, VppRW)의 전위 변화는 아래의 도표 5에 나타나 있다. 도표의 내용은 제어 게이트(SF2)가 선택되고, 비트 라인(BLai)가 선택되는 것으로 가정한다. "FLT"는 부동 상태를 의미한다.

[도표 5]

상기 행 디코더는 제23도에 도시된 바와 같이 선택적으로 변형될 수 있다. 주요 구성 소자의 전위 변화는 아래에 나타난 도표 6에 도시되고 있고,CG1D 내지 CG8D는 소거주기 동안 20볼트가 아니라 0볼트로 된다.

[도표 6]

행 디코더(5)의 다른 변형 형태가 제24도에 도시되어 있다. 이 행 디코더는 부가되어 있는 E-형 P-채널 MOS트랜지스터(Qp30 내지 Qp39)를 갖는 제23도의 것과 유사하다. 비선택된 제어 게이트의 전위는 제23도의 장치에서의 Vcc-Vh1 만큼 작지만, 제23도의 행 디코더 장치는, 전위(Vh1)이 메모리 셀 트랜지스터의 데이타 기억 특성이 실제적으로 영향을 받는 정도보다 낮게 유지되면, 제24도의 것 보다 더 적은 회로면적을 필요로 한다는 점에서 제24도의 것보다 더 양호하다.

제 5 도, 제10도, 또는 제14도에 도시된 비트 라인 제어 회로(2)는 5볼트인 전원 전압(Vcc)하에서 동작한다. 비트-라인 제어기는, 예를 들어, 소형 컴퓨터에서 2개의 건전지에 의해 공급되는 3볼트 이하의 감소된 전원 전압을 사용하는 저 전력 EEPROM에 사용될 것이다. 이 경우에는, 제어기가 다음에 설명되는 바와 같이 배열될 것이다.

우선, N-채널 MOS트랜지스터(Qn10, Qn11)이 다른 E-형 N-채널 MOS트랜지스터보다 임계 전압이 낮다고 가정한다. 이러한 정의는 임계 전압이 높게 유지되면 전압 전위의 전송 효율이 감소하기 때문에 이루어진다. 향상된 전압 전송 효율을 위해 요구되는 임계 전압은 다음과 같다.

V_CCV_th(V_RH)＞V_RH'

V_th(_VRL)＞-V_RL'

여기서, "V_RH"는 판독 주기 동안 "H"레벨인 비트 라인 상의 전압이고, "V_RL"은 판독 주기 동안 "L"레벨의 비트 라인 전압이다. V_CC=3 볼트, V_RH=1.4 볼트, V_RL=1.2볼트라고 가정한다. V_th(1.4)＜1.6 볼트이고, V_th(1.2)＞-1.2 볼트이며, 1.4와 1.2와 같은 값은 역바이어스 전압을 나타낸다. 임계 전압(V_th)가 감소하면, 전술한 다른 E-형 N-채널 MOS 트랜지스터의 누설 전류가 증가하여, 그에 따라 V_th는 실제 적용시에 변하지 않을 것이다. 그것을 고려하면, 제25도 및 제26도의 회로는 신호(PA,PB,AV,BV,A,B,E)에 대한 구동기 회로로서 사용된다.

제25도의 회로에 있어서, 각 신호의 "H"레벨은 전원 전압(Vcc)보다 높게 증가될 수 있다. 특히, 제25b도에 도시된 바와 같이, 트랜지스터(Qd2)를 입력전압(Vin)과 출력 전압(Vout) 사이에 결합시키는 D-형 N-채널 MOS트랜지스터의 게이트의 전위는 입력 시호(Vin)이 Vcc로 되는 시점으로부터 지연시간(τ1)의 경과 후에 0볼트로 변화된다. 지연 시간(τ2)가 경과된 후, 출력 전압(Vout)는 Vcc 이상의 전위 레벨로 승압된다.

제26a도에 도시된 회로는 고-전압 스위칭 회로(10)이 추가된 제25a도의 회로와 유사하다. 고 전압은 중간 전압(=10볼트) 또는 고-레벨 전압(V_pp=20볼트)으로 될 수 있다. 이 경우에, 제26b도에 도시된 바와 같이, 지연 시간(τ1)이 경과된 후, 입력 신호(Vin3, Vin2)가 Vcc로 변하였으므로, D-형 N-채널 MOS트랜지스터(Qd3)의 게이트 전위는 0볼트로 설정된다. 다른 지연 시간(τ2)의 경과 후에, 출력 전압(Vcc)는 Vcc 이상으로 승압된다. 이러한 고전압의 출력 동작은 다음과 같다. 제26c도에 도시된 바와 같이, 입력 전압(Vin3)이 Vcc로 된 후, 신호(Vin1)은 0볼트로 설정되어, 트랜지스터(Qd3)의 게이트를 0볼트로 강하시킨다. 그다음, 고전압 스위칭 회로(10)에 인가되는 입력 신호(Vin4)가 Vcc로 설정될 때, 이 회로는 중간 전압(Vm) 또는 전원 전압(Vcc) 중 하나에 대응하는 고전압을 발생시킨다.

상술된 바와 같이 배열된 비트 라인 제어 회로의 펄스 순차는 제27도 내지 제30도에 도시되어 있고, 필요에 따라 각 신호가 승압된 제15도 내지 제18도의 것과 유사하다.

저 전력 EEPROM의 Vcc감소에 대한 다른 실시예가 제14도의 비트 라인 제어 회로를 기초로 설명될 것이고, 트랜지스터(Qn10, Qn11)은 통상적으로 설계된 E-형 N-채널 MOS트랜지스터이다. 트랜지스터(Qn5, Qn6, Qn25,Qp1, Qp2, Qp8)을 포함하는 CMOS 플립-플롭 회로(FF)에 대한 전압(Vsw)는 검증-판독 주기 동안 증가된 전위 레벨로 승압된다. 본 발명의 실시예에 따른 펄스 순차는 제31도에 도시되어 있고, 승압된 전압(Vsw)를 갖는 제30도의 것과 유사하다.

제32a도 내지 제32h도는 전술한 NAND-셀 형 EEPROM의 비트 라인 제어 회로(2)의 몇가지 가능한 변형 상태를 도시하고 있다. 이들 각 도면은 제 4 도의 트랜지스터(Qn9, Qn10), 제14도에 도시된 트랜지스터(Qn22, Qn23), 트랜지스터(Qn9, Qn10 또는 Qn11, Qn12), CMOS 플립-플롭(FF) 및 이와 관련된 선택된 비트 라인 사이에 접속된 회로를 나타내고 있다. 이 도면에 의해 N-채널 MOS트랜지스터가 P-채널 MOS트랜지스터로 교체될 때에도, 트랜지스터들 사이의 관련된 접속을 변형시킴으로써, 동일한 회로 기능을 얻을 수 있다는 것을 알 수 있다.

제19도의 NOR-셀 형 EEPROM에 사용된 제20도의 비트-라인 제어 회로(2)는 제33a도 내지 제33h도에 도시된 바와 같이 다양하게 변형될 수 있고, 그 각각은 제20도의 트랜지스터(Qn31, Qn32 또는 Qn34, Qn35), 플립-플롭 회로(FF) 및 그와 관련된 선택된 비트 라인 사이의 접속을 나타낸다. 이 경우에는 또한, N-채널 MOS트랜지스터들이 P-채널 MOS트랜지스터들로 대체될 때, 트랜지스터들 사이의 관련접속 상태를 변형함으로써 동일 회로기능을 얻을 수 있다.

MOS트랜지스터(Qn9)의 드레인이 제 5 도의 실시예에서 전원 전압(Vcc)에 결합되고, 이러한 게이트 전압은 판독 주기 동안 비트 라인의 "H"레벨 전위 보다 더 높은 다른 전위 레벨로 변화될 수 있다. 유사하게, 접지 전위에 결합되는 제20도의 트랜지스터(Qn32)의 소스는 판독 주기 동안 비트 라인의 "L"레벨보다 더 낮은 다른 전위로 변화될 수 있다.

이러한 장치에 따르면, 이러한 EEPROM에 대한 기입/기입-검증 동작은 제34a도 또는 제34b도의 플로우차트에 도시된 바와 같이 수행될 수 있다. 제34a도의 플로우차트에서, 기입 데이타는 페이지 모드로 입력된다. 데이타 입력 다음에, 기입 동작이 실행된다. 기입-검증은 셀 트랜지스터의 실제 기억 데이타를 판독함으로서 데이타가 기입된 모든 메모리 셀 트랜지스터에 대해 실행된다. 출력 데이타가 논리 "1"레벨이라면, 즉, 셀 트랜지스터가 "불충분하게 기입된" 셀 트랜지스터라면, 재기입 동작이 수행된다. 기입-검증 프로세스 및 재기입 프로세스에 대한 일련의 판독이 각 셀 트랜지스터의 출력 데이타가 논리 "1"레벨로 될 때까지 반복될 것이다.

제34b도의 실시예에 따르면, 출력 데이타가 논리 "1"가의 여부의 판단은 기입/기입-검증 프로세스가 선정된 회수(예를 들어, 10회)동안 반복된 후, 동시에 데이타가 기입되는 모든 메모리 셀 트랜지스터에 대하여 수행된다. 기입-검증에 대한 데이타 판독은 매번 출력되지는 않는다. 이것은 프로그램 실행이 기입 주기의 전체 길이가 감소함에 따라 점점 빨라질 수 있으므로, 기입 및 검증-판독 프로세스의 총 반복 회수가 많은 경우에 유리하다.

본 발명의 상기 기술된 특정 실시예에 한정되지 않고, 본 발명의 원리 및 기본 특징에서 벗어나지 않는 범위내에서 다른 방법으로 실시될 수도 있다.

Claims (19)

1. 반도체 기판(11), 상기 기판 상의 다수의 비트 라인(BL), 절연된 캐리어 저장층 및 상기 캐리어 저장층 상에 절연상태로 배치되는 제어 게이트 전극을 가지고 데이타 기입용의 상기 캐리어 자장층으로부터 또는 상기 캐리어 저장층에 저하 캐리어를 터널시킬 수 있는 트랜지스터를 각각 포함하고 상기 기판 상의 상기 비트 라인에 접속된 메모리 셀의 행 및 열 어레이, 감지 동작 및 기입 데이타를 래치시키기 위한 데이타 래치 동작을 선택적으로 수행하기 위해 상기 비트 라인에 결합된 감지/래치 회로 수단(FF), 선정된 길이의 시간 주기 동안 지정된 영역에 포함되어 있는 상기 메모리 셀들 중 선택된 메모리 셀 또는 셀들 내에 기입 데이타를 기입하고, 최종 임계 전압이 선정된 범위 내에 있는지의 여부를 검증하기 위해 상기 선택된 메모리 셀 또는 셀들의 내용을 판독하며, 불충분하게 기입된 메모리 셀 트랜지스터가 발견되면, 불충분하게 기입된 메모리 셀 트랜지스터내에 기입 데이타를 다시 기입하기 위한 프로그램 제어기 수단(2, 3, 4) 및 상기 선택된 메모리 셀 또는 셀들의 내용 및 상기 감지/래치 회로 수단(FF)에 래치되어 있는 상기 기입 데이타에 대응하는 판독 데이타에 대하여 논리 동작을 수행하고, 현재 검증되고 있는 실제 기입 상태에 따라 각각의 비트 라인에 대하여 상기 감지/래치 회로 수단(FF)에 기억되어 있는 재기입 데이타를 자동적으로 업데이트하기 위한 데이타 설정기 수단(Qn9, Qn10)을 포함하고, 상기 감지/래치 회로 수단(FF)는 검증 동작의 개시시에 래치 회로로서 유지되고, 리세트된 후에 감지 증폭기 회로로 기능하는 플림-플롭 회로(FF)를 포함하는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 불휘발성 반도체 장치.
2. 제 1 항에 있어서, 상기 플립-플롭 회로(FF)는 전송 게이트(Qn7, Qn8)을 통하여 비트 라인(BLi)에 결합된 노드(N1, N2)를 갖는 상보형 금속 산화물 반도체(CMOS) 플립-플롭 회로를 포함하는 것을 특징으로 하는 장치.
3. 제 2 항에 있어서, 상기 CMOS 플립-플롭 회로(FF)는 상기 비트 라인(BL)들 중 인접한 라인들 내에 제공되어 있는 것을 특징으로 하는 장치.
4. 제 3 항에 있어서, 상기 CMOS 플립-플롭 회로는 제 1 도전형의 제1MOS트랜지스터 및 제 2 도전형의 제2MOS트랜지스터(Qn5, Qn6)을 포함하고, 상기 제1MOS트랜지스터 및 상기 제2MOS트랜지스터가 서로 교차 결합되는 것을 특징으로 하는 장치.
5. 제 1 항에 있어서, 상기 플립-플롭 회로(FF)는 상기 비트 라인(BL)들 중 대응하는 라인에 접속되고, 서로 반대의 도전형인 제1MOS트랜지스터(Qp5, Qp6) 및 제2MOS트랜지스터(Qn19, Qn20)을 포함하는 상보형 금속 산화물 반도체(CMOS)를 포함하는 것을 특징으로 하는 장치.
6. 제 2 항에 있어서, 상기 데이타 설정기 수단이 상기 CMOS 플립-플롭 회로(FF)에서 현재 래치되고 있는 데이타에 따라 비트 라인(BLi)를 선택적으로 충전시키기 위한 충전기 수단을 포함하는 것을 특징으로 하는 장치.
7. 제 6 항에 있어서, 상기 데이타 설정기 수단이 상기 CMOS 플립-플롭 회로(FF)의 상기 노드(N1)에 결합되는 게이트 전극, 대응하는 비트 라인에 결합되는 제 1 전류 이송 전극 및 제 2 전류 이송 전극을 갖는 제1MOS트랜지스터(Qn10) 및 상기 제 2 전류 이송 전극과 전원 전압(Vcc) 사이에 배열되고, 검증 제어 클럭 신호(AV)에 응답하는 제2MOS트랜지스터(Qn9)를 포함하는 것을 특징으로 하는 장치.
8. 제 1 항에 있어서, 상기 메모리 셀들의 행 및 열 어레이가 상기 기판상에서 다수의 서브어레이 부분(1A, 1B)로 분할되는 것을 특징으로 하는 장치.
9. 행 및 열로 배열되고, 전하 저장층과 제어 게이트를 각각 가지는 다수의 메모리 셀 트랜지스터들을 각각 포함하는 다수의 셀 부분으로 분할되는 메모리 셀 어레이, 제어 게이트에서 메모리 셀의 행에 접속되는 제어 라인, 상기 셀 부분들에 접속되는 데이타 전송 라인, 제어 라인에 접속되는 행 디코더, 데이타 전송 라인에 접속되는 열 디코더, 상기 행 디코더 및 상기 열 디코더에 접속되는 어드레스 버퍼, 감지 동작 및 기입 데이타의 래치 동작을 선택적으로 수행하기 위해 상기 데이타 전송 라인에 접속된 감지/래치 회로수단, 선정된 길이의 시간 주기 동안 지정된 영역에 포함되는 상기 메모리 셀들 중 선택된 메모리 셀 또는 셀들에 기입 데이타를 기입하고, 최종 임계 전압이 선정된 범위 내에 속하는 지의 여부를 검증하기 위해 상기 선택된 메모리 셀 또는 셀들의 내용을 판독하고, 불충분하게 기입된 메모리 셀 트랜지스터가 발견되면, 불충분하게 기입된 메모리 셀 트랜지스터에 기입 데이타를 다시 기입하기 위한 프로그램 제어기 수단 및 상기 선택된 메모리 셀 또는 셀들의 내용 및 상기 감지/래치 회로 수단(FF)에 래치되어 있는 상기 기입 데이타에 대응하는 판독 데이타에 대하여 논리 동작을 수행하고, 현재 검증되고 있는 실제 기입 상태에 따라 모든 데이타 전송 라인에 대하여 상기 감지/래치 회로 수단(FF)에 기억되어 있는 재기입 데이타를 자동적으로 업데이트하기 위한 데이타 설정기 수단(Qn9, Qn10)을 포함하고, 상기 감지/래치 회로 수단이 검증 동작의 초기에 래치 회로로서 유지되고, 리세트된 후에 감지 증폭기로 기능하는 플립-플롭 회로를 포함하는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리 시스템.
10. 제 9 항에 있어서, 상기 플립-플롭 회로(FF)가 전송 게이트를 통해 데이타 전송 라인에 결합된 노드를 갖는 상보형 금속 산화물 반도체 전계 효과 트랜지스터 또는 CMOS 플립-플롭 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
11. 제10항에 있어서, 상기 데이타 설정기 수단은 상기 CMOS 플립-플롭 회로(FF) 내에 현재 래치되고 있는 데이타에 따라 비트 라인(BLi)를 선택적으로 충전하기 위한 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
12. 제11항에 있어서, 상기 데이타 설정기 수단은 상기 CMOS 플립-플롭 회로의 상기 노드에 결합되는 게이트 전극, 대응하는 데이타 전송 라인에 결합되는 제 1 전류 이송 전극 및 제 2 전류 이송 전극을 갖는 제1MOS트랜지스터 및 상기 제 2 전류 이송 전극과 전원 전압 사이에 배열되어 있고, 검증 제어 클럭 신호에 응답하는 게이트 전극을 갖는 제2MOS트랜지스터를 포함하는 것을 특징으로 하는 메모리 시스템.
13. 제10항에 있어서, 상기 메모리 셀 트랜지스터들은 상기 데이타 전송 라인들 중 대응하는 라인에 선택적으로 결합되는 한 단부와 공통 소스 전위에 선택적으로 결합되는 다른 단부를 가지는 각각의 셀 부분내에서 직렬로 서로 접속되는 것을 특징으로 하는 메모리 시스템.
14. 제13항에 있어서, 상기 한 단부는 메모리 셀 트랜지스터의 드레인이고, 상기 다른 단부는 다른 메모리 셀 트랜지스터의 소스인 것을 특징으로 하는 메모리 시스템.
15. 제10항에 있어서, 메모리 셀 들의 상기 어레이는 선정된 도전형을 갖는 반도체 기판 상에 배열되는 것을 특징으로 하는 메모리 시스템.
16. 행 및 열로 배열되고, 전하 저장층, 제어 게이트, 선정된 전위에 결합되어 있는 제 1 전류 이송 전극 및 제 2 전류 이송 전극을 각각 갖는 다수의 메모리 셀 트랜지스터들은 포함하는 메모리 셀 매트릭스, 제어 게이트에서 메모리 셀들의 행에 접속되는 제어 라인, 제 2 전류 이송 전극에서 메모리 셀들의 열에 접속되는 데이타 전송라인, 제어 라인에 접속되는 행 디코더, 데이타 전송 라인에 접속되는 열 디코더, 상기 행 디코더 및 상기 열 디코더에 접속되는 어드레스 버퍼, 감지 동작 및 기입 데이타의 래치 동작을 선택적으로 수행하기 위해 상기 데이타 전송 라인에 접속되는 감지/래치 회로 수단, 선정된 길이의 시간 주기 동안 지정된 영역에 포함되는 상기 메모리 셀들 중 선택된 메모리 셀 또는 셀들에 기입 데이타를 기입하고, 최종 임계 전압이 선정된 범위 내에 속하는지의 여부를 검증하기 위해 상기 선택된 메모리 셀 또는 셀들의 내용을 판독하며, 불충분하게 기입되는 메모리 셀 트랜지스터가 발견되면, 불충분하게 기입된 메모리 셀 트랜지스터에 기입 데이타를 다시 기입하기 위한 프로그램제어기 수단 및 상기 선택된 메모리 셀 또는 셀들의 내용 및 상기 감지/래치 회로 수단(FF)에 래치되고 있는 상기 기입 데이타에 대응하는 판독 데이타에 대하여 논리 동작을 수행하고, 현재 검증되고 있는 실제 기입 상태에 따라 모든 데이타 전송 라인에 대하여 상기 감지/래치 회로 수단(FF)에 기입되어 있는 재기입 데이타를 자동적으로 업데이트하기 위한 데이타 설정기 수단(Qn9, Qn10)을 포함하고, 상기 감지/래치 회로 수단이 검증 동작의 개시시에 래치 회로로서 유지되고, 리세트된 다음 감지 증폭기로 기능하는 플립-플롭 회로를 포함하는 것을 특징으로 하는 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리 시스템.
17. 제16항에 있어서, 상기 플립-플롭 회로(FF)가 전송 게이트를 통해 데이타 전송 라인에 결합된 노드를 갖는 상보형 금속 산화물 반도체 전계 효과 트랜지스터 또는 CMOS 플립-플롭 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
18. 제17항에 있어서, 상기 데이타 설정기 수단이 상기 CMOS 플립-플롭 회로(FF)에서 현재 래치되고 있는 데이타에 따라 비트 라인(BLi)를 선택적으로 방전시키기 위한 선택적인 방전기 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
19. 제18항에 있어서, 상기 데이타 설정기 수단이 상기 CMOS 플립-플롭 회로의 상기 노드에 결합된 게이트 전극, 대응하는 데이타 전송 라인에 결합되는 제 1 전류 이송 전극 및 제 2 전류 이송 전극을 갖는 제1MOS트랜지스터 및 상기 제 2 전류 이송 전극과 접지 라인 사이에 배열되고, 검증 제어 클럭 신호에 응답하는 게이트 전극을 갖는 제2MOS트랜지스터를 포함하는 것을 특징으로 하는 메모리 시스템.