JP3138688B2 - 不揮発性半導体記憶装置及びプログラムベリファイ方法 - Google Patents
不揮発性半導体記憶装置及びプログラムベリファイ方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は電気的書込み及び消
去が可能な不揮発性半導体記憶装置及びプログラムベリ
ファイ方法に関し、特にプログラムベリファイを効率的
に行うことが可能な不揮発性半導体記憶装置及びプログ
ラムベリファイ方法に関する。
去が可能な不揮発性半導体記憶装置及びプログラムベリ
ファイ方法に関し、特にプログラムベリファイを効率的
に行うことが可能な不揮発性半導体記憶装置及びプログ
ラムベリファイ方法に関する。
【０００２】
【従来の技術】Ｅ2ＰＲＯＭ、フラッシュメモリなどの
電気的書込み及び消去が可能な不揮発性半導体記憶装置
では、データの書込み及び消去後、実際にデータの書込
み及び消去が行われたかを確認する必要がある。この確
認作業をベリファイと称し、データの書込み時に行うベ
リファイをプログラムベリファイ、データの消去時に行
うベリファイをイレーザブルベリファイと称する。
電気的書込み及び消去が可能な不揮発性半導体記憶装置
では、データの書込み及び消去後、実際にデータの書込
み及び消去が行われたかを確認する必要がある。この確
認作業をベリファイと称し、データの書込み時に行うベ
リファイをプログラムベリファイ、データの消去時に行
うベリファイをイレーザブルベリファイと称する。
【０００３】次に図１２を参照して、従来の不揮発性半
導体記憶装置について説明する。
導体記憶装置について説明する。
【０００４】図１２において、１はメモリセルがアレイ
状に配列されているメモリセルアレイ、２は外部から与
えられるアドレス信号をラッチし、ロウデコーダ３とカ
ラムデコーダ４に対してアドレス信号を駆動するアドレ
スバッファ、３は外部から与えられるアドレス信号のう
ちロウアドレス信号をデコードしワード線の選択を行う
ロウデコーダ、４は外部から与えられるアドレス信号の
うちカラムアドレス信号をデコードしデータ線の選択を
行うカラムデコーダである。
状に配列されているメモリセルアレイ、２は外部から与
えられるアドレス信号をラッチし、ロウデコーダ３とカ
ラムデコーダ４に対してアドレス信号を駆動するアドレ
スバッファ、３は外部から与えられるアドレス信号のう
ちロウアドレス信号をデコードしワード線の選択を行う
ロウデコーダ、４は外部から与えられるアドレス信号の
うちカラムアドレス信号をデコードしデータ線の選択を
行うカラムデコーダである。
【０００５】また５は、メモリセルアレイ１からデータ
線を介して読み出されたデータを増幅するセンスアン
プ、６はデータバスとの間で入出力を行う入出力バッフ
ァ、７はメモリセルアレイ１に格納されているデータを
センスアンプ５で増幅した信号と、データバスから送ら
れたデータを入出力バッファで増幅した信号との比較を
行う比較回路ブロック、８は比較回路ブロック７におい
てセンスアンプ５から出力された信号と入出力バッファ
６からの出力信号が不一致の場合、メモリセルアレイ１
にデータを書き込むための書込回路ブロック、９はセン
スアンプ５、入出力バッファ６、比較回路ブロック７、
書込回路ブロック８などを制御するための制御回路であ
る。
線を介して読み出されたデータを増幅するセンスアン
プ、６はデータバスとの間で入出力を行う入出力バッフ
ァ、７はメモリセルアレイ１に格納されているデータを
センスアンプ５で増幅した信号と、データバスから送ら
れたデータを入出力バッファで増幅した信号との比較を
行う比較回路ブロック、８は比較回路ブロック７におい
てセンスアンプ５から出力された信号と入出力バッファ
６からの出力信号が不一致の場合、メモリセルアレイ１
にデータを書き込むための書込回路ブロック、９はセン
スアンプ５、入出力バッファ６、比較回路ブロック７、
書込回路ブロック８などを制御するための制御回路であ
る。
【０００６】次に、図１２に示す不揮発性半導体記憶装
置のプログラムベリファイについて、図１３に示すフロ
ーチャートを参照して説明する。
置のプログラムベリファイについて、図１３に示すフロ
ーチャートを参照して説明する。
【０００７】はじめに、ステップＳ０で、書込みを開始
する。次に、ステップＳ１で、書込み回路ブロック８を
構成する書込み回路が、メモリセルアレイ１を構成する
メモリセルに対して既に書き込んだ書込み回数をカウン
トする。
する。次に、ステップＳ１で、書込み回路ブロック８を
構成する書込み回路が、メモリセルアレイ１を構成する
メモリセルに対して既に書き込んだ書込み回数をカウン
トする。
【０００８】例えば、内部バス及びデータ長が１６ビッ
トの場合、書込み回路ブロック８を構成する書込み回路
は１６回路存在し、これらの書込み回路は１６個のメモ
リセルに対して各々書込みを行い、制御回路９は各々の
書込み回路の書込み回数をカウントする。
トの場合、書込み回路ブロック８を構成する書込み回路
は１６回路存在し、これらの書込み回路は１６個のメモ
リセルに対して各々書込みを行い、制御回路９は各々の
書込み回路の書込み回数をカウントする。
【０００９】次にステップＳ２で、ステップＳ１でカウ
ントした書込み回数があらかじめ設定した最大値に達し
たか否かを判定し、最大値に達した場合はステップＳ４
で異常終了とする。すなわち、書込み動作は不揮発性半
導体記憶装置を構成するフローティングゲートにホット
エレクトロンを注入し、メモリセルを構成するトランジ
スタのしきい値を変えることにより行うが、所定回数だ
けフローティングゲートにホットエレクトロンを注入し
ても、トランジスタのしきい値が所定値に達しない場合
は異常であるため、不良として処理する。
ントした書込み回数があらかじめ設定した最大値に達し
たか否かを判定し、最大値に達した場合はステップＳ４
で異常終了とする。すなわち、書込み動作は不揮発性半
導体記憶装置を構成するフローティングゲートにホット
エレクトロンを注入し、メモリセルを構成するトランジ
スタのしきい値を変えることにより行うが、所定回数だ
けフローティングゲートにホットエレクトロンを注入し
ても、トランジスタのしきい値が所定値に達しない場合
は異常であるため、不良として処理する。
【００１０】次に、ステップＳ２で書込み回数が最大値
に達していないと判断された場合、ステップＳ３でプロ
グラムベリファイを行う。すなわち、比較回路ブロック
７は、メモリセルアレイ１からセンスアンプ５を介して
読み出した信号と、期待値であるメモリセルに書込んだ
データとを比較し、一致した場合は書込みが正常に完了
したと判断し、ステップＳ５で書込み完了とする。
に達していないと判断された場合、ステップＳ３でプロ
グラムベリファイを行う。すなわち、比較回路ブロック
７は、メモリセルアレイ１からセンスアンプ５を介して
読み出した信号と、期待値であるメモリセルに書込んだ
データとを比較し、一致した場合は書込みが正常に完了
したと判断し、ステップＳ５で書込み完了とする。
【００１１】また一致しない場合、ステップＳ６で、期
待値であるデータを書込み回路ブロック８を構成する書
込み回路を用いてメモリセルアレイ１に書込む。このと
き、書込み回路ブロック８を構成する書込み回路は１６
回路存在するが、書込み回路の電源が高電圧であり、書
込み時の電流が大きいため、書込み電流による雑音や熱
の発生や、内部電源の電流駆動能力の制約のため、１６
回路の書込み回路が同時にメモリセルに書込むことはで
きない。このため実際的には、４ビットずつ４回に分け
て書込みを行っている。
待値であるデータを書込み回路ブロック８を構成する書
込み回路を用いてメモリセルアレイ１に書込む。このと
き、書込み回路ブロック８を構成する書込み回路は１６
回路存在するが、書込み回路の電源が高電圧であり、書
込み時の電流が大きいため、書込み電流による雑音や熱
の発生や、内部電源の電流駆動能力の制約のため、１６
回路の書込み回路が同時にメモリセルに書込むことはで
きない。このため実際的には、４ビットずつ４回に分け
て書込みを行っている。
【００１２】次に、ステップＳ１の書込み回数のカウン
トを行い、ステップＳ２以下の処理を同様に繰り返す。
トを行い、ステップＳ２以下の処理を同様に繰り返す。
【００１３】
【発明が解決しようとする課題】上述した従来の不揮発
性半導体記憶装置及びプログラムベリファイ方法は、図
１４に示すように図１３のステップＳ３でフェイルとな
るのが１６ビットのうちで４ビットしか無い場合、内部
電源の駆動能力の制限や書込み電流が流れる際の雑音発
生による誤動作などを考慮しても、４ビットを１度の書
込みで行うことが本来できるにもかかわらず、４回に分
けて書込みを行わなければならなかった。
性半導体記憶装置及びプログラムベリファイ方法は、図
１４に示すように図１３のステップＳ３でフェイルとな
るのが１６ビットのうちで４ビットしか無い場合、内部
電源の駆動能力の制限や書込み電流が流れる際の雑音発
生による誤動作などを考慮しても、４ビットを１度の書
込みで行うことが本来できるにもかかわらず、４回に分
けて書込みを行わなければならなかった。
【００１４】このため、無駄な書込みサイクルが発生
し、書込み処理時間が長くなるという問題がある。
し、書込み処理時間が長くなるという問題がある。
【００１５】本発明の目的は、無駄な書込みサイクルを
無くし、書込み時間を短縮した不揮発性半導体記憶装置
及びプログラムベリファイ方法を提供することにある。
無くし、書込み時間を短縮した不揮発性半導体記憶装置
及びプログラムベリファイ方法を提供することにある。
【００１６】
【課題を解決するための手段】そのため、本発明による
不揮発性半導体記憶装置は、複数の不揮発性メモリセル
を含むメモリセルアレイと、プログラムベリファイ動作
時に前記メモリセルアレイから読み出された複数ビット
からなる読み出しデータと期待値データとを比較し、パ
ス又はフェイルの比較データを出力する比較手段と、前
記読み出しデータと前記期待値データとの間に不一致の
ビットが存在する場合、この不一致のビットに対応する
前記メモリセルに期待値データを書き込む書込み回路が
前記読み出しデータを構成するビットの順にグループ化
された書込みユニットを複数備えた書き込み手段と、前
記比較データから前記読み出しデータ中の前記フェイル
又はパスのビットの分布を表すフラグを生成し、このフ
ラグに基づき前記書込みユニットを活性化するととも
に、活性化するタイミングを決定する制御信号を前記書
込手段に出力する分割書込み制御回路とを備えている。
不揮発性半導体記憶装置は、複数の不揮発性メモリセル
を含むメモリセルアレイと、プログラムベリファイ動作
時に前記メモリセルアレイから読み出された複数ビット
からなる読み出しデータと期待値データとを比較し、パ
ス又はフェイルの比較データを出力する比較手段と、前
記読み出しデータと前記期待値データとの間に不一致の
ビットが存在する場合、この不一致のビットに対応する
前記メモリセルに期待値データを書き込む書込み回路が
前記読み出しデータを構成するビットの順にグループ化
された書込みユニットを複数備えた書き込み手段と、前
記比較データから前記読み出しデータ中の前記フェイル
又はパスのビットの分布を表すフラグを生成し、このフ
ラグに基づき前記書込みユニットを活性化するととも
に、活性化するタイミングを決定する制御信号を前記書
込手段に出力する分割書込み制御回路とを備えている。
【００１７】また、本発明によるプログラムベリファイ
方法は、複数の不揮発性メモリセルを含むメモリセルア
レイと、プログラムベリファイ動作時に前記メモリセル
アレイから読み出された複数ビットからなる読み出しデ
ータと、期待値データとを比較しパス又はフェイルの比
較データを出力する比較手段と、前記読み出しデータと
前記期待値データとの間に不一致のビットが存在する場
合、この不一致のビットに対応する前記メモリセルに期
待値データを書き込む書込み回路が前記読み出しデータ
を構成するビットの順にグループ化された書込みユニッ
トを複数備えた書き込み手段とを備えた不揮発性半導体
記憶装置のプログラムベリファイ方法において、前記比
較データから前記読み出しデータ中の前記フェイル又は
パスのビットの分布を表すフラグを生成するステップ
と、このフラグに基づき前記書込みユニットを単独又は
複数個まとめて活性化するとともに、活性化するタイミ
ングを決定して前記書込みユニットに前記期待値データ
を書込む分割書込みステップとを有している。
方法は、複数の不揮発性メモリセルを含むメモリセルア
レイと、プログラムベリファイ動作時に前記メモリセル
アレイから読み出された複数ビットからなる読み出しデ
ータと、期待値データとを比較しパス又はフェイルの比
較データを出力する比較手段と、前記読み出しデータと
前記期待値データとの間に不一致のビットが存在する場
合、この不一致のビットに対応する前記メモリセルに期
待値データを書き込む書込み回路が前記読み出しデータ
を構成するビットの順にグループ化された書込みユニッ
トを複数備えた書き込み手段とを備えた不揮発性半導体
記憶装置のプログラムベリファイ方法において、前記比
較データから前記読み出しデータ中の前記フェイル又は
パスのビットの分布を表すフラグを生成するステップ
と、このフラグに基づき前記書込みユニットを単独又は
複数個まとめて活性化するとともに、活性化するタイミ
ングを決定して前記書込みユニットに前記期待値データ
を書込む分割書込みステップとを有している。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１９】最初に、図１を用いて本実施の形態の不揮
発性半導体記憶装置で用いる１６ビットのデータ長を有
するビット構成について説明する。
発性半導体記憶装置で用いる１６ビットのデータ長を有
するビット構成について説明する。
【００２０】図１に示すように、ビット構成は最下位ビ
ットＤ０から最上位ビットＤ１５までの１６ビットから
なり、さらに４ビットずつのユニットデータ（ａ）〜
（ｄ）に分けられる。さらに、全１６ビットは、Ｄ０〜
Ｄ７までの下位８ビットとＤ８〜Ｄ１５までの上位８ビ
ットに分けられる。
ットＤ０から最上位ビットＤ１５までの１６ビットから
なり、さらに４ビットずつのユニットデータ（ａ）〜
（ｄ）に分けられる。さらに、全１６ビットは、Ｄ０〜
Ｄ７までの下位８ビットとＤ８〜Ｄ１５までの上位８ビ
ットに分けられる。
【００２１】次に、後に詳細に説明する各フラグの意味
について図２を用いて説明する。
について図２を用いて説明する。
【００２２】Ｆ０は、全１６ビットの中でフェイルが５
ビット以上存在するとハイレベルとなるフラグであり、
１６ビット全体に渡るフェイルの割合を表す。
ビット以上存在するとハイレベルとなるフラグであり、
１６ビット全体に渡るフェイルの割合を表す。
【００２３】またＦ１は、上位８ビット中でフェイルが
５ビット以上存在するとハイレベルとなるフラグであ
り、Ｆ２は、下位８ビット中でフェイルが５ビット以上
存在するとハイレベルとなるフラグであり、それぞれ上
位８ビット及び下位８ビットのファイルの割合を表す。
５ビット以上存在するとハイレベルとなるフラグであ
り、Ｆ２は、下位８ビット中でフェイルが５ビット以上
存在するとハイレベルとなるフラグであり、それぞれ上
位８ビット及び下位８ビットのファイルの割合を表す。
【００２４】さらに、ＢＦＵＢは、上位８ビット中でフ
ェイルが存在しない場合ハイレベルとなるフラグであ
り、ＢＦＬＢは、下位８ビット中でフェイルが存在しな
い場合ハイレベルとなるフラグである。従って、ＢＦＵ
Ｂがハイレベルの場合、上位８ビットに対しては書込む
必要が無く、同様にＢＦＬＢがハイレベルの場合、下位
８ビットに対しては書込む必要が無いことがわかる。
ェイルが存在しない場合ハイレベルとなるフラグであ
り、ＢＦＬＢは、下位８ビット中でフェイルが存在しな
い場合ハイレベルとなるフラグである。従って、ＢＦＵ
Ｂがハイレベルの場合、上位８ビットに対しては書込む
必要が無く、同様にＢＦＬＢがハイレベルの場合、下位
８ビットに対しては書込む必要が無いことがわかる。
【００２５】次に、図３に示す種々の場合について、上
述した各フラグの値がどうなるかを説明する。
述した各フラグの値がどうなるかを説明する。
【００２６】（Ａ）は、フェイル数が非常に多い場合を
表し、ユニットデータ（ａ）〜（ｄ）の各フェイル数は
それぞれ２，４，４，２である。従って、全１６ビット
中でフェイル数は１２であり、上位８ビット中でのフェ
イル数は６、下位８ビット中でのフェイル数は同様に６
である。これより、フラグＦ０，Ｆ１，Ｆ２はいずれも
ハイレベルであり、フラグＢＦＵＢ，ＢＦＬＢはいずれ
もロウレベルとなることがわかる。
表し、ユニットデータ（ａ）〜（ｄ）の各フェイル数は
それぞれ２，４，４，２である。従って、全１６ビット
中でフェイル数は１２であり、上位８ビット中でのフェ
イル数は６、下位８ビット中でのフェイル数は同様に６
である。これより、フラグＦ０，Ｆ１，Ｆ２はいずれも
ハイレベルであり、フラグＢＦＵＢ，ＢＦＬＢはいずれ
もロウレベルとなることがわかる。
【００２７】（Ｂ）は、上位８ビット中にフェイルが存
在せず、ＢＦＵＢ＝“Ｈ”となる。また、ユニットデー
タ（ａ），（ｂ）のフェイル数はそれぞれ３であるの
で、Ｆ０＝“Ｈ”、Ｆ１＝“Ｌ”、Ｆ２＝“Ｈ”、ＢＦ
ＬＢ＝“Ｌ”である。
在せず、ＢＦＵＢ＝“Ｈ”となる。また、ユニットデー
タ（ａ），（ｂ）のフェイル数はそれぞれ３であるの
で、Ｆ０＝“Ｈ”、Ｆ１＝“Ｌ”、Ｆ２＝“Ｈ”、ＢＦ
ＬＢ＝“Ｌ”である。
【００２８】（Ｃ）は（Ｂ）の場合と逆に下位８ビット
中にフェイルが存在せず、ＢＦＬＢ＝“Ｈ”となる。ま
た、ユニットデータ（ｃ），（ｄ）のフェイル数はそれ
ぞれ３であるので、Ｆ０＝“Ｈ”、Ｆ１＝“Ｈ”、Ｆ２
＝“Ｌ”、ＢＦＵＢ＝“Ｌ”である。
中にフェイルが存在せず、ＢＦＬＢ＝“Ｈ”となる。ま
た、ユニットデータ（ｃ），（ｄ）のフェイル数はそれ
ぞれ３であるので、Ｆ０＝“Ｈ”、Ｆ１＝“Ｈ”、Ｆ２
＝“Ｌ”、ＢＦＵＢ＝“Ｌ”である。
【００２９】（Ｄ）は、ユニットデータ（ａ）とユニッ
トデータ（ｂ）を合わせた（ａｂ）にフェイルが４個存
在し、同様にユニットデータ（ｃ）とユニットデータ
（ｄ）を合わせた（ｃｄ）にフェイルが４個存在する場
合である。従って、Ｆ０＝“Ｈ”、Ｆ１＝“Ｌ”、Ｆ２
＝“Ｌ”、ＢＦＵＢ＝“Ｌ”、ＢＦＬＢ＝“Ｌ”であ
る。この場合、２回の書込み回数で書込みを行うことが
できる。
トデータ（ｂ）を合わせた（ａｂ）にフェイルが４個存
在し、同様にユニットデータ（ｃ）とユニットデータ
（ｄ）を合わせた（ｃｄ）にフェイルが４個存在する場
合である。従って、Ｆ０＝“Ｈ”、Ｆ１＝“Ｌ”、Ｆ２
＝“Ｌ”、ＢＦＵＢ＝“Ｌ”、ＢＦＬＢ＝“Ｌ”であ
る。この場合、２回の書込み回数で書込みを行うことが
できる。
【００３０】（Ｅ）は、全１６ビット中（ａｂｃｄ）で
フェイル数が４の場合であり、１回の書込み回数で書込
みを行うことができる。
フェイル数が４の場合であり、１回の書込み回数で書込
みを行うことができる。
【００３１】次に、図３に示すフェイル分布とフラグの
関係を表す説明図、図４に示すフローチャート、図５に
示すフラグの状態と書込み手順及び分割書込み回数を示
す表、及び図６に示す書込みタイミングチャートを参照
して本発明のベリファイ方法について説明する。
関係を表す説明図、図４に示すフローチャート、図５に
示すフラグの状態と書込み手順及び分割書込み回数を示
す表、及び図６に示す書込みタイミングチャートを参照
して本発明のベリファイ方法について説明する。
【００３２】ステップＳ０からステップＳ５までは、図
１３に示す各ステップと同様であるので説明を省略す
る。
１３に示す各ステップと同様であるので説明を省略す
る。
【００３３】ステップＳ３のプログラムベリファイで判
定がフェイルとなった場合、ステップＳ７において図２
を用いて説明した各フラグの判定を行う。
定がフェイルとなった場合、ステップＳ７において図２
を用いて説明した各フラグの判定を行う。
【００３４】図３の（Ａ）のようにＦ０，Ｆ１，Ｆ２が
いずれも“Ｈ”の場合、ステップＳ８でフラグはＦＬ１
（Ｈ，Ｈ，Ｈ）となり、図５（Ａ）に示すように書込み
手順は、ユニットデータ順に（ａ）→（ｂ）→（ｃ）→
（ｄ）の４分割書込みとなる。すなわち、図６の（Ａ）
に示すように、ａ，ｂ，ｃ，ｄの順に正のパルス信号で
ある制御信号が発生し、４回の分割書込みを行う。
いずれも“Ｈ”の場合、ステップＳ８でフラグはＦＬ１
（Ｈ，Ｈ，Ｈ）となり、図５（Ａ）に示すように書込み
手順は、ユニットデータ順に（ａ）→（ｂ）→（ｃ）→
（ｄ）の４分割書込みとなる。すなわち、図６の（Ａ）
に示すように、ａ，ｂ，ｃ，ｄの順に正のパルス信号で
ある制御信号が発生し、４回の分割書込みを行う。
【００３５】次に、図３（Ｂ）のようにＦ０，Ｆ１，Ｆ
２が“Ｈ”，“Ｌ”，“Ｈ”又は、図３（Ｃ）のよう
に、“Ｈ”，“Ｈ”，“Ｌ”の場合、ステップＳ１２で
ＢＦＵＢ又はＢＦＬＢが“Ｈ”であるか否かが判定され
る。少なくとも一方が“Ｈ”であるときは、ステップＳ
１５の２分割書込みを行い、ＢＦＵＢ、ＢＦＬＢのいず
れも“Ｌ”の場合は、ステップＳ１４の３分割書込みを
行う。
２が“Ｈ”，“Ｌ”，“Ｈ”又は、図３（Ｃ）のよう
に、“Ｈ”，“Ｈ”，“Ｌ”の場合、ステップＳ１２で
ＢＦＵＢ又はＢＦＬＢが“Ｈ”であるか否かが判定され
る。少なくとも一方が“Ｈ”であるときは、ステップＳ
１５の２分割書込みを行い、ＢＦＵＢ、ＢＦＬＢのいず
れも“Ｌ”の場合は、ステップＳ１４の３分割書込みを
行う。
【００３６】上述した手順をより具体的に説明すると、
図５（Ｂ１）の場合、ＢＦＵＢ，ＢＦＬＢの両方とも
“Ｌ”であるため、書込手順は（ａ）→（ｂ）→（ｃ
ｄ）のようになり、ステップＳ１４での３分割書込とな
る。すなわち、Ｆ１が“Ｌ”であるため、上位８ビット
中でのフェイル数は４ビット以下である。このため、ユ
ニットデータ（ｃ），（ｄ）はまとめて（ｃｄ）のよう
に１回の書込みで完了する。図６の（Ｂ１）にこのとき
の制御信号を示すが、ａ，ｂの順に正のパルス信号を発
生し、次にユニットデータ（ｃ）とユニットデータ
（ｄ）に対して同時に正のパルス信号を発生する。
図５（Ｂ１）の場合、ＢＦＵＢ，ＢＦＬＢの両方とも
“Ｌ”であるため、書込手順は（ａ）→（ｂ）→（ｃ
ｄ）のようになり、ステップＳ１４での３分割書込とな
る。すなわち、Ｆ１が“Ｌ”であるため、上位８ビット
中でのフェイル数は４ビット以下である。このため、ユ
ニットデータ（ｃ），（ｄ）はまとめて（ｃｄ）のよう
に１回の書込みで完了する。図６の（Ｂ１）にこのとき
の制御信号を示すが、ａ，ｂの順に正のパルス信号を発
生し、次にユニットデータ（ｃ）とユニットデータ
（ｄ）に対して同時に正のパルス信号を発生する。
【００３７】次に図５（Ｂ２）の場合は図３（Ｂ）のよ
うに、ＢＦＵＢが“Ｈ”であるため、上位８ビット中に
はフェイルが存在しない。従って、書込み手順は下位８
ビットに対してのみとなり、ステップＳ１５で（ａ）→
（ｂ）の２分割書込みとなる。
うに、ＢＦＵＢが“Ｈ”であるため、上位８ビット中に
はフェイルが存在しない。従って、書込み手順は下位８
ビットに対してのみとなり、ステップＳ１５で（ａ）→
（ｂ）の２分割書込みとなる。
【００３８】同様に、図５（Ｃ２）の場合は図３（Ｃ）
のように、ＢＦＬＢが“Ｈ”であるため、下位８ビット
中にはフェイルが存在しない。従って、書込み手順は上
位８ビットに対してのみとなり、ステップＳ１５で
（ｃ）→（ｄ）の２分割書込みとなる。
のように、ＢＦＬＢが“Ｈ”であるため、下位８ビット
中にはフェイルが存在しない。従って、書込み手順は上
位８ビットに対してのみとなり、ステップＳ１５で
（ｃ）→（ｄ）の２分割書込みとなる。
【００３９】次に図３（Ｄ）のようにＦ０，Ｆ１，Ｆ２
がそれぞれ“Ｈ”，“Ｌ”，“Ｌ”の場合、ステップＳ
１０でフラグはＦＬ３（Ｈ，Ｌ，Ｌ）となり、上位８ビ
ット、下位８ビットの両方ともフェイル数は４以下であ
るため、図５（Ｄ）に示すように書込み手順は（ａｂ）
→（ｃｄ）の２分割書込みとなる。すなわち、図６の
（Ｄ）に示すように、ユニットデータ（ａ），（ｂ）に
対して同時に正のパルス信号を発生し，次にユニットデ
ータ（ｃ），（ｄ）に対して正のパルス信号を同時に発
生し、計２回の分割書込みを行う。
がそれぞれ“Ｈ”，“Ｌ”，“Ｌ”の場合、ステップＳ
１０でフラグはＦＬ３（Ｈ，Ｌ，Ｌ）となり、上位８ビ
ット、下位８ビットの両方ともフェイル数は４以下であ
るため、図５（Ｄ）に示すように書込み手順は（ａｂ）
→（ｃｄ）の２分割書込みとなる。すなわち、図６の
（Ｄ）に示すように、ユニットデータ（ａ），（ｂ）に
対して同時に正のパルス信号を発生し，次にユニットデ
ータ（ｃ），（ｄ）に対して正のパルス信号を同時に発
生し、計２回の分割書込みを行う。
【００４０】次に図３の（Ｅ）のようにＦ０，Ｆ１，Ｆ
２がいずれも“Ｌ”の場合、ステップＳ１１でフラグは
ＦＬ４（Ｌ，Ｌ，Ｌ）となり、図５（Ｅ）に示すように
書込み手順は（ａｂｃｄ）の１分割書込みとなる。すな
わち、図６の（Ｅ）に示すように、ａ，ｂ，ｃ，ｄに同
時に正のパルス信号を発生し、１回の分割書込みを行
う。
２がいずれも“Ｌ”の場合、ステップＳ１１でフラグは
ＦＬ４（Ｌ，Ｌ，Ｌ）となり、図５（Ｅ）に示すように
書込み手順は（ａｂｃｄ）の１分割書込みとなる。すな
わち、図６の（Ｅ）に示すように、ａ，ｂ，ｃ，ｄに同
時に正のパルス信号を発生し、１回の分割書込みを行
う。
【００４１】次にステップＳ１３〜Ｓ１６を実行した
後、ステップＳ１の書込み回数のカウントを行い、ステ
ップＳ２以下の処理を同様に繰り返す。
後、ステップＳ１の書込み回数のカウントを行い、ステ
ップＳ２以下の処理を同様に繰り返す。
【００４２】上述したように、１回の書込みで同時に駆
動できる書込み回路は４回路という制限があるため、各
フラグによりフェイルの全ビット中における分布状況を
判定し、書込みをユニットデータ（ａ），（ｂ），
（ｃ），（ｄ）から、これらのユニットデータをまとめ
た（ａｂ），（ａｂｃｄ）などに変更し、かつフェイル
が存在しないユニットデータの書込みサイクルを削除す
ることにより、より少ない書込み回数でプログラムベリ
ファイを行うことができる。
動できる書込み回路は４回路という制限があるため、各
フラグによりフェイルの全ビット中における分布状況を
判定し、書込みをユニットデータ（ａ），（ｂ），
（ｃ），（ｄ）から、これらのユニットデータをまとめ
た（ａｂ），（ａｂｃｄ）などに変更し、かつフェイル
が存在しないユニットデータの書込みサイクルを削除す
ることにより、より少ない書込み回数でプログラムベリ
ファイを行うことができる。
【００４３】すなわち本発明による不揮発性半導体記憶
装置及びプログラムベリファイ方法は、無駄な書込みサ
イクルを無くし、書込み時間を短縮することが可能であ
る。
装置及びプログラムベリファイ方法は、無駄な書込みサ
イクルを無くし、書込み時間を短縮することが可能であ
る。
【００４４】次に図７及び図８を参照して、本発明の不
揮発性半導体記憶装置について説明する。
揮発性半導体記憶装置について説明する。
【００４５】図７において、１のメモリセルアレイから
６の入出力バッファまでは、図１２に示す従来の不揮発
性半導体記憶装置と同様な回路動作を行う。
６の入出力バッファまでは、図１２に示す従来の不揮発
性半導体記憶装置と同様な回路動作を行う。
【００４６】７０は、メモリセルアレイ１に格納されて
いるデータをセンスアンプ５で増幅した信号と、データ
バスから送られたデータを入出力バッファで増幅した信
号との比較を行う比較回路ブロック、８０は、比較回路
ブロック７０においてセンスアンプ５から出力された信
号と入出力バッファ６からの出力信号が不一致の場合、
メモリセルアレイ１にデータを書き込むための書込回路
ブロック、９０はセンスアンプ５、入出力バッファ６、
比較回路ブロック７０、書込回路ブロック８０などを制
御するための制御回路である。
いるデータをセンスアンプ５で増幅した信号と、データ
バスから送られたデータを入出力バッファで増幅した信
号との比較を行う比較回路ブロック、８０は、比較回路
ブロック７０においてセンスアンプ５から出力された信
号と入出力バッファ６からの出力信号が不一致の場合、
メモリセルアレイ１にデータを書き込むための書込回路
ブロック、９０はセンスアンプ５、入出力バッファ６、
比較回路ブロック７０、書込回路ブロック８０などを制
御するための制御回路である。
【００４７】また１０は、比較回路ブロック７０の比較
データａ０〜ａ１５を受けフラグＦ０〜Ｆ２，ＢＦＵ
Ｂ，ＢＦＬＢを生成し、さらに書込み回路ブロック８０
に図６に示すような制御信号ａ〜ｄを出力する分割書込
み制御回路である。
データａ０〜ａ１５を受けフラグＦ０〜Ｆ２，ＢＦＵ
Ｂ，ＢＦＬＢを生成し、さらに書込み回路ブロック８０
に図６に示すような制御信号ａ〜ｄを出力する分割書込
み制御回路である。
【００４８】図８は、比較回路ブロック７０、書込み回
路ブロック８０、分割書込み制御回路１０のより詳細な
回路ブロック図であり、分割書込み制御回路１０は、フ
ラグ生成回路１０Ａ及び書込みパルス制御回路１０Ｂよ
り構成される。
路ブロック８０、分割書込み制御回路１０のより詳細な
回路ブロック図であり、分割書込み制御回路１０は、フ
ラグ生成回路１０Ａ及び書込みパルス制御回路１０Ｂよ
り構成される。
【００４９】図８を参照して、比較回路ブロック７０、
フラグ生成回路１０Ａ、書込みパルス制御回路１０Ｂ、
書込み回路ブロック８０について説明する。
フラグ生成回路１０Ａ、書込みパルス制御回路１０Ｂ、
書込み回路ブロック８０について説明する。
【００５０】比較回路ブロック７０は、１６個の比較回
路７００〜７１５により構成され、各比較回路７００〜
７１５は、入出力バッファを介して入力する期待値信号
Ｄｒ０〜Ｄｒ１５と、センスアンプ５を介してメモリセ
ルアレイ１から読み出された信号とを比較し、比較デー
タａ０〜ａ１５を出力する。
路７００〜７１５により構成され、各比較回路７００〜
７１５は、入出力バッファを介して入力する期待値信号
Ｄｒ０〜Ｄｒ１５と、センスアンプ５を介してメモリセ
ルアレイ１から読み出された信号とを比較し、比較デー
タａ０〜ａ１５を出力する。
【００５１】フラグ生成回路１０Ａは、図２に示すよう
なフラグを生成する回路であり、フラグ生成回路１０Ａ
の処理手順を図９に示す。
なフラグを生成する回路であり、フラグ生成回路１０Ａ
の処理手順を図９に示す。
【００５２】図９において、ステップＳ９１〜Ｓ９４で
４ビット毎の比較データａ０〜ａ３，ａ４〜ａ７，ａ８
〜ａ１１，ａ１２〜ａ１５のフェイル数をそれぞれカウ
ントする。
４ビット毎の比較データａ０〜ａ３，ａ４〜ａ７，ａ８
〜ａ１１，ａ１２〜ａ１５のフェイル数をそれぞれカウ
ントする。
【００５３】次に、ステップＳ９５，ステップＳ９６
で、比較データａ０〜ａ７，ａ８〜ａ１５のフェイル数
をそれぞれカウントする。このフェイル数は、０〜８ま
でのいずれかの数値に対応し４ビットのデータとして表
される。
で、比較データａ０〜ａ７，ａ８〜ａ１５のフェイル数
をそれぞれカウントする。このフェイル数は、０〜８ま
でのいずれかの数値に対応し４ビットのデータとして表
される。
【００５４】次にステップＳ９７において、ステップＳ
９５，Ｓ９６でそれぞれ求めたカウント値を加算し、フ
ェイル数を算出する。このフェイル数は、０〜１５まで
のいずれかの数値に対応して５ビットのカウント値とし
て表される。続いてステップＳ９１２でこのカウント値
が５以上か否かを判定し、５以上であればフラグＦ０を
“Ｈ”とし、４以下であればフラグＦ０を“Ｌ”とす
る。
９５，Ｓ９６でそれぞれ求めたカウント値を加算し、フ
ェイル数を算出する。このフェイル数は、０〜１５まで
のいずれかの数値に対応して５ビットのカウント値とし
て表される。続いてステップＳ９１２でこのカウント値
が５以上か否かを判定し、５以上であればフラグＦ０を
“Ｈ”とし、４以下であればフラグＦ０を“Ｌ”とす
る。
【００５５】次にステップＳ９８において、ステップＳ
９５で求めたカウント値が０か否かを判定し、０であれ
ばフラグＢＦＬＢを“Ｈ”とする。また、０で無い場
合、ステップＳ９９でカウント値が５以上か否かを判定
し、５以上であればフラグＦ２を“Ｈ”とし、４以下で
あればフラグＦ２を“Ｌ”とする。
９５で求めたカウント値が０か否かを判定し、０であれ
ばフラグＢＦＬＢを“Ｈ”とする。また、０で無い場
合、ステップＳ９９でカウント値が５以上か否かを判定
し、５以上であればフラグＦ２を“Ｈ”とし、４以下で
あればフラグＦ２を“Ｌ”とする。
【００５６】次にステップＳ９１０において、ステップ
Ｓ９６で求めたカウント値が０か否かを判定し、０であ
ればフラグＢＦＵＢを“Ｈ”とする。また、０で無い場
合、ステップＳ９１１でカウント値が５以上か否かを判
定し、５以上であればフラグＦ１を“Ｈ”とし、４以下
であればフラグＦ１を“Ｌ”とする。
Ｓ９６で求めたカウント値が０か否かを判定し、０であ
ればフラグＢＦＵＢを“Ｈ”とする。また、０で無い場
合、ステップＳ９１１でカウント値が５以上か否かを判
定し、５以上であればフラグＦ１を“Ｈ”とし、４以下
であればフラグＦ１を“Ｌ”とする。
【００５７】上記の手順により、図２に示すフラグが生
成される。図１０に、図９のフローに基づいて作成した
フラグ生成回路１０Ａの一実施例を示す。この回路は、
左端に判定信号ａ０〜ａ１５が入力し、インバータ、Ｎ
ＡＮＤゲート、ＮＯＲゲート、ＥｘＯＲゲート、ＥｘＮ
ＯＲゲートからなる組合せ回路を信号が右に伝播し、フ
ラグＦ０〜Ｆ２，ＢＦＵＢ，ＢＦＬＢを出力する。
成される。図１０に、図９のフローに基づいて作成した
フラグ生成回路１０Ａの一実施例を示す。この回路は、
左端に判定信号ａ０〜ａ１５が入力し、インバータ、Ｎ
ＡＮＤゲート、ＮＯＲゲート、ＥｘＯＲゲート、ＥｘＮ
ＯＲゲートからなる組合せ回路を信号が右に伝播し、フ
ラグＦ０〜Ｆ２，ＢＦＵＢ，ＢＦＬＢを出力する。
【００５８】次に図８に戻って、書込みパルス制御回路
１０Ｂについて説明する。書込みパルス制御回路１０Ｂ
は、フラグＦ０〜Ｆ２，ＢＦＵＢ，ＢＦＬＢを入力し、
図５及び図６に示すパルス信号を書込み回路ブロック８
０に出力する。図１１に、書込みパルス制御回路１０Ｂ
の一実施例を示す。この回路は、左端にフラグＦ０〜Ｆ
２，ＢＦＵＢ，ＢＦＬＢ及びクロック信号ＣＫ、反転リ
セット信号Ｒｅｓｅｔバーが入力し、インバータ、ＮＡ
ＮＤゲート、ＯＲゲート、ＮＯＲゲート、ＥｘＮＯＲゲ
ート、フリップフロップからなる順序回路を信号が右に
伝播し、制御信号ａ，ｂ，ｃ，ｄを出力する。
１０Ｂについて説明する。書込みパルス制御回路１０Ｂ
は、フラグＦ０〜Ｆ２，ＢＦＵＢ，ＢＦＬＢを入力し、
図５及び図６に示すパルス信号を書込み回路ブロック８
０に出力する。図１１に、書込みパルス制御回路１０Ｂ
の一実施例を示す。この回路は、左端にフラグＦ０〜Ｆ
２，ＢＦＵＢ，ＢＦＬＢ及びクロック信号ＣＫ、反転リ
セット信号Ｒｅｓｅｔバーが入力し、インバータ、ＮＡ
ＮＤゲート、ＯＲゲート、ＮＯＲゲート、ＥｘＮＯＲゲ
ート、フリップフロップからなる順序回路を信号が右に
伝播し、制御信号ａ，ｂ，ｃ，ｄを出力する。
【００５９】図８に示すように、書込み回路ブロック８
０は、４回路毎の書込み回路８００〜８０３，８０４〜
８０７，８０８〜８１１，８１２〜８１５から構成さ
れ、書込み回路８００〜８０３には、書込みパルス制御
回路１０ｂから出力される制御信号ａが印加され、同様
に、書込み回路８０４〜８０７，８０８〜８１１，８１
２〜８１５には制御信号ｂ，ｃ，ｄがそれぞれ印加され
る。
０は、４回路毎の書込み回路８００〜８０３，８０４〜
８０７，８０８〜８１１，８１２〜８１５から構成さ
れ、書込み回路８００〜８０３には、書込みパルス制御
回路１０ｂから出力される制御信号ａが印加され、同様
に、書込み回路８０４〜８０７，８０８〜８１１，８１
２〜８１５には制御信号ｂ，ｃ，ｄがそれぞれ印加され
る。
【００６０】また書込み回路８００〜８０３には、それ
ぞれ比較回路７００〜７０３からの比較データａ０〜ａ
３が入力し、期待値信号Ｄｒ０〜Ｄｒ１５とメモリセル
アレイ１から読み出された信号とが比較した書込回路８
００〜８０３については、出力がハイインピーダンスと
なり、不一致の書込回路８００〜８０３については、再
度期待値信号が増幅され、図６に示すタイミングに従っ
て信号ＷＲ０〜ＷＲ３がメモリセルアレイ１に対して駆
動される。
ぞれ比較回路７００〜７０３からの比較データａ０〜ａ
３が入力し、期待値信号Ｄｒ０〜Ｄｒ１５とメモリセル
アレイ１から読み出された信号とが比較した書込回路８
００〜８０３については、出力がハイインピーダンスと
なり、不一致の書込回路８００〜８０３については、再
度期待値信号が増幅され、図６に示すタイミングに従っ
て信号ＷＲ０〜ＷＲ３がメモリセルアレイ１に対して駆
動される。
【００６１】同様に、書込み回路８０４〜８０７，８０
８〜８１１，８１２〜８１５には、それぞれ比較回路７
０４〜７０７，７０８〜７１１，７１２〜７１５からの
比較データａ４〜ａ７，ａ８〜ａ１１，ａ１２〜ａ１５
がそれぞれ入力し、期待値信号Ｄｒ４〜Ｄｒ７，Ｄｒ８
〜Ｄｒ１１，Ｄｒ１２〜Ｄｒ１５と、メモリセルアレイ
１から読み出された信号とが比較した書込回路８０４，
〜８０７，８０８〜８１１，８１２〜８１５について
は、出力がハイインピーダンスとなり、不一致の書込回
路８０４，〜８０７，８０８〜８１１，８１２〜８１５
については、再度期待値信号が増幅され、図６に示すタ
イミングに従って信号ＷＲ４〜ＷＲ７，ＷＲ８〜ＷＲ１
１，ＷＲ１２〜ＷＲ１５がメモリセルアレイ１に対して
駆動される。
８〜８１１，８１２〜８１５には、それぞれ比較回路７
０４〜７０７，７０８〜７１１，７１２〜７１５からの
比較データａ４〜ａ７，ａ８〜ａ１１，ａ１２〜ａ１５
がそれぞれ入力し、期待値信号Ｄｒ４〜Ｄｒ７，Ｄｒ８
〜Ｄｒ１１，Ｄｒ１２〜Ｄｒ１５と、メモリセルアレイ
１から読み出された信号とが比較した書込回路８０４，
〜８０７，８０８〜８１１，８１２〜８１５について
は、出力がハイインピーダンスとなり、不一致の書込回
路８０４，〜８０７，８０８〜８１１，８１２〜８１５
については、再度期待値信号が増幅され、図６に示すタ
イミングに従って信号ＷＲ４〜ＷＲ７，ＷＲ８〜ＷＲ１
１，ＷＲ１２〜ＷＲ１５がメモリセルアレイ１に対して
駆動される。
【００６２】上述したように、本発明による不揮発性半
導体記憶装置は、フラグ生成回路１０Ａと書込みパルス
制御回路１０Ｂから構成される分割書込み制御回路１０
を内蔵して、全ビットに含まれるフェイルの分布により
フラグＦ０〜Ｆ２，ＢＦＵＢ，ＢＦＬＢを生成し、さら
にこれらのフラグＦ０〜Ｆ２，ＢＦＵＢ，ＢＦＬＢから
制御信号ａ〜ｄを生成し、比較信号ａ０〜ａ１５と制御
信号ａ〜ｄにより書込み回路８００〜８１５を制御する
ことにより、フェイルの分布状況に応じて書込み単位を
（ａ），（ａｂ），（ａｂｃｄ）などのように変更し、
分割書込み回数を低減することにより、無駄な書込みサ
イクルを無くし、より少ない書込み回数でプログラムベ
リファイを行うことができる。
導体記憶装置は、フラグ生成回路１０Ａと書込みパルス
制御回路１０Ｂから構成される分割書込み制御回路１０
を内蔵して、全ビットに含まれるフェイルの分布により
フラグＦ０〜Ｆ２，ＢＦＵＢ，ＢＦＬＢを生成し、さら
にこれらのフラグＦ０〜Ｆ２，ＢＦＵＢ，ＢＦＬＢから
制御信号ａ〜ｄを生成し、比較信号ａ０〜ａ１５と制御
信号ａ〜ｄにより書込み回路８００〜８１５を制御する
ことにより、フェイルの分布状況に応じて書込み単位を
（ａ），（ａｂ），（ａｂｃｄ）などのように変更し、
分割書込み回数を低減することにより、無駄な書込みサ
イクルを無くし、より少ない書込み回数でプログラムベ
リファイを行うことができる。
【００６３】例えば、図１４の従来例では４回の書込み
が必要であったが、本発明では１回の書込み回数で書込
みサイクルを完了することができる。
が必要であったが、本発明では１回の書込み回数で書込
みサイクルを完了することができる。
【００６４】なお、上述した実施の形態においては、１
６ビット長のデータの場合について説明したが、１６ビ
ット長に限らず他のビット長を有するデータについても
同様に適用し得る。例えば、４ビットをユニットデータ
とする全２４ビットの場合、８ビットを単位とする上位
ビット、中位ビット、下位ビットに分類したフラグを生
成する。
６ビット長のデータの場合について説明したが、１６ビ
ット長に限らず他のビット長を有するデータについても
同様に適用し得る。例えば、４ビットをユニットデータ
とする全２４ビットの場合、８ビットを単位とする上位
ビット、中位ビット、下位ビットに分類したフラグを生
成する。
【００６５】
【発明の効果】以上説明したように、本発明による不揮
発性半導体記憶装置及びプログラムベリファイ方法は、
全ビットに含まれるフェイルの分布によりフラグと制御
信号を生成し、書込み単位のビット構成を変えることに
より、無駄な書き込みサイクルを削除し、書込み時間を
短縮することができる。
発性半導体記憶装置及びプログラムベリファイ方法は、
全ビットに含まれるフェイルの分布によりフラグと制御
信号を生成し、書込み単位のビット構成を変えることに
より、無駄な書き込みサイクルを削除し、書込み時間を
短縮することができる。
【００６６】本発明による不揮発性半導体記憶装置及び
プログラムベリファイ方法は、フェイルの数が少ないほ
ど、また全ビット中でフェイルの分布が偏っているほど
効果が大きい。
プログラムベリファイ方法は、フェイルの数が少ないほ
ど、また全ビット中でフェイルの分布が偏っているほど
効果が大きい。
【図１】本発明の不揮発性半導体記憶装置及びプログラ
ムベリファイ方法の実施の形態を説明するための、１６
ビット長を有するデータのビット構成を示す説明図であ
る。
ムベリファイ方法の実施の形態を説明するための、１６
ビット長を有するデータのビット構成を示す説明図であ
る。
【図２】本発明の不揮発性半導体記憶装置及びプログラ
ムベリファイ方法の実施の形態に用いるフラグを定義す
る説明図である。
ムベリファイ方法の実施の形態に用いるフラグを定義す
る説明図である。
【図３】本発明の不揮発性半導体記憶装置及びプログラ
ムベリファイ方法の実施の形態において、フェイルの分
布とこれに対応するフラグを表すための説明図である。
ムベリファイ方法の実施の形態において、フェイルの分
布とこれに対応するフラグを表すための説明図である。
【図４】本発明のプログラムベリファイ方法の実施の形
態を表すフローチャートである。
態を表すフローチャートである。
【図５】本発明の不揮発性半導体記憶装置及びプログラ
ムベリファイ方法の実施の形態において、フラグの状態
と書込み手順及び分割書込み回数の関係を説明するため
の説明図である。
ムベリファイ方法の実施の形態において、フラグの状態
と書込み手順及び分割書込み回数の関係を説明するため
の説明図である。
【図６】本発明の不揮発性半導体記憶装置及びプログラ
ムベリファイ方法の実施の形態による制御信号のタイミ
ングを表すタイミングチャートである。
ムベリファイ方法の実施の形態による制御信号のタイミ
ングを表すタイミングチャートである。
【図７】本発明の不揮発性半導体記憶装置の実施の形態
を示すブロック図である。
を示すブロック図である。
【図８】本発明の不揮発性半導体記憶装置の実施の形態
を構成する比較回路ブロック、分割書込み制御回路、書
込み回路ブロックをより詳細に説明するためのブロック
図である。
を構成する比較回路ブロック、分割書込み制御回路、書
込み回路ブロックをより詳細に説明するためのブロック
図である。
【図９】本発明の不揮発性半導体記憶装置の実施の形態
を構成するフラグ生成回路の動作を説明するためのフロ
ーチャートである。
を構成するフラグ生成回路の動作を説明するためのフロ
ーチャートである。
【図１０】本発明の不揮発性半導体記憶装置を構成する
フラグ生成回路の一実施例を示す回路図である。
フラグ生成回路の一実施例を示す回路図である。
【図１１】本発明の不揮発性半導体記憶装置を構成する
書込みパルス制御回路の一実施例を示す回路図である。
書込みパルス制御回路の一実施例を示す回路図である。
【図１２】従来の不揮発性半導体記憶装置を示すブロッ
ク図である。
ク図である。
【図１３】従来のプログラムベリファイ方法を表すフロ
ーチャートである。
ーチャートである。
【図１４】従来のプログラムベリファイ方法による分割
書込み方法を説明するための説明図である。
書込み方法を説明するための説明図である。
１ メモリセルアレイ ２ アドレスバッファ ３ ロウデコーダ ４ カラムデコーダ ５ センスアンプ ６ 入出力バッファ ７，７０ 比較回路ブロック ８，８０ 書込み回路ブロック ９，９０ 制御回路 １０ 分割書込み制御回路 １０Ａ フラグ生成回路 １０Ｂ 書込みパルス制御回路 ７００〜７１５ 比較回路 ８００〜８１５ 書込み回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34
Claims (6)
- 【請求項１】 複数の不揮発性メモリセルを含むメモリ
セルアレイと、 プログラムベリファイ動作時に前記メモリセルアレイか
ら読み出された複数ビットからなる読み出しデータと期
待値データとを比較し、パス又はフェイルの比較データ
を出力する比較手段と、 前記読み出しデータと前記期待値データとの間に不一致
のビットが存在する場合、この不一致のビットに対応す
る前記メモリセルに期待値データを書き込む書込み回路
が前記読み出しデータを構成するビットの順にグループ
化された書込みユニットを複数備えた書き込み手段と、 前記比較データから前記読み出しデータ中の前記フェイ
ル又はパスのビットの分布を表すフラグを生成し、この
フラグに基づき前記書込みユニットを単独又は複数個ま
とめて活性化するとともに、活性化するタイミングを決
定する制御信号を前記書込手段に出力する分割書込み制
御回路とを備えた不揮発性半導体記憶装置。 - 【請求項２】 前記制御信号により、同時に駆動可能な
書込み回路数以下になるように同時に活性化する前記書
込みユニットを制御する請求項１記載の不揮発性半導体
記憶装置。 - 【請求項３】 前記分割書込み制御回路は、前記読み出
しデータを構成する全ビット中で、フェイルが同時に駆
動可能な書込み回路数を越えた場合ハイレベル（ロウレ
ベル）となる第１のフラグと、 前記全ビットのうちの上位ビット中で、フェイルが同時
に駆動可能な書込み回路数を越えた場合ハイレベル（ロ
ウレベル）となる第２のフラグと、 前記全ビットのうちの下位ビット中で、フェイルが同時
に駆動可能な書込み回路数を越えた場合ハイレベル（ロ
ウレベル）となる第３のフラグと、 前記上位ビット中でフェイルが存在しない場合ハイレベ
ル（ロウレベル）となる第４のフラグと、 前記下位ビット中でフェイルが存在しない場合ハイレベ
ル（ロウレベル）となる第５のフラグとを生成するフラ
グ生成回路を設けた請求項１又は２記載の不揮発性半導
体記憶装置。 - 【請求項４】前記制御信号は、前記第１乃至第３のフラ
グが共にハイレベル（ロウレベル）のとき、前記書込み
ユニット毎に順次活性化し、 前記第１乃至第３のフラグが共にロウレベル（ハイレベ
ル）のとき、前記書込みユニットを同時に活性化し、 前記第４のフラグがハイレベル（ロウレベル）のとき、
上位ビットに対しての書込みサイクルを削除し、 前記第５のフラグがハイレベル（ロウレベル）のとき、
下位ビットに対しての書込みサイクルを削除する請求項
１乃至３記載の不揮発性半導体記憶装置。 - 【請求項５】 複数の不揮発性メモリセルを含むメモリ
セルアレイと、プログラムベリファイ動作時に前記メモ
リセルアレイから読み出された複数ビットからなる読み
出しデータと、期待値データとを比較しパス又はフェイ
ルの比較データを出力する比較手段と、前記読み出しデ
ータと前記期待値データとの間に不一致のビットが存在
する場合、この不一致のビットに対応する前記メモリセ
ルに期待値データを書き込む書込み回路が前記読み出し
データを構成するビットの順にグループ化された書込み
ユニットを複数備えた書き込み手段とを備えた不揮発性
半導体記憶装置のプログラムベリファイ方法において、 前記比較データから前記読み出しデータ中の前記フェイ
ル又はパスのビットの分布を表すフラグを生成するステ
ップと、 このフラグに基づき前記書込みユニットを単独又は複数
個まとめて活性化するとともに、活性化するタイミング
を決定して前記書込みユニットに前記期待値データを書
込む分割書込みステップと、を有するプログラムベリフ
ァイ方法。 - 【請求項６】 前記書込みデータを構成する複数のビッ
トからなるユニットデータ中のフェイル数を各々カウン
トし、第１のカウント値を求めるステップと、 この第１のカウント値を加算して上位ビット及び下位ビ
ット中に各々含まれるフェイル数を算出し、第２及び第
３のカウント値を求めるステップと、 この第２及び第３のカウント値を加算して全ビット中に
含まれるフェイル数を算出し、第４のカウント値を求め
るステップと、 前記第４のカウント値が規定値を越えたとき、ハイレベ
ル（ロウレベル）となる第１のフラグを生成するステッ
プと、 前記第２のカウント値が０のとき、ハイレベル（ロウレ
ベル）となる第２のフラグを生成するステップと、 前記第２のカウント値が規定値を越えたとき、ハイレベ
ル（ロウレベル）となる第３のフラグを生成するステッ
プと、 前記第３のカウント値が０のとき、ハイレベル（ロウレ
ベル）となる第４のフラグを生成するステップと、 前記第３のカウント値が規定値を越えたとき、ハイレベ
ル（ロウレベル）となる第５のフラグを生成するステッ
プと、を有する請求項５記載のプログラムベリファイ方
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