JPH08190796A - データリフレッシュ機能を有するフラッシュメモリ及びフラッシュメモリのデータリフレッシュ方法 - Google Patents
データリフレッシュ機能を有するフラッシュメモリ及びフラッシュメモリのデータリフレッシュ方法Info
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- JPH08190796A JPH08190796A JP130395A JP130395A JPH08190796A JP H08190796 A JPH08190796 A JP H08190796A JP 130395 A JP130395 A JP 130395A JP 130395 A JP130395 A JP 130395A JP H08190796 A JPH08190796 A JP H08190796A
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- G11C29/52—Protection of memory contents; Detection of errors in memory contents
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- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 不良データの検索及び修復が可能なフラッシ
ュメモリ及びそのデータリフレッシュ方法を得る。 【構成】 プログラムベリファイとイレーズベリファイ
の両モードで同アドレスからの読出しデータをアドレス
毎に比較し（ＳＴ１１０）、不一致データに対応のメモ
リセルのデータを書換える（ＳＴ１１２）ようにし、ま
たはブロック毎にプログラムベリファイとイレーズベリ
ファイの両モードでの読出しデータの加算値を比較して
（ＳＴ１３７）不良ブロックを検索し、不良ブロック内
で上記アドレス毎の比較をし（ＳＴ１６０）、不一致デ
ータに対応のメモリセルのデータを書換える（ＳＴ１６
２）ようにしたフラッシュメモリ及びそのデータリフレ
ッシュ方法。
ュメモリ及びそのデータリフレッシュ方法を得る。 【構成】 プログラムベリファイとイレーズベリファイ
の両モードで同アドレスからの読出しデータをアドレス
毎に比較し（ＳＴ１１０）、不一致データに対応のメモ
リセルのデータを書換える（ＳＴ１１２）ようにし、ま
たはブロック毎にプログラムベリファイとイレーズベリ
ファイの両モードでの読出しデータの加算値を比較して
（ＳＴ１３７）不良ブロックを検索し、不良ブロック内
で上記アドレス毎の比較をし（ＳＴ１６０）、不一致デ
ータに対応のメモリセルのデータを書換える（ＳＴ１６
２）ようにしたフラッシュメモリ及びそのデータリフレ
ッシュ方法。
Description
【０００１】
【産業上の利用分野】この発明は、書き込みまたは消去
直後のベリファイの後に変化したデータの検索及び修復
が可能なデータリフレッシュ機能を有するフラッシュメ
モリ及びフラッシュメモリのデータリフレッシュ方法に
関するものである。
直後のベリファイの後に変化したデータの検索及び修復
が可能なデータリフレッシュ機能を有するフラッシュメ
モリ及びフラッシュメモリのデータリフレッシュ方法に
関するものである。
【０００２】
【従来の技術】図７は、米国電気電子学会ジャーナル
オブ ソリッドステート サーキット（IEEE Journal o
f Solid-State Circuits）第２３巻第５号（１９８８年
１０月）の１１５７〜１１６３頁に記載された従来のフ
ラッシュメモリのブロック図である。
オブ ソリッドステート サーキット（IEEE Journal o
f Solid-State Circuits）第２３巻第５号（１９８８年
１０月）の１１５７〜１１６３頁に記載された従来のフ
ラッシュメモリのブロック図である。
【０００３】同図に示すように、メモリアレイ１の周辺
にＹゲート２、ソース線スイッチ３、Ｘデコーダ４、及
びＹデコーダ５が設けられている。Ｘデコーダ４及びＹ
デコーダ５にはアドレスレジスタ６が接続され、外部か
ら入力されたアドレス信号が入力される。メモリアレイ
１にはＹゲーダ２を介して入力データレジスタ（書き込
み回路）７とセンスアンプ８が接続されている。入力デ
ータレジスタ７及びセンスアンプ８は、入出力バッファ
９に接続されている。入出力バッファ９には、図示例で
は８本の入出力線Ｉ／Ｏ０〜Ｉ／Ｏ７が接続されてい
る。フラッシュメモリ内には、プログラム電圧発生回路
１０とベリファイ電圧発生回路１１が設けられており、
各電圧発生回路１０、１１は外部から供給されたＶｃ
ｃ、Ｖｐｐなるレベルの電圧を発生し、Ｙゲート２やＸ
デコーダ４等に供給する。またフラッシュメモリ内に
は、外部から入力されたデータにより動作モードの設定
を行なうコマンドレジスタ１２とコマンドデコーダ１３
が設けられている。さらに、入力信号バッファ１４が設
けられており、入力信号バッファ１４に外部からの制御
信号ＷＥ（ローアクティブ）、ＣＥ（ローアクティ
ブ）、ＯＥ（ローアクティブ）が入力される。なお、図
７において、各制御信号にバーを付してローアクティブ
であることを明示する。
にＹゲート２、ソース線スイッチ３、Ｘデコーダ４、及
びＹデコーダ５が設けられている。Ｘデコーダ４及びＹ
デコーダ５にはアドレスレジスタ６が接続され、外部か
ら入力されたアドレス信号が入力される。メモリアレイ
１にはＹゲーダ２を介して入力データレジスタ（書き込
み回路）７とセンスアンプ８が接続されている。入力デ
ータレジスタ７及びセンスアンプ８は、入出力バッファ
９に接続されている。入出力バッファ９には、図示例で
は８本の入出力線Ｉ／Ｏ０〜Ｉ／Ｏ７が接続されてい
る。フラッシュメモリ内には、プログラム電圧発生回路
１０とベリファイ電圧発生回路１１が設けられており、
各電圧発生回路１０、１１は外部から供給されたＶｃ
ｃ、Ｖｐｐなるレベルの電圧を発生し、Ｙゲート２やＸ
デコーダ４等に供給する。またフラッシュメモリ内に
は、外部から入力されたデータにより動作モードの設定
を行なうコマンドレジスタ１２とコマンドデコーダ１３
が設けられている。さらに、入力信号バッファ１４が設
けられており、入力信号バッファ１４に外部からの制御
信号ＷＥ（ローアクティブ）、ＣＥ（ローアクティ
ブ）、ＯＥ（ローアクティブ）が入力される。なお、図
７において、各制御信号にバーを付してローアクティブ
であることを明示する。
【０００４】図８に図７のメモリアレイを構成している
メモリセル（メモリトランジスタ）の断面図を示す。メ
モリセルは、半導体基板１５の上方に形成されたフロー
ティングゲート１６、コントロールゲート１７と、半導
体基板１５の表面に選択的に形成されたソース拡散領域
（以下ソースという）１８及びドレイン拡散領域（以下
ドレインという）１９から構成される。
メモリセル（メモリトランジスタ）の断面図を示す。メ
モリセルは、半導体基板１５の上方に形成されたフロー
ティングゲート１６、コントロールゲート１７と、半導
体基板１５の表面に選択的に形成されたソース拡散領域
（以下ソースという）１８及びドレイン拡散領域（以下
ドレインという）１９から構成される。
【０００５】フローティングゲート１６と半導体基板１
５間の酸化膜２０は薄く（１００オングストローム
位）、トンネル現象を利用したフーロティングゲート１
６ヘの電子の移動を可能としている。
５間の酸化膜２０は薄く（１００オングストローム
位）、トンネル現象を利用したフーロティングゲート１
６ヘの電子の移動を可能としている。
【０００６】次にメモリセルの動作について説明する。
プログラム時（情報“０”の書き込み時）には、ドレイ
ン１９に６．５Ｖ程度のプログラム電圧が印加され、コ
ントロールゲート１７に電圧Ｖｐｐ（１２Ｖ）が印加さ
れ、ソース１８は接地される。このため、メモリセルは
オンして電流が流れる。この時、ドレイン１９近傍でア
バランシェ降伏が生じ、電子・正孔対が発生する。この
正孔は半導体基板１５を通じ接地電位に流れ、電子はチ
ャネル方向に流れてソース１８に流れ込む。しかし、一
部の電子は、フローティングゲート１６−ドレイン１９
間の電界により加速されてフローティングゲート１６内
に注入される。その結果、メモリセルのしきい値電圧が
上昇する。この状態を情報“０”の記憶と定義する。
プログラム時（情報“０”の書き込み時）には、ドレイ
ン１９に６．５Ｖ程度のプログラム電圧が印加され、コ
ントロールゲート１７に電圧Ｖｐｐ（１２Ｖ）が印加さ
れ、ソース１８は接地される。このため、メモリセルは
オンして電流が流れる。この時、ドレイン１９近傍でア
バランシェ降伏が生じ、電子・正孔対が発生する。この
正孔は半導体基板１５を通じ接地電位に流れ、電子はチ
ャネル方向に流れてソース１８に流れ込む。しかし、一
部の電子は、フローティングゲート１６−ドレイン１９
間の電界により加速されてフローティングゲート１６内
に注入される。その結果、メモリセルのしきい値電圧が
上昇する。この状態を情報“０”の記憶と定義する。
【０００７】一方、消去はドレイン１９をオープンに
し、コントロールゲート１７を接地し、ソース１８に電
圧Ｖｐｐを印加して行われる。するソース１８−フロー
ティングゲート１６間の電界のためのトンネル現象が生
じ、フローティングゲート１６中の電子の引き抜きが起
こる。その結果、メモリセルのしきい値電圧は降下す
る。これを情報“１”の記憶と定義する。
し、コントロールゲート１７を接地し、ソース１８に電
圧Ｖｐｐを印加して行われる。するソース１８−フロー
ティングゲート１６間の電界のためのトンネル現象が生
じ、フローティングゲート１６中の電子の引き抜きが起
こる。その結果、メモリセルのしきい値電圧は降下す
る。これを情報“１”の記憶と定義する。
【０００８】図９に図７のメモリアレイ及びその周辺回
路の回路図を示す。同図に示すように、メモリアレイは
図示例では３２個のブロックＢＫ１〜ＢＫ３２からな
り、各ブロックが８個のデータブロックＤＢ１〜ＤＢ８
からなり、各データブロックにおいて、メモリセルＭＣ
はマトリクス状に配置され、列単位にドレインがビット
線ＢＬ（ＢＬ１〜ＢＬ３）にそれぞれ接続され、行単位
にコントロールゲートがワード線ＷＬ（ＷＬ１〜ＷＬ
３）に接続される。ワード線ＷＬはＸデコーダ４に接続
されており、ビット線ＢＬはＹデコーダ５の出力Ｙ１〜
Ｙ３がそれぞれゲートに入力されるＹゲート２を構成す
るトランジスタを介してＩ／Ｏ線２７に接続される。Ｉ
／Ｏ線２７にはセンスアンプ８及び入力データレジスタ
７が接続され、全メモリセルＭＣのソースはソース線２
８を介してソース線スイッチ３に接続されている。
路の回路図を示す。同図に示すように、メモリアレイは
図示例では３２個のブロックＢＫ１〜ＢＫ３２からな
り、各ブロックが８個のデータブロックＤＢ１〜ＤＢ８
からなり、各データブロックにおいて、メモリセルＭＣ
はマトリクス状に配置され、列単位にドレインがビット
線ＢＬ（ＢＬ１〜ＢＬ３）にそれぞれ接続され、行単位
にコントロールゲートがワード線ＷＬ（ＷＬ１〜ＷＬ
３）に接続される。ワード線ＷＬはＸデコーダ４に接続
されており、ビット線ＢＬはＹデコーダ５の出力Ｙ１〜
Ｙ３がそれぞれゲートに入力されるＹゲート２を構成す
るトランジスタを介してＩ／Ｏ線２７に接続される。Ｉ
／Ｏ線２７にはセンスアンプ８及び入力データレジスタ
７が接続され、全メモリセルＭＣのソースはソース線２
８を介してソース線スイッチ３に接続されている。
【０００９】次に動作について説明する。まず、図９中
の点線で囲んだメモリセルＭＣに書き込み（プログラ
ム）を行う場合を例に上げて説明する。外部から入力さ
れたデータに応じて入力データレジスタ７が活性化さ
れ、Ｉ／Ｏ線２７にプログラム電圧が供給される。同時
に、Ｘデコーダ４及びＹデコーダ５が取り込むアドレス
信号（図示せず）に基づき、Ｙデコーダ５はその出力Ｙ
１を活性状態にして出力Ｙ１が印加されるＹゲート２を
オンし、Ｘデコーダ４は、ワード線ＷＬ１を選択して電
圧Ｖｐｐを印加する。ソース線２８はプログラム時には
ソース線スイッチ３により接地される。
の点線で囲んだメモリセルＭＣに書き込み（プログラ
ム）を行う場合を例に上げて説明する。外部から入力さ
れたデータに応じて入力データレジスタ７が活性化さ
れ、Ｉ／Ｏ線２７にプログラム電圧が供給される。同時
に、Ｘデコーダ４及びＹデコーダ５が取り込むアドレス
信号（図示せず）に基づき、Ｙデコーダ５はその出力Ｙ
１を活性状態にして出力Ｙ１が印加されるＹゲート２を
オンし、Ｘデコーダ４は、ワード線ＷＬ１を選択して電
圧Ｖｐｐを印加する。ソース線２８はプログラム時には
ソース線スイッチ３により接地される。
【００１０】すると、図中の点線で囲んだ１個のメモリ
セルＭＣのみに電流が流れ、ホットエレクトロンが発生
し、しきい値電圧が高くなり、“０”の書き込みがなさ
れる。
セルＭＣのみに電流が流れ、ホットエレクトロンが発生
し、しきい値電圧が高くなり、“０”の書き込みがなさ
れる。
【００１１】消去は次のように行われる。まず、Ｘデコ
ーダ４及びＹデコーダ５が非活性化され、すべてのメモ
リセルが非選択にされる。即ち、各メモリセルのコント
ロールゲート１７が接地され、ドレイン１９はオープン
にされる一方、ソース線２８にはソース線スイッチ３に
より高電圧が供給される。こうして、トンネル現象によ
り、メモリセルのしきい値電圧は低い方にシフトし、
“１”の書き込みがなされる。ソース線２８はチップ内
またはブロック内で共通であるので、消去はチップ内ま
たはブロック内の全メモリセルＭＣに対して一括に行わ
れる。
ーダ４及びＹデコーダ５が非活性化され、すべてのメモ
リセルが非選択にされる。即ち、各メモリセルのコント
ロールゲート１７が接地され、ドレイン１９はオープン
にされる一方、ソース線２８にはソース線スイッチ３に
より高電圧が供給される。こうして、トンネル現象によ
り、メモリセルのしきい値電圧は低い方にシフトし、
“１”の書き込みがなされる。ソース線２８はチップ内
またはブロック内で共通であるので、消去はチップ内ま
たはブロック内の全メモリセルＭＣに対して一括に行わ
れる。
【００１２】次に、図９中の点線で囲んだメモリセルＭ
Ｃから読み出しを行う場合を例に挙げて読み出し動作を
説明する。まず、アドレス信号がＹデコーダ５及びＸデ
コーダ４によってデコードされ、選択されたＹゲート２
（出力Ｙ１印加）とワード線ＷＬ１が“Ｈ”（Ｖｃｃ）
となる。この時、ソース線２８は、ソース線スイッチ３
によって接地される。このメモリセルＭＣに“０”が書
き込まれている場合、そのしきい値電圧が高いため、メ
モリセルＭＣのコントロールゲート１７にワード線ＷＬ
１によって“Ｈ”が与えられても、その電圧はメモリセ
ルのしきい値電圧より低いのでメモリセルＭＣはオンせ
ず、ビット線ＢＬ１からソース線２８に電流は流れな
い。
Ｃから読み出しを行う場合を例に挙げて読み出し動作を
説明する。まず、アドレス信号がＹデコーダ５及びＸデ
コーダ４によってデコードされ、選択されたＹゲート２
（出力Ｙ１印加）とワード線ＷＬ１が“Ｈ”（Ｖｃｃ）
となる。この時、ソース線２８は、ソース線スイッチ３
によって接地される。このメモリセルＭＣに“０”が書
き込まれている場合、そのしきい値電圧が高いため、メ
モリセルＭＣのコントロールゲート１７にワード線ＷＬ
１によって“Ｈ”が与えられても、その電圧はメモリセ
ルのしきい値電圧より低いのでメモリセルＭＣはオンせ
ず、ビット線ＢＬ１からソース線２８に電流は流れな
い。
【００１３】一方、メモリセルが消去されている場合
（“１”の場合）は、コントロルゲート１７に印加され
た“Ｈ”の電圧はメモリセルのしきい値電圧より高くた
め、メモリセルはオンし、ビット線ＢＬ１からソース線
２８に電流が流れる。
（“１”の場合）は、コントロルゲート１７に印加され
た“Ｈ”の電圧はメモリセルのしきい値電圧より高くた
め、メモリセルはオンし、ビット線ＢＬ１からソース線
２８に電流が流れる。
【００１４】したがって、メモリセルＭＣを介して電流
が流れるか否かをセンスアンプ８で検出することによ
り、読み出しデータ“１”または“０”を得る。
が流れるか否かをセンスアンプ８で検出することによ
り、読み出しデータ“１”または“０”を得る。
【００１５】１ワードが複数ビットで構成されている場
合は、実際の読み出し動作においては、１つの読み出し
アドレスを指定することにより、複数ビットのデータが
同時に読み出される。図示例のように、例えば１ワード
が８ビットで構成されている場合、実際の読み出し動作
においては、１つの読み出しアドレスの指定に応じて一
本のワード線と８本のビット線が同時に選択される。選
択される８本のビット線はそれぞれ８個のデータブロッ
クＤＢ１、ＤＢ２、・・・ＤＢ８内の対応するビット線
である。
合は、実際の読み出し動作においては、１つの読み出し
アドレスを指定することにより、複数ビットのデータが
同時に読み出される。図示例のように、例えば１ワード
が８ビットで構成されている場合、実際の読み出し動作
においては、１つの読み出しアドレスの指定に応じて一
本のワード線と８本のビット線が同時に選択される。選
択される８本のビット線はそれぞれ８個のデータブロッ
クＤＢ１、ＤＢ２、・・・ＤＢ８内の対応するビット線
である。
【００１６】さて、ＥＰＲＯＭにおいては消去は紫外線
照射によってなされるため、フローティングゲートが電
気的に中性になると、それ以上はフローティングゲート
から電子が引き抜かれず、メモリトランジスタのしきい
値電圧は１Ｖ程度以下にはならない。
照射によってなされるため、フローティングゲートが電
気的に中性になると、それ以上はフローティングゲート
から電子が引き抜かれず、メモリトランジスタのしきい
値電圧は１Ｖ程度以下にはならない。
【００１７】一方、フラッシュメモリに用いられるＥＥ
ＰＲＯＭ等のトンネル現象を利用した電子の引き抜きで
は、フローティングゲートから電子が過剰に引き抜か
れ、フローティングゲートが正に帯電してしまうという
ことが起こり得る。この現象を過消去（もしくは過剰消
去）と呼ぶ。過消去がなされるとメモリトランジスタの
しきい値電圧が負になってしまうため、その後の読み出
し・書き込みに支障をきたす。
ＰＲＯＭ等のトンネル現象を利用した電子の引き抜きで
は、フローティングゲートから電子が過剰に引き抜か
れ、フローティングゲートが正に帯電してしまうという
ことが起こり得る。この現象を過消去（もしくは過剰消
去）と呼ぶ。過消去がなされるとメモリトランジスタの
しきい値電圧が負になってしまうため、その後の読み出
し・書き込みに支障をきたす。
【００１８】すなわち、フラッシュメモリにおいては、
読み出し時に非選択でワード線のレベルが“Ｌ”であ
り、メモリトランジスタのコントロールゲートに印加さ
れるレベルが“Ｌ”であっても、過消去されたメモリト
ランジスタを介してビット線ＢＬからソース線２８にか
けて電流が流れてしまうので、同一ビット線上の読み出
しを行おうとするメモリセルが“０”書き込み状態でし
きい値電圧が高くても、過消去されたメモリトランジス
タに電流が流れることにより誤って“１”を読み出して
しまう。また、書き込み時においても過消去されたメモ
リセルを介してリーク電流が流れるため、書き込みを行
おうとするメモリセルの書き込み特性が劣化し、さらに
は書き込み不能になってしまう。このため、フラッシュ
メモリでは段階的に消去動作をおこない、消去後に読み
出しを行って消去が正しく行われたかをチェックし（以
下ベリファイと呼ぶ）、消去されないビットがある場合
には再度消去を行う方法を取って、メモリセルに過消去
を引き起こす消去パルスが印加されるのを防ぐ方法が従
来から取られている。
読み出し時に非選択でワード線のレベルが“Ｌ”であ
り、メモリトランジスタのコントロールゲートに印加さ
れるレベルが“Ｌ”であっても、過消去されたメモリト
ランジスタを介してビット線ＢＬからソース線２８にか
けて電流が流れてしまうので、同一ビット線上の読み出
しを行おうとするメモリセルが“０”書き込み状態でし
きい値電圧が高くても、過消去されたメモリトランジス
タに電流が流れることにより誤って“１”を読み出して
しまう。また、書き込み時においても過消去されたメモ
リセルを介してリーク電流が流れるため、書き込みを行
おうとするメモリセルの書き込み特性が劣化し、さらに
は書き込み不能になってしまう。このため、フラッシュ
メモリでは段階的に消去動作をおこない、消去後に読み
出しを行って消去が正しく行われたかをチェックし（以
下ベリファイと呼ぶ）、消去されないビットがある場合
には再度消去を行う方法を取って、メモリセルに過消去
を引き起こす消去パルスが印加されるのを防ぐ方法が従
来から取られている。
【００１９】図１０及び図１１に上記したベリファイ動
作を含んだプログラム及び消去動作のフローチャートを
示し、図１２及び図１３上にそれぞれの動作のタイミン
グ波形図を示す。これらの図１０〜図１３及び図７を用
いて、消去及びプログラムの各工程について説明する。
従来のフラッシュメモリでは消去及びプログラムのモー
ド設定は入力データの組み合わせで行われる。つまり、
ＷＥ（ローアクティブ）の立上がり時の入力データによ
りモード設定がなされる。
作を含んだプログラム及び消去動作のフローチャートを
示し、図１２及び図１３上にそれぞれの動作のタイミン
グ波形図を示す。これらの図１０〜図１３及び図７を用
いて、消去及びプログラムの各工程について説明する。
従来のフラッシュメモリでは消去及びプログラムのモー
ド設定は入力データの組み合わせで行われる。つまり、
ＷＥ（ローアクティブ）の立上がり時の入力データによ
りモード設定がなされる。
【００２０】まず、プログラムの場合について図１０及
び図１２により説明する。初めに、電圧Ｖｃｃ、Ｖｐｐ
が立ち上げられ（ステップＳＴ１）、その後、制御信号
ＷＥが立ち下げられる。
び図１２により説明する。初めに、電圧Ｖｃｃ、Ｖｐｐ
が立ち上げられ（ステップＳＴ１）、その後、制御信号
ＷＥが立ち下げられる。
【００２１】そして、次の制御信号ＷＥの立上がりでプ
ログラムモードを指示する入力データ（４０Ｈ）がコマ
ンドレジスタ１２にラッチされる（ステップＳＴ２）。
その後、入力データがコマンドデコーダ１３でデコード
され、動作モードがプログラムモードとなる。続いて、
制御信号ＷＥが再度立ち下げられ、アドレスレジスタ６
に外部からのアドレスがラッチされ、制御信号ＷＥの立
上がりでデータＤINが書き込み回路７にラッチされる
（ステップＳＴ３）。次に、プログラムパルスがプログ
ラム電圧発生回路１０により発生され、Ｘデコーダ４、
Ｙデコーダ５に印加される。こうして前述したように、
プログラム（“０”書き込み）動作が行われる（ステッ
プＳＴ４）。
ログラムモードを指示する入力データ（４０Ｈ）がコマ
ンドレジスタ１２にラッチされる（ステップＳＴ２）。
その後、入力データがコマンドデコーダ１３でデコード
され、動作モードがプログラムモードとなる。続いて、
制御信号ＷＥが再度立ち下げられ、アドレスレジスタ６
に外部からのアドレスがラッチされ、制御信号ＷＥの立
上がりでデータＤINが書き込み回路７にラッチされる
（ステップＳＴ３）。次に、プログラムパルスがプログ
ラム電圧発生回路１０により発生され、Ｘデコーダ４、
Ｙデコーダ５に印加される。こうして前述したように、
プログラム（“０”書き込み）動作が行われる（ステッ
プＳＴ４）。
【００２２】次に、制御信号ＷＥを立ち下げて、続く制
御信号ＷＥの立上がりでプログラムベリファイモードを
指示する入力データ（Ｃ０Ｈ）がコマンドレジスタ１２
にラッチされ、動作モードがプログラムベリファイモー
ドとなる（ステップＳＴ５）。この時、消去・プログラ
ムベリファイ電圧発生回路１１により、チップ内部でプ
ログラムベリファイ電圧（〜７．０Ｖ）が発生され、Ｘ
デコーダ４に印加される。メモリセルのコントロールゲ
ート１７に与えられるこのプログラムベリファイ電圧は
通常の読み出し時の電圧５Ｖより高いため、書き込み不
十分なためにしきい値電圧が低くなっているメモリセル
はオンし易くなり、書き込み不良がより確実に発生でき
るようになる。次に、読み出しを行い（ステップＳＴ
７）、“１”が読み出されると書き込み不良として確実
に検出できるようになる。書き込み不良であれば、さら
に書き込みを繰り返す。“０”が読み出されることによ
り書き込みが正常であると判定されると（ステップＳＴ
９）、動作モードを読み出しモードに設定してプログラ
ムを終了する。
御信号ＷＥの立上がりでプログラムベリファイモードを
指示する入力データ（Ｃ０Ｈ）がコマンドレジスタ１２
にラッチされ、動作モードがプログラムベリファイモー
ドとなる（ステップＳＴ５）。この時、消去・プログラ
ムベリファイ電圧発生回路１１により、チップ内部でプ
ログラムベリファイ電圧（〜７．０Ｖ）が発生され、Ｘ
デコーダ４に印加される。メモリセルのコントロールゲ
ート１７に与えられるこのプログラムベリファイ電圧は
通常の読み出し時の電圧５Ｖより高いため、書き込み不
十分なためにしきい値電圧が低くなっているメモリセル
はオンし易くなり、書き込み不良がより確実に発生でき
るようになる。次に、読み出しを行い（ステップＳＴ
７）、“１”が読み出されると書き込み不良として確実
に検出できるようになる。書き込み不良であれば、さら
に書き込みを繰り返す。“０”が読み出されることによ
り書き込みが正常であると判定されると（ステップＳＴ
９）、動作モードを読み出しモードに設定してプログラ
ムを終了する。
【００２３】次に消去の場合について図１１及び図１３
により説明する。初めに、電圧Ｖｃｃ、Ｖｐｐが立ち上
げられ（ステップＳＴ１０）、続いて、前述のプログラ
ムフローを用いて全ビットに“０”の書き込みを行う
（ステップＳＴ１１）。これは消去されたメモリセルを
さらに消去すると、メモリセルが過消去されるためであ
る。次に、制御信号ＷＥを立下げて、続く制御信号ＷＥ
の立上がりで消去コマンド（２０Ｈ）を入力する（ステ
ップＳＴ１２）。続いて、制御信号ＷＥを再度立下げ
て、続く制御信号ＷＥの立上がりで消去確認コマンド
（２０Ｈ）を入力する（ステップＳＴ１３）。この時チ
ップ内部で消去パルスが発生され、続く制御信号ＷＥの
立下がりまでソース線スイッチ３を通じて、メモリセル
のソース１８に電圧Ｖｐｐが印加される（ステップＳＴ
１４）。この立下がりでアドレスもラッチされる。こう
して、メモリセルの消去動作（“１”の書き込み）が実
行される。続く制御信号ＷＥの立上がりで消去ベリファ
イコマンド（Ａ０Ｈ）がラッチされて、動作モードが消
去ベリファイモードとなる（ステップＳＴ１５）。この
時、消去・プログラムベリファイ電圧発生回路１１によ
り、消去ベリファイ電圧（〜３．２Ｖ）が発生され、Ｘ
デコーダ４に印加される。メモリセルのコントロールゲ
ート１７に与えられるこの消去ベリファイ電圧は、通常
の読み出し時の電圧（５Ｖ）より低いため、消去不十分
でしきい値電圧が消去十分なメモリセルのしきい値電圧
より高いメモリセルはオンしにくくなる。したがって、
消去動作後の読み出しを行い（ステップＳＴ１６）、
“０”が読み出されることにより消去不十分であると判
定できる（ステップＳＴ１７）。消去不十分であれば、
さらに消去を繰り返す。“１”が読み出されることによ
り消去がなされていることが確認できると、アドレスを
増加し（ステップＳＴ１９）、次のアドレスの消去デー
タのベリファイを行なう。ベリファイしたアドレスがラ
ストアドレスならば（ステップＳＴ１８）、動作モード
を読み出しモードに設定して（ステップＳＴ２０）、消
去動作を終了する。
により説明する。初めに、電圧Ｖｃｃ、Ｖｐｐが立ち上
げられ（ステップＳＴ１０）、続いて、前述のプログラ
ムフローを用いて全ビットに“０”の書き込みを行う
（ステップＳＴ１１）。これは消去されたメモリセルを
さらに消去すると、メモリセルが過消去されるためであ
る。次に、制御信号ＷＥを立下げて、続く制御信号ＷＥ
の立上がりで消去コマンド（２０Ｈ）を入力する（ステ
ップＳＴ１２）。続いて、制御信号ＷＥを再度立下げ
て、続く制御信号ＷＥの立上がりで消去確認コマンド
（２０Ｈ）を入力する（ステップＳＴ１３）。この時チ
ップ内部で消去パルスが発生され、続く制御信号ＷＥの
立下がりまでソース線スイッチ３を通じて、メモリセル
のソース１８に電圧Ｖｐｐが印加される（ステップＳＴ
１４）。この立下がりでアドレスもラッチされる。こう
して、メモリセルの消去動作（“１”の書き込み）が実
行される。続く制御信号ＷＥの立上がりで消去ベリファ
イコマンド（Ａ０Ｈ）がラッチされて、動作モードが消
去ベリファイモードとなる（ステップＳＴ１５）。この
時、消去・プログラムベリファイ電圧発生回路１１によ
り、消去ベリファイ電圧（〜３．２Ｖ）が発生され、Ｘ
デコーダ４に印加される。メモリセルのコントロールゲ
ート１７に与えられるこの消去ベリファイ電圧は、通常
の読み出し時の電圧（５Ｖ）より低いため、消去不十分
でしきい値電圧が消去十分なメモリセルのしきい値電圧
より高いメモリセルはオンしにくくなる。したがって、
消去動作後の読み出しを行い（ステップＳＴ１６）、
“０”が読み出されることにより消去不十分であると判
定できる（ステップＳＴ１７）。消去不十分であれば、
さらに消去を繰り返す。“１”が読み出されることによ
り消去がなされていることが確認できると、アドレスを
増加し（ステップＳＴ１９）、次のアドレスの消去デー
タのベリファイを行なう。ベリファイしたアドレスがラ
ストアドレスならば（ステップＳＴ１８）、動作モード
を読み出しモードに設定して（ステップＳＴ２０）、消
去動作を終了する。
【００２４】
【発明が解決しようとする課題】従来のフラッシュメモ
リは以上のように構成されているので、あるメモリセル
に対するプログラム時には書き込み直後にそのメモリセ
ルのみに対するプログラムベリファイ動作を行っている
だけであり、非選択のメモリセルに対するベリファイ動
作は行っていない。
リは以上のように構成されているので、あるメモリセル
に対するプログラム時には書き込み直後にそのメモリセ
ルのみに対するプログラムベリファイ動作を行っている
だけであり、非選択のメモリセルに対するベリファイ動
作は行っていない。
【００２５】ところが、あるメモリセルに対するプログ
ラムをする場合、選択したワード線ＷＬに接続されてい
る非選択のメモリセルＭＣのコントロールゲートにも高
電圧Ｖｐｐが印加されるので、この非選択のメモリセル
が“０”を蓄積している場合、そのフローティングゲー
トの電荷がトンネル現象によりコントロールゲートに引
き抜かれて蓄積データが“１”に変化する場合があると
いう問題点があった。あるいは、プログラム時に選択し
たビット線ＢＬに接続されている非選択セルのドレイン
にもＶｃｃが印加されるので、この非選択のメモリセル
が“０”を蓄積している場合、そのフローティングゲー
トの電荷がトンネル現象によりドレインに引き抜かれて
蓄積データが“１”に変化する場合もあるという問題点
があった。さらに、熱等によりメモリセル内の蓄積デー
タが揮発してしまうという問題点もあった。
ラムをする場合、選択したワード線ＷＬに接続されてい
る非選択のメモリセルＭＣのコントロールゲートにも高
電圧Ｖｐｐが印加されるので、この非選択のメモリセル
が“０”を蓄積している場合、そのフローティングゲー
トの電荷がトンネル現象によりコントロールゲートに引
き抜かれて蓄積データが“１”に変化する場合があると
いう問題点があった。あるいは、プログラム時に選択し
たビット線ＢＬに接続されている非選択セルのドレイン
にもＶｃｃが印加されるので、この非選択のメモリセル
が“０”を蓄積している場合、そのフローティングゲー
トの電荷がトンネル現象によりドレインに引き抜かれて
蓄積データが“１”に変化する場合もあるという問題点
があった。さらに、熱等によりメモリセル内の蓄積デー
タが揮発してしまうという問題点もあった。
【００２６】このようにデータを保持できない現象は、
メモリの大容量化に伴ってメモリセルサイズがますます
縮小された結果、頻繁に発生するようになっている。さ
らに、上記フラッシュメモリをファイルメモリとして使
用する場合は、メモリの書換え回数が増大し、その書換
えの度に上記のように選択ワード線ＷＬまたは選択ビッ
ト線ＢＬに接続された非選択セルに対するディスターブ
ストレスが加わり、データの保持が困難になっている。
メモリの大容量化に伴ってメモリセルサイズがますます
縮小された結果、頻繁に発生するようになっている。さ
らに、上記フラッシュメモリをファイルメモリとして使
用する場合は、メモリの書換え回数が増大し、その書換
えの度に上記のように選択ワード線ＷＬまたは選択ビッ
ト線ＢＬに接続された非選択セルに対するディスターブ
ストレスが加わり、データの保持が困難になっている。
【００２７】従来は、このようにデータの書き込み直後
または消去直後のそのデータのベリファイ動作の後に不
良データに変化したデータを保持しているフラッシュメ
モリは、出荷前のテストによってのみ検出され、不良の
フラッシュメモリが発見された場合はそのフラッシュメ
モリを廃棄せざるを得なかったので、フラッシュメモリ
の製造上の無駄があり、ひいてはメモリ価格の上昇をも
たらすなどの問題点があった。
または消去直後のそのデータのベリファイ動作の後に不
良データに変化したデータを保持しているフラッシュメ
モリは、出荷前のテストによってのみ検出され、不良の
フラッシュメモリが発見された場合はそのフラッシュメ
モリを廃棄せざるを得なかったので、フラッシュメモリ
の製造上の無駄があり、ひいてはメモリ価格の上昇をも
たらすなどの問題点があった。
【００２８】この発明は上記のような問題点を解消する
ためになされたもので、プログラムベリファイモードと
イレーズベリファイモードを巧みに利用することによ
り、データの書き込み直後または消去直後のベリファイ
動作とは別に、不良データを保持しているメモリセルの
特定と不良データの修復が可能なデータリフレッシュ機
能を備えたフラッシュメモリを得ることを目的とする。
ためになされたもので、プログラムベリファイモードと
イレーズベリファイモードを巧みに利用することによ
り、データの書き込み直後または消去直後のベリファイ
動作とは別に、不良データを保持しているメモリセルの
特定と不良データの修復が可能なデータリフレッシュ機
能を備えたフラッシュメモリを得ることを目的とする。
【００２９】また、この発明は、プログラムベリファイ
モードとイレーズベリファイモードを利用して、まず不
良データが存在するブロックを特定し、次いで上記のメ
モリセルの特定と不良データの修復をすることにより、
短時間に不良データの検索修復が可能なデータリフレッ
シュ機能を有するフラッシュメモリを得ることを目的と
する。
モードとイレーズベリファイモードを利用して、まず不
良データが存在するブロックを特定し、次いで上記のメ
モリセルの特定と不良データの修復をすることにより、
短時間に不良データの検索修復が可能なデータリフレッ
シュ機能を有するフラッシュメモリを得ることを目的と
する。
【００３０】また、この発明は、プログラムベリファイ
モードとイレーズベリファイモードを巧みに利用するこ
とにより、データの書き込み直後または消去直後のベリ
ファイ動作とは別に、不良データを保持しているメモリ
セルの特定と不良データの修復が可能なフラッシュメモ
リのデータリフレッシュ方法を得ることを目的とする。
モードとイレーズベリファイモードを巧みに利用するこ
とにより、データの書き込み直後または消去直後のベリ
ファイ動作とは別に、不良データを保持しているメモリ
セルの特定と不良データの修復が可能なフラッシュメモ
リのデータリフレッシュ方法を得ることを目的とする。
【００３１】またさらに、この発明は、プログラムベリ
ファイモードとイレーズベリファイモードを利用して、
まず不良データが存在するブロックを特定し、次いで上
記のメモリセルの特定と不良データの修復をすることに
より、短時間に不良データの検索修復が可能なフラッシ
ュメモリのデータリフレッシュ方法を得ることを目的と
する。
ファイモードとイレーズベリファイモードを利用して、
まず不良データが存在するブロックを特定し、次いで上
記のメモリセルの特定と不良データの修復をすることに
より、短時間に不良データの検索修復が可能なフラッシ
ュメモリのデータリフレッシュ方法を得ることを目的と
する。
【００３２】
【課題を解決するための手段】請求項１の発明に係るデ
ータリフレッシュ機能を有するフラッシュメモリは、プ
ログラムベリファイモードで読み出しアドレスの指定に
応じて読み出されたデータと、イレーズベリファイモー
ドで前記読み出しアドレスと同一アドレスの指定に応じ
て読み出されたデータとを比較する比較手段と、この比
較手段により不一致のデータが検出された場合に該不一
致のデータに対応するメモリセルのデータの書換え制御
をする書換え制御手段とを備えたものである。
ータリフレッシュ機能を有するフラッシュメモリは、プ
ログラムベリファイモードで読み出しアドレスの指定に
応じて読み出されたデータと、イレーズベリファイモー
ドで前記読み出しアドレスと同一アドレスの指定に応じ
て読み出されたデータとを比較する比較手段と、この比
較手段により不一致のデータが検出された場合に該不一
致のデータに対応するメモリセルのデータの書換え制御
をする書換え制御手段とを備えたものである。
【００３３】請求項２の発明に係るデータリフレッシュ
機能を有するフラッシュメモリは、請求項１の発明にお
いて、比較手段により一致が検出された場合または書換
え制御手段による書換えの後に前記読み出しアドレスを
インクリメントするアドレスインクリメント手段を備え
たものである。
機能を有するフラッシュメモリは、請求項１の発明にお
いて、比較手段により一致が検出された場合または書換
え制御手段による書換えの後に前記読み出しアドレスを
インクリメントするアドレスインクリメント手段を備え
たものである。
【００３４】請求項３の発明に係るデータリフレッシュ
機能を有するフラッシュメモリは、複数のブロックの１
つの全メモリセルから、プログラムベリファイモードで
読み出したデータの加算結果とイレーズベリファイモー
ドで読み出したデータの加算結果とを比較し、加算結果
の不一致を検出した場合に不一致が検出されたブロック
内で、プログラムベリファイモードで読み出しアドレス
の指定に応じて読み出されたデータと、イレーズベリフ
ァイモードで前記読み出しアドレスと同一アドレスの指
定に応じて読み出されたデータとを比較する比較手段
と、この比較手段により不一致のデータが検出された場
合に不一致のデータに対応するメモリセルのデータを書
換え制御する書換え制御手段とを備えたものである。
機能を有するフラッシュメモリは、複数のブロックの１
つの全メモリセルから、プログラムベリファイモードで
読み出したデータの加算結果とイレーズベリファイモー
ドで読み出したデータの加算結果とを比較し、加算結果
の不一致を検出した場合に不一致が検出されたブロック
内で、プログラムベリファイモードで読み出しアドレス
の指定に応じて読み出されたデータと、イレーズベリフ
ァイモードで前記読み出しアドレスと同一アドレスの指
定に応じて読み出されたデータとを比較する比較手段
と、この比較手段により不一致のデータが検出された場
合に不一致のデータに対応するメモリセルのデータを書
換え制御する書換え制御手段とを備えたものである。
【００３５】請求項４の発明に係るデータリフレッシュ
機能を有するフラッシュメモリは、請求項３の発明にお
いて、比較手段により一致が検出された場合または書換
え制御手段による書換えの後に読み出しアドレスをイン
クリメントする読み出しアドレスインクリメント手段
と、比較手段により加算結果の一致が検出された場合ま
たは書換え制御手段による書換えの後にブロックアドレ
スをインクリメントするブロックアドレスインクリメン
ト手段とを備えたものである。
機能を有するフラッシュメモリは、請求項３の発明にお
いて、比較手段により一致が検出された場合または書換
え制御手段による書換えの後に読み出しアドレスをイン
クリメントする読み出しアドレスインクリメント手段
と、比較手段により加算結果の一致が検出された場合ま
たは書換え制御手段による書換えの後にブロックアドレ
スをインクリメントするブロックアドレスインクリメン
ト手段とを備えたものである。
【００３６】請求項５の発明に係るデータリフレッシュ
機能を有するフラッシュメモリは、請求項２または４の
発明において、第１の記憶手段及び第２の記憶手段はそ
れぞれ１個以上のビットからなるデータを記憶するもの
であり、書換え制御手段は不一致のビットに対応するメ
モリセルのデータのみを書換え制御するものである。
機能を有するフラッシュメモリは、請求項２または４の
発明において、第１の記憶手段及び第２の記憶手段はそ
れぞれ１個以上のビットからなるデータを記憶するもの
であり、書換え制御手段は不一致のビットに対応するメ
モリセルのデータのみを書換え制御するものである。
【００３７】請求項６の発明に係るデータリフレッシュ
機能を有するフラッシュメモリは、書換え制御手段は、
前記不一致のビットに対応するメモリセルのデータを情
報書き込み状態に書換えるものである。
機能を有するフラッシュメモリは、書換え制御手段は、
前記不一致のビットに対応するメモリセルのデータを情
報書き込み状態に書換えるものである。
【００３８】請求項７の発明に係るフラッシュメモリの
データリフレッシュ方法は、プログラムベリファイモー
ドで読み出しアドレスの指定に応じてデータを読み出す
ステップと、前記イレーズベリファイモードで前記読み
出しアドレスと同一アドレスの指定に応じてデータを読
み出すステップと、読み出したデータを比較するステッ
プと、この比較により不一致のデータが検出された場合
に該不一致のデータに対応するメモリセルのデータを書
換えるステップとを備えたものである。
データリフレッシュ方法は、プログラムベリファイモー
ドで読み出しアドレスの指定に応じてデータを読み出す
ステップと、前記イレーズベリファイモードで前記読み
出しアドレスと同一アドレスの指定に応じてデータを読
み出すステップと、読み出したデータを比較するステッ
プと、この比較により不一致のデータが検出された場合
に該不一致のデータに対応するメモリセルのデータを書
換えるステップとを備えたものである。
【００３９】請求項８の発明に係るフラッシュメモリの
データリフレッシュ方法は、比較により一致が検出され
た場合または前記書換えの後に前記読み出しアドレスを
インクリメントするステップをさらに備えたものであ
る。
データリフレッシュ方法は、比較により一致が検出され
た場合または前記書換えの後に前記読み出しアドレスを
インクリメントするステップをさらに備えたものであ
る。
【００４０】請求項９の発明に係るフラッシュメモリの
データリフレッシュ方法は、複数のブロックの１つの全
メモリセルから、プログラムベリファイモードで読み出
したデータの加算結果とイレーズベリファイモードで読
み出したデータの加算結果とを比較し、加算結果の不一
致を検出した場合に不一致が検出されたブロック内で、
プログラムベリファイモードで読み出しアドレスの指定
に応じて読み出されたデータと、イレーズベリファイモ
ードで前記読み出しアドレスと同一アドレスの指定に応
じて読み出されたデータとを比較するステップと、この
比較により不一致のデータが検出された場合に不一致の
データに対応するメモリセルのデータを書換えるステッ
プとを備えたものである。
データリフレッシュ方法は、複数のブロックの１つの全
メモリセルから、プログラムベリファイモードで読み出
したデータの加算結果とイレーズベリファイモードで読
み出したデータの加算結果とを比較し、加算結果の不一
致を検出した場合に不一致が検出されたブロック内で、
プログラムベリファイモードで読み出しアドレスの指定
に応じて読み出されたデータと、イレーズベリファイモ
ードで前記読み出しアドレスと同一アドレスの指定に応
じて読み出されたデータとを比較するステップと、この
比較により不一致のデータが検出された場合に不一致の
データに対応するメモリセルのデータを書換えるステッ
プとを備えたものである。
【００４１】請求項１０の発明に係るフラッシュメモリ
のデータリフレッシュ方法は、請求項９の発明におい
て、比較により指定読み出しアドレスにおけるデータの
一致が検出された場合または書換え制御手段による書換
えの後に読み出しアドレスをインクリメントするステッ
プと、比較により加算結果の一致が検出された場合また
は書換えの後にブロックアドレスをインクリメントする
ステップとを備えたものである。
のデータリフレッシュ方法は、請求項９の発明におい
て、比較により指定読み出しアドレスにおけるデータの
一致が検出された場合または書換え制御手段による書換
えの後に読み出しアドレスをインクリメントするステッ
プと、比較により加算結果の一致が検出された場合また
は書換えの後にブロックアドレスをインクリメントする
ステップとを備えたものである。
【００４２】請求項１１の発明に係るフラッシュメモリ
のデータリフレッシュ方法は、請求項８または１０の発
明において、記憶するステップでは１つの読み出しアド
レスに応じて１個以上のビットからなるデータを記憶
し、書換えるステップでは比較により不一致のビットが
検出された場合に該不一致のビットに対応するメモリセ
ルのデータのみを書換えるものである。
のデータリフレッシュ方法は、請求項８または１０の発
明において、記憶するステップでは１つの読み出しアド
レスに応じて１個以上のビットからなるデータを記憶
し、書換えるステップでは比較により不一致のビットが
検出された場合に該不一致のビットに対応するメモリセ
ルのデータのみを書換えるものである。
【００４３】請求項１２の発明に係るフラッシュメモリ
のデータリフレッシュ方法は、請求項１１の発明におい
て、書換えるステップでは、不一致のビットに対応する
メモリセルのデータを情報書き込み状態に書換えるもの
である。
のデータリフレッシュ方法は、請求項１１の発明におい
て、書換えるステップでは、不一致のビットに対応する
メモリセルのデータを情報書き込み状態に書換えるもの
である。
【００４４】請求項１３の発明に係るフラッシュメモリ
のデータリフレッシュ方法は、請求項７の発明における
プログラムベリファイモードとイレーズベリファイモー
ドの順序を逆にしたものである。
のデータリフレッシュ方法は、請求項７の発明における
プログラムベリファイモードとイレーズベリファイモー
ドの順序を逆にしたものである。
【００４５】請求項１４の発明に係るフラッシュメモリ
のデータリフレッシュ方法は、請求項９の発明における
プログラムベリファイモードとイレーズベリファイモー
ドの順序を逆にしたものである。
のデータリフレッシュ方法は、請求項９の発明における
プログラムベリファイモードとイレーズベリファイモー
ドの順序を逆にしたものである。
【００４６】
【作用】請求項１の発明におけるデータリフレッシュ機
能を有するフラッシュメモリは、アドレス毎にプログラ
ムベリファイモードでの読み出しデータとイレーズベリ
ファイモードでの読み出しデータとを比較することによ
り、メモリセルへの書き込み直後あるいは消去直後のベ
リファイの後にデータが変化して不良データになって
も、任意のアドレスの不良データの検索及び修復が可能
になる。
能を有するフラッシュメモリは、アドレス毎にプログラ
ムベリファイモードでの読み出しデータとイレーズベリ
ファイモードでの読み出しデータとを比較することによ
り、メモリセルへの書き込み直後あるいは消去直後のベ
リファイの後にデータが変化して不良データになって
も、任意のアドレスの不良データの検索及び修復が可能
になる。
【００４７】請求項２の発明におけるデータリフレッシ
ュ機能を有するフラッシュメモリは、請求項１の発明に
おいて、比較結果が一致した場合またはデータの修復の
後にアドレスをインクリメントするので、フラッシュメ
モリ内の全メモリセルについて、不良データの検索及び
修復が可能になる。
ュ機能を有するフラッシュメモリは、請求項１の発明に
おいて、比較結果が一致した場合またはデータの修復の
後にアドレスをインクリメントするので、フラッシュメ
モリ内の全メモリセルについて、不良データの検索及び
修復が可能になる。
【００４８】請求項３の発明におけるデータリフレッシ
ュ機能を有するフラッシュメモリは、ブロック毎に不良
データを検索し、不良ブロック内の任意のアドレスの不
良データの検索及び修復をするので、請求項１の発明と
比較してより短時間に任意のアドレスの不良データの検
索及び修復が可能になる。
ュ機能を有するフラッシュメモリは、ブロック毎に不良
データを検索し、不良ブロック内の任意のアドレスの不
良データの検索及び修復をするので、請求項１の発明と
比較してより短時間に任意のアドレスの不良データの検
索及び修復が可能になる。
【００４９】請求項４の発明におけるデータリフレッシ
ュ機能を有するフラッシュメモリは、請求項３の発明に
おいて、比較結果が一致した場合またはデータの修復の
後にアドレスをインクリメントし、且つ、ブロック内で
の加算結果が一致した場合またはデータの修復の後にブ
ロックアドレスをインクリメントするので、請求項２の
発明と比較してより短時間にフラッシュメモリ内の全メ
モリセルについて、不良データの検索及び修復が可能に
なる。
ュ機能を有するフラッシュメモリは、請求項３の発明に
おいて、比較結果が一致した場合またはデータの修復の
後にアドレスをインクリメントし、且つ、ブロック内で
の加算結果が一致した場合またはデータの修復の後にブ
ロックアドレスをインクリメントするので、請求項２の
発明と比較してより短時間にフラッシュメモリ内の全メ
モリセルについて、不良データの検索及び修復が可能に
なる。
【００５０】請求項５の発明におけるデータリフレッシ
ュ機能を有するフラッシュメモリは、１つの読み出しア
ドレス信号に応じて１個以上のビットからなるデータを
比較し、不一致のビットに対応したメモリセルのデータ
のみを書換えるようにしたので、請求項２または４の発
明の作用に加えて、不良データの検索及び修復を効率よ
く行うことが可能になる。
ュ機能を有するフラッシュメモリは、１つの読み出しア
ドレス信号に応じて１個以上のビットからなるデータを
比較し、不一致のビットに対応したメモリセルのデータ
のみを書換えるようにしたので、請求項２または４の発
明の作用に加えて、不良データの検索及び修復を効率よ
く行うことが可能になる。
【００５１】請求項６の発明におけるデータリフレッシ
ュ機能を有するフラッシュメモリは、不良データの書換
えは正しいデータが情報書き込み状態と情報消去状態の
いずれであっても情報書き込み状態にするようにしたの
で、不良データの修復が簡単に行える。
ュ機能を有するフラッシュメモリは、不良データの書換
えは正しいデータが情報書き込み状態と情報消去状態の
いずれであっても情報書き込み状態にするようにしたの
で、不良データの修復が簡単に行える。
【００５２】請求項７の発明におけるフラッシュメモリ
のデータリフレッシュ方法は、アドレス毎にプログラム
ベリファイモードで読み出されたデータとイレーズベリ
ファイモードで読み出されたデータとを比較し、不一致
かどうかを検出するようにしたので、メモリセルへの書
き込み直後あるいは消去直後のベリファイの後に変化し
て不良データになっても任意のアドレスの不良データの
検索及び修復が可能になる。
のデータリフレッシュ方法は、アドレス毎にプログラム
ベリファイモードで読み出されたデータとイレーズベリ
ファイモードで読み出されたデータとを比較し、不一致
かどうかを検出するようにしたので、メモリセルへの書
き込み直後あるいは消去直後のベリファイの後に変化し
て不良データになっても任意のアドレスの不良データの
検索及び修復が可能になる。
【００５３】請求項８の発明におけるフラッシュメモリ
のデータリフレッシュ方法は、請求項６の発明におい
て、不良データの書換えの後に読み出しアドレスをイン
クリメントするようにしたので、フラッシュメモリ内の
全メモリセルについて、不良データの検索が可能にな
る。
のデータリフレッシュ方法は、請求項６の発明におい
て、不良データの書換えの後に読み出しアドレスをイン
クリメントするようにしたので、フラッシュメモリ内の
全メモリセルについて、不良データの検索が可能にな
る。
【００５４】請求項９の発明におけるフラッシュメモリ
のデータリフレッシュ方法は、ブロック毎に不良データ
を検索し、不良ブロック内の任意のアドレスの不良デー
タの検索及び修復をするので、請求項７の発明と比較し
てより短時間に任意のアドレスの不良データの検索及び
修復が可能になる。
のデータリフレッシュ方法は、ブロック毎に不良データ
を検索し、不良ブロック内の任意のアドレスの不良デー
タの検索及び修復をするので、請求項７の発明と比較し
てより短時間に任意のアドレスの不良データの検索及び
修復が可能になる。
【００５５】請求項１０の発明におけるフラッシュメモ
リのデータリフレッシュ方法は、請求項９の発明におい
て、比較結果が一致した場合またはデータの修復の後に
アドレスをインクリメントし、且つ、ブロック内での加
算結果が一致した場合またはデータの修復の後にブロッ
クアドレスをインクリメントするので、請求項８の発明
と比較してより短時間にフラッシュメモリ内の全メモリ
セルについて、不良データの検索及び修復が可能にな
る。
リのデータリフレッシュ方法は、請求項９の発明におい
て、比較結果が一致した場合またはデータの修復の後に
アドレスをインクリメントし、且つ、ブロック内での加
算結果が一致した場合またはデータの修復の後にブロッ
クアドレスをインクリメントするので、請求項８の発明
と比較してより短時間にフラッシュメモリ内の全メモリ
セルについて、不良データの検索及び修復が可能にな
る。
【００５６】請求項１１の発明におけるフラッシュメモ
リのデータリフレッシュ方法は、１個以上のビットから
なるデータが比較され、不一致のビットに対応したメモ
リセルのデータのみを書換えるようにしたので、請求項
８または１０の発明の作用に加えて、不良データの検索
及び修復を効率よく行うことが可能になる。
リのデータリフレッシュ方法は、１個以上のビットから
なるデータが比較され、不一致のビットに対応したメモ
リセルのデータのみを書換えるようにしたので、請求項
８または１０の発明の作用に加えて、不良データの検索
及び修復を効率よく行うことが可能になる。
【００５７】請求項１２の発明におけるフラッシュメモ
リのデータリフレッシュ方法は、不良データの書換えは
正しいデータが情報書き込み状態と情報消去状態のいず
れであっても情報書き込み状態にするようにしたので、
不良データの修復が簡単に行える。
リのデータリフレッシュ方法は、不良データの書換えは
正しいデータが情報書き込み状態と情報消去状態のいず
れであっても情報書き込み状態にするようにしたので、
不良データの修復が簡単に行える。
【００５８】請求項１３の発明におけるフラッシュメモ
リのデータリフレッシュ方法は、請求項６の発明におけ
るプログラムベリファイモードとイレーズベリファイモ
ードの順序を逆にしたものであり、請求項６の発明の作
用と同様の作用をする。
リのデータリフレッシュ方法は、請求項６の発明におけ
るプログラムベリファイモードとイレーズベリファイモ
ードの順序を逆にしたものであり、請求項６の発明の作
用と同様の作用をする。
【００５９】請求項１４の発明におけるフラッシュメモ
リのデータリフレッシュ方法は、請求項９の発明におけ
るプログラムベリファイモードとイレーズベリファイモ
ードの順序を逆にしたものであり、請求項９の発明の作
用と同様の作用をする。
リのデータリフレッシュ方法は、請求項９の発明におけ
るプログラムベリファイモードとイレーズベリファイモ
ードの順序を逆にしたものであり、請求項９の発明の作
用と同様の作用をする。
【００６０】
実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の実施例１によるフラッシュメモ
リの構成を示すブロック図である。図１においては、３
１は入出力バッファ９から入力されコマンドデコーダ１
３によりデコードされたコマンドが不良データのリフレ
ッシュコマンドの時に活性化されて、レジスタ群３２、
及び比較回路３３を制御し、読み出しアドレスを指定す
るとともに、ベリファイ動作時にプログラムベリファイ
モードとイレーズベリファイモードとを異なるタイミン
グで設定する制御回路（制御手段）、３１ａは比較回路
３３により不一致のデータが検出された場合にその不一
致のデータに対応するメモリセルのデータのみを書換え
るための制御をする書換え制御手段、３１ｂは比較回路
３３により一致が検出された場合またはデータの書換え
の後に読み出しアドレスをインクリメントするための制
御を行うアドレスインクリメント手段、３２はメモリセ
ルに格納されているデータが不良かどうかをチェックす
るときに使用される２つのレジスタＡ（第１の記憶手
段）３２ａ及びレジスタＢ（第２の記憶手段）３２ｂに
より構成されているレジスタ群、３２ａはプログラムベ
リファイモードで読み出しアドレス信号に応じて読み出
されたデータを記憶するレジスタＡ、３２ｂはイレーズ
ベリファイモードで上記と同じ読み出しアドレス信号に
応じて読み出されたデータを記憶するレジスタＢ、３３
は２つのレジスタ３２ａ及び３２ｂに格納されたデータ
を比較して比較結果を制御回路３１に伝達する比較回路
（比較手段）である。
する。図１はこの発明の実施例１によるフラッシュメモ
リの構成を示すブロック図である。図１においては、３
１は入出力バッファ９から入力されコマンドデコーダ１
３によりデコードされたコマンドが不良データのリフレ
ッシュコマンドの時に活性化されて、レジスタ群３２、
及び比較回路３３を制御し、読み出しアドレスを指定す
るとともに、ベリファイ動作時にプログラムベリファイ
モードとイレーズベリファイモードとを異なるタイミン
グで設定する制御回路（制御手段）、３１ａは比較回路
３３により不一致のデータが検出された場合にその不一
致のデータに対応するメモリセルのデータのみを書換え
るための制御をする書換え制御手段、３１ｂは比較回路
３３により一致が検出された場合またはデータの書換え
の後に読み出しアドレスをインクリメントするための制
御を行うアドレスインクリメント手段、３２はメモリセ
ルに格納されているデータが不良かどうかをチェックす
るときに使用される２つのレジスタＡ（第１の記憶手
段）３２ａ及びレジスタＢ（第２の記憶手段）３２ｂに
より構成されているレジスタ群、３２ａはプログラムベ
リファイモードで読み出しアドレス信号に応じて読み出
されたデータを記憶するレジスタＡ、３２ｂはイレーズ
ベリファイモードで上記と同じ読み出しアドレス信号に
応じて読み出されたデータを記憶するレジスタＢ、３３
は２つのレジスタ３２ａ及び３２ｂに格納されたデータ
を比較して比較結果を制御回路３１に伝達する比較回路
（比較手段）である。
【００６１】他の部分１〜１４は図７に示した従来のフ
ラッシュメモリにおけるものと同一であるので説明を省
略する。なお、メモリアレイ１は本実施例でも図９に示
した従来例と同様に一例として３２個のブロックＢＫ１
〜ＢＫ３２からなっており、各ブロックは８個のデータ
ブロックＤＢ１〜ＤＢ８からなっているとしているが、
ブロックの数及びデータブロックの数は設計に応じて任
意に選ぶことができることは勿論である。
ラッシュメモリにおけるものと同一であるので説明を省
略する。なお、メモリアレイ１は本実施例でも図９に示
した従来例と同様に一例として３２個のブロックＢＫ１
〜ＢＫ３２からなっており、各ブロックは８個のデータ
ブロックＤＢ１〜ＤＢ８からなっているとしているが、
ブロックの数及びデータブロックの数は設計に応じて任
意に選ぶことができることは勿論である。
【００６２】また、書換え制御手段３１ａ及びアドレス
インクリメント手段３１ｂは図示例では制御回路３１内
に設けたが、制御回路３１とは別に設けてもよい。
インクリメント手段３１ｂは図示例では制御回路３１内
に設けたが、制御回路３１とは別に設けてもよい。
【００６３】不良データの修復を行うためには、不良デ
ータの検索、すなわち、不良データが存在するアドレス
と、そのアドレスに格納されている不良ビットとを特定
する必要がある。これを実現するために、この発明の実
施例により、プログラムベリファイモードとイレーズベ
リファイモードとを用いる。
ータの検索、すなわち、不良データが存在するアドレス
と、そのアドレスに格納されている不良ビットとを特定
する必要がある。これを実現するために、この発明の実
施例により、プログラムベリファイモードとイレーズベ
リファイモードとを用いる。
【００６４】図２はこの発明の実施例による不良データ
の検索の原理を説明するための、メモリセルのコントロ
ールゲート−ソース間の電圧ＶGSとドレイン−ソース間
の電流ＩDSとの間の特性を示すグラフ図である。
の検索の原理を説明するための、メモリセルのコントロ
ールゲート−ソース間の電圧ＶGSとドレイン−ソース間
の電流ＩDSとの間の特性を示すグラフ図である。
【００６５】メモリセルが正常である場合は、メモリセ
ルに蓄積されているデータが“０”の場合は、そのメモ
リセルのしきい値電圧Ｖthはプログラムベリファイ電圧
ＰＢＶよりも高く、メモリセルに蓄積されているデータ
が“１”の場合は、そのメモリセルのしきい値電圧Ｖth
はイレーズベリファイ電圧ＥＢＶよりも低い。この正常
状態で、メモリセルの読み出しを行えば、読み出しモー
ドがプログラムベリファイモードとイレーズベリファイ
モードのいずれであっても、“０”のデータは“０”と
して読み出され、“１”のデータは“１”として読み出
される。
ルに蓄積されているデータが“０”の場合は、そのメモ
リセルのしきい値電圧Ｖthはプログラムベリファイ電圧
ＰＢＶよりも高く、メモリセルに蓄積されているデータ
が“１”の場合は、そのメモリセルのしきい値電圧Ｖth
はイレーズベリファイ電圧ＥＢＶよりも低い。この正常
状態で、メモリセルの読み出しを行えば、読み出しモー
ドがプログラムベリファイモードとイレーズベリファイ
モードのいずれであっても、“０”のデータは“０”と
して読み出され、“１”のデータは“１”として読み出
される。
【００６６】ところが、メモリセルが不良になると、そ
のしきい値は図２にＮＧデータとして示すようになる。
この結果、メモリセルに蓄積されていたデータが“０”
の場合は、そのメモリセルのシフトしたしきい値電圧は
プログラムベリファイ電圧ＰＢＶよりも低くなり、メモ
リセルに蓄積されていたデータが“１”の場合は、その
メモリセルのシフトしたしきい値電圧はイレーズベリフ
ァイ電圧ＥＢＶよりも高くなる。
のしきい値は図２にＮＧデータとして示すようになる。
この結果、メモリセルに蓄積されていたデータが“０”
の場合は、そのメモリセルのシフトしたしきい値電圧は
プログラムベリファイ電圧ＰＢＶよりも低くなり、メモ
リセルに蓄積されていたデータが“１”の場合は、その
メモリセルのシフトしたしきい値電圧はイレーズベリフ
ァイ電圧ＥＢＶよりも高くなる。
【００６７】したがって、“０”または“１”が格納さ
れていたメモリセルのしきい値がＮＧデータとして示す
しきい値に変化したメモリセルの読み出しを、プログラ
ムベリファイモードで行うとＰＢＶ＞シフトしたしきい
値電圧なので“１”として読み出され、イレーズベリフ
ァイモードで行うとＥＢＶ＜シフトしたしきい値電圧な
ので“０”として読み出される。このように、メモリセ
ルが不良になると、プログラムベリファイモードでの読
み出しデータとイレーズベリファイモードでの読み出し
データが異なる。そこで、この発明の実施例では、この
現象を利用して不良データを検索する。
れていたメモリセルのしきい値がＮＧデータとして示す
しきい値に変化したメモリセルの読み出しを、プログラ
ムベリファイモードで行うとＰＢＶ＞シフトしたしきい
値電圧なので“１”として読み出され、イレーズベリフ
ァイモードで行うとＥＢＶ＜シフトしたしきい値電圧な
ので“０”として読み出される。このように、メモリセ
ルが不良になると、プログラムベリファイモードでの読
み出しデータとイレーズベリファイモードでの読み出し
データが異なる。そこで、この発明の実施例では、この
現象を利用して不良データを検索する。
【００６８】次に動作について説明する。図３は図１に
示したフラッシュメモリにおけるデータリフレッシュ動
作を説明するフローチャートである。図１及び図３にお
いて、まずデータリフレッシュコマンドを入力バッファ
９からコマンドデコーダ１３に入力する（ステップＳＴ
１０１）。コマンドデコーダ１３はデータリフレッシュ
コマンドをデコードして制御回路３１に入力する。これ
により、制御回路３１は動作モードをデータリフレッシ
ュモードにする。これ以後の動作は制御回路３１によっ
て制御される。
示したフラッシュメモリにおけるデータリフレッシュ動
作を説明するフローチャートである。図１及び図３にお
いて、まずデータリフレッシュコマンドを入力バッファ
９からコマンドデコーダ１３に入力する（ステップＳＴ
１０１）。コマンドデコーダ１３はデータリフレッシュ
コマンドをデコードして制御回路３１に入力する。これ
により、制御回路３１は動作モードをデータリフレッシ
ュモードにする。これ以後の動作は制御回路３１によっ
て制御される。
【００６９】制御回路３１はまず、アドレスレジスタ６
を制御して読み出しアドレスをフラッシュメモリの例え
ば先頭アドレスに初期設定する（ステップＳＴ１０
２）。次にレジスタＡ３２ａ及びレジスタＢ３２ｂの内
容をクリアする（ステップＳＴ１０３）。
を制御して読み出しアドレスをフラッシュメモリの例え
ば先頭アドレスに初期設定する（ステップＳＴ１０
２）。次にレジスタＡ３２ａ及びレジスタＢ３２ｂの内
容をクリアする（ステップＳＴ１０３）。
【００７０】次に動作モードをプログラムベリファイモ
ードに設定する（ステップＳＴ１０４）。これにより、
ベリファイ電圧発生回路１１はプログラムベリファイ電
圧ＰＢＶを発生して、Ｘデコーダ４に印加する。
ードに設定する（ステップＳＴ１０４）。これにより、
ベリファイ電圧発生回路１１はプログラムベリファイ電
圧ＰＢＶを発生して、Ｘデコーダ４に印加する。
【００７１】次いでＸデコーダ４及びＹデコーダ５にア
ドレスレジスタ６から先頭アドレスを指定するアドレス
信号が供給されて、メモリアレイ１の先頭アドレスによ
り指定される複数のメモリセル、本例では８個のメモリ
セルに格納されているデータを同時にリードする（ステ
ップＳＴ１０５）。このとき、読み出される各データブ
ロックのメモリセルのコントロールゲートにはＸデコー
ダ４を介してプログラムベリファイ電圧ＰＢＶが印加さ
れる。
ドレスレジスタ６から先頭アドレスを指定するアドレス
信号が供給されて、メモリアレイ１の先頭アドレスによ
り指定される複数のメモリセル、本例では８個のメモリ
セルに格納されているデータを同時にリードする（ステ
ップＳＴ１０５）。このとき、読み出される各データブ
ロックのメモリセルのコントロールゲートにはＸデコー
ダ４を介してプログラムベリファイ電圧ＰＢＶが印加さ
れる。
【００７２】読み出されたデータはセンスアンプ８によ
り増幅されたリードデータＲＤとなり、このリードデー
タＲＤは制御回路３１からのクロック信号ＣＬに応じて
レジスタＡ３２ａに格納される（ステップＳＴ１０
６）。
り増幅されたリードデータＲＤとなり、このリードデー
タＲＤは制御回路３１からのクロック信号ＣＬに応じて
レジスタＡ３２ａに格納される（ステップＳＴ１０
６）。
【００７３】その後、制御回路３１は動作モードをイレ
ーズベリファイモードに設定する（ステップＳＴ１０
７）。これにより、ベリファイ電圧発生回路１１はイレ
ーズベリファイ電圧ＥＢＶを発生してＸデコーダ４に印
加する。イレーズベリファイモードではプログラム電圧
発生回路１０は電圧を発生しないか、少なくともイレー
ズベリファイ電圧ＥＢＶより低い電圧しか発生しない。
ーズベリファイモードに設定する（ステップＳＴ１０
７）。これにより、ベリファイ電圧発生回路１１はイレ
ーズベリファイ電圧ＥＢＶを発生してＸデコーダ４に印
加する。イレーズベリファイモードではプログラム電圧
発生回路１０は電圧を発生しないか、少なくともイレー
ズベリファイ電圧ＥＢＶより低い電圧しか発生しない。
【００７４】次いで上記プログラムベリファイモードに
おける読み出しアドレスと同一のアドレスに格納されて
いるデータをリードする（ステップＳＴ１０８）。この
とき、読み出されるメモリセルのコントロールゲートに
はＸデコーダ４を介してイレーズベリファイ電圧ＥＢＶ
が印加される。
おける読み出しアドレスと同一のアドレスに格納されて
いるデータをリードする（ステップＳＴ１０８）。この
とき、読み出されるメモリセルのコントロールゲートに
はＸデコーダ４を介してイレーズベリファイ電圧ＥＢＶ
が印加される。
【００７５】読み出されたデータはセンスアンプ８によ
り増幅されたリードデータＲＤとなり、このリードデー
タＲＤは制御回路３１からのクロック信号ＣＬに応じて
レジスタＢ３２ｂに格納される（ステップＳＴ１０
９）。
り増幅されたリードデータＲＤとなり、このリードデー
タＲＤは制御回路３１からのクロック信号ＣＬに応じて
レジスタＢ３２ｂに格納される（ステップＳＴ１０
９）。
【００７６】次に、制御回路３１からのクロック信号Ｃ
Ｌに応答して比較回路３３はレジスタＡ３２ａの内容と
レジスタＢ３２ｂの内容とをビット対応に比較する（ス
テップＳＴ１１０）。この比較の結果、レジスタＡ３２
ａの内容とレジスタＢ３２ｂの内容とが同一であれば、
ステップＳＴ１１３に進み、異なるデータであればステ
ップＳＴ１１２に移行する（ステップＳＴ１１１）。
Ｌに応答して比較回路３３はレジスタＡ３２ａの内容と
レジスタＢ３２ｂの内容とをビット対応に比較する（ス
テップＳＴ１１０）。この比較の結果、レジスタＡ３２
ａの内容とレジスタＢ３２ｂの内容とが同一であれば、
ステップＳＴ１１３に進み、異なるデータであればステ
ップＳＴ１１２に移行する（ステップＳＴ１１１）。
【００７７】ステップＳＴ１１１での判定の結果、レジ
スタＡ３２ａの内容とレジスタＢ３２ｂの内容とが異な
っている場合、異なっているビットは“０”から“１”
にディスターブストレス等により変化したものとみなし
て、書換え制御手段３１ａによりそのビットに“０”を
書き込み（ステップＳＴ１１２）、ステップＳＴ１１３
に進む。この書き込み動作は、制御回路３１がプログラ
ム電圧発生回路１０を制御して書き込み電圧を発生さ
せ、該当のアドレスの該当ビットに“０”を書き込むこ
とにより行われる。不良データとしては“１”から
“０”に変化した場合も可能性としてはあるが、非選択
セルのコントロールゲートやドレインに高電圧が印加さ
れることによりフローティングゲートの電荷が引き抜か
れて蓄積データが“０”から“１”に変化する場合が圧
倒的に多いので、この発明のこの実施例では、不良ビッ
トを検出するとそのビットのデータをすべて“０”に書
換えることとし、ユーザへの最終出荷前のデータのチェ
ックで再度不良データが検出された場合にそのメモリア
レイを廃棄するようにしている。
スタＡ３２ａの内容とレジスタＢ３２ｂの内容とが異な
っている場合、異なっているビットは“０”から“１”
にディスターブストレス等により変化したものとみなし
て、書換え制御手段３１ａによりそのビットに“０”を
書き込み（ステップＳＴ１１２）、ステップＳＴ１１３
に進む。この書き込み動作は、制御回路３１がプログラ
ム電圧発生回路１０を制御して書き込み電圧を発生さ
せ、該当のアドレスの該当ビットに“０”を書き込むこ
とにより行われる。不良データとしては“１”から
“０”に変化した場合も可能性としてはあるが、非選択
セルのコントロールゲートやドレインに高電圧が印加さ
れることによりフローティングゲートの電荷が引き抜か
れて蓄積データが“０”から“１”に変化する場合が圧
倒的に多いので、この発明のこの実施例では、不良ビッ
トを検出するとそのビットのデータをすべて“０”に書
換えることとし、ユーザへの最終出荷前のデータのチェ
ックで再度不良データが検出された場合にそのメモリア
レイを廃棄するようにしている。
【００７８】ステップＳＴ１１３では、制御回路３１が
アドレスレジスタ６に設定しているアドレスがメモリア
レイ１の最終アドレスか否かを確認し、最終アドレスで
ない場合はアドレスインクリメント手段３１ｂによりア
ドレスをインクリメントして（ステップＳＴ１１４）ス
テップＳＴ１０４に戻る。最終アドレスの場合はメモリ
アレイ１のデータリフレッシュ動作を終了する（ステッ
プＳＴ１１５）。
アドレスレジスタ６に設定しているアドレスがメモリア
レイ１の最終アドレスか否かを確認し、最終アドレスで
ない場合はアドレスインクリメント手段３１ｂによりア
ドレスをインクリメントして（ステップＳＴ１１４）ス
テップＳＴ１０４に戻る。最終アドレスの場合はメモリ
アレイ１のデータリフレッシュ動作を終了する（ステッ
プＳＴ１１５）。
【００７９】このようにして、メモリアレイ１の全アド
レスについて、プログラムベリファイモードでの読み出
しデータとイレーズベリファイモードでの読み出しデー
タとを比較することにより不良データの検出及び修復を
行い、フラッシュメモリ全体のデータのリフレッシュを
行うことができる。
レスについて、プログラムベリファイモードでの読み出
しデータとイレーズベリファイモードでの読み出しデー
タとを比較することにより不良データの検出及び修復を
行い、フラッシュメモリ全体のデータのリフレッシュを
行うことができる。
【００８０】尚、制御回路３１により任意のアドレスを
指定すれば、そのアドレスのメモリセルに格納されてい
るデータが不良かどうか、不良であれば修復が可能であ
る。
指定すれば、そのアドレスのメモリセルに格納されてい
るデータが不良かどうか、不良であれば修復が可能であ
る。
【００８１】尚、図３に示したフローチャートにおいて
は、プログラムベリファイモードの設定の後にイレーズ
ベリファイモードの設定をしたが、この順序を逆にして
も上記と同様に不良データの検索及び修復が可能であ
る。
は、プログラムベリファイモードの設定の後にイレーズ
ベリファイモードの設定をしたが、この順序を逆にして
も上記と同様に不良データの検索及び修復が可能であ
る。
【００８２】上記実施例１においては、各読み出しアド
レス毎にプログラムベリファイモードでの読み出しデー
タとイレーズベリファイモードでの読み出しデータとを
比較しているので、メモリアレイ全体についてデータの
リフレッシュに要する時間が長くなる。以下に記載する
実施例２ではこのデータのリフレッシュに要する時間を
短縮する。
レス毎にプログラムベリファイモードでの読み出しデー
タとイレーズベリファイモードでの読み出しデータとを
比較しているので、メモリアレイ全体についてデータの
リフレッシュに要する時間が長くなる。以下に記載する
実施例２ではこのデータのリフレッシュに要する時間を
短縮する。
【００８３】実施例２．次にこの発明の他の実施例を説
明する。図４はこの発明の実施例２によるフラッシュメ
モリの構成を示すブロック図である。同図において、３
４は入出力バッファ９から入力されコマンドデコーダ１
３によりデコードされたコマンドが不良データのリフレ
ッシュコマンドの時に活性化されて、レジスタ群３５、
加算回路３６、及び比較回路３７を制御し、複数のブロ
ックのブロックアドレスを順次指定して指定されたブロ
ック内の読み出しアドレスを指定するとともにベリファ
イ動作時に前記プログラムベリファイモード及び前記イ
レーズベリファイモードを異なる読み出しタイミングで
設定する制御回路（制御手段）、３４ａは比較回路３７
により不良ビットが存在するブロック内での指定アドレ
スからのプログラムベリファイモードの読み出しデータ
と同じアドレスからのイレーズベリファイモードの読み
出しデータとの不一致が検出された場合にその不一致の
データに対応するメモリセルのデータのみの書換え制御
をする書換え制御手段、３４ｂは各ブロック内の全メモ
リセルからデータを読み出す為に読み出しアドレスをイ
ンクリメントする読み出しアドレスインクリメント手
段、３４ｃは比較回路（比較手段）３７によりブロック
毎の読み出しデータの加算結果の一致が検出された場合
または書換え制御手段３４ａによる書換えの後にブロッ
クアドレスをインクリメントするブロックアドレスイン
クリメント手段、３５はメモリセルに格納されているデ
ータが不良かどうかをチェックするときに使用される３
つのレジスタＡ３５ａ、レジスタＢ３５ｂ（第１の記憶
手段）、及びレジスタＣ３５ｃ（第２の記憶手段）によ
り構成されているレジスタ群、３５ｂは制御回路３４に
より指定されたブロックアドレスに対応する各ブロック
中の全メモリセルからプログラムベリファイモードで読
み出したデータの加算結果を記憶するレジスタＢ、３５
ｃは上記と同一のブロック内の全メモリセルから前記イ
レーズベリファイモードで読み出したデータの加算結果
を記憶するレジスタＣ、３６はメモリアレイ１のブロッ
ク毎に、プログラムベリファイモードではレジスタＡ３
５ａとレジスタＢ３５ｂの内容を加算してレジスタＢ３
５ｂに加算結果を格納し、イレーズベリファイモードで
はレジスタＡ３５ａとレジスタＣ３５ｃの内容を加算し
てレジスタＣ３５ｃに格納する加算回路、３７はメモリ
アレイ１のブロック毎に、レジスタＢ３５ｂの内容とレ
ジスタＣ３５ｃの内容とを比較して、不良ビットが存在
するブロックを検出するとともに不良ビットが存在する
ブロック内での指定アドレスからのプログラムベリファ
イモードの読み出しデータと同じアドレスからのイレー
ズベリファイモードの読み出しデータとを比較する比較
回路であり、他の部分は図１と同じであるので説明を省
略する。
明する。図４はこの発明の実施例２によるフラッシュメ
モリの構成を示すブロック図である。同図において、３
４は入出力バッファ９から入力されコマンドデコーダ１
３によりデコードされたコマンドが不良データのリフレ
ッシュコマンドの時に活性化されて、レジスタ群３５、
加算回路３６、及び比較回路３７を制御し、複数のブロ
ックのブロックアドレスを順次指定して指定されたブロ
ック内の読み出しアドレスを指定するとともにベリファ
イ動作時に前記プログラムベリファイモード及び前記イ
レーズベリファイモードを異なる読み出しタイミングで
設定する制御回路（制御手段）、３４ａは比較回路３７
により不良ビットが存在するブロック内での指定アドレ
スからのプログラムベリファイモードの読み出しデータ
と同じアドレスからのイレーズベリファイモードの読み
出しデータとの不一致が検出された場合にその不一致の
データに対応するメモリセルのデータのみの書換え制御
をする書換え制御手段、３４ｂは各ブロック内の全メモ
リセルからデータを読み出す為に読み出しアドレスをイ
ンクリメントする読み出しアドレスインクリメント手
段、３４ｃは比較回路（比較手段）３７によりブロック
毎の読み出しデータの加算結果の一致が検出された場合
または書換え制御手段３４ａによる書換えの後にブロッ
クアドレスをインクリメントするブロックアドレスイン
クリメント手段、３５はメモリセルに格納されているデ
ータが不良かどうかをチェックするときに使用される３
つのレジスタＡ３５ａ、レジスタＢ３５ｂ（第１の記憶
手段）、及びレジスタＣ３５ｃ（第２の記憶手段）によ
り構成されているレジスタ群、３５ｂは制御回路３４に
より指定されたブロックアドレスに対応する各ブロック
中の全メモリセルからプログラムベリファイモードで読
み出したデータの加算結果を記憶するレジスタＢ、３５
ｃは上記と同一のブロック内の全メモリセルから前記イ
レーズベリファイモードで読み出したデータの加算結果
を記憶するレジスタＣ、３６はメモリアレイ１のブロッ
ク毎に、プログラムベリファイモードではレジスタＡ３
５ａとレジスタＢ３５ｂの内容を加算してレジスタＢ３
５ｂに加算結果を格納し、イレーズベリファイモードで
はレジスタＡ３５ａとレジスタＣ３５ｃの内容を加算し
てレジスタＣ３５ｃに格納する加算回路、３７はメモリ
アレイ１のブロック毎に、レジスタＢ３５ｂの内容とレ
ジスタＣ３５ｃの内容とを比較して、不良ビットが存在
するブロックを検出するとともに不良ビットが存在する
ブロック内での指定アドレスからのプログラムベリファ
イモードの読み出しデータと同じアドレスからのイレー
ズベリファイモードの読み出しデータとを比較する比較
回路であり、他の部分は図１と同じであるので説明を省
略する。
【００８４】なお、この実施例においても、書換え制御
手段３４ａ、読み出しアドレスインクリメント手段３４
ｂ、及びブロックアドレスインクリメント手段３４ｃは
制御回路３４の外に設けてもよい。
手段３４ａ、読み出しアドレスインクリメント手段３４
ｂ、及びブロックアドレスインクリメント手段３４ｃは
制御回路３４の外に設けてもよい。
【００８５】次に動作を説明する。図５は図４に示した
フラッシュメモリにおけるデータリフレッシュ動作を説
明するフローチャートである。図４及び図５において、
まずデータリフレッシュコマンドを入力バッファ９から
コマンドデコーダ１３に入力する（ステップＳＴ１２
１）。コマンドデコーダ１３はデータリフレッシュコマ
ンドをデコードして制御回路３４に入力する。これによ
り、制御回路３４は動作モードをデータリフレッシュモ
ードにする。これ以後の動作は制御回路３４によって制
御される。
フラッシュメモリにおけるデータリフレッシュ動作を説
明するフローチャートである。図４及び図５において、
まずデータリフレッシュコマンドを入力バッファ９から
コマンドデコーダ１３に入力する（ステップＳＴ１２
１）。コマンドデコーダ１３はデータリフレッシュコマ
ンドをデコードして制御回路３４に入力する。これによ
り、制御回路３４は動作モードをデータリフレッシュモ
ードにする。これ以後の動作は制御回路３４によって制
御される。
【００８６】制御回路３４内はまず、アドレスレジスタ
６を制御して、ブロックアドレスをメモリアレイ１の例
えば先頭ブロックに設定し、且つ、読み出しアドレスを
そのブロック内の例えば先頭アドレスに初期設定する
（ステップＳＴ１２２）。
６を制御して、ブロックアドレスをメモリアレイ１の例
えば先頭ブロックに設定し、且つ、読み出しアドレスを
そのブロック内の例えば先頭アドレスに初期設定する
（ステップＳＴ１２２）。
【００８７】次にレジスタＡ３５ａ、レジスタＢ３５
ｂ、及びレジスタＣ３５ｃの内容をクリアする（ステッ
プＳＴ１２３）。
ｂ、及びレジスタＣ３５ｃの内容をクリアする（ステッ
プＳＴ１２３）。
【００８８】次に動作モードをプログラムベリファイモ
ードに設定する（ステップＳＴ１２４）。これにより、
ベリファイ電圧発生回路１１はプログラムベリファイ電
圧ＰＢＶを発生して、Ｘデコーダ４に印加する。
ードに設定する（ステップＳＴ１２４）。これにより、
ベリファイ電圧発生回路１１はプログラムベリファイ電
圧ＰＢＶを発生して、Ｘデコーダ４に印加する。
【００８９】次いでＸデコーダ４及びＹデコーダ５にア
ドレスレジスタ６から先頭アドレスを指定するアドレス
信号が供給されて、メモリアレイ１の先頭アドレスによ
り指定される１個または複数のメモリセルに格納されて
いるデータをリードする（ステップＳＴ１２５）。例え
ば１ワードが８ビットのメモリであれば、同時に８ビッ
トのデータがリードされる。このとき、読み出されるメ
モリセルのコントロールゲートにはＸデコーダ４を介し
てプログラムベリファイ電圧ＰＢＶが印加される。
ドレスレジスタ６から先頭アドレスを指定するアドレス
信号が供給されて、メモリアレイ１の先頭アドレスによ
り指定される１個または複数のメモリセルに格納されて
いるデータをリードする（ステップＳＴ１２５）。例え
ば１ワードが８ビットのメモリであれば、同時に８ビッ
トのデータがリードされる。このとき、読み出されるメ
モリセルのコントロールゲートにはＸデコーダ４を介し
てプログラムベリファイ電圧ＰＢＶが印加される。
【００９０】読み出されたデータはセンスアンプ８によ
り増幅されたリードデータＲＤとなり、このリードデー
タＲＤは制御回路３４からのクロック信号ＣＬに応じて
レジスタＡ３２ａに格納される（ステップＳＴ１２
６）。
り増幅されたリードデータＲＤとなり、このリードデー
タＲＤは制御回路３４からのクロック信号ＣＬに応じて
レジスタＡ３２ａに格納される（ステップＳＴ１２
６）。
【００９１】次に、制御回路３４からのクロック信号Ｃ
Ｌに応じて加算回路３６はレジスタＡ３５ａの内容とレ
ジスタＢ３５ｂの内容との加算を行い、加算結果をレジ
スタＢ３５ｂに格納する（ステップＳＴ１２７）。
Ｌに応じて加算回路３６はレジスタＡ３５ａの内容とレ
ジスタＢ３５ｂの内容との加算を行い、加算結果をレジ
スタＢ３５ｂに格納する（ステップＳＴ１２７）。
【００９２】次いでステップＳＴ１２８で、読み出しア
ドレスがそのブロック内の最終アドレスかをどうかを判
定する。最終アドレスでなければ、読み出しアドレスを
インクリメントして（ステップＳＴ１２９）ステップＳ
Ｔ１２５に戻る。読み出しアドレスがそのブロックの最
終アドレスであれば、ステップＳＴ１３０に移行する。
このようにして、ステップＳＴ１２４〜Ｓ１２９により
プログラムベリファイモードにおける読み出しデータの
加算値を１ブロックについて行い、レジスタＢ３５ｂに
格納する。
ドレスがそのブロック内の最終アドレスかをどうかを判
定する。最終アドレスでなければ、読み出しアドレスを
インクリメントして（ステップＳＴ１２９）ステップＳ
Ｔ１２５に戻る。読み出しアドレスがそのブロックの最
終アドレスであれば、ステップＳＴ１３０に移行する。
このようにして、ステップＳＴ１２４〜Ｓ１２９により
プログラムベリファイモードにおける読み出しデータの
加算値を１ブロックについて行い、レジスタＢ３５ｂに
格納する。
【００９３】次に読み出しアドレスを初期設定値に再設
定し（ステップＳＴ１３０）、続いて動作モードをイレ
ーズベリファイモードに設定する。これにより、ベリフ
ァイ電圧発生回路１１はイレーズベリファイ電圧ＥＢＶ
を発生してＸデコーダ４に印加する。イレーズベリファ
イモードではプログラム電圧発生回路１０は電圧を発生
しないか、イレーズベリファイ電圧ＥＢＶより低い電圧
を発生する。
定し（ステップＳＴ１３０）、続いて動作モードをイレ
ーズベリファイモードに設定する。これにより、ベリフ
ァイ電圧発生回路１１はイレーズベリファイ電圧ＥＢＶ
を発生してＸデコーダ４に印加する。イレーズベリファ
イモードではプログラム電圧発生回路１０は電圧を発生
しないか、イレーズベリファイ電圧ＥＢＶより低い電圧
を発生する。
【００９４】次いでメモリアレイ１の設定された読み出
しアドレスからデータをリードする（ステップＳＴ１３
２）。このとき、読み出されるメモリセルのコントロー
ルゲートにはＸデコーダ４を介してイレーズベリファイ
電圧ＥＢＶが印加される。読み出されたデータはセンス
アンプ８により増幅されたリードデータＲＤとなり、こ
のリードデータＲＤは制御回路３４からのクロック信号
ＣＬに応じてレジスタＡ３５ａに格納される（ステップ
ＳＴ１３３）。
しアドレスからデータをリードする（ステップＳＴ１３
２）。このとき、読み出されるメモリセルのコントロー
ルゲートにはＸデコーダ４を介してイレーズベリファイ
電圧ＥＢＶが印加される。読み出されたデータはセンス
アンプ８により増幅されたリードデータＲＤとなり、こ
のリードデータＲＤは制御回路３４からのクロック信号
ＣＬに応じてレジスタＡ３５ａに格納される（ステップ
ＳＴ１３３）。
【００９５】次に、制御回路３４からのクロック信号Ｃ
Ｌに応じて加算回路３６はレジスタＡ３５ａの内容とレ
ジスタＣ３５ｃの内容との加算を行い、加算結果をレジ
スタＣ３５ｃに格納する（ステップＳＴ１３４）。
Ｌに応じて加算回路３６はレジスタＡ３５ａの内容とレ
ジスタＣ３５ｃの内容との加算を行い、加算結果をレジ
スタＣ３５ｃに格納する（ステップＳＴ１３４）。
【００９６】次いでステップＳＴ１３５で、読み出しア
ドレスがそのブロック内の最終アドレスかどうかを判定
する。最終アドレスでなければ、読み出しアドレスをイ
ンクリメントして（ステップＳＴ１３６）ステップＳＴ
１３２に戻る。読み出しアドレスがそのブロックの最終
アドレスであれば、ステップＳＴ１３７に移行する。
ドレスがそのブロック内の最終アドレスかどうかを判定
する。最終アドレスでなければ、読み出しアドレスをイ
ンクリメントして（ステップＳＴ１３６）ステップＳＴ
１３２に戻る。読み出しアドレスがそのブロックの最終
アドレスであれば、ステップＳＴ１３７に移行する。
【００９７】このようにして、ステップＳＴ１３１〜Ｓ
１３６によりイレーズベリファイモードにおける読み出
しデータの加算値を１ブロックについて行い、レジスタ
Ｃ３５ｃに格納する。
１３６によりイレーズベリファイモードにおける読み出
しデータの加算値を１ブロックについて行い、レジスタ
Ｃ３５ｃに格納する。
【００９８】ステップＳＴ１３８では、プログラムベリ
ファイモードで得られた１ブロックについての加算値と
イレーズベリファイモードで得られた同一ブロックにつ
いての加算値とを比較する。すなわち、レジスタＢ３５
ｂの内容とレジスタＣ３５ｃの内容とを比較して（ステ
ップＳＴ１３７）、同一データであればステップＳＴ１
４０へ、異なるデータであればステップＳＴ１３９にて
データの修復をおこなう（ステップＳＴ１３８）。
ファイモードで得られた１ブロックについての加算値と
イレーズベリファイモードで得られた同一ブロックにつ
いての加算値とを比較する。すなわち、レジスタＢ３５
ｂの内容とレジスタＣ３５ｃの内容とを比較して（ステ
ップＳＴ１３７）、同一データであればステップＳＴ１
４０へ、異なるデータであればステップＳＴ１３９にて
データの修復をおこなう（ステップＳＴ１３８）。
【００９９】ステップＳＴ１４０では、ブロックアドレ
スがメモリアレイ１の最終ブロックかどうかを確認し、
最終ブロックでなければブロックアドレスをインクリメ
ントして（ステップＳＴ１４１）ステップＳＴ１２２に
戻り、次のブロックのチェック及び不良データの修復を
行う。最終ブロックの時は、不良データの検索及び修復
動作を終了する。
スがメモリアレイ１の最終ブロックかどうかを確認し、
最終ブロックでなければブロックアドレスをインクリメ
ントして（ステップＳＴ１４１）ステップＳＴ１２２に
戻り、次のブロックのチェック及び不良データの修復を
行う。最終ブロックの時は、不良データの検索及び修復
動作を終了する。
【０１００】図６は図５のステップＳＴ１３９における
データの修復の動作を説明するフローチャートである。
不良ビットの検出及びプログラムの仕方は、図１及び図
３について説明した実施例１と類似しており、異なると
ころは、実施例１ではメモリアレイ１の全体について不
良ビットの検索及び修復を行うのに対し、図６に示した
実施例２による不良ビットの検索及び修復は、不良デー
タが存在していると判明したブロック内でのみ不良ビッ
トの検索及び修復を行う。
データの修復の動作を説明するフローチャートである。
不良ビットの検出及びプログラムの仕方は、図１及び図
３について説明した実施例１と類似しており、異なると
ころは、実施例１ではメモリアレイ１の全体について不
良ビットの検索及び修復を行うのに対し、図６に示した
実施例２による不良ビットの検索及び修復は、不良デー
タが存在していると判明したブロック内でのみ不良ビッ
トの検索及び修復を行う。
【０１０１】図６において、あるブロック内に不良デー
タが存在する場合にこの動作が行われる（ステップＳＴ
１５１）。まず、図５のステップＳＴ１３９において不
良データが存在していると判明したブロック内の先頭ア
ドレスに読み出しアドレスを設定する（ステップＳＴ１
５２）。次にレジスタ群３５の内容をクリアする（ステ
ップＳＴ１５３）。
タが存在する場合にこの動作が行われる（ステップＳＴ
１５１）。まず、図５のステップＳＴ１３９において不
良データが存在していると判明したブロック内の先頭ア
ドレスに読み出しアドレスを設定する（ステップＳＴ１
５２）。次にレジスタ群３５の内容をクリアする（ステ
ップＳＴ１５３）。
【０１０２】次に動作モードをプログラムベリファイモ
ードに設定する（ステップＳＴ１５４）。次いで設定さ
れているアドレスにより指定される１個または複数のメ
モリセルに格納されているデータをリードする（ステッ
プＳＴ１５５）。読み出されたデータはセンスアンプ８
を介してレジスタＡ３５ａに格納される（ステップＳＴ
１５６）。
ードに設定する（ステップＳＴ１５４）。次いで設定さ
れているアドレスにより指定される１個または複数のメ
モリセルに格納されているデータをリードする（ステッ
プＳＴ１５５）。読み出されたデータはセンスアンプ８
を介してレジスタＡ３５ａに格納される（ステップＳＴ
１５６）。
【０１０３】その後、制御回路３１は動作モードをイレ
ーズベリファイモードに設定する（ステップＳＴ１５
７）。次いで上記プログラムベリファイモードにおける
読み出しアドレスと同一のアドレスに格納されているデ
ータをリードする（ステップＳＴ１５８）。読み出され
たデータはセンスアンプ８を介してレジスタＢ３５ｂに
格納される（ステップＳＴ１５９）。
ーズベリファイモードに設定する（ステップＳＴ１５
７）。次いで上記プログラムベリファイモードにおける
読み出しアドレスと同一のアドレスに格納されているデ
ータをリードする（ステップＳＴ１５８）。読み出され
たデータはセンスアンプ８を介してレジスタＢ３５ｂに
格納される（ステップＳＴ１５９）。
【０１０４】次に、比較回路３７はレジスタＡ３５ａの
内容とレジスタＢ３５ｂの内容とをビット対応に比較す
る（ステップＳＴ１６０）。この比較の結果、レジスタ
Ａ３５ａの内容とレジスタＢ３５ｂの内容とが同一であ
れば、ステップＳＴ１６３に進み、異なるデータであれ
ばステップＳＴ１６２に移行する（ステップＳＴ１６
１）。
内容とレジスタＢ３５ｂの内容とをビット対応に比較す
る（ステップＳＴ１６０）。この比較の結果、レジスタ
Ａ３５ａの内容とレジスタＢ３５ｂの内容とが同一であ
れば、ステップＳＴ１６３に進み、異なるデータであれ
ばステップＳＴ１６２に移行する（ステップＳＴ１６
１）。
【０１０５】ステップＳＴ１６１での判定の結果、レジ
スタＡ３５ａの内容とレジスタＢ３５ｂの内容とが異な
っている場合、そのビットに“０”を書き込み（ステッ
プＳＴ１６２）、ステップＳＴ１６３に進む。この発明
のこの実施例２でも、不良ビットを検出するとそのビッ
トのデータをすべて“０”に書換えることとし、ユーザ
への最終出荷前のデータのチェックで再度不良データが
検出された場合にそのメモリアレイを廃棄するようにし
ている。
スタＡ３５ａの内容とレジスタＢ３５ｂの内容とが異な
っている場合、そのビットに“０”を書き込み（ステッ
プＳＴ１６２）、ステップＳＴ１６３に進む。この発明
のこの実施例２でも、不良ビットを検出するとそのビッ
トのデータをすべて“０”に書換えることとし、ユーザ
への最終出荷前のデータのチェックで再度不良データが
検出された場合にそのメモリアレイを廃棄するようにし
ている。
【０１０６】ステップＳＴ１６３では、制御回路３４が
アドレスレジスタ６に設定しているアドレスがそのブロ
ック内の最終アドレスか否かを確認し、最終アドレスで
ない場合はアドレスをインクリメントして（ステップＳ
Ｔ１６４）ステップＳＴ１５４に戻る。最終アドレスの
場合はこのブロック内のデータリフレッシュ動作を終了
する（ステップＳＴ１６５）。
アドレスレジスタ６に設定しているアドレスがそのブロ
ック内の最終アドレスか否かを確認し、最終アドレスで
ない場合はアドレスをインクリメントして（ステップＳ
Ｔ１６４）ステップＳＴ１５４に戻る。最終アドレスの
場合はこのブロック内のデータリフレッシュ動作を終了
する（ステップＳＴ１６５）。
【０１０７】このようにして、メモリアレイ１のブロッ
ク単位に、プログラムベリファイモードでの読み出しデ
ータとイレーズベリファイモードでの読み出しデータと
を比較することにより実施例１に比べて短時間で不良デ
ータの検出及び修復を行い、データのリフレッシュを行
うことができる。なお、図５及び図６において、プログ
ラムベリファイモードとイレーズベリファイモードの設
定順序を逆にしても同等の効果が得られることは実施例
１と同様である。
ク単位に、プログラムベリファイモードでの読み出しデ
ータとイレーズベリファイモードでの読み出しデータと
を比較することにより実施例１に比べて短時間で不良デ
ータの検出及び修復を行い、データのリフレッシュを行
うことができる。なお、図５及び図６において、プログ
ラムベリファイモードとイレーズベリファイモードの設
定順序を逆にしても同等の効果が得られることは実施例
１と同様である。
【０１０８】実施例１と実施例２とで、メモリアレイ１
は１ブロックが１６Ｋバイトの３２ブロックからなる４
Ｍビットのチップである場合で、且つ、不良データがそ
の中に１ビットだけ存在する場合の、不良データの検出
及び修復に要する時間を比較すると、次のようになる。
ただし、１つのアドレスのリード時間を１５０ｎｓと
し、プログラムベリファイモードからイレーズベリファ
イモードへの切り換えに要する時間を２μｓとする。
は１ブロックが１６Ｋバイトの３２ブロックからなる４
Ｍビットのチップである場合で、且つ、不良データがそ
の中に１ビットだけ存在する場合の、不良データの検出
及び修復に要する時間を比較すると、次のようになる。
ただし、１つのアドレスのリード時間を１５０ｎｓと
し、プログラムベリファイモードからイレーズベリファ
イモードへの切り換えに要する時間を２μｓとする。
【０１０９】実施例１においては、全アドレスのリード
時間は、１５０ｎｓ×５１２Ｋバイト×２＝約０．１６
秒であり、全アドレスでのモード切り換え時間は２μｓ
×５１２Ｋバイト×２＝約２．１秒である。したがっ
て、データリフレッシュを全アドレスに対して行うのに
要する時間は全アドレスのリード時間とモード切り換え
時間の和なので、約２．３秒となる。
時間は、１５０ｎｓ×５１２Ｋバイト×２＝約０．１６
秒であり、全アドレスでのモード切り換え時間は２μｓ
×５１２Ｋバイト×２＝約２．１秒である。したがっ
て、データリフレッシュを全アドレスに対して行うのに
要する時間は全アドレスのリード時間とモード切り換え
時間の和なので、約２．３秒となる。
【０１１０】実施例２においては、１ブロックにおける
全アドレスのリード時間は１５０ｎｓ×１６Ｋバイト×
２＝４．８ｍｓであり、１ブロックにおけるモード切り
換え時間は２μｓ×２＝４ｍｓである。したがって、全
ブロックの測定時間は（４．８ｍｓ＋４ｍｓ）×３２ブ
ロック＝約２８１．６ミリ秒となる。
全アドレスのリード時間は１５０ｎｓ×１６Ｋバイト×
２＝４．８ｍｓであり、１ブロックにおけるモード切り
換え時間は２μｓ×２＝４ｍｓである。したがって、全
ブロックの測定時間は（４．８ｍｓ＋４ｍｓ）×３２ブ
ロック＝約２８１．６ミリ秒となる。
【０１１１】一方、不良ビットが存在する１ブロック内
のリード時間は、モード切り換え時間×２×１６Ｋバイ
ト＋リード１サイクル×１６Ｋバイト×２＝２μｓ×２
×１６Ｋバイト＋１５０ｎｓ×１６Ｋバイト×２であ
り、計算すると約６８．８ミリ秒となる。よって、全体
のリードに要する時間は約３５０．４ミリ秒となり、実
施例１に比べて不良ビットの検出と修復に要する時間が
大幅に短縮されている。
のリード時間は、モード切り換え時間×２×１６Ｋバイ
ト＋リード１サイクル×１６Ｋバイト×２＝２μｓ×２
×１６Ｋバイト＋１５０ｎｓ×１６Ｋバイト×２であ
り、計算すると約６８．８ミリ秒となる。よって、全体
のリードに要する時間は約３５０．４ミリ秒となり、実
施例１に比べて不良ビットの検出と修復に要する時間が
大幅に短縮されている。
【０１１２】以上の実施例の説明では、メモリアレイは
３２個のブロックで構成され、各ブロック内に８個のデ
ータブロックがある場合について説明したが、この発明
はこの例に限定されるものではなく、メモリアレイを構
成するブロック数及び各ブロック内のデータブロック数
を変更しても同等の効果が得られる。
３２個のブロックで構成され、各ブロック内に８個のデ
ータブロックがある場合について説明したが、この発明
はこの例に限定されるものではなく、メモリアレイを構
成するブロック数及び各ブロック内のデータブロック数
を変更しても同等の効果が得られる。
【０１１３】また、以上の実施例の説明では、メモリセ
ルのしきい値電圧が上昇した状態を情報“０”と定義
し、しきい値電圧が下降した状態を情報“１”として定
義したが、この逆に定義してもよいことは明らかであ
る。
ルのしきい値電圧が上昇した状態を情報“０”と定義
し、しきい値電圧が下降した状態を情報“１”として定
義したが、この逆に定義してもよいことは明らかであ
る。
【０１１４】
【発明の効果】以上のように、請求項１の発明によれ
ば、データリフレッシュ機能を有するフラッシュメモリ
において、プログラムベリファイモードで読み出された
データとイレーズベリファイモードで読み出されたデー
タとを比較する比較手段により不一致かどうかを検出す
るように構成したので、メモリセルへの書き込み直後あ
るいは消去直後のベリファイの後に変化して不良データ
になっても、任意のアドレスの不良データの検出及び修
復が可能にできる効果がある。
ば、データリフレッシュ機能を有するフラッシュメモリ
において、プログラムベリファイモードで読み出された
データとイレーズベリファイモードで読み出されたデー
タとを比較する比較手段により不一致かどうかを検出す
るように構成したので、メモリセルへの書き込み直後あ
るいは消去直後のベリファイの後に変化して不良データ
になっても、任意のアドレスの不良データの検出及び修
復が可能にできる効果がある。
【０１１５】請求項２の発明によれば、請求項１の発明
における書換え制御手段による書換えの後に読み出しア
ドレスをインクリメントするように構成したので、フラ
ッシュメモリ内の全メモリセルについて不良データの検
索及び修復が可能になり、フラッシュメモリの出荷前の
テストで廃棄せざるを得ないフラッシュメモリの数を大
幅に低減できる。その結果、フラッシュメモリの製造上
の無駄が少なくなり、引いてはフラッシュメモリの価格
を低減化できる効果がある。
における書換え制御手段による書換えの後に読み出しア
ドレスをインクリメントするように構成したので、フラ
ッシュメモリ内の全メモリセルについて不良データの検
索及び修復が可能になり、フラッシュメモリの出荷前の
テストで廃棄せざるを得ないフラッシュメモリの数を大
幅に低減できる。その結果、フラッシュメモリの製造上
の無駄が少なくなり、引いてはフラッシュメモリの価格
を低減化できる効果がある。
【０１１６】請求項３の発明によれば、１つのブロック
の中の全メモリセルからプログラムベリファイモードで
読み出したデータの加算結果と、上記と同一のブロック
内の全メモリセルからイレーズベリファイモードで読み
出したデータの加算結果とを比較し、不一致が検出され
た場合にその不一致のデータに対応するメモリセルのデ
ータを書換えるように構成したので、ブロック毎に不良
データを検索できる。このため、請求項１の発明と比較
してより短時間に不良データの検索及び修復が可能にで
きる効果がある。
の中の全メモリセルからプログラムベリファイモードで
読み出したデータの加算結果と、上記と同一のブロック
内の全メモリセルからイレーズベリファイモードで読み
出したデータの加算結果とを比較し、不一致が検出され
た場合にその不一致のデータに対応するメモリセルのデ
ータを書換えるように構成したので、ブロック毎に不良
データを検索できる。このため、請求項１の発明と比較
してより短時間に不良データの検索及び修復が可能にで
きる効果がある。
【０１１７】請求項４の発明によれば、比較結果が一致
した場合または修復の後にアドレスをインクリメント
し、且つ、ブロック内での加算結果が一致した場合また
はデータの修復の後にブロックアドレスをインクリメン
トするように構成したので、全メモリセルから不良デー
タを蓄積しているメモリセルをブロック毎に検索し且つ
修復でき、請求項２の発明と比較してより短時間にフラ
ッシュメモリの全メモリセルについて、不良データの検
索及び修復が可能にできる効果がある。
した場合または修復の後にアドレスをインクリメント
し、且つ、ブロック内での加算結果が一致した場合また
はデータの修復の後にブロックアドレスをインクリメン
トするように構成したので、全メモリセルから不良デー
タを蓄積しているメモリセルをブロック毎に検索し且つ
修復でき、請求項２の発明と比較してより短時間にフラ
ッシュメモリの全メモリセルについて、不良データの検
索及び修復が可能にできる効果がある。
【０１１８】請求項５の発明によれば、１つの読み出し
アドレス信号に応じて１個以上のビットからなるデータ
が比較され、不一致のビットに対応したメモリセルのデ
ータのみを書換えるように構成したので、請求項２また
は４の発明の効果に加えて、不良データの検索及び修復
を効率よく行うことが可能にできる効果がある。
アドレス信号に応じて１個以上のビットからなるデータ
が比較され、不一致のビットに対応したメモリセルのデ
ータのみを書換えるように構成したので、請求項２また
は４の発明の効果に加えて、不良データの検索及び修復
を効率よく行うことが可能にできる効果がある。
【０１１９】請求項６の発明によれば、不良データの書
換えは正しいデータが情報書き込み状態と情報消去状態
のいずれであっても情報書き込み状態にするように構成
したので、不良データの修復が簡単に行うことができる
効果がある。
換えは正しいデータが情報書き込み状態と情報消去状態
のいずれであっても情報書き込み状態にするように構成
したので、不良データの修復が簡単に行うことができる
効果がある。
【０１２０】請求項７の発明によれば、プログラムベリ
ファイモードで読み出されたデータとイレーズベリファ
イモードで読み出されたデータとを比較し、不一致かど
うかを検出するように構成したので、メモリセルへの書
き込み直後あるいは消去直後のベリファイの後に変化し
て不良データになっても任意のアドレスの不良データの
検出及び修復が可能にできる効果がある。
ファイモードで読み出されたデータとイレーズベリファ
イモードで読み出されたデータとを比較し、不一致かど
うかを検出するように構成したので、メモリセルへの書
き込み直後あるいは消去直後のベリファイの後に変化し
て不良データになっても任意のアドレスの不良データの
検出及び修復が可能にできる効果がある。
【０１２１】請求項８の発明によれば、請求項６の発明
において、不良データの書換えの後に読み出しアドレス
をインクリメントするように構成したので、フラッシュ
メモリ内の全メモリセルについて、不良データの検索及
び修復が可能にできる効果がある。
において、不良データの書換えの後に読み出しアドレス
をインクリメントするように構成したので、フラッシュ
メモリ内の全メモリセルについて、不良データの検索及
び修復が可能にできる効果がある。
【０１２２】請求項９の発明によれば、ブロック毎に不
良データを検索し、不良ブロック内の任意のアドレスの
不良データの検索及び修復をするように構成したので、
請求項７の発明と比較してより短時間に不良データの検
索及び修復が可能にできる効果がある。
良データを検索し、不良ブロック内の任意のアドレスの
不良データの検索及び修復をするように構成したので、
請求項７の発明と比較してより短時間に不良データの検
索及び修復が可能にできる効果がある。
【０１２３】請求項１０の発明によれば、請求項９の発
明において、比較結果が一致した場合またはデータの修
復の後にアドレスをインクリメントし、且つ、ブロック
内での加算結果が一致した場合またはデータの修復の後
にブロックアドレスをインクリメントするように構成し
たので、請求項８の発明と比較してより短時間にフラッ
シュメモリ内の全メモリセルについて、不良データの検
索及び修復が可能にできる効果がある。
明において、比較結果が一致した場合またはデータの修
復の後にアドレスをインクリメントし、且つ、ブロック
内での加算結果が一致した場合またはデータの修復の後
にブロックアドレスをインクリメントするように構成し
たので、請求項８の発明と比較してより短時間にフラッ
シュメモリ内の全メモリセルについて、不良データの検
索及び修復が可能にできる効果がある。
【０１２４】請求項１１の発明によれば、１個以上のビ
ットからなるデータが比較され、不一致のビットに対応
したメモリセルのデータのみを書換えるように構成した
ので、請求項８または１０の発明の作用に加えて、不良
データの検索及び修復を効率よく行うことが可能にでき
る効果がある。
ットからなるデータが比較され、不一致のビットに対応
したメモリセルのデータのみを書換えるように構成した
ので、請求項８または１０の発明の作用に加えて、不良
データの検索及び修復を効率よく行うことが可能にでき
る効果がある。
【０１２５】請求項１２の発明によれば、不良データの
書換えは正しいデータが情報書き込み状態と情報消去状
態のいずれであっても情報書き込み状態にするように構
成したので、不良データの修復が簡単に行うことができ
る効果がある。
書換えは正しいデータが情報書き込み状態と情報消去状
態のいずれであっても情報書き込み状態にするように構
成したので、不良データの修復が簡単に行うことができ
る効果がある。
【０１２６】請求項１３の発明によれば、請求項６の発
明におけるプログラムベリファイモードとイレーズベリ
ファイモードの順序を逆にするように構成したので、請
求項６の発明の効果と同様の効果がある。
明におけるプログラムベリファイモードとイレーズベリ
ファイモードの順序を逆にするように構成したので、請
求項６の発明の効果と同様の効果がある。
【０１２７】請求項１４の発明によれば、請求項９の発
明におけるプログラムベリファイモードとイレーズベリ
ファイモードの順序を逆にするように構成したので、請
求項９の発明の効果と同様の効果がある。
明におけるプログラムベリファイモードとイレーズベリ
ファイモードの順序を逆にするように構成したので、請
求項９の発明の効果と同様の効果がある。
【図１】 この発明の実施例１によるフラッシュメモリ
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】 この発明による不良データの検索の原理を説
明するための、メモリセルのＶGS−ＩDS間特性を示すグ
ラフ図である。
明するための、メモリセルのＶGS−ＩDS間特性を示すグ
ラフ図である。
【図３】 図１に示したフラッシュメモリにおけるデー
タリフレッシュ動作を説明するフローチャートである。
タリフレッシュ動作を説明するフローチャートである。
【図４】 この発明の実施例２によるフラッシュメモリ
の構成を示すブロック図である。
の構成を示すブロック図である。
【図５】 図４に示したフラッシュメモリにおけるデー
タリフレッシュ動作を説明するフローチャートである。
タリフレッシュ動作を説明するフローチャートである。
【図６】 図５におけるデータの修復の動作を説明する
フローチャートである。
フローチャートである。
【図７】 従来のフラッシュメモリのブロック図であ
る。
る。
【図８】 図７のメモリアレイを構成しているメモリセ
ル（メモリトランジスタ）の断面図である。
ル（メモリトランジスタ）の断面図である。
【図９】 図７のメモリアレイ及びその周辺回路の回路
図である。
図である。
【図１０】 従来のベリファイ動作を含んだプログラム
の動作を説明するフローチャートである。
の動作を説明するフローチャートである。
【図１１】 従来のベリファイ動作を含んだイレーズの
とをさを説明するフローチャートである。
とをさを説明するフローチャートである。
【図１２】 従来のベリファイ動作を含んだプログラム
動作を説明するタイムチャートである。
動作を説明するタイムチャートである。
【図１３】 従来のベリファイ動作を含んだイレーズ動
作を説明するタイムチャートである。
作を説明するタイムチャートである。
３１，３４ 制御回路（制御手段）、３１ａ，３４ａ
書換え制御手段、３１ｂ アドレスインクリメント手
段、３２ａ レジスタＡ（第１の記憶手段）、３２ｂ
レジスタＢ（第２の記憶手段）、３３ 比較回路（比較
手段）、３４ｂ読み出しアドレスインクリメント手段、
３４ｃ ブロックアドレスインクリメント手段、３５ｂ
レジスタＢ（第１の記憶手段）、３５ｃ レジスタＣ
（第２の記憶手段）。
書換え制御手段、３１ｂ アドレスインクリメント手
段、３２ａ レジスタＡ（第１の記憶手段）、３２ｂ
レジスタＢ（第２の記憶手段）、３３ 比較回路（比較
手段）、３４ｂ読み出しアドレスインクリメント手段、
３４ｃ ブロックアドレスインクリメント手段、３５ｂ
レジスタＢ（第１の記憶手段）、３５ｃ レジスタＣ
（第２の記憶手段）。
Claims (14)
- 【請求項１】 プログラムベリファイモードとイレーズ
ベリファイモードとを利用してメモリセルに対するデー
タの書き込み及び消去のベリファイ動作が可能なデータ
リフレッシュ機能を有するフラッシュメモリにおいて、
前記プログラムベリファイモードで読み出しアドレスの
指定に応じて読み出されたデータと、前記イレーズベリ
ファイモードで前記読み出しアドレスと同一アドレスの
指定に応じて読み出されたデータとを比較する比較手段
と、前記比較手段により不一致のデータが検出された場
合に該不一致のデータに対応するメモリセルのデータの
書換え制御をする書換え制御手段とを備えたことを特徴
とするデータリフレッシュ機能を有するフラッシュメモ
リ。 - 【請求項２】 読み出しアドレスを指定するとともに前
記プログラムベリファイモード及び前記イレーズベリフ
ァイモードを異なる読み出しタイミングで設定する制御
手段と、前記プログラムベリファイモードで前記制御手
段による読み出しアドレスの指定に応じて読み出された
データを記憶するとともに記憶したデータを前記比較手
段に与える第１の記憶手段と、前記イレーズベリファイ
モードで前記読み出しアドレスと同一アドレスの指定に
応じて読み出されたデータを記憶するとともに記憶した
データを前記比較手段に与える第２の記憶手段と、前記
比較手段により一致が検出された場合または前記書換え
制御手段による書換えの後に前記読み出しアドレスをイ
ンクリメントするアドレスインクリメント手段とを備え
たことを特徴とする請求項１に記載のデータリフレッシ
ュ機能を有するフラッシュメモリ。 - 【請求項３】 プログラムベリファイモードとイレーズ
ベリファイモードとを利用してデータの書き込み及び消
去のベリファイ動作が可能であり、且つ各々が複数のメ
モリセルで構成された複数のブロックからなるデータリ
フレッシュを有するフラッシュメモリにおいて、前記複
数のブロックの１つのブロックの中の全メモリセルから
前記プログラムベリファイモードで読み出したデータの
加算結果と、前記１つのブロックと同一ブロック内の全
メモリセルから前記イレーズベリファイモードで読み出
したデータの加算結果とを比較し、加算結果の不一致を
検出した場合に、該不一致が検出されたブロック内で、
前記プログラムベリファイモードで読み出しアドレスの
指定に応じて読み出されたデータと、前記イレーズベリ
ファイモードで前記読み出しアドレスと同一アドレスの
指定に応じて読み出されたデータとを比較する比較手段
と、前記比較手段により不一致のデータが検出された場
合に該不一致のデータに対応するメモリセルのデータを
書換え制御する書換え制御手段とを備えたことを特徴と
するデータリフレッシュ機能を有するフラッシュメモ
リ。 - 【請求項４】 プログラムベリファイモードとイレーズ
ベリファイモードとを利用してデータの書き込み及び消
去のベリファイ動作が可能であり、且つ各々が複数のメ
モリセルからなる複数のブロックからなるデータリフレ
ッシュ機能を有するフラッシュメモリにおいて、前記複
数のブロックのアドレスを順次指定して該指定されたブ
ロック内の読み出しアドレスを指定するとともにデータ
リフレッシュ動作時に前記プログラムベリファイモード
及び前記イレーズベリファイモードを異なる読み出しタ
イミングで設定する制御手段と、前記制御手段により指
定されたブロックアドレスに対応する１つのブロックの
中の全メモリセルから前記プログラムベリファイモード
で読み出したデータの加算結果を記憶する第１の記憶手
段と、前記１つのブロック内の全メモリセルから前記イ
レーズベリファイモードで読み出したデータの加算結果
を記憶する第２の記憶手段と、前記第１及び第２の記憶
手段に記憶された加算結果を比較する比較手段とを備え
ており、前記第１の記憶手段はさらに前記比較手段によ
り加算結果の不一致が検出された場合に該不一致が検出
されたブロック内における前記プログラムベリファイモ
ードで前記制御手段による読み出しアドレスの指定に応
じて読み出されたデータを記憶するものであり、前記第
２の記憶手段はさらに前記イレーズベリファイモードで
前記読み出しアドレスと同一アドレスの指定に応じて読
み出されたデータを記憶するものであり、前記フラッシ
ュメモリは、前記比較手段により不一致が検出されたデ
ータに対応するメモリセルのデータの書換え制御をする
書換え制御手段と、前記比較手段により一致が検出され
た場合または前記書換え制御手段による書換えの後に前
記読み出しアドレスをインクリメントする読み出しアド
レスインクリメント手段と、前記比較手段により前記加
算結果の一致が検出された場合または前記書換え制御手
段による書換えの後に前記ブロックアドレスをインクリ
メントするブロックアドレスインクリメント手段とを備
えたことを特徴とするデータリフレッシュ機能を有する
フラッシュメモリ。 - 【請求項５】 複数のメモリセルを有し、前記第１の記
憶手段は前記プログラムベリファイモードで１つの読み
出しアドレスに応じて１個以上のメモリセルから読み出
された１個以上のビットからなるデータを記憶するもの
であり、前記第２の記憶手段は前記イレーズベリファイ
モードで前記１つの読み出しアドレスに応じて前記１個
以上のメモリセルから読み出された１個以上のビットか
らなるデータを記憶するものであり、前記書換え制御手
段は前記比較手段により不一致のビットが検出された場
合に該不一致のビットに対応するメモリセルのデータの
みを書換え制御をするものである請求項２または４に記
載のデータリフレッシュ機能を有するフラッシュメモ
リ。 - 【請求項６】 前記書換え制御手段は、前記不一致のビ
ットに対応するメモリセルのデータを情報書き込み状態
に書換えるものである請求項５に記載のデータリフレッ
シュ機能を有するフラッシュメモリ。 - 【請求項７】 プログラムベリファイモードとイレーズ
ベリファイモードとを利用してメモリセルに対するデー
タの書き込み及び消去のベリファイ動作が可能なフラッ
シュメモリの不良データ検索修復方法であって、前記プ
ログラムベリファイモードで読み出しアドレスの指定に
応じてデータを読み出すステップと、前記イレーズベリ
ファイモードで前記読み出しアドレスと同一アドレスの
指定に応じてデータを読み出すステップと、前記読み出
したデータを比較するステップと、前記比較するステッ
プにより不一致のデータが検出された場合に該不一致の
データに対応するメモリセルのデータを書換えるステッ
プとを備えたフラッシュメモリのデータリフレッシュ方
法。 - 【請求項８】 前記比較するステップの前に、前記プロ
グラムベリファイモードで読み出しアドレスの指定に応
じて読み出されたデータを記憶するステップと、前記イ
レーズベリファイモードで前記読み出しアドレスと同一
アドレスの指定に応じて読み出されたデータを記憶する
ステップとを更に備えており、前記比較により一致が検
出された場合または前記書換えの後に前記読み出しアド
レスをインクリメントするステップをさらに備えたこと
を特徴とする請求項７に記載のフラッシュメモリのデー
タリフレッシュ方法。 - 【請求項９】 プログラムベリファイモードとイレーズ
ベリファイモードとを利用してデータの書き込み及び消
去のベリファイ動作が可能であり、且つ各々が複数のメ
モリセルで構成された複数のブロックからなるフラッシ
ュメモリのデータリフレッシュ方法であって、前記複数
のブロックの１つのブロックの中の全メモリセルから前
記プログラムベリファイモードで読み出したデータを加
算するステップと、前記１つのブロックと同一ブロック
内の全メモリセルから前記イレーズベリファイモードで
読み出したデータを加算するステップと、加算結果を比
較するステップと、前記比較により加算結果の不一致が
検出された場合に該不一致が検出されたブロック内で、
前記プログラムベリファイモードで読み出しアドレスの
指定に応じて読み出されたデータと、前記イレーズベリ
ファイモードで前記読み出しアドレスと同一アドレスの
指定に応じて読み出されたデータとを比較するステップ
と、該比較により不一致のデータが検出された場合に該
不一致のデータに対応するメモリセルのデータを書換え
るステップとを備えたことを特徴とするフラッシュメモ
リのデータリフレッシュ方法。 - 【請求項１０】 プログラムベリファイモードとイレー
ズベリファイモードとを利用してデータの書き込み及び
消去のベリファイ動作が可能であり、且つ各々が複数の
メモリセルからなる複数のブロックからなるフラッシュ
メモリのデータリフレッシュ方法であって、前記複数の
ブロックのブロックアドレスを順次指定して該指定され
たブロック内の読み出しアドレスを指定するとともにデ
ータリフレッシュ動作時に前記プログラムベリファイモ
ード及び前記イレーズベリファイモードを異なる読み出
しタイミングで設定するステップと、指定されたブロッ
クアドレスに対応する１つのブロックの中の全メモリセ
ルから前記プログラムベリファイモードで読み出したデ
ータの加算結果を記憶するステップと、前記１つのブロ
ック内の全メモリセルから前記イレーズベリファイモー
ドで読み出したデータの加算結果を記憶するステップ
と、前記記憶された加算結果を比較するステップと、前
記比較により加算結果の不一致が検出された場合に該不
一致が検出されたブロック内で、前記プログラムベリフ
ァイモードで前記制御手段による読み出しアドレスの指
定に応じて読み出されたデータを記憶するステップと、
前記イレーズベリファイモードで前記読み出しアドレス
と同一アドレスの指定に応じて読み出されたデータを記
憶するステップと、前記記憶されたデータを比較するス
テップと、前記比較により一致が検出されたデータに対
応するメモリセルのデータを書換えるステップと、前記
比較するステップにより一致が検出された場合または前
記書換えるステップの後に前記読み出しアドレスをイン
クリメントするステップと、前記比較により前記加算結
果の一致が検出された場合または前記書換えるステップ
による書換えの後に前記ブロックアドレスをインクリメ
ントするステップとを備えたことを特徴とするフラッシ
ュメモリのデータリフレッシュ方法。 - 【請求項１１】 前記記憶するステップでは１つの読み
出しアドレスに応じて１個以上のメモリセルから読み出
された１個以上のビットからなるデータを記憶し、前記
書換えるステップでは前記比較により不一致のビットが
検出された場合に該不一致のビットに対応するメモリセ
ルのデータのみを書換える請求項８または１０に記載の
フラッシュメモリのデータリフレッシュ方法。 - 【請求項１２】 前記書換えるステップでは、前記不一
致のビットに対応するメモリセルのデータを情報書き込
み状態に書換える請求項１１に記載のフラッシュメモリ
のデータリフレッシュ方法。 - 【請求項１３】 プログラムベリファイモードとイレー
ズベリファイモードとを利用してメモリセルに対するデ
ータの書き込み及び消去のベリファイ動作が可能なフラ
ッシュメモリのデータリフレッシュであって、前記イレ
ーズベリファイモードで読み出しアドレスの指定に応じ
てデータを読み出すステップと、前記プログラムベリフ
ァイモードで前記読み出しアドレスと同一アドレスの指
定に応じてデータを読み出すステップと、前記読み出し
たデータを比較するステップと、前記比較するステップ
により不一致のデータが検出された場合に該不一致のデ
ータに対応するメモリセルのデータを書換えるステップ
とを備えたことを特徴とするフラッシュメモリのデータ
リフレッシュ方法。 - 【請求項１４】 プログラムベリファイモードとイレー
ズベリファイモードとを利用してデータの書き込み及び
消去のベリファイ動作が可能であり、且つ各々が複数の
メモリセルで構成された複数のブロックからなるフラッ
シュメモリのデータリフレッシュ方法であって、前記複
数のブロックの１つのブロックの中の全メモリセルから
前記イレーズベリファイモードで読み出したデータを加
算するステップと、前記１つのブロックと同一ブロック
内の全メモリセルから前記プログラムベリファイモード
で読み出したデータを加算するステップと、加算結果を
比較するステップと、前記比較により加算結果の不一致
が検出された場合に該不一致が検出されたブロック内
で、前記イレーズベリファイモードで読み出しアドレス
の指定に応じて読み出されたデータと、前記プログラム
ベリファイモードで前記読み出しアドレスと同一アドレ
スの指定に応じて読み出されたデータとを比較するステ
ップと、該比較により不一致のデータが検出された場合
に該不一致のデータに対応するメモリセルのデータを書
換えるステップとを備えるフラッシュメモリのデータリ
フレッシュ方法。
Priority Applications (3)
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP130395A JPH08190796A (ja) | 1995-01-09 | 1995-01-09 | データリフレッシュ機能を有するフラッシュメモリ及びフラッシュメモリのデータリフレッシュ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08190796A true JPH08190796A (ja) | 1996-07-23 |
Family
ID=11497721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP130395A Pending JPH08190796A (ja) | 1995-01-09 | 1995-01-09 | データリフレッシュ機能を有するフラッシュメモリ及びフラッシュメモリのデータリフレッシュ方法 |
Country Status (3)
| Country | Link |
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