KR20130104287A

KR20130104287A - 센싱 검증부를 포함하는 반도체 메모리 장치

Info

Publication number: KR20130104287A
Application number: KR1020120025663A
Authority: KR
Inventors: 유제민; 송호영; 서성민; 황상준
Original assignee: 삼성전자주식회사
Priority date: 2012-03-13
Filing date: 2012-03-13
Publication date: 2013-09-25
Also published as: US9165673B2; US20130242635A1

Abstract

본 발명의 일 실시예에 따른 반도체 메모리 장치는, 검증 코드를 포함하는 데이터를 저장하는 메모리 셀 어레이; 상기 메모리 셀 어레이에 저장된 데이터를 센싱하는 센싱부; 및 상기 센싱부에서 소정의 센싱 조건으로 상기 메모리 셀 어레이 데이터를 센싱 할 수 있는지 여부를 판단하는 검증부를 포함하고, 상기 검증부는 상기 검증 코드를 상기 센싱부가 센싱한 값을 통하여 상기 메모리 셀 어레이의 데이터를 상기 소정의 센싱 조건으로 센싱할 수 있는지 여부를 판단하는 것을 특징으로 한다.

Description

센싱 검증부를 포함하는 반도체 메모리 장치{Device of Semiconductor Memory Including Sensing Verification Unit}

본 발명의 기술적 사상은 반도체 메모리 장치에 관한 것으로서, 특히, 검증 코드를 통하여 센싱 조건을 검증하는 반도체 메모리 장치에 관한 것이다.

반도체 메모리로 사용되는 OPT(One Time Programmable) 퓨즈 소자는 도전성 살리사이드된 폴리 실리콘 배선으로 형성된다. 끊어지지 않은(unblown) -프로그램되지 않은- 상태에서, 퓨즈는 낮은 임피던스로 도통되고 있다. OPT 메모리를 프로그램하기 위해 프로그래밍 전류(예를들어, 약 20mA)가 살리사이드화된 폴리실리콘 배선에 인가되면, 그 결과 살리사이드화된 폴리실리콘 배선이 가열되고, 결국, 살리사이드화된 폴리실리콘 배선이 끊어지면서 높은 임피던스 접속이 이루어진다. 퓨즈가 끊어지면, 한번 기록된 데이터는 소거될 수 없다. OTP 메모리 셀은 한번의 프로그램(program)을 통하여 데이터를 기록하고, 그 이후에는 데이터를 반복적으로 리드(read)한다. 만약, 불안정한 조건에서 데이터 센싱을 수행하는 경우, 데이터를 잘못 리드할 수 있는 위험성이 있다.

본 발명의 기술적 사상이 해결하려는 과제는 검증된 센싱 조건을 통하여 센싱를 수행하는 OTP 반도체 메모리 장치를 제공하는데 있다.

상기 과제를 해결하고자 하는 본 발명의 일 실시예에 따른 반도체 메모리 장치는 검증 코드를 포함하는 데이터를 저장하는 메모리 셀 어레이; 상기 메모리 셀 어레이에 저장된 데이터를 센싱하는 센싱부; 및 상기 센싱부에서 소정의 센싱 조건으로 상기 메모리 셀 어레이 데이터를 센싱 할 수 있는지 여부를 판단하는 검증부를 포함하고, 상기 검증부는 상기 검증 코드를 상기 센싱부가 센싱한 값을 통하여 상기 메모리 셀 어레이의 데이터를 상기 소정의 센싱 조건으로 센싱할 수 있는지 여부를 판단하는 것을 특징으로 한다.

바람직하게는, 상기 검증부는 센싱된 검증 코드의 값과 원본 검증 코드의 값을 비교하는 비교부를 포함하고, 상기 검증부는 상기 비교부에서 상기 센싱된 검증 코드의 값과 상기 원본 검증 코드의 값을 비교한 결과를 통하여 상기 소정의 센싱 조건으로 센싱할 수 있는지 여부를 판단하는 것을 특징으로 한다.

바람직하게는, 상기 비교부의 비교 결과 상기 센싱된 검증 코드의 값과 상기 원본 검증 코드의 값이 일치하는 경우, 상기 메모리 셀 어레이 데이터를 센싱 할 수 있는 센싱 조건으로 판단하는 것을 특징으로 한다.

바람직하게는, 상기 검증부는 상기 소정의 센싱 조건을 변경하는 변경부를 포함하고, 상기 비교부의 비교 결과 상기 센싱된 검증 코드의 값과 상기 원본 검증 코드의 값이 일치 하지 않는 경우, 상기 검증부는 상기 메모리 셀 어레이 데이터를 센싱 할 수 없는 조건으로 판단하고, 상기 변경부는 상기 소정의 센싱 조건을 변경하고, 상기 검증부가 변경된 센싱 조건으로 다시 검증하는 것을 특징으로 한다.

바람직하게는, 상기 센싱부는 상기 변경된 센싱 조건으로 다시 상기 메모리 셀 어레이에 기입된 검증 코드를 다시 센싱하고, 상기 비교부는 다시 센싱된 검증 코드의 값과 원본 검증 코드의 값을 비교하고, 상기 검증부는 상기 비교부에서 다시 센싱된 검증 코드의 값과 원본 검증 코드의 값을 비교한 결과를 통하여 상기 변경된 센싱 조건으로 센싱할 수 있는지 여부를 판단하는 것을 특징으로 한다.

바람직하게는, 상기 검증부는 상기 센싱된 검증 코드의 값이 기입 전 검증 코드의 값과 일치하지 않는 경우, 상기 센싱 조건을 변경하면서, 센싱된 검증 코드의 값이 원본 검증 코드의 값과 일치할 때까지, 센싱을 반복하는 것을 특징으로 한다.

바람직하게는, 상기 검증부는 상기 센싱 조건의 변경되는 횟수를 카운트 하는 카운터를 포함하고, 상기 카운터에서 카운트 한 센싱을 반복하는 횟수가 미리 정해진 값 이상이 되면, 상기 검증부는 상기 메모리 셀 어레이 데이터가 센싱 할 수 없는 것으로 판단하는 것을 특징으로 한다.

바람직하게는, 상기 소정의 센싱 조건은, 센싱 전압 레벨 및 센싱 타이밍 중 적어도 하나를 포함하는 것을 특징으로 한다.

바람직하게는, 상기 검증부는 센싱 전압 레벨 및 센싱 타이밍에 대한 데이터를 저장하는 버퍼를 포함하는 것을 특징으로 한다.

바람직하게는, 상기 검증부가 상기 메모리 셀 어레이 데이터를 센싱할 수 있는 센싱 조건으로 판단하면, 상기 센싱부는 상기 검증부에서 판단된 센싱 조건으로 데이터를 센싱하는 것을 특징으로 한다.

바람직하게는, 상기 검증부는 상기 반도체 메모리 장치의 센싱 조건이 변동될 것을 고려하여, 센싱 조건을 검증하고,

상기 검증부가 센싱 조건을 상기 메모리 셀 어레이 데이터를 센싱할 수 있는 조건으로 판단하면, 상기 센싱부는 상기 검증부에서 판단된 센싱 조건보다 더 센싱의 정확도가 높은 센싱 조건으로 센싱하는 것을 특징으로 한다.

바람직하게는, 상기 반도체 메모리 장치는 OTP(One Time Programmable) 반도체 메모리 장치인 것을 특징으로 한다.

본 발명의 다른 실시예에 따른 반도체 메모리 장치는 검증 코드를 포함하는 데이터를 저장하는 메모리 셀 어레이; 및 상기 메모리 셀 어레이에 저장된 데이터를 센싱하는 센싱부를 포함하고, 상기 센싱부는 소정의 센싱 조건으로 상기 메모리 셀 어레이 데이터를 센싱 할 수 있는지 여부를 판단하는 검증부를 포함하고, 상기 검증부는 상기 검증 코드를 상기 센싱부가 센싱한 값을 통하여 상기 메모리 셀 어레이의 데이터를 상기 소정의 센싱 조건으로 센싱할 수 있는지 여부를 판단하는 것을 특징으로 한다.

바람직하게는, 상기 검증부는 상기 소정의 센싱 조건을 변경하는 변경부를 더 포함하고, 상기 비교부의 비교 결과 상기 센싱된 검증 코드의 값과 상기 원본 검증 코드의 값이 일치 하지 않는 경우, 상기 검증부는 상기 메모리 셀 어레이 데이터를 센싱 할 수 없는 조건으로 판단하고, 상기 변경부는 상기 소정의 센싱 조건을 변경하고, 상기 검증부가 변경된 센싱 조건으로 다시 검증하는 것을 특징으로 한다.

상술한 바와 같은 본 발명에 따른 OTP 반도체 메모리 장치는 검증된 센싱 조건을 통하여 센싱을 수행하는 OTP 반도체 메모리 장치를 공급할 수 있다.

도 1(a)은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1(b)는 본 발명의 일 실시예에 따른 메모리 셀 어레이에 포함된 OPT 반도체 메모리에 대한 회로도이다.
도 2은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 4은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 5은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 6(a)는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 6(b)은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리의 센싱 방법의 흐름도이다.
도 8은, 본 발명의 일 실시예를 포함하는 반도체 메모리 장치를 도시한다.
도 9는 본 발명의 메모리 장치를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다.
도 10은 본 발명에 따른 반도체 장치를 사용하는 메모리 시스템의 제1 응용 예를 나타내는 블록도이다.
도 11은 본 발명에 따른 반도체 장치를 사용하는 메모리 시스템의 제2 응용 예를 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 반도체 장치를 포함한 컴퓨터 시스템을 보여준다.
도 13은 본 발명의 실시예에 따른 메모리 카드를 나타내는 블럭도이다.
도 14은 본 발명의 실시예에 따른 반도체 저장 시스템이 솔리드 스테이트 드라이브(SSD: Solid State Drive)인 경우를 나타내는 도면이다.
도 15는 본 발명의 일 실시예에 따른, 반도체 저장 시스템을 포함하는 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.
도 16은 도 8의 반도체 메모리 장치가 적용된 메모리 시스템의 일 구현예를 나타내는 도면이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1(a)은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.

도 1(a)을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 검증부(130) 및 센싱부(150)를 포함한다.

메모리 셀 어레이(110)는 반도체 물질을 이용한 메모리 저장 소자의 집합으로서, OTP(One Time Programmable) 메모리 일 수 있다. 게이트 산화물 절연 파괴(Gate Oxide Breakdown)를 기초로 하는 안티퓨즈를 사용한 OTP 메모리의 구조에는, 안티퓨즈 형태의 NMOS(N-channel Metal Oxide Semiconductor) 트랜지스터와 고전압 저지 트랜지스터(High Voltage Blocking Transistor), 엑세스 트랜지스터(Access Transistor)로 구성된 3-Tr. OTP 셀을 가지는 메모리와 고전압 저지 트랜지스터를 제외한 안티퓨즈 형태의 NMOS(N-channel Metal Oxide Semiconductor) 트랜지스터와 엑세스 트랜지스터(Access Transistor)만을 포함하는 2-Tr. OTP 셀을 가지는 메모리가 있다.

도 1(b)는 본 발명의 일 실시예에 따른 메모리 셀 어레이(Memory Cell Array, 110)에 포함된 OPT 반도체 메모리에 대한 회로도이다.

도 1(b)를 참조하면, 일 실시예에 따른 OPT 반도체 메모리 셀(10)은 NMOS 커패시터(11), 고전압 저지 트랜지스터(13), 엑세스 트랜지스터(15)를 포함한다. NMOS 커패시터(11), 고전압 저지 트랜지스터(13), 엑세스 트랜지스터(15)은 도시된 바와 같이, 직렬로 연결되어 있다. 안티퓨즈 형태 NMOS 커패시터(11)의 게이트(Gate) 단자는 전원 노드(PWN, power node)에 연결되어 있다.

동작에 관하여 설명하면, 3-Tr. OTP 메모리는 선택하고자 하는 셀과 상관없이 프로그램 모드 시 안티퓨즈 형태 NMOS 커패시터(11)의 게이트(Gate) 전압이 VPP(예를 들어, 6.5V)의 고전압이 인가된다. 그리고 선택된 셀에 프로그램하기 위해서는, 고전압 저지 트랜지스터(13)의 게이트 노드(VG_BT)와 WL(Word Line)의 전압을 VDD(예를 들어, 1.8V) 레벨로 인가하고 BL(Bit Line) 전압을 0V로 인가하면, 안티퓨즈 형태 NMOS 커패시터(11)의 게이트 산화물(Gate-Oxide)이 파괴된다.

프로그램 되어 지지 않는 셀의 경우에는 노드(VG_BT)와 WL의 전압이 VDD 레벨로 인가되고 BL의 전압을 VDD 레벨의 전압으로 인가하여 엑세스 트랜지스터(15)의 동작을 차단(OFF)하거나, WL의 전압을 0V로 인가하게 되면 엑세스 트랜지스터(15)의 동작이 차단되어 안티퓨즈 형태의 NMOS 커패시터(11)가 파괴되지 않는다.

읽기 모드 시에는 안티퓨즈 형태 NMOS 커패시터(11)의 게이트 전압이 VDD 레벨의 전압으로 인가된다. 프로그램 되어진 셀의 경우에는, 안티퓨즈 형태 NMOS 커패시터(11)의 게이트 산화물이 파괴되어 저항 성분으로 변하게 되고 VPP 노드와 BL 사이에 전류 패스(Current Path)를 형성한다. BL을 통해 흐르는 전류는 BL 감지 증폭기를 통해 Low 상태의 정보가 출력된다.

프로그램 되어 지지 않은 셀의 경우에는 안티퓨즈 형태 NMOS 커패시터(11)가 파괴되지 않고 기존의 NMOS 커패시터(11) 형태를 유지함으로써 VPP 노드와 BL 사이에 전류가 흐르지 않음으로써 High 상태의 정보가 출력된다.

다시 도 1(a)을 참조하면, 메모리 셀 어레이(110)는 검증코드 셀(Verification Code Data Cell, 113) 및 일반 데이터 셀(Normal Data Cell, 117)을 포함할 수 있다. 검증코드 셀(113)에는 미리 정해진 검증 코드 데이터를 저장한다. 검증 코드 데이터는 고정된 값으로, 센싱 조건을 검증하기 위하여 쓰인다. 예를 들어, 검증 코드 데이터는 16비트, 64비트 일 수 있다. 예를 들어, 검증 코드 데이터는 4행, 4열의 비트 어레이 일 수 있다. 예를 들어, 검증 코드 데이터는 8행, 8열의 비트 어레이 일 수 있다.

일반 데이터 셀(117)에는 검증 코드 데이터를 제외한 일반 데이터를 저장한다. 일반 데이터는 일반 데이터에 대한 메타 데이터(Meta Data)를 포함할 수 있다. 일반 데이터는 센싱 조건 데이터, 센싱 조건 변경방식에 대한 데이터, 센싱 조건 변수 데이터, 센싱 조건 비교방식에 대한 데이터를 포함할 수 있다.

센싱부(Sensing Unit, 150)는 메모리 셀 어레이(110)에 저장된 데이터를 센싱한다. 본 명세서에서, 센싱(Sensing)이란 용어는, 리드(read), 독출, 판독, 읽기를 포함하는 개념으로 사용된다. 센싱은 일반적인 반도체 메모리 소자의 센싱 방식으로 진행될 수 있다. 예를들어, 로우 디코더는 로우 어드레스 버퍼로부터 입력되는 로우 어드레스 신호를 디코딩한다. 디코딩된 로우 어드레스 신호는 메모리 셀 어레이의 워드라인을 활성화시킬 수 있다. 칼럼 디코더는 칼럼 어드레스 신호를 디코딩한다. 디코딩된 칼럼 어드레스 신호는 메모리 셀 어레이의 비트라인에 대한 선택 동작을 수행할 수 있다. 로우 디코더와 칼럼 디코더에 의해 선택된 메모리 셀의 데이터는 센싱부(150)로 제공될 수 있다.

검증부(Verification Unit, 130)은 센싱 조건(S_Condition)을 검증한다. 본 명세서에서, 센싱 조건(S_Condition)이란, 센싱부(150)에서 데이터(Data)를 센싱하는 환경 및 과정에 대한 물리적인 값으로 구성된다. 예를 들어, 센싱 조건(S_Condition)에는 센싱 온도, 센싱 전압, 센싱 타이밍, 센싱 전력, 센싱 동작 순서, 센싱 감도를 포함할 수 있다. 또한, 센싱 조건(S_Condition)은 메모리 반도체 소자의 물리적 화학적 특성, 메모리 반도체 소자의 센싱 시기, 메모리 반도체 소자 주변의 환경등에 의존하여 변경될 수 있다.

본 발명의 다른 실시예에 따르면, 검증부는 반도체 메모리 장치(100)의 센싱 조건(S_Condition)이 변동될 것을 고려할 수 있다. 예를들어, 센싱 전압을 변동될 것을 미리 예측할 수 있다. 이러한 경우 센싱 전압이 변동 될 것을 고려하여, 검증 코드(Verification Code)를 센싱할 때, 센싱의 정확도가 더 낮은 센싱 조건(예를 들어, 낮은 센싱 전압 또는 늦은 센싱 타이밍)으로 센싱 할 수 있다. 센싱의 정확도가 더 낮은 센싱 조건으로 검증한 후, 센싱의 정확도가 보다 높은 센싱 조건(예를 들어, 높은 센싱 전압 또는 빠른 센싱 타이밍)으로 일반 데이터(Normal Data)를 센싱할 수 있다.

검증부(130)는 원본 검증 코드(Original Verification Code)를 저장하는 버퍼(Buffer, 133)를 포함할 수 있다. 이러한 경우, 버퍼(133)는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 또한, 버퍼(133)는 RAM(Random Access Memory) 또는 ROM(Read Only Memory)일 수 있다. 그 밖에, 버퍼(133)는 DRAM, SRAM, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리, NAND 플래쉬 메모리, 그리고 퓨전 플래시 메모리(예를 들면, SRAM 버퍼와 NAND 플래시 메모리 및 NOR 인터페이스 로직이 결합된 메모리) 등으로 구성될 수 있다.

반도체 메모리 장치(100)의 동작에 대해서 설명한다. 반도체 메모리 장치(100)의 전원이 파워 온(Power-On)되는 경우, 센싱부(150)는 검증부(130)로부터 센싱조건(S_Condition)을 수신한다. 센싱부(150)는 검증부(130)로부터 수신된 센싱조건(S_Condition)으로 메모리 셀 어레이(Memory Cell Array)에 포함된 검증 코드 셀(113)의 검증 코드 데이터를 센싱한다. 센싱부(150)는 센싱된 검증 코드 데이터(Sensed Verification Code Data)를 검증부(130)로 전송한다. 검증부(130)는 원본 검증 코드에 대한 데이터를 버퍼(133)에 저장할 수 있다. 검증부(130)는 원본 검증 코드에 대한 데이터(Original Verification Code Data)와 센싱된 검증 코드 데이터(Sensed Verification Code Data)를 이용하여 센싱 조건(S_Condition)을 검증한다. 검증부(130)는 센싱 조건(S_Condition)이 오류 없이 센싱할 수 있는 것으로 판단되면, 센싱 활성화 신호(Sense Enable Signal)을 발생시킬 수 있다. 검증부(130)는 센싱 조건(S_Condition)이 오류 없이 센싱 할 수 있는 것으로 판단되지 않으면, 센싱 활성화 신호(Sense Enable Signal)을 발생시키지 않는다. 검증부(130)는 센싱 활성화 신호(Sense Enable Signal)을 센싱부(150)에 전송한다. 센싱부(150)는 검증된 센싱 조건(S_Condition)를 통하여 노멀 데이터 셀(117)에 저장된 노멀 데이터(Normal Data)를 센싱한다. 따라서, 본 발명에 따른 반도체 메모리 장치는 안정된 센싱 조건으로 센싱을 진행할 수 있다.

도 2은 본 발명의 일 실시예에 따른 반도체 메모리 장치(200)의 블록도이다.

도 2를 참조하면, 반도체 메모리 장치(200)는 메모리 셀 어레이(210), 검증부(230), 센싱부(250)를 포함한다. 도 2의 메모리 셀 어레이(210) 및 센싱부(250)는 도 1(a)의 메모리 셀 어레이(110) 및 센싱부(150)와 대응하며, 서로 유사한 기능을 수행한다.

본 실시예에 따른 검증부(230)는 도 1(a)의 검증부(130)와 달리, 버퍼(133)을 포함하지 않는다. 다만, 원본 검증 코드에 대한 데이터(Original Verification Code Data)를 검증부(230)의 외부에서 수신한다. 따라서, 본 실시예에 따른 반도체 메모리 장치(200)는 검증부(230)와 검증 코드 데이터 셀(213)이 동일한 환경에 의하여 유사하게 왜곡되는 경우(예를 들어, 송수신 경로에 잡음이 검증부와 검증코드 데이터 셀에 유사한 정도로 삽입되는 경우 또는 온도 변화에 의하여 왜곡되는 경우)에도 안정된 센싱 조건을 검증할 수 있다.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치(300)의 블록도이다.

도 3를 참조하면, 반도체 메모리 장치(300)는 메모리 셀 어레이(310), 검증부(330), 센싱부(350)를 포함한다. 도 3의 메모리 셀 어레이(310) 및 센싱부(350)는 도 1(a)의 메모리 셀 어레이(110) 및 센싱부(150)와 대응하며, 서로 유사한 기능을 수행한다.

본 실시예에 따른 검증부(330)는 원본 검증 코드 데이터(Original Verification Code Data)를 저장하는 버퍼(333)을 포함한다. 검증부(330)에 포함된 버퍼(333)의 이러한 특성은 도 1(a)에 포함된 버퍼(133)과 유사하다. 본 실시예에 따른 검증부(330)는 비교부(335)를 더 포함한다.

비교부(335)는 센싱된 검증 코드(Sensed Verification Code Data)와 원본 검증 코드(Original Verification Code Data)를 비교할 수 있다. 또한, 비교부(335)는 센싱된 검증 코드(Sensed Verification Code Data)와 원본 검증 코드(Original Verification Code Data)가 일치하는 경우, 센싱 활성화 신호(Sense Enable Signal)을 발생시킬 수 있다. 비교부(335)는 센싱 활성화 신호(Sense Enable Signal)을 센싱 유닛(350)에 전송 할 수 있다.

반도체 메모리 장치(300)의 동작에 대해서 설명한다. 센싱부(Sensing Unit)는 센싱 조건(S_Conditon)으로 검증 코드 셀(313)에 저장된 검증 코드 데이터(Verification Code Data Cell)을 센싱한다. 센싱된 검증 코드 데이터(Sensed Verification Code Data)는 비교부(335)에 전송된다. 비교부(335)는 버퍼(333)에 저장된 원본 검증 코드 데이터(Original Verification Code Data)와 센싱된 검증 코드 데이터(Sensed Verification Code Data)를 비교한다. 비교부(335)는 센싱된 검증 코드(Sensed Verification Code Data)와 원본 검증 코드(Original Verification Code Data)가 일치하는 경우, 센싱 활성화 신호(Sense Enable Signal)을 발생시킬 수 있다. 비교부(335)는 센싱 활성화 신호(Sense Enable Signal)을 센싱 유닛(350)에 전송 할 수 있다. 따라서, 반도체 메모리 장치(300)는 비교부(335)의 비교결과를 반영하여, 안정된 센싱 조건으로 센싱을 진행할 수 있다.

도 4은 본 발명의 일 실시예에 따른 반도체 메모리 장치(400)의 블록도이다.

도 4를 참조하면, 반도체 메모리 장치(400)는 메모리 셀 어레이(410), 검증부(430), 센싱부(450)를 포함한다. 도 4의 메모리 셀 어레이(410) 및 센싱부(450)는 도 1(a)의 메모리 셀 어레이(110) 및 센싱부(150)와 대응하며, 서로 유사한 기능을 수행한다.

본 실시예에 따른 검증부(430)는 원본 검증 코드 데이터(Original Verification Code Data)를 저장하는 버퍼(433)와 비교부(435)를 포함한다. 검증부(430)에 포함된 버퍼(433)와 비교부(435)의 특성은 도 3에 포함된 버퍼(333) 및 비교부(335)와 유사하다. 본 실시예에 따른 검증부(430)는 센싱 조건(S_Condition)을 저장하는 버퍼(Buffer, 437) 및 변경부(Alteration Unit, 439)를 더 포함한다.

버퍼(437)는 도 1의 버퍼(133)과 유사하게, 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 또한, 버퍼(437)는 RAM(Random Access Memory) 또는 ROM(Read Only Memory)일 수 있다. 그 밖에, 버퍼(437)는 DRAM, SRAM, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리, NAND 플래쉬 메모리, 그리고 퓨전 플래시 메모리(예를 들면, SRAM 버퍼와 NAND 플래시 메모리 및 NOR 인터페이스 로직이 결합된 메모리) 등으로 구성될 수 있다. 버퍼(437)는 센싱 조건(S_Condition)을 저장하고 있다.

본 실시예에 따른 반도체 메모리 장치(400)가 파워 온(Power-On)되는 경우, 센싱부(450)는 버퍼(437)로부터 센싱 조건(S_Condition)을 수신한다. 또한, 버퍼(437)는 변경부(439)로부터 변경 신호(Alteration Signal)를 수신하여 변경된 센싱 조건(S_Condition)을 저장할 수 있다.

변경부(439)는 비교부(435)에서 생성된 센싱 불활성화 신호(Sense Disable Signal)를 수신할 수 있다. 변경부(439)는 센싱 불활성화 신호(Sense Disable Signal)에 포함된 정보를 반영하여 센싱 조건(S_Condition)의 변경 사항을 결정할 수 있다. 또한, 변경부(439)는 센싱 불활성화 신호(Sense Disable Signal)에 포함된 정보를 반영하여 센싱 조건(S_Condition)을 업데이트 할 수 있다.

반도체 메모리 장치(400)의 동작에 대해서 설명한다. 센싱부(Sensing Unit)는 버퍼(437)로부터 센싱 조건(S_Condition)을 수신한다. 센싱부(Sensing Unit)는 센싱 조건(S_Conditon)으로 검증 코드 데이터(Verification Code Data)을 센싱한다. 센싱된 검증 코드 데이터(Sensed Verification Code Data)는 비교부(435)에 전송된다. 비교부(435)는 버퍼(433)에 저장된 원본 검증 코드 데이터(Original Verification Code Data)와 센싱된 검증 코드 데이터(Sensed Verification Code Data)를 비교한다. 비교부(435)는 센싱된 검증 코드(Sensed Verification Code Data)와 원본 검증 코드(Original Verification Code Data)가 일치하는 경우, 센싱 활성화 신호(Sense Enable Signal)을 발생시킬 수 있다. 비교부(335)는 센싱 활성화 신호(Sense Enable Signal)을 센싱 유닛(350)에 전송 할 수 있다. 비교부(435)는 센싱된 검증 코드(Sensed Verification Code Data)와 원본 검증 코드(Original Verification Code Data)가 일치하지 않는 경우, 센싱 불활성화 신호(Sense Disable Signal)을 발생시킬 수 있다. 비교부(435)는 센싱 불활성화 신호(Sense Disable Signal)를 변경부(439)에 전송할 수 있다. 변경부(439)는 센싱 불활성화 신호(Sense Disable Signal)에 포함된 정보를 반영하여 센싱 조건(S_Condition)의 변경 사항을 결정할 수 있다. 또한, 변경부(439)는 센싱 불활성화 신호(Sense Disable Signal)에 포함된 정보를 반영하여 센싱 조건(S_Condition)을 업데이트 할 수 있다. 따라서, 반도체 메모리 장치(400)는 비교부(435)에서 피드백된 비교결과를 반영하여, 센싱 조건(S_Condition)을 변경할 수 있다. 따라서, 반도체 메모리 장치(400)는 변경된 센싱 조건(S_Condition)으로 안정된 센싱을 진행할 수 있다.

도 5은 본 발명의 일 실시예에 따른 반도체 메모리 장치(500)의 블록도이다.

도 5를 참조하면, 반도체 메모리 장치(500)는 메모리 셀 어레이(510), 검증부(530), 센싱부(550)를 포함한다. 도 5의 메모리 셀 어레이(510) 및 센싱부(550)는 도 1(a)의 메모리 셀 어레이(110) 및 센싱부(150)와 대응하며, 서로 유사한 기능을 수행한다.

본 실시예에 따른 검증부(530)는 원본 검증 코드 데이터(Original Verification Code Data)를 저장하는 버퍼(533), 센싱 조건(S_Condition)을 저장하는 버퍼(537), 변경부(539), 비교부(535)를 포함한다. 검증부(530)에 포함된 버퍼(533), 버퍼(537), 변경부(539)와 비교부(535)의 특성은 도 4에 포함된 버퍼(433), 버퍼(437), 변경부(439)와 비교부(435)의 특성과 유사하다. 본 실시예에 따른 검증부(530)는 카운터(Counter, 531)를 더 포함한다.

카운터(531)는 비교부(535)에서 센싱 불활성화 신호(Sense Disable Signal)를 수신하여 센싱 조건(S_Condition)이 변경된 횟수를 카운팅 할 수 있다. 센싱 조건(S_Condition)이 변경된 횟수가 일정 수준 이상인 경우, 오버 카운트 신호(Over Count Signal)를 생성할 수 있다.

반도체 메모리 장치(500)의 동작에 대해서 설명한다. 센싱부(550) 및 메모리 셀 어레이(510)의 동작은 도 4의 센싱부(450) 및 메모리 셀 어레이(410)의 동작과 유사하다. 비교부(535)는 센싱된 검증 코드(Sensed Verification Code Data)와 원본 검증 코드(Original Verification Code Data)가 일치하지 않는 경우, 센싱 불활성화 신호(Sense Disable Signal)을 발생시킬 수 있다. 비교부(535)는 센싱 불활성화 신호(Sense Disable Signal)를 변경부(539)에 전송할 수 있다. 변경부(539)는 센싱 불활성화 신호(Sense Disable Signal)에 포함된 정보를 반영하여 센싱 조건(S_Condition)의 변경 사항을 결정할 수 있다. 또한, 변경부(539)는 센싱 불활성화 신호(Sense Disable Signal)에 포함된 정보를 반영하여 센싱 조건(S_Condition)을 업데이트 할 수 있다. 또한, 비교부(535)는 센싱 불활성화 신호(Sense Disable Signal)를 카운터(531)에 전송할 수 있다. 카운터(531)는 비교부(535)에서 센싱 불활성화 신호(Sense Disable Signal)를 수신하여 센싱 조건(S_Condition)이 변경된 횟수를 카운팅할 수 있다. 센싱 조건(S_Condition)이 변경된 횟수가 일정 수준 이상인 경우, 오버 카운트 신호(Over Count Signal)를 생성할 수 있다. 따라서, 반도체 메모리 장치(500)는 비교부(535)에서 피드백된 비교결과를 반영하여, 센싱 조건(S_Condition)을 변경하되, 잘못된 방향으로 무한히 변경하는 것을 방지할 수 있다.

도 6(a)는 본 발명의 일 실시예에 따른 반도체 메모리 장치(600)의 블록도이다.

도 6(a)를 참조하면, 반도체 메모리 장치(600)는 메모리 셀 어레이(610), 검증부(630), 센싱부(650)를 포함한다. 도 6(a)의 메모리 셀 어레이(610)는 도 1(a)의 메모리 셀 어레이(110)와 대응하며, 서로 유사한 기능을 수행한다.

본 실시예에 따른 센싱부(650)는 검증부(630)를 포함한다. 반도체 메모리 장치(600)의 동작은 반도체 메모리 장치(100)의 동작과 유사하다. 다만, 센싱부(650)와 검증부(630)가 별도로 분리되어 있지 않다. 따라서, 센싱부(650)가 검증부(630)를 포함하여, 반도체 메모리 장치의 구현에 있어서 편의성이 향상된다.

도 6(b)은 본 발명의 일 실시예에 따른 반도체 메모리 장치(600)의 블록도이다.

도 6(b)를 참조하면, 반도체 메모리 장치(600)는 메모리 셀 어레이(610), 검증부(630), 센싱부(650)를 포함한다. 도 6(b)의 메모리 셀 어레이(610)는 도 2의 메모리 셀 어레이(210) 와 대응하며, 서로 유사한 기능을 수행한다.

본 실시예에 따른 센싱부(750)은 검증부(730)를 포함한다. 다만, 반도체 메모리 장치(600)와는 다르게, 검증부(730)는 비교부(735)를 더 포함한다. 반도체 메모리 장치(600)의 동작은 반도체 메모리 장치(200)의 동작과 유사하다. 또한, 반도체 메모리 장치(600)와 같이, 센싱부(750)와 검증부(730)가 별도로 분리되어 있지 않다. 따라서, 반도체 메모리 장치의 구현에 있어서 편의성이 향상된다.

도 7은 본 발명의 일 실시예에 따른 반도체 메모리의 센싱 방법의 흐름도이다.

도 7을 참조하면, 센싱부는 센싱 조건(S_Condition)을 통하여 검증 코드(Verification Code)를 센싱한다(S10). 센싱된 검증코드(Sensed Verification Code Data)가 원본 검증 코드(Original Verification Code Data)와 동일한지 여부를 판단한다(S20). 센싱된 검증 코드가 원본 검증 코드와 동일하다면 검증 코드를 센싱한 센싱 조건(S_Condition) 을 통하여 노멀 데이터를 센싱한다(S30). 센싱된 검증 코드가 원본 검증 코드와 동일하지 않다면 센싱 조건(S_Condition)을 변경한다(S25). 변경된 센싱 조건(S_Condition)을 통하여 다시 검증 코드를 반복 센싱한다(S10).

도 8은, 본 발명의 일 실시예를 포함하는 반도체 메모리 장치(100)를 도시한다. 도 8을 참조하면, 메모리 장치(800)는 OTP(One Time Programmable) 메모리 셀을 포함하는 메모리 셀 어레이(801) 및 DRAM 셀을 구동하기 위한 각종 회로 블록들을 구비할 수 있다.

타이밍 레지스터(802)는 칩 선택 신호(CS)가 비활성화 레벨(예컨대 로직 하이)에서 활성화 레벨(예컨대 로직 로우)로 변화될 때 활성화될 수 있다. 타이밍 레지스터(802)는 외부로부터 클럭 신호(CLK), 클럭 인에이블 신호(CKE), 칩 선택신호(CSB), 로우(Row) 어드레스 스트로브 신호(RASB), 칼럼(Column) 어드레스 스트로브 신호(CASB), 기입 인에이블 신호(WEB) 및 데이터 입력/출력 마스크 신호(DQM) 등의 커맨드(command) 신호를 수신하고, 수신된 커맨드 신호를 처리하여 회로 블록들을 제어하기 위한 각종 내부 커맨드 신호들(LRAS, LCBR, LWE, LCAS, LWCBR, LDQM)을 생성할 수 있다.

타이밍 레지스터(802)로부터 생성된 일부 내부 커맨드 신호들은 프로그래밍 레지스터(804)에 저장된다. 예컨대, 데이터 출력에 관계된 레이턴시(Latency) 정보나 버스트 길이(Burst Length) 정보 등이 프로그래밍 레지스터(804)에 저장될 수 있다. 프로그래밍 레지스터(804)에 저장된 내부 커맨드 신호들은 레이턴시/버스트 길이 제어부(806)로 제공될 수 있으며, 레이턴시/버스트 길이 제어부(806)는 데이터 출력의 레이턴시나 버스트 길이를 제어하기 위한 제어 신호를 칼럼 버퍼(808)를 통하여 칼럼 디코더(810)나 출력 버퍼(812)로 제공할 수 있다.

어드레스 레지스터(820)는 외부로부터 어드레스 신호(ADD)를 수신할 수 있다. 로우 어드레스 신호는 로우 어드레스 버퍼(822)를 통하여 로우 디코더(824)로 제공될 수 있다. 또한, 칼럼 어드레스 신호는 칼럼 어드레스 버퍼(808)를 통하여 칼럼 디코더(810)로 제공될 수 있다. 로우 어드레스 버퍼(822)는 리프레쉬 명령(LRAS, LCBR)에 응답하여 리프레쉬 카운터에서 발생하는 리프레쉬 어드레스 신호를 더 수신할 수 있으며, 로우 어드레스 신호나 리프레쉬 어드레스 신호 중 어느 하나를 로우 디코더(824)로 제공할 수 있다. 또한, 어드레스 레지스터(820)는 뱅크를 선택하기 위한 뱅크 신호를 뱅크 선택부(826)로 제공할 수 있다.

로우 디코더(824)는 로우 어드레스 버퍼(822)로부터 입력되는 로우 어드레스 신호 또는 리프레쉬 어드레스 신호를 디코딩하고, 메모리 셀 어레이(801)의 워드라인을 활성화시킬 수 있다. 칼럼 디코더(810)는 칼럼 어드레스 신호를 디코딩하고, 메모리 셀 어레이(801)의 비트라인에 대한 선택 동작을 수행할 수 있다. 일 예로서, 칼럼 선택 라인(Column selection Line)이 반도체 메모리 장치(800)에 적용되어, 칼럼 선택 라인을 통한 선택 동작이 수행될 수 있다.

감지 증폭기(830)는 로우 디코더(824)와 칼럼 디코더(810)에 의해 선택된 메모리 셀의 데이터를 증폭하고, 증폭된 데이터를 출력 버퍼(812)로 제공할 수 있다. 데이터 셀의 기록을 위한 데이터는 데이터 입력 레지스터(832)를 통하여 메모리 셀 어레이(801)로 제공되며, 입출력 컨트롤러(834)는 데이터 입력 레지스터(832)를 통한 데이터 전달 동작을 제어할 수 있다.

도 9는 본 발명의 메모리 장치를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다.

도 9를 참조하면, 전자 시스템(900)은 입력 장치(910), 출력 장치(920), 프로세서 장치(930) 및 반도체 메모리 장치(100)를 포함한다. 프로세서 장치(930)는 각각 해당하는 인터페이스를 통해서 입력 장치(910), 출력 장치(920) 그리고 반도체 메모리 장치(100)를 제어할 수 있다. 프로세서 장치(930)는 적어도 하나의 마이크로 프로세서, 디지털 신호 프로세서, 마이크로 콘트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 입력 장치(910)와 출력 장치(920)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택되는 적어도 하나를 포함할 수 있다.

반도체 메모리 장치(100)는 OTP(One Time Programmable) 메모리 소자를 포함할 수 있다. 반도체 메모리 장치(100)는 본 발명의 다른 실시예들에 따른 반도체 메모리(200, 300, 400, 500, 600)으로 대체될 수 있다. 전압 비교부(COM)는 전압발생부(GEN)에서 생성된 입력전압(Vin)을 소정의 기준전압(Vref)와 비교한다. 전압 비교부(COM)는, 비교 결과에 따른 활성화 신호(ACS)를 출력하며, 전압 발생부(GEN)는 상기 활성화 신호(ACS)에 응답하여 입력전압(Vin)을 특정값만큼 승압시켜서 승압전압(Vpp)을 발생한다. 승압전압(VPP)의 레벨이 소정의 원하는 레벨 이상으로 높아진 경우에는, 전압 비교부(COM)는 활성화 신호(ACS)를 출력하지 않고, 승압전압(VPP)은 더 이상 승압동작을 하지 않고 안정한 레벨을 유지하게 된다. 이때, 카운터(CNT)는 전압 비교부(COM)에서 활성화 신호(ACS)가 발생되는 횟수를 카운트한다. 활성화 신호(ACS)의 발생횟수에 따라서, 반도체 메모리를 불량으로 판단할 수 있다.

도 10은 본 발명에 따른 반도체 장치를 사용하는 메모리 시스템의 제1 응용 예를 나타내는 블록도이다.

도 10을 참조하면, 메모리 시스템(1000)은 인터페이스부(1010), 컨트롤러(1020) 그리고 반도체 메모리 장치(100)를 포함할 수 있다. 인터페이스부(1010)는 메모리 시스템(1000)과 호스트와의 인터페이싱을 제공할 수 있다. 인터페이스부(1010)는 호스트와의 인터페이싱을 위해 호스트에 대응하는 데이터 교환 프로토콜을 구비할 수 있다. 인터페이스부(1010)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트와 통신하도록 구성될 수 있다.

컨트롤러(1020)는 인터페이스부(1010)를 통해서 외부로부터 제공되는 데이터 및 어드레스를 제공받을 수 있다. 컨트롤러(1020)는 호스트로부터 제공되는 데이터, 어드레스를 참조하여 반도체 메모리 장치(100)를 액세스할 수 있다. 컨트롤러(1020)는 반도체 메모리 장치(100)로부터 읽혀진 데이터(Data)를 인터페이스부(1010)를 경유하여 호스트로 전달할 수 있다.

컨트롤러(1020)는 버퍼 메모리(1021)를 포함할 수 있다. 버퍼 메모리(1021)에는 호스트로부터 제공되는 쓰기 데이터 또는 반도체 메모리 장치(100)로부터 읽혀진 데이터가 일시 저장된다. 호스트의 읽기 요청 시에 반도체 메모리 장치(100)에 존재하는 데이터가 캐시 되어 있는 경우에는, 버퍼 메모리(1021)는 캐시 된 데이터를 직접 호스트로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 메모리 시스템(1000) 내 메모리 채널의 전송 속도보다 월등히 빠를 수 있다. 즉, 호스트의 인터페이스 속도가 월등히 높은 경우, 버퍼 메모리(1021)를 제공함으로써 속도 차이로 발생하는 성능(Performance) 저하를 최소화할 수 있다.

반도체 메모리 장치(100)에는 본 발명의 실시예들에 따른 OTP 반도체 메모리 일 수 있다. 반도체 메로리 장치(100)는 메모리 시스템(1000)의 저장 매체로서 제공될 수 있다.

도 11은 본 발명에 따른 반도체 장치를 사용하는 메모리 시스템의 제2 응용 예를 나타내는 블록도이다.

도 11을 참조하면, 메모리 시스템(1100)은 인터페이스부(1010), 컨트롤러(1120) 그리고 반도체 메모리 장치(100)를 포함한다. 인터페이스부(1010)는, 도 10에서 설명된 바와 같이, 호스트와의 인터페이싱을 위해 호스트에 대응하는 데이터 교환 프로토콜을 구비할 수 있다. 반도체 메모리 장치(100)는 본 발명의 실시예에 따른 OTP 반도체 메모리 장치 일 수 있다. 메모리 시스템(1100)은 OTP 메모리 시스템으로 칭할 수 있다.

컨트롤러(1120)는 어드레스 변환 테이블(1122)이 구성되는 버퍼 메모리(1121)를 포함할 수 있다. 컨트롤러(1120)는 어드레스 변환 테이블(1122)을 참조하여 인터페이스부(1010)로부터 제공되는 논리 어드레스(Logical Address)를 물리 어드레스(Physical Address)로 변환할 수 있다. 변환된 물리 어드레스(Physical Address)를 참조하여 컨트롤러(1120)는 반도체 메모리 장치(100)를 액세스하게 될 것이다.

도 10 및 도 11에 도시된 메모리 시스템(1000, 1100)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다. 메모리 시스템(1000, 1100)은 MMC 카드, SD 카드(Secure Digital Card), 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card) 등으로 구성될 수 있다.

도 12는 본 발명의 실시예들에 따른 반도체 장치를 포함한 컴퓨터 시스템을 보여준다.

도 12를 참조하면, 컴퓨터 시스템(1200)은 시스템 버스(1250)에 전기적으로 연결되는 중앙 처리 장치(1210), 사용자 인터페이스(1220), 메모리(1230) 그리고 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1240)을 포함할 수 있다. 사용자 인터페이스(1220)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(1220)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(1220) 또는 모뎀(1240)을 통해 제공되거나 중앙 처리 장치(1210)에 의해서 처리된 데이터는 메모리(1230)에 저장될 수 있다.

메모리(1230)은 디램과 같은 휘발성 메모리 소자 및/또는 플래쉬 메모리와 같은 비휘발성 메모리 소자를 포함할 수 있다. 메모리(1230)는 본 발명의 실시예들에 따른 승압전압 발생회로(100)가 배치되는 DRAM, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리, NAND 플래쉬 메모리, 그리고 퓨전 플래시 메모리(예를 들면, SRAM 버퍼와 NAND 플래시 메모리 및 NOR 인터페이스 로직이 결합된 메모리) 등으로 구성될 수 있다.

본 발명에 따른 컴퓨터 시스템(1200)이 모바일 장치인 경우, 컴퓨터 시스템(1200)의 동작 전압을 공급하기 위한 배터리(도시하지 않음)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨터 시스템(1200)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIP), 그리고 입출력 장치 등이 더 제공될 수 있다.

본 발명에 따른 컴퓨터 시스템(1200)이 무선 통신을 수행하는 장비인 경우, 컴퓨터 시스템(1100)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Multiple Access), CDMA2000 과 같은 통신 시스템에서 사용될 수 있다.

도 13은 본 발명의 실시예에 따른 메모리 카드를 나타내는 블럭도이다.

도 13을 참조하면, 본 발명의 실시예에 따른 메모리 카드(MCRD)는, 메모리 컨트롤러(CTRL) 및 메모리 장치(MEM)를 구비한다. 메모리 장치(MEM)는 본 발명에 따른 반도체 메모리 장치를 포함할 수 있다. 메모리 컨트롤러(CTRL)는 입출력 수단(I/O)를 통해 수신되는 외부의 호스트의 요청에 응답하여 메모리 장치(MEM)로의 데이터 기입 또는 메모리 장치(MEM)로부터의 데이터 센싱을 제어한다. 또한, 메모리 컨트롤러(CTRL)는 도 13의 메모리 장치(MEM)가 플래시 메모리 장치인 경우, 메모리 장치(MEM)에 대한 소거 동작을 제어한다. 본 발명의 실시예에 따른 메모리 카드(MCRD)의 메모리 컨트롤러(CTRL)는 상기와 같은 제어 동작을 수행하기 위해, 각각 호스트 및 메모리 장치와의 인터페이스를 수행하는 인터페이스부들 및 램(RAM) 등을 구비할 수 있다. 본 발명의 실시예에 따른 메모리 카드(MCRD)의 메모리 장치(MEM)는 도 1 등의 반도체 메모리 장치(100)를 포함할 수 있다.

도 13의 메모리 카드(MCRD)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.

도 14은 본 발명의 실시예에 따른 반도체 저장 시스템(MSYS)이 솔리드 스테이트 드라이브(SSD: Solid State Drive)인 경우를 나타내는 도면이다.

도 14을 참조하면, 본 발명의 실시예에 따른 솔리드 스테이트 드라이브는 SSD 컨트롤러(SCTL) 및 메모리 장치(MEM)를 포함한다. 메모리 장치(MEM)는 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)를 포함할 수 있다. SSD 컨트롤러(SCTL)는 버스(BUS)로 연결되는 프로세서(PROS), 램(RAM), 캐쉬 버퍼(CBUF) 및 메모리 컨트롤러(CTRL)를 구비할 수 있다. 프로세서(PROS)는 호스트의 요청(명령, 어드레스, 데이터)에 응답하여 메모리 컨트롤러(CTRL)가 메모리 장치(MEM)와 데이터를 송수신하도록 제어한다. 본 발명의 실시예에 따른 솔리드 스테이트 드라이브의 프로세서(PROS) 및 메모리 컨트롤러(CTRL)는 하나의 ARM 프로세서로 구현될 수도 있다. 프로세서(PROS)의 동작에 필요한 데이터는 램(RAM)에 로딩될 수 있다.

호스트 인터페이스(HOST I/F)는 호스트의 요청을 수신하여 프로세서(PROS)로 전송하거나, 메모리 장치(MEM)로부터 전송된 데이터를 호스트로 전송한다. 호스트 인터페이스(HOST I/F)는 USB(Universal Serial Bus), MMC(Man Machine Communication), PCI-E(Peripheral Component Interconnect-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Device Interface), 그리고 IDE(Intelligent Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜로, 호스트와 인터페이스 할 수 있다. 메모리 장치(MEM)로 전송하고자 하거나, 메모리 장치(MEM)로부터 전송된 데이터는 캐쉬 버퍼(CBUF)에 임시로 저장될 수 있다. 캐쉬 버퍼(CBUF)는 SRAM 등일 수 있다.

상기에서 설명된 본 발명의 실시예에 따른 반도체 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 반도체 메모리 장치가 실장될 수 있다.

도 15는 본 발명의 일 실시예에 따른, 반도체 저장 시스템(MSYS)을 포함하는 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.

도 15를 참조하면, 본 발명의 실시예에 따른 네트워크 시스템(NSYS)은 네트워크를 통해 연결되는 서버 시스템(SSYS) 및 다수의 단말들(TEM1~TEMn)을 포함할 수 있다. 본 발명의 실시예에 따른 서버 시스템(SSYS)은 네트워크에 연결되는 다수의 단말들(TEM1~TEMn)로부터 수신되는 요청을 처리하는 서버(SERVER) 및 단말들(TEM1~TEMn)로부터 수신되는 요청에 대응되는 데이터를 저장하는 SSD를 포함하도록 구비할 수 있다. 이때, 도 15의 SSD는 도 14의 SSD일 수 있다.

도 16은 도 8의 반도체 메모리 장치가 적용된 메모리 시스템의 일 구현예를 나타내는 도면이다.

도 16을 참조하면, 메모리 시스템(1600)은 메모리 모듈(1610) 및 메모리 콘트롤러(1620)을 포함할 수 있다. 메모리 모듈(1610)은 모듈 보드(Module Board) 상에 적어도 하나 이상의 반도체 메모리 장치(1630)를 장착할 수 있다. 반도체 메모리 장치(1630)는 DRAM 칩으로 구현될 수 있으며, 각각의 반도체 메모리 장치(1630)는 다수 개의 반도체 레이어들을 포함할 수 있다. 반도체 레이어들은 하나 이상의 마스터 칩(1631)과 하나 이상의 슬레이브 칩(1632)을 포함할 수 있다. 반도체 레이어들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.

본 실시예에서는 반도체 레이어들 사이의 신호의 전달이 관통 실리콘 비아(TSV)를 통하여 수행되는 구조에 대하여 설명하고 있으나, 이에 한정되지 않고 와이어 본딩, 인터포즈 또는 배선이 형성된 테이프를 통해 적층되는 구조에도 적용할 수 있다.

또한, 반도체 레이어들 사이의 신호의 전달이 광학적 입출력 접속(Optical IO Connection)으로 수행될 수 있다. 예컨대, 라디오 주파수(Radio frequency, RF)파 또는 초음파를 이용하는 방사형(radiative) 방식, 자기 유도(magnetic induction)을 이용하는 유도 커플링(inductive coupling) 방식, 또는 자기장 공진을 이용하는 비방사형(non-radiative) 방식을 이용하여 서로 연결될 수 있다.

방사형 방식은 모노폴(monopole)이나 PIFA(planar inverted-F antenna) 등의 안테나를 이용하여, 무선으로 신호를 전달하는 방식이다. 시간에 따라 변화하는 전계나 자계가 서로 영향을 주면서 방사가 일어나며, 같은 주파수의 안테나가 있을 경우 입사파의 극(polarization) 특성에 맞게 신호를 수신할 수 있다. 유도 커플링 방식은 코일을 여러 번 감아서 한 방향으로 강한 자계를 발생시키고, 비슷한 주파수에서 공진하는 코일을 근접시켜 커플링을 발생시키는 방식이다. 비방사형 방식은, 근거리 전자장을 통해 같은 주파수로 공진하는 두 매체들 사이에서 전자파를 이동시키는 감쇄파 결합(evanescent wave coupling)을 이용하는 방식이다. 마스터 칩(1631)과 슬레이브 칩(1632)은 본 발명의 실시예들에 따른 기준 전압 발생부를 포함할 수 있다. 메모리 모듈(1610)은 시스템 버스를 통해 메모리 콘트롤러(1620)와 통신할 수 있다. 시스템 버스를 통하며 데이터(DQ), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(1610)과 메모리 콘트롤러(1620) 사이에서 송수신될 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

메모리 셀 어레이 : 110, 210, 310, 410, 510, 610, 710
검증 코드 데이터 셀 : 113, 213, 313, 413, 513, 613, 713
노멀 데이터 셀 : 117, 217, 317, 417, 517, 617, 717
센싱부 : 150, 250, 350, 450, 550, 650, 750
검증부 : 130, 230, 330, 430, 530, 630, 730
버퍼 : 133, 233, 333, 433, 533, 633, 733
비교부 : 335, 435, 535, 735
변경부 : 439, 539

Claims

검증 코드를 포함하는 데이터를 저장하는 메모리 셀 어레이;
상기 메모리 셀 어레이에 저장된 데이터를 센싱하는 센싱부; 및
상기 센싱부에서 소정의 센싱 조건으로 상기 메모리 셀 어레이 데이터를 센싱 할 수 있는지 여부를 판단하는 검증부를 포함하고,
상기 검증부는 상기 검증 코드를 상기 센싱부가 센싱한 값을 통하여 상기 메모리 셀 어레이의 데이터를 상기 소정의 센싱 조건으로 센싱할 수 있는지 여부를 판단하는 반도체 메모리 장치.
청구항 1에 있어서,
상기 검증부는 센싱된 검증 코드의 값과 원본 검증 코드의 값을 비교하는 비교부를 포함하고,
상기 검증부는 상기 비교부에서 상기 센싱된 검증 코드의 값과 상기 원본 검증 코드의 값을 비교한 결과를 통하여 상기 소정의 센싱 조건으로 센싱할 수 있는지 여부를 판단하는 반도체 메모리 장치.
청구항 2에 있어서,
상기 비교부의 비교 결과 상기 센싱된 검증 코드의 값과 상기 원본 검증 코드의 값이 일치하는 경우, 상기 메모리 셀 어레이 데이터를 센싱 할 수 있는 센싱 조건으로 판단하는 것을 특징으로 하는 반도체 메모리 장치.
청구항 2에 있어서,
상기 검증부는 상기 소정의 센싱 조건을 변경하는 변경부를 포함하고,
상기 비교부의 비교 결과 상기 센싱된 검증 코드의 값과 상기 원본 검증 코드의 값이 일치 하지 않는 경우,
상기 검증부는 상기 메모리 셀 어레이 데이터를 센싱 할 수 없는 조건으로 판단하고,
상기 변경부는 상기 소정의 센싱 조건을 변경하고,
상기 검증부가 변경된 센싱 조건으로 다시 검증하는 것을 특징으로 하는 반도체 메모리 장치.
청구항 4에 있어서,
상기 센싱부는 상기 변경된 센싱 조건으로 다시 상기 메모리 셀 어레이에 기입된 검증 코드를 다시 센싱하고,
상기 비교부는 다시 센싱된 검증 코드의 값과 원본 검증 코드의 값을 비교하고,
상기 검증부는 상기 비교부에서 다시 센싱된 검증 코드의 값과 원본 검증 코드의 값을 비교한 결과를 통하여 상기 변경된 센싱 조건으로 센싱할 수 있는지 여부를 판단하는 것을 특징으로 하는 반도체 메모리 장치.
청구항 5에 있어서,
상기 검증부는 상기 센싱된 검증 코드의 값이 기입 전 검증 코드의 값과 일치하지 않는 경우, 상기 센싱 조건을 변경하면서, 센싱된 검증 코드의 값이 원본 검증 코드의 값과 일치할 때까지, 센싱을 반복하는 것을 특징으로 하는 반도체 메모리 장치.
청구항 6에 있어서,
상기 검증부는 상기 센싱 조건의 변경되는 횟수를 카운트 하는 카운터를 포함하고,
상기 카운터에서 카운트 한 센싱을 반복하는 횟수가 미리 정해진 값 이상이 되면, 상기 검증부는 상기 메모리 셀 어레이 데이터가 센싱 할 수 없는 것으로 판단하는 것을 특징으로 하는 반도체 메모리 장치.
청구항 1에 있어서,
상기 검증부가 상기 메모리 셀 어레이 데이터를 센싱할 수 있는 센싱 조건으로 판단하면, 상기 센싱부는 상기 검증부에서 판단된 센싱 조건으로 데이터를 센싱하는 것을 특징으로 하는 반도체 메모리 장치.
청구항 1에 있어서,
상기 반도체 메모리 장치는 OTP(One Time Programmable) 반도체 메모리 장치인 것을 특징으로 하는 반도체 메모리 장치.
검증 코드를 포함하는 데이터를 저장하는 메모리 셀 어레이; 및
상기 메모리 셀 어레이에 저장된 데이터를 센싱하는 센싱부를 포함하고, 상기 센싱부는 소정의 센싱 조건으로 상기 메모리 셀 어레이 데이터를 센싱 할 수 있는지 여부를 판단하는 검증부를 포함하고,
상기 검증부는 상기 검증 코드를 상기 센싱부가 센싱한 값을 통하여 상기 메모리 셀 어레이의 데이터를 상기 소정의 센싱 조건으로 센싱할 수 있는지 여부를 판단하는 반도체 메모리 장치.