KR20130035845A

KR20130035845A - 리페어 회로를 포함하는 메모리 장치 및 이의 리페어 방법

Info

Publication number: KR20130035845A
Application number: KR1020120025217A
Authority: KR
Inventors: 손종필; 박철우
Original assignee: 삼성전자주식회사
Priority date: 2011-09-30
Filing date: 2012-03-12
Publication date: 2013-04-09

Abstract

리페어 회로를 포함하는 메모리 장치 및 이의 리페어 방법이 개시된다. 본 발명의 기술적 사상에 따른 메모리 장치는, 메모리 셀 어레이의 노멀 영역에서 발생(occur)되는, 적어도 하나 이상의 불량 셀의 로우 어드레스 정보 및 칼럼 어드레스 정보를 저장하는 불량 비트 위치정보 테이블과, 상기 불량 비트 위치정보 테이블로부터 제공되는 상기 불량 셀의 로우 어드레스 정보를 저장하고, 외부로부터 수신되는 제1 억세스 셀의 로우 어드레스와 상기 불량 셀의 로우 어드레스 정보를 비교하고, 비교 결과가 일치하는 제1 불량 셀이 존재하는 경우 제1 로우 매치 신호를 출력하는 로우 어드레스 비교부, 및 상기 불량 비트 위치정보 테이블로부터 제공되는 상기 불량 셀의 칼럼 어드레스 정보를 저장하고, 상기 제1 로우 매치 신호에 응답하여 상기 제1 불량 셀의 칼럼 어드레스 정보를 출력하고, 상기 외부로부터 수신되는 상기 제1 억세스 셀의 칼럼 어드레스와 상기 제1 불량 셀의 칼럼 어드레스 정보를 비교하고, 비교 결과가 일치하는 경우 상기 제1 불량 셀을 구제하는 제1 칼럼 어드레스 대체 신호를 출력하는 칼럼 어드레스 비교부를 구비하는 리페어 회로를 포함한다. 본 발명의 메모리 장치 및 이의 리페어 방법은, 불량 셀들의 구제를 위한 추가 스페어 셀들의 수를 최소화할 수 있어 메모리 장치의 소형화 측면에서 유리한 효과가 있다.

Description

리페어 회로를 포함하는 메모리 장치 및 이의 리페어 방법 {Memory device including repair circuit and its repairing method}

본 발명은 리페어 회로를 포함하는 메모리 장치 및 이의 리페어 방법에 관한 것으로, 특히 효율적으로 불량 셀을 구제하는 리페어 회로를 포함하는 메모리 장치 및 이의 리페어 방법에 관한 것이다.

메모리 장치들은 다양한 전자 제품, 예컨대 컴퓨터나 모바일 시스템 등에 폭넓게 사용되고 있으며, 최근에는 멀티 미디어의 급속한 발달로 인해 소형화와 더불어 대용량화가 요구되고 있다. 이에 따라, 메모리 장치의 제조 공정이 더 미세화되면서 메모리 장치 내 불량 셀들의 수가 급증하고 있다. 상기 불량 셀들의 증가는 메모리 장치의 생산 수율 감소를 야기할 뿐 아니라 메모리 용량을 보장하기 어렵게 한다. 또한, 상기 불량 셀들을 구제하기 위해서는 다수의 추가 스페어 셀들을 필요로 하기 때문에, 메모리 장치의 대용량화 및 소형화는 더 어려워 진다.

본 발명이 이루고자 하는 기술적 과제는, 최소의 추가 스페어 셀들을 통해 불량 셀들을 효율적으로 구제하는 리페어 회로를 포함하는 메모리 장치 및 이의 리페어 방법을 제공하는 것이다.

본 발명의 일면에 따른 메모리 장치는, 메모리 셀 어레이의 노멀 영역에서 발생(occur)되는, 적어도 하나 이상의 불량 셀의 로우 어드레스 정보 및 칼럼 어드레스 정보를 저장하는 불량 비트 위치정보 테이블과, 상기 불량 비트 위치정보 테이블로부터 제공되는 상기 불량 셀의 로우 어드레스 정보를 저장하고, 외부로부터 수신되는 제1 억세스 셀의 로우 어드레스와 상기 불량 셀의 로우 어드레스 정보를 비교하고, 비교 결과가 일치하는 제1 불량 셀이 존재하는 경우 제1 로우 매치 신호를 출력하는 로우 어드레스 비교부, 및 상기 불량 비트 위치정보 테이블로부터 제공되는 상기 불량 셀의 칼럼 어드레스 정보를 저장하고, 상기 제1 로우 매치 신호에 응답하여 상기 제1 불량 셀의 칼럼 어드레스 정보를 출력하고, 상기 외부로부터 수신되는 상기 제1 억세스 셀의 칼럼 어드레스와 상기 제1 불량 셀의 칼럼 어드레스 정보를 비교하고, 비교 결과가 일치하는 경우 상기 제1 불량 셀을 구제하는 제1 칼럼 어드레스 대체 신호를 출력하는 칼럼 어드레스 비교부를 구비하는 리페어 회로를 포함한다.

본 발명의 실시예들에 따라, 상기 메모리 장치는, 상기 칼럼 어드레스 비교부로부터 제공되는 상기 제1 칼럼 어드레스 대체 신호에 응답하여, 상기 제1 억세스 셀의 칼럼 어드레스를 디스에이블 시키고 제1 스페어 칼럼 어드레스를 인에이블 시키는 칼럼 디코더, 및 상기 제1 억세스 셀의 로우 어드레스에 응답하여, 상기 제1 억세스 셀의 로우 어드레스를 인에이블시키는 로우 디코더를 더 포함할 수 있고, 상기 제1 불량 셀은, 상기 메모리 셀 어레이의 상기 노멀 영역과 별도로 구성되는 스페어 영역에서 상기 제1 억세스 셀의 로우 어드레스에 대응되는 로우와 상기 제1 스페어 칼럼의 교차점에 연결되는 제1 스페어 셀로 구제될 수 있다.

본 발명의 실시예들에 따라, 상기 로우 어드레스 비교부는, 외부로부터 수신되며 상기 제1 억세스 셀과 상이한 로우 어드레스를 갖는 제2 억세스 셀의 로우 어드레스와 상기 불량 셀의 로우 어드레스 정보를 비교하고, 비교 결과가 일치하는 제2 불량 셀이 존재하는 경우 제2 로우 매치 신호를 출력하고, 상기 칼럼 어드레스 비교부는, 상기 제2 로우 매치 신호에 응답하여 상기 제2 불량 셀의 칼럼 어드레스 정보를 출력하고, 외부로부터 수신되는 상기 제2 억세스 셀의 칼럼 어드레스와 상기 제2 불량 셀의 칼럼 어드레스 정보를 비교하고, 비교 결과가 일치하는 경우 상기 제1 칼럼 어드레스 대체 신호를 출력하고, 상기 로우 디코더는, 상기 제2 억세스 셀의 로우 어드레스에 응답하여, 상기 제2 억세스 셀의 로우 어드레스를 인에이블 시키고, 상기 제2 불량 셀은, 상기 스페어 영역에서 상기 제2 억세스 셀의 로우 어드레스에 대응되는 로우와 상기 제1 스페어 칼럼의 교차점에 연결되는 제2 스페어 셀로 구제될 수 있다.

본 발명의 실시예들에 따라, 상기 로우 어드레스 비교부는, 외부로부터 수신되며 상기 제1 억세스 셀과 동일한 로우 어드레스 및 상이한 칼럼 어드레스를 갖는 제3 억세스 셀의 로우 어드레스와 상기 불량 셀의 로우 어드레스 정보를 비교하고, 비교 결과가 일치하는 제3 불량 셀이 존재하는 경우 제3 로우 매치 신호를 출력하고, 상기 칼럼 어드레스 비교부는, 상기 제3 로우 매치 신호에 응답하여 상기 제3 불량 셀의 칼럼 어드레스 정보를 출력하고, 외부로부터 수신되는 상기 제3 억세스 셀의 칼럼 어드레스와 상기 제3 불량 셀의 칼럼 어드레스 정보를 비교하고, 비교 결과가 일치하는 경우 제2 칼럼 어드레스 대체 신호를 출력하고, 상기 칼럼 디코더는, 상기 칼럼 어드레스 비교부로부터 제공되는 상기 제2 칼럼 어드레스 대체 신호에 응답하여, 상기 제3 억세스 셀의 칼럼 어드레스를 디스에이블 시키며 제2 스페어 칼럼 어드레스를 인에이블 시키고, 상기 제3 불량 셀은, 상기 스페어 영역에서 상기 제3 억세스 셀의 로우 어드레스에 대응되는 로우와 제2 스페어 칼럼의 교차점에 연결되는 제3 스페어 셀로 구제될 수 있다.

본 발명의 실시예들에 따라, 상기 메모리 장치는, 상기 불량 비트 위치정보 테이블은 상기 메모리 셀 어레이의 상기 노멀 영역과 별도로 구성되는 스페어 영역에서 발생되는 적어도 하나 이상의 불량 스페어 셀의 로우 어드레스 정보 및 칼럼 어드레스 정보를 더 저장하고, 상기 불량 비트 위치정보 테이블로부터 제공되는 상기 불량 스페어 셀의 로우 어드레스 정보에 따라, 상기 불량 스페어 셀의 로우 어드레스를 디스에이블 시키고 스페어 로우 어드레스를 인에이블 시키는 로우 어드레스 대체 신호를 출력하는 스페어 셀 리페어부를 더 포함할 수 있다.

본 발명의 실시예들에 따라, 상기 스페어 셀 리페어부는, 상기 리페어 회로가 상기 제1 억세스 셀의 로우 어드레스 및 칼럼 어드레스를 상기 외부로부터 수신하여 상기 제1 불량 셀을 상기 제1 스페어 셀로 구제하기 전에, 상기 로우 어드레스 대체 신호를 출력할 수 있다.

본 발명의 실시예들에 따라, 상기 메모리 장치는, 상기 적어도 하나 이상의 불량 셀을 포함하는 불량 블록 단위로 상기 불량 셀을 구제할 수 있다.

본 발명의 실시예들에 따라, 상기 불량 셀의 칼럼 어드레스 정보 및 상기 제1 억세스 셀의 칼럼 어드레스는, 상기 메모리 셀 어레이로부터 데이터가 출력되는 DQ 정보 또는 버스트 오더(burst order) 정보를 포함할 수 있다.

본 발명의 일면에 따른 메모리 장치의 리페어 방법은, 불량 비트 위치정보 테이블로부터 메모리 셀 어레이의 노멀 영역에서 발생(occur)되는 적어도 하나 이상의 불량 셀의 로우 어드레스 정보 및 칼럼 어드레스 정보를 독출하는 단계와, 상기 불량 셀의 로우 어드레스 정보를 로우 어드레스 비교부에 저장하고, 상기 불량 셀의 칼럼 어드레스 정보를 칼럼 어드레스 비교부에 저장하는 단계와, 상기 로우 어드레스 비교부에서 외부로부터 수신되는 제1 억세스 셀의 로우 어드레스와 상기 불량 셀의 로우 어드레스 정보를 비교하는 단계와, 상기 제1 억세스 셀의 로우 어드레스와 로우 어드레스 정보가 일치하는 제1 불량 셀이 존재하는 경우, 상기 칼럼 어드레스 비교부에서 외부로부터 수신되는 제1 억세스 셀의 칼럼 어드레스와 상기 제1 불량 셀의 칼럼 어드레스 정보를 비교하는 단계, 및 상기 제1 억세스 셀의 칼럼 어드레스와 상기 제1 불량 셀의 칼럼 어드레스 정보가 일치하는 경우, 상기 제1 불량 셀을 상기 메모리 셀 어레이의 상기 노멀 영역과 별도로 구성되는 스페어 영역에 배치되는 제1 스페어 셀로 구제하는 단계를 포함한다.

본 발명의 실시예들에 따라, 상기 메모리 장치의 리페어 방법은, 외부로부터 수신되는 제2 억세스 셀의 로우 어드레스와 상기 불량 셀의 로우 어드레스 정보를 비교하는 단계와, 상기 제2 억세스 셀의 로우 어드레스와 로우 어드레스 정보가 일치하는 제2 불량 셀이 존재하는 경우, 외부로부터 수신되는 제2 억세스 셀의 칼럼 어드레스와 상기 제2 불량 셀의 칼럼 어드레스 정보를 비교하는 단계, 및 상기 제2 억세스 셀의 칼럼 어드레스와 상기 제2 불량 셀의 칼럼 어드레스 정보가 일치하는 경우, 상기 제2 불량 셀을 상기 메모리 셀 어레이의 상기 노멀 영역과 별도로 구성되는 스페어 영역에 배치되는 제2 스페어 셀 또는 제3 스페어 셀로 구제하는 단계를 더 포함할 수 있고, 상기 제2 억세스 셀의 로우 어드레스가 상기 제1 억세스 셀의 로우 어드레스와 상이한 경우, 상기 제2 불량 셀을 상기 제1 스페어 셀과 동일한 컬럼에 배치되는 상기 제2 스페어 셀로 구제할 수 있고, 상기 제2 억세스 셀의 로우 어드레스는 상기 제1 억세스 셀의 로우 어드레스와 동일하며 상기 제2 억세스 셀의 칼럼 어드레스는 상기 제1 억세스 셀의 칼럼 어드레스와 상이한 경우, 상기 제2 불량 셀을 상기 제1 스페어 셀과 상이한 컬럼에 배치되는 상기 제3 스페어 셀로 구제할 수 있다.

상술한 본 발명에 따른 리페어 회로를 포함하는 메모리 장치 및 이의 리페어 방법은, 불량 비트를 발생하는 불량 셀들의 위치 정보를 미리 저장하고 억세스하려는 셀과 불량 셀의 로우 어드레스 및 칼럼 어드레스를 순차적으로 비교함으로써, 불량 셀과 스페어 셀의 일대일 대체를 통한 구제(repair)가 가능하다. 따라서, 불량 셀들 이외의 양호 셀들의 소비 없이 효율적으로 불량 셀들을 구제할 수 있고, 불량 셀들의 구제를 위한 추가 스페어 셀들의 수를 최소화할 수 있어 메모리 장치의 소형화가 가능하다.

또한, 불량 비트를 발생하는 불량 셀을 구제함으로써 데이터의 신뢰도를 향상시킬 수 있다.

또한, 불량 비트를 발생하는 불량 셀의 위치 정보를 미리 저장하거나 갱신할 수 있어, 웨이퍼 레벨 에서의 리페어 뿐 아니라 포스트 패키지 리페어(Post Package Repair, PPR)가 가능하다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 리페어 회로를 포함하는 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 불량 비트 위치정보 테이블의 일 예를 나타내는 도면이다.
도 3은 도 1의 로우 어드레스 비교부 및 칼럼 어드레스 비교부의 일 예를 나타내는 도면이다.
도 4는 도 1의 메모리 장치에서 적어도 하나 이상의 로우에 싱글 불량 셀이 존재하는 경우 각 불량 셀의 구제를 설명하는 도면이다.
도 5는 도 1의 메모리 장치에서 적어도 하나 이상의 로우에 멀티 불량 셀이 존재하는 경우 불량 셀들의 구제를 설명하는 도면이다.
도 6은 본 발명의 일 실시예에 따른 리페어 회로를 나타내는 블록도이다.
도 7은 본 발명의 일 실시예에 따른 리페어 회로를 포함하는 메모리 장치를 나타내는 블록도이다.
도 8은 도 7의 메모리 장치에서 불량 스페어 셀의 구제를 설명하는 도면이다.
도 9a 내지 도 9c는 도 1의 메모리 장치에서 리페어 회로의 구제 단위를 설명하는 도면이다.
도 10은 도 1의 메모리 장치를 포함하는 전자 시스템을 나타내는 블록도다.
도 11은 도 1의 메모리 장치를 포함하는 메모리 시스템의 일 구현예를 나타내는 블록도이다.
도 12는 도 1의 메모리 장치가 적용된 메모리 시스템의 일 구현예를 나타내는 도면이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 장착하는 컴퓨팅 시스템을 타나내는 블록도이다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고, 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

메모리 장치, 예컨대 DRAM(Dynamic RAM)의 메모리 용량은 2ⁱ(i는 어드레스 수) 기반으로 1Gb, 2Gb, 4Gb, 8Gb로 스케일링되고 있다. 지속적인 스케일링을 통해 DRAM의 메모리 용량을 증가시키기 위해서는 고집적화된 메모리 소자의 제조가 필요하므로, DRAM의 제조 공정은 점차 미세화되고 있다. DRAM 제조 공정의 미세화가 진행될수록 하드(hard) 또는 소프트(soft) 결함이 있는 메모리 셀, 즉 불량 셀들의 발생률이 증가된다. 여기서 하드 결함 셀은 영구적인 결함을 가진 메모리 셀을 나타내고, 소프트 결함 셀은 경미한 결함을 가지고 있어서 일시적으로 결함을 띠는 메모리 셀을 나타낸다.

DRAM의 풀-메모리 용량을 보장하기 위해 불량 셀들을 구제(repair)하는 방법으로 불량 셀들을 노멀 셀들과 별도로 구비되는 스페어 셀로 대체하는 리페어 방법을 채용하고 있다. 예를 들어, 불량 셀을 포함하는 로우를 스페어 로우로 대체(로우 리페어)하거나, 불량 셀을 포함하는 칼럼을 스페어 칼럼으로 대체(칼럼 리페어)하는 리페어 방법을 채용하고 있다.

이하에서는 설명의 편의를 위해, 본 발명의 일 실시예에 따른 리페어 회로가 포함되는 메모리 장치는 DRAM으로 구성되는 경우를 예로 들어 설명함을 알려둔다. 그러나, 이는 예시적인 것에 불과하며 본 발명의 일 실시예에 따른 메모리 장치가 DRAM에 한정되는 것은 아니다. 본 발명의 일 실시예에 따른 메모리 장치는 RRAM(Resistive RAM), PRAM(Phase RAM), MRAM(Magnetic RAM), 또는 STT-MRAM(Spin Transfer Torque MRAM)으로 구성될 수도 있다. 그리고, 본 발명의 일 실시예에 따른 리페어 회로는 상술된 칼럼 리페어 방법을 중심으로 불량 셀을 구제하는 것으로 설명되고 있으나, 본 발명의 기술적 사상은 상기 로우 리페어 방법을 중심으로 불량 셀을 구제하는 경우에도 동일하게 적용될 수 있다.

도 1은 본 발명의 일 실시예에 따른 리페어 회로(10)를 포함하는 메모리 장치(1000)를 나타내는 블록도이다. 도 1을 참조하면, 메모리 장치(1000)는 리페어 회로(10), 메모리 셀 어레이(20), 및 칼럼 디코더(30)를 포함할 수 있다. 리페어 회로(10)는 불량 비트 위치정보 테이블(100), 로우 어드레스 비교부(110), 및 칼럼 어드레스 비교부(120)로 구성될 수 있다.

불량 비트 위치정보 테이블(100)은 메모리 셀 어레이(20)의 노멀 영역(NA)에서 발생되는 적어도 하나 이상의 불량 셀의 위치 정보를 저장한다. 불량 비트 위치정보 테이블(100)은 비휘발성 메모리 소자들로 구성되어 상기 불량 셀의 위치 정보를 저장할 수 있다. 예를 들어, 불량 비트 위치정보 테이블(100)은 안티퓨즈(Anti-fuse, AF)들로 구성되어 상기 불량 셀의 위치 정보를 저장할 수 있다. 불량 비트 위치정보 테이블(100)에 저장되는 상기 불량 셀의 위치 정보는 업데이트 될 수 있다. 예컨대, 메모리 장치(1000)의 계속적인 사용으로 인해 추가적으로 발생되는 불량 셀들의 위치 정보가 불량 비트 위치정보 테이블(100)에 업데이트 될 수 있다. 또한, 메모리 장치(1000)의 패키지 후에 발생되는 추가적인 불량 셀들의 위치 정보도 불량 비트 위치정보 테이블(100)에 업데이트 될 수 있다. 상기 불량 셀의 위치 정보는, 메모리 장치(1000)의 불량 비트 발생여부에 대한 테스트를 통해 얻을 수 있다. 상기 테스트는 메모리 장치(1000)의 패키지 전, 즉 웨이퍼 레벨에서 수행될 수 있고, 메모리 장치(1000)의 패키지 후에도 수행될 수 있다. 즉, 본 발명에 따른 리페어 회로(10)를 통해 포스트 패키지 리페어(Post Package Repair, PPR)가 가능할 수 있다. 이에 대해서는 도 7 및 도 8을 참조하여 후술한다.

상기 불량 셀의 위치 정보는 상기 불량 셀의 로우 어드레스 정보(FRAI) 및/또는 상기 불량 셀의 칼럼 어드레스 정보(FCAI)일 수 있다. 이하에서는 노멀 영역(NA)에 복수개의 불량 셀들, 예컨대 k(자연수)개의 불량 셀들이 발생되고, 불량 비트 위치정보 테이블(100)은 상기 불량 셀들의 로우 어드레스 정보들(FRAI(0)~FRAI(k-1)) 및 칼럼 어드레스 정보들(FCAI(0)~FCAI(k-1))을 저장하는 경우를 예로 들어 설명한다. 또한, 상기 불량 셀들은 노멀 영역(NA)의 적어도 하나 이상의 로우에 하나씩 발생하는 것을 예로 들어 설명하고, 적어도 하나 이상의 로우에 둘 이상의 불량 셀이 발생하는 경우에는 추가적인 예를 들어 설명한다.

한편, 불량 비트 위치정보 테이블(100)은 메모리 셀 어레이(20)의 스페어 영역(SA)에서 발생되는 적어도 하나 이상의 불량 스페어 셀의 위치 정보를 저장할 수 있다. 상기 불량 스페어 셀의 위치 정보 또한 메모리 장치(1000)의 상기 테스트를 통해 업데이트 될 수 있다. 또한, 도 1에서는 불량 비트 위치정보 테이블(100)이 메모리 장치(1000)에 포함되는 것으로 도시되고 있으나 이에 한정되는 것은 아니다. 불량 비트 위치정보 테이블(100)은 메모리 장치(1000)의 외부, 예컨대 메모리 컨트롤러(미도시)에 포함될 수도 있다.

로우 어드레스 비교부(110)는 메모리 장치(1000)의 불량 비트 위치정보 테이블(100)로부터 제공되는 상기 불량 셀들의 로우 어드레스 정보들(FRAI(0)~FRAI(k-1))을 저장한다. 로우 어드레스 비교부(110)는 메모리 장치(1000)의 구동과 동시에 불량 비트 위치정보 테이블(100)로부터 상기 불량 셀들의 로우 어드레스 정보들(FRAI(0)~FRAI(k-1))을 제공받을 수 있으며, 또는 메모리 장치(1000)의 구동으로부터 소정의 설정된 시간 후에 제공받을 수도 있다.

로우 어드레스 비교부(110)는 외부로부터, 예컨대 메모리 장치(1000)의 데이터 기입 및 독출을 제어하는 메모리 컨트롤러(미도시)로부터 억세스하려는 노멀 셀(이하, 억세스 셀)의 로우 어드레스(RA)를 수신한다. 그리고, 로우 어드레스 비교부(110)는 외부로부터 수신되는 억세스 셀의 로우 어드레스(RA)와 상기 불량 셀들의 로우 어드레스 정보들(FRAI(0)~FRAI(k-1))을 비교하고, 비교 결과가 일치하는 불량 셀이 존재하는 경우 로우 매치 신호(RM)를 출력한다.

칼럼 어드레스 비교부(120)는 저장부(120) 및 비교부(124)로 구성될 수 있다. 저장부(120)는 메모리 장치(1000)의 불량 비트 위치정보 테이블(100)로부터 제공되는 상기 불량 셀들의 칼럼 어드레스 정보들(FCAI(0)~FCAI(k-1))을 저장한다. 저장부(120)는 전술된 로우 어드레스 비교부(110)와 마찬가지로, 메모리 장치(1000)의 구동과 동시에 또는 메모리 장치(1000)의 구동으로부터 소정의 설정된 시간 후에 상기 불량 셀들의 칼럼 어드레스 정보들(FCAI(0)~FCAI(k-1))을 제공받을 수 있다. 저장부(120)는 로우 매치 신호(RM)에 응답하여, 억세스 셀의 로우 어드레스(RA)와의 비교 결과가 일치하는 상기 불량 셀의 칼럼 어드레스 정보(FCAI)를 출력한다. 비교부(124)는 외부로부터, 예컨대 상술된 메모리 컨트롤러로부터 수신되는 억세스 셀의 칼럼 어드레스(CA)와 상기 불량 셀의 칼럼 어드레스 정보(FCAI)를 비교하고, 비교 결과가 일치하는 경우 상기 불량 셀을 구제하는 칼럼 어드레스 대체 신호(CA_Rep)를 출력한다.

메모리 셀 어레이(20)는 n개의 로우들과 m개의 칼럼들 사이의 교차점들에 각각 연결되는 n*m개의 노멀 셀들로 구성되는 노멀 영역(NA)과 상기 로우들과 적어도 하나 이상의 스페어 칼럼 사이의 교차점들에 연결되는 복수개의 스페어 셀들로 구성되는 스페어 영역(SA)으로 나뉘어진다. 상기 노멀 셀들은 외부로부터 수신되는 제어 신호, 예컨대 어드레스 신호 등에 응답하여 외부로부터 수신되는 데이터를 저장하는 메모리 셀들을 칭한다. 상기 스페어 셀들은, 상기 노멀 셀들 중에 불량 비트를 발생하는 불량 셀들에 억세스 하는 경우, 상기 불량 셀들을 대체하여 억세스되는 메모리 셀들을 칭한다. 상기 노멀 셀들 및 상기 스페어 셀들은 DRAM 셀 구조를 가질 수 있다. 도 1에서는 상기 스페어 칼럼에 대응되는 영역만이 스페어 영역(SA)으로 도시되어 있으나, 후술되는 도 7에서와 같이 적어도 하나 이상의 스페어 로우들과 상기 스페어 칼럼 사이의 교차점들에 연결되는 복수개의 스페어 셀들로 구성되는 영역도 스페어 영역(SA)에 해당한다.

칼럼 디코더(30)는 칼럼 어드레스 비교부(120)로부터 제공되는 칼럼 어드레스 대체 신호(CA_Rep)에 응답하여, 노멀 영역(NA)의 상기 m개의 칼럼들에 대응되는 어드레스들(CA0, CA1, CA2, …, CAm-1) 중 억세스 셀의 칼럼 어드레스(CA)를 디스에이블 시키고 스페어 칼럼 어드레스(SCA0)를 인에이블 시킨다. 한편, 칼럼 디코더(30)는 상기 억세스 셀의 칼럼 어드레스(CA)와 상기 불량 셀의 칼럼 어드레스 정보(FCAI)가 일치하지 않아 칼럼 어드레스 대체 신호(CA_Rep)가 활성화되지 않는 경우, 억세스 셀의 칼럼 어드레스(CA)를 인에이블 시킨다.

도 1에는 도시되지 않았으나 메모리 장치(1000)는 로우 디코더를 더 포함할 수 있다. 상기 로우 디코더가 억세스 셀의 로우 어드레스(RA)에 대응 되는 로우를 인에이블 시키고, 칼럼 디코더(30)가 스페어 칼럼 어드레스(SCA0)에 대응되는 스페어 칼럼을 인에이블 시킴으로써, 상기 불량 셀이 상기 스페어 셀로 대체될 수 있다. 즉, 억세스 하려는 셀이 불량 셀에 해당하는 경우, 리페어 회로(10)에 의해 메모리 셀 어레이(20)의 불량 셀이 스페어 셀로 구제될 수 있다. 반면, 억세스 하려는 셀이 불량 셀에 해당하지 않는 경우, 즉 상기 불량 셀의 위치정보와 상기 억세스 셀의 로우 어드레스(RA) 및/또는 칼럼 어드레스(CA)가 일치하지 않는 경우에는 상기 억세스 셀로의 억세스가 가능하다. 이하에서는 도 1, 도 2 및 도 3을 참조하여, 불량 비트 위치정보 테이블(100), 로우 어드레스 비교부(110), 및 칼럼 어드레스 비교부(120)의 구성 및 구체적인 동작에 대해 설명한다.

도 2는 도 1의 불량 비트 위치정보 테이블(100)의 일 예를 나타내는 도면이다.

도 1 및 도 2를 참조하면, 불량 비트 위치정보 테이블(100)은 복수의 안티퓨즈(AF)들로 구성되며, 상기 안티퓨즈(AF)들을 통해 상기 불량 셀들의 위치 정보를 저장할 수 있다. 상기 안티퓨즈(AF)들은 레이저 퓨즈 회로나 전기적 퓨즈 회로 등의 일반적인 퓨즈 회로와는 달리 고저항 상태로 시작하여 프로그래밍 동작에 의해 저저항 상태로 변화하여 정보를 저장할 수 있다. 상기 안티퓨즈(AF)는 예를 들어, 디플리션 타입의 MOS 트랜지스터로 구성될 수 있고, 게이트 전극에 연결되는 노드와 소스 및 드레인에 공통으로 연결되는 노드 사이에 고전압을 인가하여 게이트 산화막을 절연 파괴(breakdown) 시킴으로써 프로그래밍 될 수 있다. 또한, 상기 안티퓨즈(AF)는 예를 들어, 두 개의 도전층과 그 사이에 유전층을 갖는 커패시터(미도시)로 구성될 수 있고, 이 경우 상기 두 개의 도전층 사이에 고전압을 인가하여 상기 유전층을 절연 파괴 시킴으로써 프로그래밍 될 수 있다.

불량 비트 위치정보 테이블(100)은, 예컨대 안티퓨즈(AF)들 각각이 복수의 로우 및 칼럼의 교차점에 연결되는 어레이(array) 구조로 구성될 수 있다. 다시 말해, 불량 비트 위치정보 테이블(100)은 p 개의 로우 및 q 개의 칼럼의 교차점에 각각 연결되는 p*q 개의 안티퓨즈(AF)들의 배열인 안티퓨즈 어레이(101) 구조로 구성될 수 있다. 안티퓨즈 어레이(101)에는 상기 p 개의 로우에 배치된 안티퓨즈들을 억세스하기 위한 p 개의 워드라인들(AWL0~AWLp-1)과 상기 안티퓨즈(AF)들로부터 독출된 정보를 전달하기 위하여 q 개의 칼럼에 대응하여 배치되는 q 개의 비트라인(ABL1~ABLq-1)들이 구비된다. 불량 비트 위치정보 테이블(100)이 상기 안티퓨즈(AF)들의 어레이(Array) 구조를 가지므로, 워드라인(AWL0~AWLp-1) 및 비트라인(ABL0~ABLq-1) 구동을 통하여 안티퓨즈 어레이(101)의 정보를 랜덤(random)하게 억세스할 수 있다.

불량 비트 위치정보 테이블(100)이 안티퓨즈 어레이(101)로 구성되는 경우, 상기 안티퓨즈(AF)들 각각의 게이트 전극에는 상기 워드라인이 연결될 수 있고, 상기 안티퓨즈(AF)의 일단은 상기 비트라인과 연결될 수 있고, 상기 안티퓨즈(AF)의 다른 일단은 그라운드와 연결될 수 있다(도 2에서 안티퓨즈(AF)의 확대도 참조). 다른 예로는, 상기 안티퓨즈(AF)들 각각의 게이트 전극에는 상기 워드라인과 별도로 구비되는 고전압라인(미도시)인 연결될 수 있고, 상기 안티퓨즈(AF)의 일단에는 선택 트랜지스터(미도시)가 더 연결될 수 있다. 상기 선택 트랜지스터의 일단은 상기 안티퓨즈에 연결되고 다른 일단은 상기 비트라인에 연결되며, 상기 선택 트랜지스터의 게이트에는 상기 워드라인이 연결될 수 있다.

불량 비트 위치정보 테이블(100)은 안티퓨즈 어레이(101)에 상기 불량 셀들의 위치 정보를 프로그래밍하거나, 상기 안티퓨즈 어레이(101)로부터 상기 불량 셀들의 위치 정보를 리드하기 위한 제어부(102)를 포함할 수 있다. 제어부(102)는, 다양한 레벨의 전압신호를 안티퓨즈 어레이(101)에 인가하여 각각의 안티퓨즈(AF)들의 상태를 변화시킴으로써 상기 불량 셀들의 위치 정보를 저장할 수 있다. 제어부(102)는 안티퓨즈 어레이(101)에 저장된 정보를 리드하기 위해, 안티퓨즈(AF)들이 연결된 워드라인과 비트라인의 구동을 제어할 수 있다.

불량 비트 위치정보 테이블(100)은 안티퓨즈 어레이(101)로부터 제공되는 상기 불량 셀들의 위치 정보를 감지/증폭하여 출력하는 센스 앰프부(103)를 포함할 수 있다. 또한, 불량 비트 위치정보 테이블(100)은 센스 엠프부(103)로부터 제공되는 상기 불량 셀들의 위치 정보를 일시적으로 저장하는 레지스터부(104)를 포함할 수 있다. 레지스터부(104)는 상기 불량 셀들의 위치 정보, 즉 로우 어드레스 정보(FRAI) 및 칼럼 어드레스 정보(FCAI)를 각각 로우 어드레스 비교부(110)와 칼럼 어드레스 비교부(120)로 출력한다. 레지스터부(104)는 로우 어드레스 정보(FRAI)와 칼럼 어드레스 정보(FCAI)를 별도로 저장하여 출력하도록 복수의 레지스터 유닛으로 구성될 수 있다.

힌편, 불량 비트 위치정보 테이블(100)은 메모리 장치(1000)의 구동 시작과 함께 안티퓨즈 어레이(101)로부터의 상기 불량 셀들의 위치 정보를 독출하는 동작을 수행하여, 로우 어드레스 비교부(110) 및 칼럼 어드레스 비교부(120)로 상기 불량 셀들의 위치 정보를 출력한다. 안티퓨즈 어레이(101)에 대한 상기 독출 동작은, 예를 들어 메모리 장치(1000)의 구동과 동시에, 또는 메모리 장치(1000)의 구동으로부터 소정의 설정된 시간 후에 수행될 수도 있다.

도 3은 도 1의 로우 어드레스 비교부(110) 및 칼럼 어드레스 비교부(120)의 일 예를 나타내는 도면이다.

도 1 및 도 3을 참조하면, 로우 어드레스 비교부(110)는 CAM(Content Addressable Memory)으로 구성될 수 있다. 상기 CAM은, 예컨대 BCAM(Binary CAM) 또는 TCAM(Ternary CAM)일 수 있다. 로우 어드레스 비교부(110)는 불량 비트 위치정보 테이블(100)로부터 제공되는 상기 불량 셀들의 로우 어드레스 정보(FRAI(0)~FRAI(k-1))를 상기 CAM의 메모리 공간(미도시)에 저장할 수 있다. 로우 어드레스 비교부(110)는 외부로부터 수신되는 억세스 셀의 로우 어드레스(RA)와 일치하는 불량 셀의 로우 어드레스 정보가 존재하는지 여부를 확인하기 위하여, 억세스 셀의 로우 어드레스(RA)를 상기 불량 셀들의 로우 어드레스 정보들(FRAI(0)~FRAI(k-1))과 각각 비교한다. 억세스 셀의 로우 어드레스(RA)는 s(s는 자연수) 비트로 다양하게 구성될 수 있고, 상기 불량 셀들의 로우 어드레스 정보들(FRAI(0)~FRAI(k-1)) 또한 t(t는 자연수) 비트로 다양하게 구성될 수 있다.

로우 어드레스 비교부(110)는 비교 결과가 일치하는 불량 셀이 존재하는 경우에는 억세스 셀의 로우 어드레스(RA)에 대응되는 로우 매치 신호(RM)를 출력한다. 로우 매치 신호(RM)는 예를 들어, 상기 불량 셀들이 발생되는 로우가 k(k는 자연수)개인 경우 각각의 로우에 대응되는 로우 매치 신호들(RM(0)~RM(k-1))로 출력될 수 있다. 로우 매치 신호들(RM(0)~RM(k-1))은, 각각 후술되는 칼럼 어드레스 비교부(120)의 저장부(122)에서 상기 불량 셀의 칼럼 어드레스 정보들(FCAI(0)~FCAI(k-1))이 저장되는 워드라인들(SWL0~SWLk-1)을 인에이블 시킨다.

계속해서 도 1 및 도 3을 참조하면, 칼럼 어드레스 비교부(120)의 저장부(122)는 SRAM(Static Random Access Memory)으로 구성될 수 있다. 상세하게는, 저장부(122)는 k개의 워드라인들(SWL0~SWLk-1)과 l(l은 자연수)개의 비트라인(SBL0~SBLl-1) 및 상보비트라인(/SBL0~/SBLl-1)의 교차점에 연결되는 SRAM 셀들의 어레이 구조로 구성될 수 있다. 상기 k개의 워드라인들(SWL0~SWLk-1)은, 상기 불량 셀들이 발생되는 로우의 개수에 대응되는 개수로 구성될 수 있다. 상기 l개의 비트라인(SBL) 및 상보 비트라인(/SBL)은 불량 비트 위치정보 테이블(100)로부터 제공되는 상기 불량 셀들의 칼럼 어드레스 정보(FCAI)의 비트 수에 대응되는 개수로 설정될 수 있다. 또한, 상기 불량 셀들의 칼럼 어드레스 정보(FCAI)가 외부로부터 수신하는 칼럼 어드레스(CA)의 비트 수와 동일하게 설정되는 경우, 비트라인(SBL) 및 상보비트라인(/SBL)은 칼럼 어드레스(CA)의 비트 수에 대응되도록 구성될 수 있다. 한편, 동일한 로우에 멀티 불량 셀이 발생되는 경우에 상기 로우의 불량 셀들의 칼럼 어드레스 정보를 저장할 수 있도록, 비트라인(SBL) 및 상보 비트라인(/SBL)은 2*l개의 SRAM 셀들로 구성될 수도 있다. 상기 SRAM 셀들은, 예를 들어 크로스 커플(cross-cupled) 방식으로 연결된 CMOS 인버터들과, 트랜지스터들로 구성될 수 있다. 상기 트랜지스터들은 각각, CMOS 인버터들의 입력 노드에 일단이 연결되며 다른 일단이 비트라인 또는 상보 비트라인과 연결되고, 게이트 전극이 워드라인에 연결된다. 저장부(122)는 저장부(122)의 워드라인에 연결되는 SRAM 셀들을 단위로, 노멀 영역(NA)의 로우 별로 발생되는 불량 셀의 칼럼 어드레스 정보를 저장한다. 이를 통해, 저장부(122)는 로우 매치 신호들(RM(0)~RM(k-1))들에 응답하여 워드라인들(SWL0~SWLk1) 중 각각의 로우 매치 신호에 대응되는 워드라인을 인에이블 시킴으로써, 로우 어드레스 비교부(110)에서 억세스 셀의 로우 어드레스와 비교 결과가 일치하는 불량 셀의 칼럼 어드레스 정보(FCAI)를 칼럼 어드레스 비교부(120)의 비교부(124)로 출력할 수 있다.

칼럼 어드레스 비교부(120)의 비교부(124)는 예컨대, 배타적 논리합(XOR) 게이트로 구성될 수 있다. 비교부(124)는 외부로부터 수신되는 억세스 셀의 칼럼 어드레스(CA)와 저장부(122)로부터 출력되는 불량 셀의 칼럼 어드레스 정보(FCAI)를 비교하여, 비교 결과가 일치하는 경우 상기 불량 셀을 구제하는 칼럼 어드레스 대체 신호(CA_Rep)를 칼럼 디코더(30)로 출력한다. 칼럼 어드레스 대체 신호(CA_Rep)는 칼럼 디코더(30)가 억세스 셀의 칼럼 어드레스(CA)를 디스에이블 시키고, 스페어 칼럼 어드레스(SCA)를 인에이블 시키도록 설정된다.

한편, 도 3에 도시된 로우 어드레스 비교부(110) 및 칼럼 어드레스 비교부(120)는, 메모리 셀 어레이(20)의 노멀 영역(NA)에서 적어도 하나의 로우에 둘 이상의 불량 셀들이 발생되는 경우 상기 로우에 발생되는 불량 셀들의 수에 대응되는 수로 구성됨이 바람직하다. 이에 대하여는, 이하에서 도 6을 참조하여 설명한다.

도 4는 도 1의 메모리 장치(1000)에서 적어도 하나 이상의 로우에 싱글 불량 셀이 존재하는 경우 각 불량 셀의 구제를 설명하는 도면이다. 도 4의 메모리 장치(1000)는 로우 디코더(40)를 더 포함한다. 로우 디코더(40)는 억세스 셀의 로우 어드레스(RA)에 응답하여, 억세스 셀의 로우 어드레스(RA)에 대응되는 로우를 인에이블 시킨다. 한편, 도 4의 메모리 셀 어레이(20)에는 불량 셀이 흑색의 원으로, 양호 셀(good cell)이 백색의 원으로 도시되었다(이하 도 5 및 도 8 동일). 또한, 도 4의 메모리 셀 어레이(20)에는 복수개의 로우들(Row0~Rown-1)에 각각 하나의 불량 셀이 발생하는 것으로 도시되고 있으나, 소정의 로우에는 불량셀이 발생하지 않을 수도 있다.

도 1 및 도 4를 참조하면, 메모리 셀 어레이(20)의 노멀 영역(NA)에는 n개의 로우들과 m개의 칼럼들 사이의 교차점들에 각각 연결되는 n*m의 노멀 셀들이 구비된다. 메모리 셀 어레이(20)의 스페어 영역(SA)에는 n개의 스페어 셀들이 구비된다. 노멀 영역(NA)에는 적어도 하나 이상의 로우에 하나의 불량 셀이 발생된다. 위치 정보 테이블(100)은 노멀 영역(NA)의 상기 불량 셀들(A1, A2, …, Ak)의 위치 정보가 미리 저장한다. 메모리 장치(1000)가 구동되면, 로우 어드레스 비교부(110)는 불량 비트 위치정보 테이블(100)로부터 메모리 셀 어레이(20)의 노멀 영역(NA)에서 발생되는 상기 불량 셀들(A1, A2, …, Ak)의 로우 어드레스 정보들(FRAI(0)~FRAI(k-1))을 제공받는다. 칼럼 어드레스 비교부(120)는 불량 비트 위치정보 테이블(100)로부터 상기 불량 셀들(A1, A2, …, Ak)의 칼럼 어드레스 정보들(FCAI(0)~FCAI(k-1))을 제공받는다. 메모리 셀 어레이(20)의 노멀 셀들에 억세스하기 위해, 로우 디코더(40) 및 칼럼 디코더(30)에 억세스 셀의 로우 어드레스(RA)와 칼럼 어드레스(CA)가 각각 인가되고, 리페어 회로(10)에도 억세스 셀의 로우 어드레스(RA)와 칼럼 어드레스(CA)가 인가된다. 이하에서는, 상기 불량 셀들(A1, A2, …, Ak) 중 제1 및 제2 불량 셀들(A1, A2)에 대응되는 노멀 셀들로 억세스 하는 경우를 예로 들어 구체적인 불량 셀의 구제를 설명한다. 제1 및 제2 불량 셀들(A1, A2)에 대응되는 억세스 셀들을 제1 및 제2 억세스 셀이라 칭한다.

상기 제1 억세스 셀의 로우 어드레스(RA0)가 로우 어드레스 비교부(110)로 인가되면, 로우 어드레스 비교부(110)는 상기 제1 억세스 셀의 로우 어드레스(RA0)를 상기 불량 셀들(A1, A2, …, Ak)의 로우 어드레스 정보(FRAI(0)~FRAI(k-1))와 비교한다. 비교 결과가 일치하는 제1 불량 셀(A1)이 존재하므로, 로우 어드레스 비교부(110)는 상기 제1 억세스 셀의 로우 어드레스(RA0)에 대응되는 로우 매치 신호(RM(0))를 칼럼 어드레스 비교부(120)의 저장부(122)로 출력한다. 저장부(122)는 로우 매치 신호(RM(0))에 응답하여, 제1 불량 셀(A1)의 칼럼 어드레스 정보(FCAI(0))를 비교부(124)로 출력한다. 비교부(124)는, 인가되는 상기 제1 억세스 셀의 칼럼 어드레스(CA0)와 제1 불량 셀(A1)의 칼럼 어드레스 정보(FACI(0))를 비교한다. 비교 결과가 일치하므로, 비교부(124)는 제1 칼럼 어드레스 대체 신호(CA_Rep1)를 칼럼 디코더(30)로 출력한다. 칼럼 디코더(30)는, 제1 칼럼 어드레스 대체 신호(CA_Rep1)에 응답하여 제1 억세스 셀의 칼럼 어드레스(CA0)를 디스에이블 시키고 스페어 영역(SA)의 제1 스페어 칼럼 어드레스(SCA0)를 인에이블시킨다. 이에 따라, 상기 제1 억세스 셀에 해당하는 불량 셀(A1)은, 스페어 영역(SA)에서 로우(Row0) 및 제1 스페어 칼럼(SCol0)의 교차점에 연결되는 제1 스페어 셀(A1')로 구제된다.

상기 제2 억세스 셀의 로우 어드레스(RA1)가 로우 어드레스 비교부(110)로 인가되면, 로우 어드레스 비교부(110)는 상기 제2 억세스 셀의 로우 어드레스(RA1)를 상기 불량 셀들(A1, A2, …, Ak)의 로우 어드레스 정보(FRAI(0)~FRAI(k-1))와 비교한다. 비교 결과가 일치하는 제2 불량 셀(A2)이 존재하므로, 로우 어드레스 비교부(110)는 상기 제2 억세스 셀의 로우 어드레스(RA1)에 대응되는 로우 매치 신호(RM(1))를 칼럼 어드레스 비교부(120)의 저장부(122)로 출력한다. 저장부(122)는 로우 매치 신호(RM(1))에 응답하여, 제2 불량 셀(A2)의 칼럼 어드레스 정보(FCAI(1))를 비교부(124)로 출력한다. 비교부(124)는, 인가되는 상기 제2 억세스 셀의 칼럼 어드레스(CA1)와 제2 불량 셀(A2)의 칼럼 어드레스 정보(FACI(1))를 비교한다. 상기 제1 억세스 셀의 경우와 마찬가지로, 비교부(124)는 비교 결과가 일치하므로 제1 칼럼 어드레스 대체 신호(CA_Rep1)를 칼럼 디코더(30)로 출력한다. 칼럼 디코더(30)는, 제1 칼럼 어드레스 대체 신호(CA_Rep1)에 응답하여 제2 억세스 셀의 칼럼 어드레스(CA2)를 디스에이블 시키고, 제1 억세스 셀의 경우와 마찬가지로 제1 스페어 칼럼 어드레스(SCA0)를 인에이블시킨다. 이에 따라, 상기 제2 억세스 셀에 해당하는 제2 불량 셀(A2)은, 스페어 영역(SA)에서 로우(Row1) 및 제1 스페어 칼럼(Scol0)의 교차점에 연결되는 제2 스페어 셀(A2')로 구제된다. 즉, 본 발명에 따른 메모리 장치(1000)에서는 상이한 로우에서 발생되는 싱글 불량 셀들(A1, A2)에 억세스하는 경우, 불량 셀들(A1, A2)이 스페어 영역(SA)에서 동일한 제1 스페어 칼럼(SCol0)에 포함되는 스페어 셀들(A1', A2')로 구제된다.

도 5는 도 1의 메모리 장치(1000)에서 적어도 하나의 로우에 멀티 불량 셀이 존재하는 경우 불량 셀들의 구제를 설명하는 도면이다. 도 5의 메모리 장치(1000)를 설명함에 있어서, 전술한 구성과 동일한 구성에 대해서는 그 동작 또한 동일하거나 유사하므로 이에 대한 자세한 설명은 생략한다.

도 5를 참조하면, 메모리 셀 어레이(20)의 스페어 영역(SA)에는 제1 스페어 칼럼(SCol0) 이외에 제2 스페어 칼럼(SCol1)이 더 구비된다. 따라서, 메모리 셀 어레이(20)의 스페어 영역(SA)에는 2*n개의 스페어 셀들이 구비된다. 그리고, 메모리 셀 어레이의 로우(Row0)에는 제1 불량 셀(A1) 이외에 제3 불량 셀(A3)이 더 발생된다. 메모리 셀 어레이(20)의 로우(Row1)에는 제2 불량 셀(A2)이 발생된다. 제1 및 제2 불량 셀들(A1, A2)은 전술된 바와 같이, 제1 스페어 칼럼(SCol0)에 포함되는 스페어 셀들(A1', A2')로 구제된다(도 4 참조). 이하에서는, 로우(Row0)에 발생되는 제2 불량 셀(A3)의 구제 방법에 대해서 설명한다. 제3 불량 셀(A3)에 대응되는 억세스 셀을 제3 억세스 셀이라 칭한다.

상기 제3 억세스 셀의 로우 어드레스(RA0)가 로우 어드레스 비교부(110)로 인가되면, 로우 어드레스 비교부(110)는 상기 제3 억세스 셀의 로우 어드레스(RA0)를 상기 불량 셀들(A1, A2, …, Ak)의 로우 어드레스 정보(FRAI(0)~FRAI(k-1))와 비교한다. 비교 결과가 일치하는 제3 불량 셀(A3)이 존재하므로, 로우 어드레스 비교부(110)는 상기 제2 억세스 셀의 로우 어드레스(RA1)에 대응되는 로우 매치 신호(RM(1))를 칼럼 어드레스 비교부(120)의 저장부(122)로 출력한다. 저장부(122)는 로우 매치 신호(RM(1))에 응답하여, 제3 불량 셀(A3)의 칼럼 어드레스 정보(FCAI(2))를 비교부(124)로 출력한다. 비교부(124)는, 인가되는 상기 제3 억세스 셀의 칼럼 어드레스(CA2)와 제3 불량 셀(A3)의 칼럼 어드레스 정보(FACI(2))를 비교한다. 비교부(124)는 비교 결과가 일치하므로 제2 칼럼 어드레스 대체 신호(CA_Rep2)를 칼럼 디코더(30)로 출력한다. 칼럼 디코더(30)는, 제2 칼럼 어드레스 대체 신호(CA_Rep2)에 응답하여 제3 억세스 셀의 칼럼 어드레스(CA2)를 디스에이블 시키고 스페어 영역(SA)의 제2 스페어 칼럼 어드레스(SCA1)를 인에이블시킨다. 이에 따라, 상기 제3 억세스 셀에 해당하는 불량 셀(A3)은, 스페어 영역(SA)에서 로우(Row0) 및 제2 스페어 칼럼(SCol1)의 교차점에 연결되는 제3 스페어 셀(A3')로 구제된다. 즉, 상이한 로우들에 불량 셀이 하나씩 발생되는 경우(불량 셀 A1과 A2의 경우)에는 제1 스페어 칼럼(SCol0)에 포함되는 스페어 셀들(A1, A2)로 불량 셀들이 구제되는 반면, 싱글 불량 셀이 발생되는 로우에 불량 셀이 더 발생되는 경우(불량 셀 A1과 A3의 경우)에는 각각 상이한 스페어 칼럼들로 구제된다. 마찬가지로, 로우(Row1)에 불량 셀이 더 발생되는 경우, 상기 불량 셀은 제2 스페어 칼럼에 포함되는 스페어 셀로 구제될 수 있다. 한편, 도 5에 도시되지는 않았으나, 로우(Row0)에 제3 불량 셀(A3) 이외에 하나의 불량 셀이 더 발생되는 경우, 상기 불량 셀은 제3 불량 셀(A3)의 구제와 같은 원리로 메모리 셀 어레이(20)의 스페어 영역(SA)에서 제3 스페어 칼럼(미도시)에 포함되는 스페어 셀로 구제할 수 있다.

일반적으로, 전술된 칼럼 리페어(또는 로우 리페어)의 경우는 불량 셀이 포함되는 칼럼(또는 로우) 전체를 스페어 칼럼(또는 스페어 로우)으로 대체하여, 상기 불량 셀이 포함되는 칼럼(또는 칼럼)에 포함되는 양호 셀들을 사용할 수 없는 점에서 비효율적이었다. 그러나, 본 발명에 따른 메모리 장치(1000)는 불량 셀과 스페어 셀의 일대일 대체를 통한 구제 방법으로 인해 불량 셀이 포함되는 칼럼의 다른 양호 셀들을 계속적으로 이용할 수 있다. 이를 통해 메모리 풀 용량의 확보가 용이하기 때문에 메모리 장치(1000)의 대용량화에 적합하다. 또한, 메모리 장치(1000)는 불량 셀들의 구제를 위한 스페어 영역(SA)의 스페어 컬럼 수, 즉 스페어 셀 수를 최소화할 수 있어 메모리 장치(1000)의 소형화가 가능하다. 또한, 불량 셀들을 양호한 스페어 셀들로 구제함으로써, 데이터의 신뢰도를 향상시킬 수 있다.

도 6은 본 발명의 일 실시예에 따른 리페어 회로(12)를 나타내는 블록도이다. 도 6의 리페어 회로(12)는, 도 5에 도시된 메모리 장치(1000)에서 적어도 하나의 로우에 멀티 불량 셀이 존재하는 경우의 리페어 회로의 일 예이다. 따라서, 전술된 멀티 불량 셀들의 구제에 대한 설명을 참조하여 도 6을 설명한다. 또한 도 6의 리페어 회로(12)를 설명함에 있어서, 전술한 구성과 동일한 구성에 대해서는 그 동작 또한 동일하거나 유사하므로 이에 대한 자세한 설명은 생략한다.

도 5 및 도 6을 참조하면, 로우 어드레스 비교부(110)는 제1 로우 어드레스 비교부(110-1)와 제2 로우 어드레스 비교부(110-2)로 구성될 수 있다. 칼럼 어드레스 비교부(120)는 제1 저장부(122-1) 및 제2 저장부(122-2)와, 제1 비교부(124-1) 및 제2 비교부(124-2)로 구성될 수 있다.

제1 로우 어드레스 비교부(110-1) 및 제2 로우 어드레스 비교부(110-2)는 불량 비트 위치정보 테이블(100)로부터, 불량 셀들의 로우 어드레스 정보(FRAI)를 각각 제공받는다. 제1 로우 어드레스 비교부(110-1)는 상기 제1 억세스 셀, 즉 제1 불량 셀(A1)의 로우 어드레스(RA0)를 수신하고, 제2 로우 어드레스 비교부(110-2)는 상기 제3 억세스 셀, 즉 제3 불량 셀(A3)의 로우 어드레스(RA0)를 수신한다. 제1 로우 어드레스 비교부(110-1)는 로우 매치 신호(RM(0))를 제1 저장부(122-1)로 출력하고, 제2 로우 어드레스 비교부(110-2)는 로우 매치 신호(RM(0))를 제2 저장부(122-2)로 출력한다.

제1 저장부(122-1) 및 제2 저장부(122-2)는 불량 비트 위치정보 테이블(100)로부터 불량 셀들의 칼럼 어드레스 정보(FCAI)를 제공받는다. 이 경우, 제1 저장부(122-1)는 불량 비트 위치정보 테이블(100)로부터 멀티 불량 셀이 발생되는 로우의 첫 번째 불량 셀 및 싱글 불량 셀이 발생되는 로우의 불량 셀의 칼럼 어드레 정보를 제공받고, 제2 저장부(122-2)는 불량 비트 위치정보 테이블(100)로부터 멀티 불량 셀이 발생되는 로우의 두 번째 불량 셀의 칼럼 어드레스 정보를 제공받을 수 있도록 구성될 수 있다. 제1 저장부(122-1)는 로우 매치 신호(RM(0))에 응답하여 제1 불량 셀(A1)의 칼럼 어드레스 정보(FCAI(0))를 제1 비교부(124-1)로 출력한다. 제2 저장부(122-2)는 로우 매치 신호(RM(0))에 응답하여 제3 불량 셀(A3)의 칼럼 어드레스 정보(FCAI(2))를 제2 비교부(124-2)로 출력한다.

한편, 제1 저장부(122-1)는 불량 비트 위치정보 테이블(100)로부터 멀티 불량 셀이 발생되는 로우의 두 번째 불량 셀의 칼럼 어드레스 정보를 제공받을 수 있도록 구성될 수 있고, 제2 저장부(122-2)는 불량 비트 위치정보 테이블(100)로부터 멀티 불량 셀이 발생되는 로우의 첫 번째 불량 셀 및 싱글 불량 셀이 발생되는 로우의 불량 셀의 칼럼 어드레 정보를 제공받도록 구성될 수도 있다. 또한, 제1 저장부(122-1)와 제2 저장부(122-2)는 동일하게 불량 셀들의 모든 칼럼 어드레스 정보(FCAI)를 제공받도록 구성될 수도 있다.

제1 비교부(124-1)는 인가되는 상기 제1 억세스 셀의 칼럼 어드레스(CA0)와 제1 불량 셀(A1)의 칼럼 어드레스 정보(FCAI(0))를 비교하고, 비교 결과가 일치하므로 제1 칼럼 어드레스 대체 신호(CA_Rep1)를 출력한다. 제2 비교부(124-2)는 인가되는 상기 제3 억세스 셀의 칼럼 어드레스(CA2)와 제3 불량 셀(A3)의 칼럼 어드레스 정보(FCAI(2))를 비교하고, 비교 결과가 일치하므로 제2 칼럼 어드레스 대체 신호(CA_Rep2)를 출력한다. 로우 어드레스 비교부(110) 및 칼럼 어드레스 비교부(120)를 복수로 구성하는 것은, 멀티 비트 불량 셀이 발생되는 로우가 싱글 비트 불량 셀이 발생되는 로우에 비해 현저하게 적은 경우에, 상술된 CAM 및 SRAM의 메모리 공간의 사용적 측면과, 불량 셀의 어드레스 정보 및 외부로부터 수신하는 어드레스의 비트 구성 측면에서 특히 효율적일 수 있다. 한편, 동일한 로우에서 상이한 컬럼을 갖는 불량 셀이 더 발생되는 경우에는, 그에 대응되는 수만큼 로우 어드레스 비교부 및 칼럼 어드레스 비교부가 더 추가될 수도 있다.

도 7은 본 발명의 일 실시예에 따른 리페어 회로(14)를 포함하는 메모리 장치(1000)를 나타내는 블록도이다. 도 7의 리페어 회로(14)는, 도 1의 리페어 회로(10)와 같이 불량 비트 위치정보 테이블(100), 로우 어드레스 비교부(110), 및 칼럼 어드레스 비교부(120)를 포함하고, 스페어 셀 리페어부(130)를 더 포함한다. 이하에서는, 도 1등에서 전술한 구성과 동일한 구성의 유사한 동작에 대해서는 자세한 설명은 생략하고, 차이점들 위주로 설명한다.

불량 비트 위치정보 테이블(100)은 메모리 셀 어레이(20)의 스페어 영역(SA)에서 발생되는 적어도 하나 이상의 불량 스페어 셀의 위치 정보를 더 저장할 수 있다. 상기 불량 스페어 셀의 위치 정보는 예컨대, 상기 불량 스페어 셀의 로우 어드레스 정보(FSRAI) 일 수 있다. 이하에서는 불량 스페어 셀이 j(j는 자연수)개 발생되는 것으로 가정하여 불량 비트 위치정보 테이블(100)에 상기 불량 스페어 셀들의 로우 어드레스 정보(FSRAI(0)~FSRAI(j))들을 저장하는 것을 예로 들어 설명한다.

메모리 셀 어레이(20)는 적어도 하나 이상의 스페어 로우를 더 구비한다. 상기 스페어 로우와 복수개의 칼럼들 사이의 교차점들에 연결되는 복수개의 스페어 셀들로 구성되는 영역 또한 스페어 영역(SA)에 포함된다.

스페어 셀 리페어부(130)는 불량 비트 위치정보 테이블(100)로부터 제공되는 상기 불량 스페어 셀들의 위치 정보를 제공받는다. 스페어 셀 리페어부(130)는 상기 불량 스페어 셀의 로우 어드레스에 대응되는 로우를 스페어 로우로 대체한다. 구체적으로, 스페어 셀 리페어부(130)는 리페어 회로(12)가 외부로부터 불량 블록에 대응되는 억세스 셀의 로우 어드레스(RA) 및 칼럼 어드레스(CA)를 수신하여 칼럼 어드레스 대체 신호(CA_Rep)를 출력하기 전에, 미리 상기 불량 스페어 셀의 로우 어드레스에 대응되는 로우를 스페어 로우로 대체하기 위해 로우 어드레스 대체 신호(RA_Rep)를 출력한다.

로우 디코더(30)는 스페어 셀 리페어부(130)로부터 출력되는 로우 어드레스 대체 신호(RA_Rep)를 수신한다. 로우 디코더(40)는 로우 어드레스 대체 신호(RA_Rep)에 응답하여, 상기 억세스 셀의 로우 어드레스(RA)를 디스에이블 시키고 스페어 로우 어드레스(SRA)를 인에이블 시킨다. 따라서, 억세스 하려는 셀이 상기 불량 셀에 해당하여 스페어 셀로 대체하려는 경우에 있어서, 상기 스페어 셀이 상기 불량 스페어 셀에 해당하더라도 다른 양호 스페어 셀로 대체함으로써 상기 불량 셀을 구제할 수 있다.

한편, 스페어 셀에서 발생되는 불량 비트는, 일반적으로 메모리 장치의 패키지 공정을 원인으로 한다. 패키지 공정 시의 열 처리 및 화학 약품 처리 등으로 인해 메모리 셀 어레이(20)의 스페어 영역에서도 불량 셀이 발생될 수 있기 때문이다. 상술된 리페어 회로(14)는, 불량 비트 위치정보 테이블(100)이 패키지 공정 이후의 불량 스페어 셀의 위치 정보를 추가적으로 저장할 수 있고, 스페어 블록 리페어부(130)가 추가된 상기 불량 스페어 셀의 위치 정보에 따라 상기 불량 스페어 셀의 로우 어드레스에 대응되는 로우를 스페어 로우로 대체할 수 있어, 포스트 패키지 리페어(PPR)가 가능하도록 한다.

도 8은 도 7의 메모리 장치(1000)에서 불량 스페어 셀의 구제를 설명하는 도면이다. 도 8의 메모리 셀 어레이(20)에는 스페어 영역(SA)에 스페어 로우와 스페어 칼럼이 하나씩 구비되는 것으로 도시되고 있다. 이하에서는, 도 4에 도시된 메모리 장치(1000)에서 적어도 하나 이상의 로우에 싱글 불량 셀이 존재하는 경우 각 불량 셀의 구제를 참조하여 불량 스페어 셀의 구제를 설명한다.

도 4, 도 7 및 도 8을 참조하면, 상기 제1 억세스 셀은 제1 불량 셀(A1)에 대응되기 때문에, 제1 불량 셀(A1)은 스페어 영역(SA)의 제1 스페어 셀(A1')로 구제되어야 한다. 그러나, 제1 스페어 셀(A1')이 불량 비트를 발생하는 불량 스페어 셀에 해당하여 스페어 셀 리페어부(130)에 의해 제1 스페어 셀(A1')이 포함되는 로우(RA0)가 다른 스페어 로우(SRA0)로 대체 되기 때문에, 제1 불량 셀(A1)이 스페어 셀(A1")로 구제된다.

구체적으로, 상술한 테스트를 통해 제1 스페어 셀(A1')이 불량 스페어 셀에 해당하는 것을 확인하고, 상기 제1 스페어 셀의 위치 정보를 불량 비트 위치정보 테이블(100)에 저장할 수 있다. 스페어 셀 리페어부(130)는 불량 비트 위치정보 테이블(100)로부터 상기 제1 스페어 셀(A1')의 로우 어드레스 정보(FSRAI(0))를 제공받고, 로우 어드레스 대체 신호(RA_Rep)를 로우 디코더(40)로 출력한다. 로우 디코더(40)는 로우 어드레스 대체 신호(RA_Rep)에 응답하여, 제1 스페어 셀(A1')의 로우 어드레스(RA0)를 디스에이블 시키고 스페어 로우 어드레스(SRA0)를 인에이블 시킨다. 이를 통해, 제1 스페어 셀(A1')이 포함되는 로우(RA0)가 스페어 로우 어드레스(SRA0)에 대응되는 스페어 로우(SRow0)로 대체된다.

이어서, 상기 제1 억세스 셀이 제1 불량 셀(A1)에 대응되기 때문에 리페어 회로(14)는 제1 칼럼 어드레스 대체 신호(CA_Rep1)를 출력한다. 칼럼 디코더(30)는 제1 칼럼 어드레스 대체 신호(CA_Rep1)에 응답하여, 상기 제1 억세스 셀의 칼럼 어드레스(CA0)를 디스에이블 시키고 제1 스페어 칼럼 어드레스(SCA0)를 인에이블 시킨다. 이에 따라, 상기 제1 억세스 셀에 해당하는 제1 불량 셀(A1)은, 스페어 영역(SA)에서 스페어 로우(SRow0) 및 제1 스페어 칼럼(SCol0)의 교차점에 연결되는 스페어 셀(A1")로 구제된다.

이와 같이, 본 발명에 따른 리페어 회로(14)를 통해, 메모리 셀 어레이(20)의 스페어 영역(SA)에 발생되는 불량 셀들 또한 효율적으로 구제할 수 있다. 특히, 본 발명에 따른 리페어 회로(14)는 불량 셀이 존재하지 않던 스페어 영역(SA)에 패키지 공정으로 인해 새롭게 불량 비트가 발생되는 경우, 이를 구제하기 위한 포스트 패키지 리페어(PPR)가 가능하다.

한편, 제1 스페어 칼럼(SCol0)에 포함되는 스페어 셀들 중 제1 스페어 셀(A1') 이외의 스페어 셀이 불량 셀에 해당하는 경우에는, 전술된 스페어 셀의 리페어 방법과 동일한 원리로 상기 불량 스페어 셀이 포함되는 로우를 스페어 로우(SRow0)와 별도의 스페어 로우(미도시)로 대체함으로써 불량 셀이 양호 스페어 셀로 구제되도록 할 수 있다.

또한, 상술한 스페어 셀의 리페어 방법에 의하면, 도 5의 적어도 하나 이상의 로우에서 멀티 불량 셀이 발생되는 경우와 같이 제1 스페어 칼럼(SCol0) 외에 제2 스페어 칼럼(SCol1)이 스페어 영역(SA)에 더 구비되는 경우에는, 동일한 로우의 제1 스페어 칼럼(SCol0)과 제2 스페어 칼럼(SCol1)에서 발생되는 불량 스페어 셀들을 하나의 스페어 로우(SRow0)에 포함되는 양호 스페어 셀들로 대체할 수 있다.

도 9a 내지 도 9c는 도 1의 메모리 장치(1000)에서 리페어 회로(10)의 구제 단위를 설명하는 도면이다. 메모리 장치(1000)는 메모리 컨트롤러(미도시)와의 사이에서 메모리 셀 어레이(20)에 기입되거나 메모리 셀 어레이(20)로부터 독출되는 데이터(DQ)를 송수신한다. 메모리 장치(1000)의 설계 상, 상기 데이터(DQ)의 기입 및 독출 단위는 기설정된 버스트 길이(burst length)에 대응되는 비트 단위로 설정될 수 있다. 이로 인해, 상기 데이터(DQ)는 상기 버스트 길이에 대응되는 크기의 블록 단위로 기입 및 독출될 수 있고, 상기 데이터(DQ)의 기입 및 독출 대상 메모리 셀들에 억세스 하기 위한 어드레싱도 상기 블록 단위로 설정될 수 있다. 따라서, 상기 데이터(DQ)에 불량 비트가 포함되어 상기 불량 비트를 발생하는 불량 셀의 구제를 하는 경우에는, 상기 블록 단위로 상기 불량 셀을 구제할 수 있다. 즉, 소정의 블록을 구성하는 메모리 셀들 중에 불량 셀이 포함되는 경우, 상기 블록을 구성하는 메모리 셀들 전체 단위로 구제할 수 있다. 이 경우, 상기 블록 단위의 크기가 커지면 싱글 불량 비트의 구제를 위해 소모되는 양호 비트의 수가 많아지기 때문에, 효율적으로 불량 비트를 구제하기 위해서는 블록의 크기를 가변시켜 구제 단위를 조절할 필요성이 있다.

구체적으로, 구제 단위를 조절하기 위해 DQ 정보와 버스트 오더(burst order) 정보를 이용할 수 있다. 상기 데이터(DQ)를 구성하는 비트들은, 소정의 DQ 정보에 따라 입출력 DQ 패드들과 맵핑된다. 즉, 상기 DQ 정보에 따라, 상기 데이터(DQ)에 대응되는 메모리 셀 어레이(20)의 소정의 셀들에 대한 상기 입출력 DQ 패드들이 결정된다. 또한, 상기 데이터(DQ)를 구성하는 비트들은, 상기 버스트 오더 정보에 따라 순차적으로 상기 입출력 DQ 패드를 통해 송수신된다. 즉, 상기 버스트 오더 정보에 따라, 상기 메모리 셀 어레이(20)의 소정의 셀들의 상기 입출력 DQ 패드를 통한 데이터의 입출력 순서가 결정된다. 따라서, 본 발명에 따른 리페어 회로(10)에서 상기 DQ 정보 또는 상기 버스트 오더 정보를 비교 대상으로 이용하는 경우, 상기 버스트 길이가 고정된 경우라 하더라도 불량 비트를 발생하는 상기 불량 셀이 포함되는 블록의 크기를 조절할 수 있다. 다시 말해, 본 발명에 따른 리페어 회로(10)에서 불량 셀의 칼럼 어드레스 정보(FCAI)와 억세스 셀의 칼럼 어드레스(CA) 비교 시, 상기 DQ 정보 또는 상기 버스트 오더 정보를 함께 비교하는 경우, 리페어 회로(10)의 구제 단위를 조절할 수 있어 불량 비트를 효율적으로 구제할 수 있다.

도 9a 내지 도 9c에서는, 메모리 장치(1000)의 데이터(DQ)의 비트 구성이 X8, 즉 버스트 길이가 8이며 이에 대응되는 8개의 DQ 패드들로 상기 데이터(DQ)가 송수신되고, 메모리 셀들은 블록 단위로 억세스 및 구제 되는 것으로 가정하여 설명한다. 그리고, 불량 블록은 싱글 불량 셀을 포함하는 메모리 셀들로 구성되는 것으로 가정한다. 그리고, 억세스 블록의 칼럼 어드레스(CA)는 7 비트(CA[9:3])로 구성되는 것을 전제로 하여 리페어 회로(10)의 구제 단위를 설명한다. 그러나 이에 한정되는 것은 아니며, 데이터의 비트 구성 및 DQ 패드의 수는 X2, X4, X16, X32 등으로 구성될 수 있다. 또한, 억세스 블록의 칼럼 어드레스(CA)는 r(r은 자연수) 비트로 다양하게 구성될 수 있다.

도 1 및 도 9a를 참조하면, 불량 블록의 칼럼 어드레스 정보(FCAI)는 7 비트의 칼럼 어드레스만으로 설정될 수 있다. 예를 들어, 불량 블록의 칼럼 어드레스 정보(FCAI)는 FCA[9:3]만으로 설정될 수 있다. 이 경우, 억세스 블록의 칼럼 어드레스(CA)는 CA[9:3] 자체만이 이용될 수 있다. DQ 정보 및 버스트 오더 정보가 칼럼 어드레스의 비교 시에 이용되지 않기 때문에, 리페어 회로(10)의 상기 불량 블록의 구제 단위는 각각 8개의 버스트 길이를 갖고 8개의 DQ 패드들로 출력되는 데이터의 비트들인 64 비트일 수 있다.

도 1 및 도 9b를 참조하면, 불량 블록의 칼럼 어드레스 정보(FCAI)는 7 비트로 구성되는 칼럼 어드레스 및 3 비트로 구성되는 DQ 정보(DQ[x:y], x 및 y는 0 이상의 정수)로 구성될 수 있다. 예를 들어, 불량 블록의 칼럼 어드레스 정보(FCAI)는 FCA[9:3] 및 DQ[2:0]로 설정될 수 있다. 이 경우, 억세스 블록의 칼럼 어드레스(CA)는 CA[9:3] 이외에 상기 DQ 정보가 부가되어 불량 블록의 칼럼 어드레스 정보(FCAI)와 비교되도록 설정될 수 있다. DQ 정보(DQ[2:0])가 칼럼 어드레스의 비교시에 이용되기 때문에, 리페어 회로(10)는 DQ 패드별로 출력되는 데이터 단위로 상기 불량 블록의 구제가 가능하다. 따라서, 리페어 회로(10)의 상기 불량 블록의 구제 단위는 각 DQ 패드들로 출력되는 데이터의 비트들인 8 비트일 수 있다.

도 1 및 도 9c를 참조하면, 불량 블록의 칼럼 어드레스 정보(FCAI)는 7 비트로 구성되는 칼럼 어드레스 및 3 비트로 구성되는 버스트 오더 정보(BO[z:w], z 및 w는 0 이상의 정수)로 구성될 수 있다. 예를 들어, 불량 블록의 칼럼 어드레스(FCAI)는 FCA[9:3] 및 BO[2:0]로 설정될 수 있다. 이 경우, 억세스 블록의 칼럼 어드레스(CA)는 CA[9:3] 이외에 상기 버스트 오더 정보가 부가되어 불량 블록의 칼럼 어드레스 정보(FCAI)와 비교되도록 설정될 수 있다. 버스트 오더 정보(BO[2:0])가 칼럼 어드레스의 비교시에 이용되기 때문에, 리페어 회로(10)는 버스트 오더 별로 출력되는 데이터 단위로 상기 불량 블록의 구제가 가능하다. 따라서, 리페어 회로(10)의 상기 불량 블록의 구제 단위는 각 DQ 패드들에서 버스트 오더에 따라 출력되는 데이터의 비트들인 8 비트일 수 있다.

이와 같이, 리페어 회로(10)에서 불량 비트 위치정보 테이블(100)에 불량 셀의 위치 정보와 함께 억세스 및 구제 단위인 블록의 DQ 정보, 버스트 오더 정보등을 함께 저장하고 비교 대상으로 이용함으로써, 리페어 회로(10)의 구제 단위를 조절할 수 있다. 이를 통해, 리페어 회로(10)의 구제 단위를 미세하게 조절할 수 있어 효율적인 불량 셀의 구제가 가능하다.

도 10은 도 1의 메모리 장치(1000)를 포함하는 전자 시스템(2000)을 나타내는 블록도다.

도 10을 참조하면, 전자 시스템(2000)은 입력 장치(210), 출력 장치(220), 프로세서 장치(230) 및 메모리 장치(240)를 포함한다. 프로세서 장치(230)는 각각 해당하는 인터페이스를 통해서 입력 장치(210), 출력 장치(220) 그리고 메모리 장치(240)를 제어할 수 있다. 프로세서 장치(230)는 적어도 하나의 마이크로 프로세서, 디지털 신호 프로세서, 마이크로 콘트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 입력 장치(210)와 출력 장치(220)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택되는 적어도 하나를 포함할 수 있다.

메모리 장치(240)는, 도 1의 리페어 회로(10) 또는 도 7의 리페어 회로(14)를 포함하는 메모리 장치(1000)일 수 있다. 따라서, 전자 시스템(2000)은 소형화가 가능하며, 데이터 신뢰도가 향상될 수 있다.

도 11은 도 1의 메모리 장치(1000)를 포함하는 메모리 시스템(3000)의 일 구현예를 나타내는 블록도이다.

도 11을 참조하면, 메모리 시스템(3000)은 인터페이스부(310), 컨트롤러(320), 그리고 메모리 장치(1000)를 포함할 수 있다. 메모리 장치(1000)는 도 1의 메모리 장치(1000)일 수 있다. 인터페이스부(310)는 메모리 시스템(3000)과 호스트와의 인터페이싱을 제공할 수 있다. 인터페이스부(310)는 호스트와의 인터페이싱을 위해 호스트에 대응하는 데이터 교환 프로토콜을 구비할 수 있다. 인터페이스부(310)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트와 통신하도록 구성될 수 있다.

컨트롤러(320)는 인터페이스부(310)를 통해서 외부로부터 제공되는 데이터 및 어드레스를 제공받을 수 있다. 컨트롤러(320)는 호스트로부터 제공되는 데이터, 어드레스를 참조하여 메모리 장치(1000)를 액세스할 수 있다. 컨트롤러(320)는 반도체 메모리 장치(1000)로부터 읽혀진 데이터(Data)를 인터페이스부(310)를 경유하여 호스트로 전달할 수 있다.

컨트롤러(320)는 버퍼 메모리(321)를 포함할 수 있다. 버퍼 메모리(321)에는 호스트로부터 제공되는 쓰기 데이터 또는 메모리 장치(1000)로부터 읽혀진 데이터가 일시 저장된다. 호스트의 읽기 요청 시에 메모리 장치(1000)에 존재하는 데이터가 캐시 되어 있는 경우에는, 버퍼 메모리(321)는 캐시 된 데이터를 직접 호스트로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 메모리 시스템(3000) 내 메모리 채널의 전송 속도보다 월등히 빠를 수 있다. 즉, 호스트의 인터페이스 속도가 월등히 높은 경우, 버퍼 메모리(321)를 제공함으로써 속도 차이로 발생하는 성능(Performance) 저하를 최소화할 수 있다.

메모리 장치(1000)는 메모리 시스템(3000)의 저장 매체로서 제공될 수 있다. 메모리 장치(1000)는 DRAM, DDR-SDRAM과 같은 휘발성 메모리 소자를 포함할 수 있다. 메모리 장치(1000)에는 본 발명의 실시예에 따른 리페어 회로(10)가 포함될 수 있다. 또한, 메모리 장치(1000)에는 본 발명의 실시예에 따른 다른 리페어 회로(12, 14)들이 포함될 수도 있다. 따라서, 메모리 시스템(3000)은 소형화가 가능하며, 데이터 신뢰도가 향상될 수 있다.

도 11에 도시된 메모리 시스템(3000)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다. 메모리 시스템(3000)은 MMC 카드, SD 카드(Secure Digital Card), 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card) 등으로 구성될 수 있다.

도 12는 도 1의 메모리 장치(1000)가 적용된 메모리 시스템(4000)의 일 구현예를 나타내는 도면이다.

도 12를 참조하면, 메모리 시스템(4000)은 메모리 모듈(410) 및 메모리 컨트롤러(420)를 포함할 수 있다. 메모리 모듈(410)은 모듈 보드(Module Board) 상에 적어도 하나 이상의 메모리 장치(1000)를 장착할 수 있다. 메모리 장치(1000)는 DRAM 칩으로 구현될 수 있으며, 각각의 메모리 장치(1000)는 다수 개의 반도체 레이어들을 포함할 수 있다. 상기 반도체 레이어들은 하나 이상의 마스터 칩(M)과 하나 이상의 슬레이브 칩(S)을 포함할 수 있다.

각각의 메모리 장치(1000)는 본 발명의 실시예에 따른 리페어 회로를 포함할 수 있으며, 상기 리페어 회로는 앞서 설명된 다수의 실시예들 중 어느 하나가 적용될 수 있다. 상기 리페어 회로는 상기 반도체 레이어들 중 어느 하나에 구비될 수 있고, 또는 상기 반도체 레이어들 각각에 구비될 수도 있다. 따라서, 메모리 시스템(4000)은 소형화가 가능하며, 데이터 신뢰도가 향상될 수 있다.

상기 반도체 레이어들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다. 본 실시예에서는 상기 반도체 레이어들 사이의 신호의 전달이 관통 실리콘 비아(TSV)를 통하여 수행되는 구조에 대하여 설명하고 있으나, 이에 한정되지 않고 와이어 본딩, 인터포즈 또는 배선이 형성된 테이프를 통해 적층되는 구조에도 적용할 수 있다.

또한, 상기 반도체 레이어들 사이의 신호의 전달이 광학적 입출력 접속(Optical IO Connection)으로 수행될 수 있다. 예컨대, 라디오 주파수(Radio frequency, RF)파 또는 초음파를 이용하는 방사형(radiative) 방식, 자기 유도(magnetic induction)을 이용하는 유도 커플링(inductive coupling) 방식, 또는 자기장 공진을 이용하는 비방사형(non-radiative) 방식을 이용하여 서로 연결될 수 있다.

방사형 방식은 모노폴(monopole)이나 PIFA(planar inverted-F antenna) 등의 안테나를 이용하여, 무선으로 신호를 전달하는 방식이다. 시간에 따라 변화하는 전계나 자계가 서로 영향을 주면서 방사가 일어나며, 같은 주파수의 안테나가 있을 경우 입사파의 극(polarization) 특성에 맞게 신호를 수신할 수 있다.

유도 커플링 방식은 코일을 여러 번 감아서 한 방향으로 강한 자계를 발생시키고, 비슷한 주파수에서 공진하는 코일을 근접시켜 커플링을 발생시키는 방식이다.

비방사형 방식은, 근거리 전자장을 통해 같은 주파수로 공진하는 두 매체들 사이에서 전자파를 이동시키는 감쇄파 결합(evanescent wave coupling)을 이용하는 방식이다.

메모리 모듈(410)은 시스템 버스를 통해 메모리 컨트롤러(420)와 통신할 수 있다. 시스템 버스를 통하며 데이터(DQ), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(410)과 메모리 컨트롤러(420) 사이에서 송수신될 수 있다.

도 13은 본 발명의 일 실시예에 따른 메모리 장치를 장착하는 컴퓨팅 시스템(5000)을 타나내는 블록도이다.

도 13을 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 컴퓨팅 시스템(5000)에 본 발명의 메모리 장치가 램(520)으로 장착될 수 있다. 램(520)으로 장착되는 메모리 장치는 앞서 설명되었던 다수의 실시예들 중 어느 하나가 적용될 수 있다. 예컨대, 램(520)은 리페어 회로(10)를 포함하는 메모리 장치(1000)가 적용될 수 있으며, 또는 메모리 모듈 형태로 적용될 수도 있다. 따라서, 컴퓨팅 시스템(5000)은 소형화가 가능하며, 데이터의 신뢰성이 향상될 수 있다. 한편, 램(520)은 메모리 장치와 메모리 컨트롤러를 포함하는 개념일 수 있다.

본 발명의 일실시예에 따른 컴퓨팅 시스템(5000)은 중앙처리 장치(510), 램(520), 유저 인터페이스(530)와 불휘발성 메모리(540)를 포함하며, 이들 구성요소는 각각 버스(550)에 전기적으로 연결되어 있다. 불휘발성 메모리(540)는 SSD나 HDD와 같은 대용량 저장 장치가 사용될 수 있다.

컴퓨팅 시스템(5000)이 모바일 장치에 적용되는 경우, 컴퓨팅 시스템(5000)의 동작 전압을 공급하기 위한 배터리(도시하지 않음)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(5000)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIP), 그리고 입출력 장치 등이 더 제공될 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

1000: 메모리 장치 100: 불량 비트 위치정보 테이블
110: 로우 어드레스 비교부 120: 칼럼 어드레스 비교부
130: 스페어 셀 리페어부 2000: 전자 시스템
3000, 4000: 메모리 시스템 5000: 컴퓨팅 시스템

Claims

메모리 셀 어레이의 노멀 영역에서 발생(occur)되는, 적어도 하나 이상의 불량 셀의 로우 어드레스 정보 및 칼럼 어드레스 정보를 저장하는 불량 비트 위치정보 테이블;
상기 불량 비트 위치정보 테이블로부터 제공되는 상기 불량 셀의 로우 어드레스 정보를 저장하고, 외부로부터 수신되는 제1 억세스 셀의 로우 어드레스와 상기 불량 셀의 로우 어드레스 정보를 비교하고, 비교 결과가 일치하는 제1 불량 셀이 존재하는 경우 제1 로우 매치 신호를 출력하는 로우 어드레스 비교부; 및
상기 불량 비트 위치정보 테이블로부터 제공되는 상기 불량 셀의 칼럼 어드레스 정보를 저장하고, 상기 제1 로우 매치 신호에 응답하여 상기 제1 불량 셀의 칼럼 어드레스 정보를 출력하고, 상기 외부로부터 수신되는 상기 제1 억세스 셀의 칼럼 어드레스와 상기 제1 불량 셀의 칼럼 어드레스 정보를 비교하고, 비교 결과가 일치하는 경우 상기 제1 불량 셀을 구제하는 제1 칼럼 어드레스 대체 신호를 출력하는 칼럼 어드레스 비교부;를 구비하는 리페어 회로를 포함하는 것을 특징으로 하는 메모리 장치.
제1 항에 있어서,
상기 칼럼 어드레스 비교부로부터 제공되는 상기 제1 칼럼 어드레스 대체 신호에 응답하여, 상기 제1 억세스 셀의 칼럼 어드레스를 디스에이블 시키고 제1 스페어 칼럼 어드레스를 인에이블 시키는 칼럼 디코더; 및
상기 제1 억세스 셀의 로우 어드레스에 응답하여, 상기 제1 억세스 셀의 로우 어드레스를 인에이블시키는 로우 디코더;를 더 포함하고,
상기 제1 불량 셀은, 상기 메모리 셀 어레이의 상기 노멀 영역과 별도로 구성되는 스페어 영역에서 상기 제1 억세스 셀의 로우 어드레스에 대응되는 로우와 상기 제1 스페어 칼럼의 교차점에 연결되는 제1 스페어 셀로 구제되는 것을 특징으로 하는 메모리 장치.
제2 항에 있어서,
상기 로우 어드레스 비교부는, 외부로부터 수신되며 상기 제1 억세스 셀과 상이한 로우 어드레스를 갖는 제2 억세스 셀의 로우 어드레스와 상기 불량 셀의 로우 어드레스 정보를 비교하고, 비교 결과가 일치하는 제2 불량 셀이 존재하는 경우 제2 로우 매치 신호를 출력하고,
상기 칼럼 어드레스 비교부는, 상기 제2 로우 매치 신호에 응답하여 상기 제2 불량 셀의 칼럼 어드레스 정보를 출력하고, 외부로부터 수신되는 상기 제2 억세스 셀의 칼럼 어드레스와 상기 제2 불량 셀의 칼럼 어드레스 정보를 비교하고, 비교 결과가 일치하는 경우 상기 제1 칼럼 어드레스 대체 신호를 출력하고,
상기 로우 디코더는, 상기 제2 억세스 셀의 로우 어드레스에 응답하여, 상기 제2 억세스 셀의 로우 어드레스를 인에이블 시키고,
상기 제2 불량 셀은, 상기 스페어 영역에서 상기 제2 억세스 셀의 로우 어드레스에 대응되는 로우와 상기 제1 스페어 칼럼의 교차점에 연결되는 제2 스페어 셀로 구제되는 것을 특징으로 하는 메모리 장치.
제2 항에 있어서,
상기 로우 어드레스 비교부는, 외부로부터 수신되며 상기 제1 억세스 셀과 동일한 로우 어드레스 및 상이한 칼럼 어드레스를 갖는 제3 억세스 셀의 로우 어드레스와 상기 불량 셀의 로우 어드레스 정보를 비교하고, 비교 결과가 일치하는 제3 불량 셀이 존재하는 경우 제3 로우 매치 신호를 출력하고,
상기 칼럼 어드레스 비교부는, 상기 제3 로우 매치 신호에 응답하여 상기 제3 불량 셀의 칼럼 어드레스 정보를 출력하고, 외부로부터 수신되는 상기 제3 억세스 셀의 칼럼 어드레스와 상기 제3 불량 셀의 칼럼 어드레스 정보를 비교하고, 비교 결과가 일치하는 경우 제2 칼럼 어드레스 대체 신호를 출력하고,
상기 칼럼 디코더는, 상기 칼럼 어드레스 비교부로부터 제공되는 상기 제2 칼럼 어드레스 대체 신호에 응답하여, 상기 제3 억세스 셀의 칼럼 어드레스를 디스에이블 시키며 제2 스페어 칼럼 어드레스를 인에이블 시키고,
상기 제3 불량 셀은, 상기 스페어 영역에서 상기 제3 억세스 셀의 로우 어드레스에 대응되는 로우와 제2 스페어 칼럼의 교차점에 연결되는 제3 스페어 셀로 구제되는 것을 특징으로 하는 메모리 장치.
제2 항에 있어서,
상기 불량 비트 위치정보 테이블은 상기 메모리 셀 어레이의 상기 노멀 영역과 별도로 구성되는 스페어 영역에서 발생되는 적어도 하나 이상의 불량 스페어 셀의 로우 어드레스 정보 및 칼럼 어드레스 정보를 더 저장하고,
상기 불량 비트 위치정보 테이블로부터 제공되는 상기 불량 스페어 셀의 로우 어드레스 정보에 따라, 상기 불량 스페어 셀의 로우 어드레스를 디스에이블 시키고 스페어 로우 어드레스를 인에이블 시키는 로우 어드레스 대체 신호를 출력하는 스페어 셀 리페어부;를 더 포함하는 것을 특징으로 하는 메모리 장치.
제5 항에 있어서, 상기 스페어 셀 리페어부는,
상기 리페어 회로가 상기 제1 억세스 셀의 로우 어드레스 및 칼럼 어드레스를 상기 외부로부터 수신하여 상기 제1 불량 셀을 상기 제1 스페어 셀로 구제하기 전에, 상기 로우 어드레스 대체 신호를 출력하는 것을 특징으로 하는 메모리 장치.
제1 항에 있어서,
상기 메모리 장치는, 상기 적어도 하나 이상의 불량 셀을 포함하는 불량 블록 단위로 상기 불량 셀을 구제하는 것을 특징으로 하는 메모리 장치.
제7 항에 있어서,
상기 불량 셀의 칼럼 어드레스 정보 및 상기 제1 억세스 셀의 칼럼 어드레스는, 상기 메모리 셀 어레이로부터 데이터가 출력되는 DQ 정보 또는 버스트 오더(burst order) 정보를 포함하는 것을 특징으로 하는 메모리 장치.
불량 비트 위치정보 테이블로부터 메모리 셀 어레이의 노멀 영역에서 발생(occur)되는 적어도 하나 이상의 불량 셀의 로우 어드레스 정보 및 칼럼 어드레스 정보를 독출하는 단계;
상기 불량 셀의 로우 어드레스 정보를 로우 어드레스 비교부에 저장하고, 상기 불량 셀의 칼럼 어드레스 정보를 칼럼 어드레스 비교부에 저장하는 단계;
상기 로우 어드레스 비교부에서 외부로부터 수신되는 제1 억세스 셀의 로우 어드레스와 상기 불량 셀의 로우 어드레스 정보를 비교하는 단계;
상기 제1 억세스 셀의 로우 어드레스와 로우 어드레스 정보가 일치하는 제1 불량 셀이 존재하는 경우, 상기 칼럼 어드레스 비교부에서 외부로부터 수신되는 제1 억세스 셀의 칼럼 어드레스와 상기 제1 불량 셀의 칼럼 어드레스 정보를 비교하는 단계; 및
상기 제1 억세스 셀의 칼럼 어드레스와 상기 제1 불량 셀의 칼럼 어드레스 정보가 일치하는 경우, 상기 제1 불량 셀을 상기 메모리 셀 어레이의 상기 노멀 영역과 별도로 구성되는 스페어 영역에 배치되는 제1 스페어 셀로 구제하는 단계;를 포함하는 메모리 장치의 리페어 방법.
제9 항에 있어서,
외부로부터 수신되는 제2 억세스 셀의 로우 어드레스와 상기 불량 셀의 로우 어드레스 정보를 비교하는 단계;
상기 제2 억세스 셀의 로우 어드레스와 로우 어드레스 정보가 일치하는 제2 불량 셀이 존재하는 경우, 외부로부터 수신되는 제2 억세스 셀의 칼럼 어드레스와 상기 제2 불량 셀의 칼럼 어드레스 정보를 비교하는 단계;
상기 제2 억세스 셀의 칼럼 어드레스와 상기 제2 불량 셀의 칼럼 어드레스 정보가 일치하는 경우, 상기 제2 불량 셀을 상기 메모리 셀 어레이의 상기 노멀 영역과 별도로 구성되는 스페어 영역에 배치되는 제2 스페어 셀 또는 제3 스페어 셀로 구제하는 단계;를 더 포함하고,
상기 제2 억세스 셀의 로우 어드레스가 상기 제1 억세스 셀의 로우 어드레스와 상이한 경우, 상기 제2 불량 셀을 상기 제1 스페어 셀과 동일한 컬럼에 배치되는 상기 제2 스페어 셀로 구제하고,
상기 제2 억세스 셀의 로우 어드레스는 상기 제1 억세스 셀의 로우 어드레스와 동일하며 상기 제2 억세스 셀의 칼럼 어드레스는 상기 제1 억세스 셀의 칼럼 어드레스와 상이한 경우, 상기 제2 불량 셀을 상기 제1 스페어 셀과 상이한 컬럼에 배치되는 상기 제3 스페어 셀로 구제하는 것을 특징으로 하는 메모리 장치의 리페어 방법.