KR100991911B1 - 비휘발성 메모리 장치 - Google Patents

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Abstract

본 발명은 읽기동작시 단위 셀의 고저항성에 기인한 오동작을 방지하고, 이를 통해 읽기동작 신뢰성을 향상시킬 수 있는 비휘발성 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 단위 셀과, 상기 단위 셀로부터 데이터를 감지하는 감지수단과, 입력전압을 가변시켜 가변된 읽기전압을 상기 단위 셀로 공급하는 읽기전압 가변수단을 구비하는 비휘발성 메모리 장치를 제공한다.
비휘발성 메모리 장치, 단위 셀

Description

비휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 원-타임 프로그래머블(One Time Programmable, 이하, OTP라 함) 단위 셀을 구비한 비휘발성 메모리 장치에 관한 것이다.
OTP 단위 셀은 DRAM, EEPROM, FLASH와 같은 휘발성 또는 비휘발성 메모리 소자 내에 형성되어 메모리 리페어(repair) 용도로 사용되고 있다. 또한, 아날로그 칩(analog chip)과 디지털 칩(digital chip)이 혼합된 혼합 신호 칩(mixed-signal chip)에서는 내부 동작 전압과 주파수 트리밍(trimming)을 목적으로 사용되고 있다.
일반적으로, OTP 단위 셀은 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)(이하, MOS 트랜지스터라 함)으로 이루어진 안티퓨즈와, 하나 또는 복수 개의 MOS 트랜지스터를 포함한다. 이러한 OTP 단위 셀은 각 메모리 칩 내에서 단일(single) 또는 어레이(array) 형태로 형성되어 리페어 또는 트리밍에 사용되고 있다.
도 1은 종래기술에 따른 OTP 단위 셀을 구비한 비휘발성 메모리 장치를 설명하기 위해 도시한 등가 회로도이다.
도 1을 참조하면, 종래기술에 따른 비휘발성 메모리 장치는 OTP 단위 셀(10)과 감지부(20)를 구비한다. OTP 단위 셀(10)은 안티퓨즈(ANT_FS)와, 안티퓨즈(ANT_FS)와 출력단(C)(읽기 동작시 데이터가 출력되는 출력단) 사이에 접속된 n-채널을 갖는 트랜지스터(NM1)와, 출력단(C)과 제4 입력단(E) 사이에 접속된 n-채널을 갖는 트랜지스터(NM2)로 이루어진다. 감지부(20)는 인버터(inverter)로 이루어진다.
이하, 종래기술에 따른 비휘발성 메모리 장치의 쓰기 및 읽기동작에 대해 설명하기로 한다.
모드/단(노드) A B D E C DA_OUT
쓰기동작 접지전압 H H 고전압 - -
읽기동작 접지전압 H H 전원전압 L H
쓰기동작
먼저, 제1 입력단(A)에는 접지전압이 인가되고, 제4 입력(E)에는 고전압이 인가된다. 또한, 제2 및 제3 입력단(B, D)에는 전원전압에 상응하는 논리 레벨(H)(이하, 논리 하이라 함) 상태의 신호가 입력된다. 이에 따라, MOS 트랜지스터로 이루어진 안티퓨즈(ANT_FS)의 게이트와 기판 간에는 고전계가 형성되어 게이트 절연막이 파괴(breakdown)된다. 따라서, 안티퓨즈(ANT_FS)의 게이트와 기판은 전기적으로 단락된다.
읽기동작
쓰기동작이 완료된 후, 제1 입력단(A)에는 접지전압이 인가되고, 제4 입력단(E)에는 전원전압이 인가된다. 또한, 제2 및 제3 입력단(B, D)에는 논리 하이(H) 상태의 신호가 입력된다. 이에 따라, 제1 입력단(A), 안티퓨즈(ANT_FS), 제1 트랜지스터(NM1), 제2 트랜지스터(NM2) 및 제4 입력단(E)으로 이어지는 전류 경로가 형성된다. 따라서, 출력단(C)에는 접지전압에 상응하는 논리 레벨(L)(이하, 논리 로우라 함)이 출력된다.
그러나, 종래기술에 따른 비휘발성 메모리 장치에서는 다음과 같은 문제가 발생된다.
종래기술에 따른 비휘발성 메모리 장치에서는 쓰기동작시 안티퓨즈(ANT_FS)가 안정적으로 파괴되지 않아 고저항성을 갖는 경우가 발생되는 경우 읽기동작시 인버터로 이루어진 감지부(20)만으로는 출력단(C)을 통해 감지되는 데이터의 감지 여유(sensing margin) 범위가 좁아 정확한 검출이 어려운 문제가 발생된다. 이에 따라, 비휘발성 메모리 장치의 읽기동작 신뢰성을 저하시키는 요인으로 작용하고 있다.
따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 읽기동작시 단위 셀의 고저항성에 기인한 오동작을 방지하고, 이를 통해 읽기동작 신뢰성을 향상시킬 수 있는 비휘발성 메모리 장치를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 단위 셀과, 상기 단위 셀로부터 데이터를 감지하는 감지수단과, 입력전압을 가변시켜 가변된 읽기전압을 상기 단위 셀로 공급하는 읽기전압 가변수단을 구비하는 비휘발성 메모리 장치를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 복수 개의 단위 셀이 매트릭스 형태로 배열된 셀 어레이와, 상기 복수 개의 단위 셀의 출력단과 공통으로 접속된 복수 개의 데이터 라인과, 상기 데이터 라인으로부터 데이터를 감지하는 복수 개의 감지수단과, 입력전압을 가변시켜 가변된 읽기전압을 상기 데이터 라인으로 공급하는 읽기전압 가변수단을 구비하는 비휘발성 메모리 장치를 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 복수 개의 단위 셀이 매트릭스 형태로 배열된 셀 어레이와, 상기 복수 개의 단위 셀의 출력단과 공통으로 접속된 복수 개의 데이터 라인과, 상기 복수 개의 데이터 라인 으로부터 데이터를 감지하는 복수 개의 감지수단과, 입력전압을 가변시켜 가변된 읽기전압을 상기 단위 셀의 출력단으로 공급하는 읽기전압 가변수단을 구비하는 비휘발성 메모리 장치를 제공한다.
상기한 구성을 구비하는 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 읽기동작시 입력전압을 가변하여 단위 셀로 전압 크기가 가변된 읽기전압을 공급함으로써 안티퓨즈가 정상적으로 절연 파괴되지 않아 고저항성을 갖는 경우에도 감지 여유도를 증대시켜 안정적으로 셀 데이터를 감지하고, 이를 통해 단위 셀의 고저항성에 기인한 오동작을 방지하여 읽기동작 신뢰성을 향상시킬 수 있다.
둘째, 본 발명에 의하면, 안티퓨즈와 접속되는 제1 및 제2 스위칭 수단을 병렬접속하여 쓰기전압과 읽기전압을 서로 다른 경로로 안티퓨즈로 전달하도록 함으로써 읽기동작시 읽기전압의 손실을 직렬 구조의 단위 셀에 비해 최소화하여 단위 셀의 출력단을 통해 감지되는 데이터의 감지 여유를 개선시켜 동작 신뢰성을 향상시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체 에 걸쳐서 기술되는 '트랜지스터'는 게이트로 입력되는 제어신호에 의해 스위칭 소자로 동작하는 소자를 의미한다. 예컨대, 접합형 전계 효과 트랜지스터(JFET)와 금속-산화물-반도체형 전계 효과 트랜지스터(MOSFET)를 포함한다. 또한, 명세서 전체에 걸쳐서 동일한 도면부호(또는, 참조부호)로 표기된 부분은 동일한 요소를 나타낸다.
실시예
도 2는 본 발명의 실시예에 따른 비휘발성 메모리 장치를 도시한 구성도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 단위 셀(110)과, 단위 셀(110)로부터 데이터를 감지하는 감지수단(120)과, 입력전압을 가변시켜 전압 크기가 가변된 읽기전압을 단위 셀(110)로 공급하는 읽기전압 가변수단(130)을 구비한다.
읽기전압 가변수단(130)은 도 3에 도시된 바와 같이 입력전압인 전원전압을 입력받아 단위 셀(110)로 읽기전압을 공급하는 제1 전류미러(121)와, 제1 전류미러(121)의 입력단(G)으로 가변전류(또는, 가변전압)를 공급하는 가변전류 공급부(122)를 구비한다.
제1 전류미러(121)는 전원전압단(VDD)과 단위 셀(110)의 출력단(F) 사이에 접속된 제1 트랜지스터(PM1)와, 가변전류 공급부(122)의 출력단(G)(제1 전류미러(121)의 입력단)과 전원전압단(VDD) 사이에 접속되고, 게이트가 제1 트랜지스터(PM1)의 게이트와 접속되어 공통으로 제1 전류미러(121)의 입력단(G)과 접속된 제2 트랜지스터(PM2)를 구비한다. 이때, 제1 및 제2 트랜지스터(PM1, PM2)는 구동 특성이 n-채널을 갖는 트랜지스터보다 우수한 p-채널을 갖는 트랜지스터를 사용하는 것이 바람직하다.
가변전류 공급부(122)는 제1 전류미러(121)의 동작을 제어하기 위해 제1 전류미러(121)의 입력단(G)의 전위를 가변시키는 가변전류를 공급한다. 이를 위해 가변전류 공급부(122)는 복수 개의 제어신호에 의해 저항값이 가변되는 가변저항으로 이루어진다.
일례로, 도 4와 같이, 가변전류 공급부(122)는 제1 전류미러(121)의 입력단(G)과 접지전압단(VSS) 사이에 직렬접속된 복수 개의 저항(R1~R3)과, 복수 개의 저항(R1~R3)과 각각 병렬접속된 복수 개의 제1 스위칭 수단(NM1~NM3)을 구비한다. 이때, 제1 스위칭 수단(NM1~NM3)은 게이트로 입력되는 제어신호(H, I, J)에 의해 동작하는 트랜지스터로 이루어진다. 더욱 상세하게는 n-채널을 갖는 트랜지스터로 이루어진다. 여기서, 저항(R1~R3)과 제1 스위칭 수단(NM1~NM3)의 개수는 제한을 두지 않는다.
다른 예로, 도 5와 같이, 가변전류 공급부(122)는 제1 전류미러(121)의 입력단(G)과 접지전압단(VSS) 사이에 병렬접속된 복수 개의 트랜지스터(NM1~NM3)로 이루어진다. 이때, 복수 개의 트랜지스터(NM1~NM3)의 개수는 제한을 두지 않는다. 또한, 복수 개의 트랜지스터(NM1~NM3)는 게이트로 입력되는 제어신호(H, I, J)에 의해 서로 동일하거나 다른 저항값을 갖도록 채널이 서로 동일 또는 다른 폭과 길이를 갖는다.
또 다른 예로, 도 6 및 도 7과 같이 가변전류 공급부(122)는 외부 바이어스(Ex_Bi)를 입력받고, 복수 개의 제어신호(H, I, J, K)에 응답하여 제1 전류미러(121)의 입력단(G)으로 가변전류를 공급하는 제2 전류미러로 이루어진다. 이때, 외부 바이어스(Ex_Bi)는 가변되지 않고 일정한 크기로 균일하게 인가되는 고정전압(직류)이다.
도 6에서와 같이, 가변전류 공급부(122)는 제1 전류미러(121)의 입력단(G)과 접지전압단(VSS) 사이에 접속된 제3 트랜지스터(NM1)와, 제1 노드(L)와 접지전압단(VSS) 사이에 병렬접속되고, 게이트가 제3 트랜지스터(NM1)의 게이트와 접속되어 공통으로 제1 노드(L)와 접속된 복수 개의 제4 트랜지스터(NM2~NM4)와, 제4 트랜지스터(NM2~NM4)와 제1 노드(L) 사이게 각각 직렬접속되어 제1 노드(L)로 입력되는 외부 바이어스(Ex_Bi)를 제4 트랜지스터(NM2~NM4)로 전달하는 복수 개의 제1 스위칭 수단(NM5~NM7)과, 외부 바이어스(Ex_Bi)를 제1 노드(L)로 전달하는 제2 스위칭 수단(NM8)을 구비한다.
다른 예로, 도 7과 같이, 가변전류 공급부(122)는 제1 전류미러(121)의 입력단(G)과 제1 노드(M) 사이에 접속된 제3 트랜지스터(NM1)와, 제1 노드(M)와 제2 노드(L) 사이에 병렬접속되고, 게이트가 제3 트랜지스터(NM1)의 게이트와 접속되어 공통으로 제2 노드(L)와 접속된 복수 개의 제4 트랜지스터(NM2~NM4)와, 제4 트랜지스터(NM2~NM4)와 제2 노드(L) 사이게 각각 직렬접속되어 제2 노드(L)로 입력되는 외부 바이어스(Ex_Bi)를 제4 트랜지스터(NM2~NM4)로 전달하는 복수 개의 제1 스위칭 수단(NM5~NM7)과, 제1 노드(M)와 접지전압단(VSS) 사이에 접속된 제2 스위칭 수 단(NM8)을 구비한다.
도 6 및 도 7에서, 제3 및 제4 트랜지스터(NM1~NM4)는 n-채널을 갖는 트랜지스터를 사용하며, 서로 동일하거나 다른 저항값을 갖도록 채널이 서로 동일 또는 다른 폭과 길이를 갖는다. 또한, 제1 및 제2 스위칭 수단(NM5~NM8)은 게이트로 입력되는 제어신호(H, I, J, K)에 의해 동작하는 n-채널을 갖는 트랜지스터로 이루어진다. 여기서, 제4 트랜지스터(NM2~NM4)와 제1 스위칭 수단(NM5~NM7)의 개수는 제한을 두지 않는다.
또 다른 예로, 도 8 및 도 9와 같이 가변전류 공급부(122)는 가변적으로 변하는 외부 바이어스(Ex_Bi)를 입력받고, 제1 전류미러(121)의 입력단(G)으로 가변전류를 공급하는 제2 전류미러로 이루어진다. 이때, 외부 바이어스(Ex_Bi)는 가변전압으로서 도 6 및 도 7에서 설명된 외부 바이어스와 같이 일정한 전압 크기로 균일하게 인가되는 고정전압이 아니라 가변적으로 변동하는 전압이다. 예컨대, 1~5V 범위 내에서 변동폭은 0.1~1V에서 결정된다.
도 8과 같이, 가변전류 공급부(122)는 제1 전류미러(121)의 입력단(G)과 접지전압단(VSS) 사이에 접속된 제3 트랜지스터(NM1)와, 제1 노드(L)와 접지전압단(VSS) 사이에 접속되고, 게이트가 제3 트랜지스터(NM1)의 게이트와 접속되어 공통으로 제1 노드(L)와 접속된 제4 트랜지스터(NM2)와, 제1 노드(L)로 입력되는 외부 바이어스(Ex_Bi)를 제4 트랜지스터(NM2)로 전달하는 제1 스위칭 수단(NM3)을 구비한다.
또한, 도 9와 같이, 가변전류 공급부(122)는 제1 전류미러(121)의 입력단(G) 과 제1 노드(M) 사이에 접속된 제3 트랜지스터(NM1)와, 제1 노드(M)와 외부 바이어스(Ex_Bi)가 입력되는 제2 노드(L) 사이에 접속되고, 게이트가 제3 트랜지스터(NM1)의 게이트와 접속되어 공통으로 제2 노드(L)와 접속된 제4 트랜지스터(NM2)와, 제1 노드(M)와 접지전압단(VSS) 사이에 접속된 제1 스위칭 수단(NM3)을 구비한다.
도 8 및 도 9에서, 제3 및 제4 트랜지스터(NM1, NM2)는 n-채널을 갖는 트랜지스터를 사용한다. 또한, 제1 스위칭 수단(NM3)은 제2 전류미러를 인에이블시키며, 게이트로 입력되는 제어신호(K)에 의해 동작하는 n-채널을 갖는 트랜지스터로 이루어진다.
한편, 본 발명의 실시예에 따른 비휘발성 메모리 장치에 있어서 단위 셀(110)의 구성은 제한을 두지 않는다. 예컨대, 1개의 안티퓨즈와 1개의 스위칭 수단으로 이루어질 수 있다. 또한, 1개의 안티퓨즈와 2개의 스위칭 수단으로 이루어질 수 있다. 바람직하게는 도 10에 도시된 바와 같이 1개의 안티퓨즈(113)가 2개의 스위칭 수단, 즉 제1 및 제2 스위칭 수단(111, 112)과 각각 병렬접속된 구성을 갖는다.
구체적으로, 도 10에 도시된 바와 같이, 단위 셀(110)은 제3 노드(C)와 접지전압단(VSS) 사이에 접속된 안티퓨즈(113)와, 제1 입력단(A)과 제3 노드(C) 사이에 접속되고 제2 입력단(D)으로 입력되는 제어신호에 의해 동작하는 제3 스위칭 수단(111)과, 제3 노드(C)와 출력단(F)(읽기 동작시 데이터가 출력되는 단자) 사이에 접속되고 제3 입력단(B)으로 입력되는 제어신호에 의해 동작하는 제4 스위칭 수 단(112)을 구비한다.
제3 스위칭 수단(111)은 제1 입력단(A)으로 입력되는 쓰기전압을 제3 노드(C)로 전달하기 위해 능동소자인 트랜지스터로 이루어질 수 있다. 제4 스위칭 수단(112)은 읽기전압을 제3 노드(C)로 전달하기 위해 능동소자인 트랜지스터로 이루어질 수 있다. 이때, 트랜지스터는 n-채널을 갖는 트랜지스터이거나 p-채널을 갖는 트랜지스터를 사용할 수 있다. 또한, 고전압 트랜지스터이거나 저전압 트랜지스터를 사용할 수 있다.
안티퓨즈(113)는 능동소자인 트랜지스터로 이루어지거나 수동소자인 캐패시터로 이루어질 수 있다. 여기서, 트랜지스터는 p-채널 또는 n-채널을 가질 수 있다. 또한, 트랜지스터의 게이트는 제3 노드(C)에 접속되고, 드레인과 소스는 서로 접속된 상태(또는, 일체형)로 접지전압단(VSS)과 접속된다. 또한, 캐패시터의 경우 제1 단(상부전극)은 제3 노드(C)에 접속되고, 제2 단(하부전극)은 접지전압단(VSS)과 접속된다.
도 10에서와 같이, 본 발명의 실시예에 따른 비휘발성 메모리 장치에서는 안티퓨즈(113)가 제3 및 제4 스위칭 수단(111, 112)과 각각 병렬접속된 구성을 갖는다. 이에 따라, 쓰기전압과 읽기전압을 서로 다른 경로로 안티퓨즈(113)로 전달함으로써 읽기동작시 읽기전압의 손실을 직렬접속 구조(안티퓨즈와 제3 및 제4 스위칭 수단이 직렬접속된 구조)를 갖는 단위 셀에 비해 최소화하여 단위 셀의 출력단을 통해 감지되는 데이터의 감지 여유를 개선시켜 동작 신뢰성을 향상시킬 수 있다.
이하, 도 11을 참조하여 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위 셀의 쓰기 및 읽기동작에 대해 설명하기로 한다. 도 11에서, 제3 스위칭 수단(111)은 p-채널을 갖는 트랜지스터로 이루어지고, 제4 스위칭 수단(112)은 n-채널을 갖는 트랜지스터로 이루어지며, 안티퓨즈(ANT_FS)는 n-채널을 갖는 트랜지스터로 이루어진다. 또한, 가변전류 공급부(122)는 도 6에 도시된 구성을 예로 들어 설명한다.
모드/단( 노드) A B D F H I J K
쓰기동작 VPP L L - - - - L
읽기동작 - H H L H L L H
표 2에서 '-'는 논리 하이(H) 또는 논리 로우(L)이거나, 플로팅 상태를 의미한다.
표 2와 도 11을 참조하여 설명한다.
쓰기동작
먼저, 제1 입력단(A)에는 고전압(VPP)이 인가되고, 제2 및 제3 입력단(D, B)에는 논리 로우(L) 상태의 신호가 입력된다. 이러한 조건에 의해 제3 스위칭 수단(111)은 턴-온되고, 제4 스위칭 수단(112)은 턴-오프된다. 이에 따라, 제1 입력단(A)과 노드(C)는 전기적으로 접속되고, 노드(C)와 출력단(F)은 전기적으로 차단되어 고전압(VPP)은 제3 스위칭 수단(111)을 통해 안티퓨즈(113)로 전달된다. 따라서, 안티퓨즈(113)의 게이트와 기판 사이에 형성된 게이트 절연막은 절연 파괴된다.
읽기동작
쓰기동작이 완료된 후, 제2 및 제3 입력단(D, B)에는 각각 논리 하이(H) 상태의 신호가 입력된다. 또한, 제어신호(H, K)는 각각 논리 하이(H) 상태로 제1 및 제2 스위칭 수단(NM5, NM8)으로 입력된다. 이러한 조건에 의해 제3 노드(C)와 출력단(F)은 전기적으로 접속되어 출력단(F)과 안티퓨즈(113) 간에는 전류 경류가 형성된다. 또한, 제2 스위칭 수단(NM8)은 턴-온되어 가변전류 공급부(122)의 제2 전류미러를 인에이블(enable)시킨다. 이에 따라, 외부 바이어스(Ex_Bi)는 제2 스위칭 수단(NM8)을 통해 제1 노드(L)로 전달되고, 제3 트랜지스터(NM1)는 외부 바이어스(Ex_Bi)에 의해 턴-온된다. 또한, 제1 스위칭 수단(NM5~NM7) 중 'NM5'만 턴-온되기 때문에 제4 트랜지스터(NM2~NM4) 중 'NM2'만이 외부 바이어스(Ex_Bi)에 의해 턴-온된다.
외부 바이어스(Ex_Bi)에 의해 제3 트랜지스터(NM1)가 턴-온되어 제1 전류미러(121)의 입력단(G)은 접지전압에 상응하는 전위가 걸리게 된다. 이때, 제1 전류미러(121)의 입력단(G)의 전위는 'NM2'의 드레인 전류에 대응하여 높아지거나 낮아지게 된다. 즉, 제3 트랜지스터(NM1)와 'NM2'는 전류미러를 구성함에 따라 제3 트랜지스터(NM1)의 드레인 전류(제1 전류미러의 입력단 전류)는 'NM2'의 드레인 전류에 의해 결정된다. 'NM2'의 드레인 전류가 감소하면 감소하고 증가하면 증가하게 된다.
제1 전류미러(121)의 입력단(G)으로 입력되는 가변전류(제3 트랜지스터(NM1)의 드레인 전류)에 의해 제1 및 제2 트랜지스터(PM1, PM2)는 턴-온된다. 이에 따라, 전원전압단(VDD)으로부터 인가되는 입력전압은 제1 트랜지스터(PM1)의 문턱전압만큼 전압강하되어 출력단(F)으로 전달된다. 즉, 출력단(F)으로 전달되는 읽기전압은 '전원전압-제1 트랜지스터(PM1)의 문턱전압'이 된다. 이때, 제1 트랜지스터(PM1)의 문턱전압은 제1 전류미러(121)의 입력단(G)의 전위에 의해 결정된다. 입력단(G)의 전위가 낮으면 낮을수록 문턱전압은 낮아지고 높으면 높을수록 높아지게 된다.
쓰기동작 후 단위 셀(110)의 안티퓨즈(113)는 절연 파괴된 상태로 존재한다. 이 때문에 출력단(F)과 접지전압단(VSS) 사이에는 전류 경로가 형성되어 있는 상태가 된다. 이에 따라, 읽기전압은 제2 스위칭 수단(112)과 안티퓨즈(113)를 경유하여 접지전압단(VSS)으로 빠져나가 출력단(F)은 접지전압에 상응하는 전위 상태가 된다. 따라서, 인버터 타입의 감지수단(120)은 논리 하이 상태의 출력신호(DA_OUT)를 출력한다.
한편, 쓰기동작 후, 단위 셀(110)의 안티퓨즈(113)가 정상적(안정적)으로 절연 파괴된 경우 100~300Ω 정도의 저항값을 가져야 한다. 하지만, 쓰기동작 후 안티퓨즈(113)의 절연 파괴가 정상적으로 이루어지지 않는 경우 1MΩ 정도의 고저항성을 가지게 된다. 쓰기동작 후, 안티퓨즈(113)가 1MΩ 이상의 고저항성을 갖는 경우 출력단(F)으로 입력되는 읽기전압이 정상적으로 안티퓨즈(113)를 통해 접지전압단(VSS)으로 빠져나가지 못하게 된다. 이에 따라, 출력단(F)에는 읽기전압에 상응하는 전위가 걸리게 되어 단위 셀(110)의 감지수단(120)은 논리 로우 상태의 출력신호(DA_OUT)를 출력하게 된다. 즉, 정상적으로 단위 셀(110)에 대해 쓰기동작이 완료된 경우 감지수단(120)은 논리 하이 상태의 출력신호(DA_OUT)를 출력해야 하나 안티퓨즈(113)의 고저항성에 의해 감지수단(120)은 논리 로우 상태의 출력신호(DA_OUT)를 출력한다.
따라서, 본 발명의 실시예에 따른 비휘발성 메모리 장치에서는 안티퓨즈(113)가 고저항성을 갖는 경우에도 단위 셀(110)의 데이터를 안정적으로 감지할 수 있는 방법을 제안하고 있다. 그 방법은 읽기동작시 가변전류 공급부(122)를 이용하여 제1 전류미러(121)의 입력단(G)의 전위를 가변시키고, 이를 통해 제1 트랜지스터(PM1)의 문턱전압을 제어하여 출력단(F)으로 전달되는 읽기전압을 적절히 가변시킨다.
도 11에서, 제1 전류미러(121)의 입력단(G)의 전위는 제3 트랜지스터(NM1)의 드레인 전류에 대응하고, 제3 트랜지스터(NM1)의 드레인 전류는 제4 트랜지스터(NM2~NM4) 중 턴-온되는 트랜지스터의 개수에 따라 결정된다. 즉, 제3 트랜지스터(NM1)의 드레인 전류를 증가시키기 위해서는 제4 트랜지스터(NM2~NM4) 중 턴-온되는 트랜지스터의 개수를 증가시키고, 제3 트랜지스터(NM1)의 드레인 전류를 감소시키기 위해서는 제4 트랜지스터(NM2~NM4) 중 턴-온되는 트랜지스터의 개수를 감소시킨다.
이와 같이 가변전류 공급부(122)를 통해 제1 트랜지스터(PM1)의 문턱전압을 조절하여 읽기전압을 가변시킬 수 있다. 즉, 안티퓨즈(113)의 저항이 높은 경우 제1 트랜지스터(PM1)의 문턱전압을 높여 출력단(F)으로 전달되는 읽기전압을 낮추고, 안티퓨즈(113)의 저항이 낮은 경우 제1 트랜지스터(PM1)의 문턱전압을 낮춰 읽기전압을 높인다.
예컨대, 안티퓨즈(113)가 정상적으로 절연이 파괴된 경우에는 제4 트랜지스터(NM2~NM4) 중 'NM2'만 턴-온되었을 때, 논리 하이 상태의 데이터 신호(DA_OUT)가 출력된다. 하지만, 안티퓨즈(113)가 정상적으로 절연이 파괴되지 않은 경우에는 제4 트랜지스터(NM2~NM4) 중 'NM2'만 턴-온되었을 때, 논리 하이 상태의 데이터 신호(DA_OUT)가 출력되는 것이 아니라 논리 로우 상태의 데이터 신호(DA_OUT)가 출력된다.
이와 같이, 안티퓨즈(113)가 정상적으로 절연 파괴가 이루어지지 않아 고저항성(예컨대, 300Ω 초과)을 갖는 경우 고저항성의 크기에 대응하여 제4 트랜지스터(NM2~NM4) 중 'NM3', 'NM4'를 순차적으로 턴-온시켜 제3 트랜지스터(NM1)의 드레인 전류를 증가시킨다. 제3 트랜지스터(NM1)의 드레인 전류가 증가하면 제1 전류미러(121)의 입력단의 전위가 높아지게 되어 출력단(F)으로 전달되는 읽기전압의 전위가 낮아지게 된다. 이때, 읽기전압의 전위는 감지수단(120)을 통해 안티퓨즈(113)가 정상적으로 절연 파괴가 이루어졌을 때의 전위에 상응하는 정도가 되도록 낮춘다.
한편, 논리 하이로 쓰기(프로그램)된 단위셀, 즉 절연 파괴되지 않은 안티퓨즈를 갖는 단위셀은 출력단(F)에서 바라보는 단위셀(110)의 로딩값이 매우 크기 때문에, 비정상적 절연 파괴된 단위셀과는 구분되어 읽기 구동이 가능하다.
이하, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 설명하기로 한다.
도 12는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 도시한 도면이다.
도 12를 참조하면, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이는 매트릭스 형태(matrix type)로 배열된 복수 개의 단위 셀(UC)을 구비한다. 이때, 단위 셀(UC)은 2개의 스위칭 수단(SW1, SW2)과, 1개의 안티퓨즈(ANT_FS)를 구비한다. 일례로, 단위 셀(UC)에서, 제3 스위칭 수단(SW1)은 p-채널을 갖는 트랜지스터로 이루어지고, 제4 스위칭 수단(SW2)은 n-채널을 갖는 트랜지스터로 이루어진다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이는 단위 셀(UC)의 제3 스위칭 수단(SW1)을 선택하기 위한 복수 개의 쓰기 구동 라인(WR_CT0~WR_CTn)(여기서, n은 자연수)과, 단위 셀(UC)의 제4 스위칭 수단(SW2)을 선택하기 위한 복수 개의 읽기 구동 라인(RD_CT0~RD_CTm)(여기서, m은 자연수)을 구비한다.
쓰기 구동 라인(WR_CT0~WR_CTn)은 행(row) 방향으로 신장되어 행 방향으로 배열된 단위 셀(UC)의 각 제3 스위칭 수단(SW1), 즉 p-채널을 갖는 트랜지스터의 게이트와 접속된다. 읽기 구동 라인(RD_CT0~RD_CTm)은 쓰기 구동 라인(WR_CT0~WR_CTn)과 직교하도록 열(column) 방향으로 신장되어 열 방향으로 배열된 단위 셀(UC)의 각 제4 스위칭 수단(SW2), 즉 n-채널을 갖는 트랜지스터의 게이트와 접속된다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이는 읽기동작시 읽기전압을 각 단위 셀(UC)로 전달하고, 읽기동작시 각 단위 셀(UC)로부터 출력되는 데이터를 감지수단(120_0~120_n)(여기서, n은 자연수)으로 전달하는 데이터 라인(DL0~DLn)(여기서, n은 자연수)과, 쓰기동작시 쓰기전압을 각 단위 셀(UC)로 전달하는 쓰기전압 공급라인(WRL0~WRLm)(여기서, m은 자연수)을 구비한다.
데이터 라인(DL0~DLn)은 행 방향으로 신장되어 행 방향으로 배열된 단위 셀(UC)의 각 출력단(F)과 감지수단(120_0~120_n)의 입력단을 접속한다. 데이터 라인(DL0~DLn)은 읽기동작시 읽기전압 가변수단(130_0~130_n)을 통해 전달되는 읽기전압을 제4 스위칭 수단(SW2)으로 전달하고, 출력단(F)으로 출력되는 데이터를 해당 감지수단(120_0~120_n)으로 전달한다. 쓰기전압 공급라인(WRL0~WRLn)은 열 방향으로 신장되어 열 방향으로 배열된 단위 셀(UC)의 각 제3 스위칭 수단(SW1)과 공통으로 접속된다. 쓰기전압 공급라인(WRL0~WRLn)은 쓰기동작시 쓰기전압, 즉 고전압(VPP)을 해당 열 방향으로 배열된 모든 단위 셀(UC)의 제3 스위칭 수단(SW1)으로 전달한다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이는 각 데이터 라인(DL0~DLn)마다 하나씩 배치되어 해당 데이터 라인(DL0~DLn)을 통해 출력되는 데이터를 감지하는 복수 개의 감지수단(120_0~120_n)을 구비한다. 감지수단(120_0~120_n)은 인버터로 이루어지거나 차동 증폭기로 이루어질 수 있다. 바람직하게는 회로가 단순하여 면적 및 소비 전력 감소 측면에서 유리한 인버터를 사용한다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이는 읽기동작시 전원전압을 입력받아 가변시키고, 가변된 읽기전압을 해당 데이터 라인(DL0~DLn)으로 전달하는 읽기전압 가변수단(130_0~130_n)을 구비한다. 이때, 읽기전압 가변수단(130_0~130_n)은 도 3 내지 도 9 중 어느 하나의 구성을 가질 수 있다.
도 13은 다른 예로 본 발명의 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 도시한 도면이다.
도 13을 참조하면, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이는 도 12에 도시된 구조와 다르게 읽기전압 가변수단(130_00~130_nm)이 단위 셀(UC)에 일대일 대응되도록 배치된다. 즉, 읽기전압 가변수단(130_00~130_nm)이 각 데이터 라인(DL0~DLn)마다 하나씩 배치되는 것이 아니라 각 단위 셀(UC)마다 하나씩 배치된다. 감지수단(120_0~120_n)은 도 12에 도시된 구조와 마찬가지로 각 데이터 라인(DL0~DLn)마다 하나씩 배치되어 데이터를 감지한다.
도 14는 또 다른 예로 본 발명의 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 도시한 도면이다.
도 14를 참조하면, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이에서는 도 13에 도시된 구조와 다르게 읽기전압 가변수단(130_00~130_nm)뿐만 아니라 감지수단(120_00~120_nm) 또한 단위 셀(UC)에 일대일 대응되도록 배치된다.
이에 따라, 도 13에서와 같이 행 방향으로 배열된 복수 개의 단위 셀(UC)의 출력단을 공통으로 감지수단(120_00~120_nm)과 접속시키기 위한 복수 개의 데이터 라인(DL0~DLn, 도 13참조)이 필요하지 않는다. 따라서, 데이터 라인을 구비하는 도 12 및 도 13에 따른 메모리 셀 어레이 구조에서 발생될 수 있는 데이터 손실, 즉 데이터 라인의 저항값에 의한 데이터 손실을 최소화하여 데이터 감지 여유를 개선시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 이 기술 분야의 통상의 전문가라면 본 발명의 실시예에서 구체적으로 제시한 구조, 읽기전압 가변수단의 구조의 조합을 통해 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 비휘발성 메모리 장치를 도시한 도면.
도 2는 본 발명의 실시예에 따른 비휘발성 메모리 장치를 도시한 도면.
도 3은 도 2에 도시된 읽기전압 가변수단(130)을 도시한 도면.
도 4 내지 도 9는 도 3에 도시된 가변전류 공급부(122)를 도시한 도면.
도 10은 도 2에 도시된 단위 셀(110)을 도시한 도면.
도 11은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작특성을 설명하기 위해 도시한 도면.
도 12 내지 도 14는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
110 : 단위 셀
120 : 감지수단
130 : 읽기전압 가변수단
121 : 제1 전류미러
122 : 가변전류 공급부

Claims (51)

  1. 삭제
  2. 안티퓨즈를 갖는 단위 셀;
    상기 단위 셀의 출력단에 접속되어 상기 출력단으로부터 데이터를 감지하는 감지수단;
    상기 출력단에 접속되어 상기 출력단에 읽기전압을 공급하는 제1 전류미러; 및
    상기 제1 전류미러의 입력단으로 가변전류를 공급하는 가변전류 공급부
    를 구비하는 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 전류미러는,
    전원전압단과 상기 단위 셀의 출력단 사이에 접속된 제1 트랜지스터; 및
    상기 가변전류 공급부의 출력단과 전원전압단 사이에 접속되고, 게이트가 상기 제1 트랜지스터의 게이트와 공통으로 상기 제1 전류미러의 입력단과 접속된 제2 트랜지스터
    를 구비하는 비휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 트랜지스터는 p-채널을 갖는 트랜지스터로 이루어진 비휘발성 메모리 장치.
  5. 제 3 항에 있어서,
    상기 가변전류 공급부는 가변저항으로 이루어진 비휘발성 메모리 장치.
  6. 제 3 항에 있어서,
    상기 가변전류 공급부는,
    상기 제1 전류미러의 입력단과 접지전압단 사이에 직렬접속된 복수 개의 저항; 및
    상기 복수 개의 저항과 각각 병렬접속된 복수 개의 제1 스위칭 수단
    을 구비하는 비휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제1 스위칭 수단은 트랜지스터로 이루어진 비휘발성 메모리 장치.
  8. 제 3 항에 있어서,
    상기 가변전류 공급부는 상기 제1 전류미러의 입력단과 접지전압단 사이에 병렬접속된 복수 개의 트랜지스터로 이루어진 비휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 복수 개의 트랜지스터의 채널은 서로 동일 또는 다른 폭과 길이를 갖는 비휘발성 메모리 장치.
  10. 제 3 항에 있어서,
    상기 가변전류 공급부는 외부 바이어스를 입력받아 상기 제1 전류미러의 입력단으로 상기 가변전류를 공급하는 제2 전류미러로 이루어진 비휘발성 메모리 장 치.
  11. 제 10 항에 있어서,
    상기 외부 바이어스는 일정한 전압 크기를 갖는 고정전압인 비휘발성 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제2 전류미러는,
    상기 제1 전류미러의 입력단과 접지전압단 사이에 접속된 제3 트랜지스터;
    제1 노드와 접지전압단 사이에 병렬접속되고, 게이트가 상기 제3 트랜지스터의 게이트와 접속되어 공통으로 상기 제1 노드와 접속된 복수 개의 제4 트랜지스터;
    상기 제4 트랜지스터와 상기 제1 노드 사이에 각각 직렬접속되어 상기 제1 노드로 입력되는 상기 외부 바이어스를 상기 제4 트랜지스터로 전달하는 복수 개의 제1 스위칭 수단; 및
    상기 외부 바이어스를 상기 제1 노드로 전달하는 제2 스위칭 수단
    을 구비하는 비휘발성 메모리 장치.
  13. 제 11 항에 있어서,
    상기 제2 전류미러는,
    상기 제1 전류미러의 입력단과 제1 노드 사이에 접속된 제3 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 병렬접속되고, 게이트가 상기 제3 트랜지스터의 게이트와 접속되어 공통으로 상기 제2 노드와 접속된 복수 개의 제4 트랜지스터;
    상기 제4 트랜지스터와 상기 제2 노드 사이에 각각 직렬 접속되어, 상기 제2 노드로 입력되는 상기 외부 바이어스를 상기 제4 트랜지스터로 전달하는 복수 개의 제1 스위칭 수단; 및
    상기 제1 노드와 접지전압단 사이에 접속된 제2 스위칭 수단
    을 구비하는 비휘발성 메모리 장치.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 제1 및 제2 스위칭 수단은 트랜지스터로 이루어진 비휘발성 메모리 장치.
  15. 제 12 항 또는 제 13 항에 있어서,
    상기 제3 및 제4 트랜지스터는 n-채널을 갖는 트랜지스터로 이루어진 비휘발성 메모리 장치.
  16. 제 12 항 또는 제 13 항에 있어서,
    상기 복수개의 제4 트랜지스터들의 채널은 서로 동일 또는 다른 폭과 길이를 갖는 비휘발성 메모리 장치.
  17. 제 10 항에 있어서,
    상기 외부 바이어스는 일정한 전압 크기로 변동하는 가변전압인 비휘발성 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제2 전류미러는,
    상기 제1 전류미러의 입력단과 접지전압단 사이에 접속된 제3 트랜지스터;
    제1 노드와 접지전압단 사이에 접속되고, 게이트가 상기 제3 트랜지스터의 게이트와 공통으로 상기 제1 노드와 접속된 제4 트랜지스터; 및
    상기 외부 바이어스를 상기 제1 노드로 전달하는 제1 스위칭 수단
    을 구비하는 비휘발성 메모리 장치.
  19. 제 17 항에 있어서,
    상기 제2 전류미러는,
    상기 제1 전류미러의 입력단과 제1 노드 사이에 접속된 제3 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 접속되고, 게이트가 상기 제3 트랜지스터의 게이트와 공통으로 상기 제2 노드와 접속된 제4 트랜지스터; 및
    상기 제1 노드와 접지전압단 사이에 접속된 제1 스위칭 수단
    를 구비하는 비휘발성 메모리 장치.
  20. 제 18 항 또는 제 19 항에 있어서,
    상기 제1 스위칭 수단은 트랜지스터로 이루어진 비휘발성 메모리 장치.
  21. 제 18 항 또는 제 19 항에 있어서,
    상기 제3 및 제4 트랜지스터는 n-채널을 갖는 트랜지스터로 이루어진 비휘발성 메모리 장치.
  22. 제 2 항, 제 3 항, 제 5 항, 제 6 항, 제 8 항, 제 10 항, 제 11 항, 제 12 항, 제 13 항, 제 17 항, 제 18 항 또는 제 19 항 중 어느 한 항에 있어서,
    상기 단위 셀은,
    제3 노드와 접지전압단 사이에 접속된 상기 안티퓨즈;
    상기 제3 노드와 접속되어 상기 제3 노드로 쓰기전압을 전달하는 제3 스위칭 수단; 및
    상기 제3 노드와 상기 단위 셀의 출력단 사이에 접속되어 상기 제3 노드로 읽기전압을 전달하는 제4 스위칭 수단
    을 구비하는 비휘발성 메모리 장치.
  23. 제 2 항, 제 3 항, 제 5 항, 제 6 항, 제 8 항, 제 10 항, 제 11 항, 제 12 항, 제 13 항, 제 17 항, 제 18 항 또는 제 19 항 중 어느 한 항에 있어서,
    상기 감지수단은 인버터로 이루어진 비휘발성 메모리 장치.
  24. 삭제
  25. 복수 개의 단위 셀이 매트릭스 형태로 배열된 셀 어레이 - 상기 단위셀은 안티퓨즈를 갖음 - ;
    상기 복수 개의 단위 셀의 출력단과 공통으로 접속된 데이터 라인;
    상기 데이터 라인으로부터 데이터를 감지하는 감지수단;
    상기 데이터 라인으로 읽기전압을 공급하는 제1 전류미러; 및
    상기 제1 전류미러의 입력단으로 가변전류를 공급하는 가변전류 공급부를 구비하여,
    상기 제1전류미러 및 상기 가변전류공급부는 상기 데이터라인당 하나씩 배치된
    비휘발성 메모리 장치.
  26. 제 25 항에 있어서,
    상기 제1 전류미러는,
    전원전압단과 상기 데이터 라인과 접속된 제1 트랜지스터; 및
    상기 가변전류 공급부의 출력단과 전원전압단 사이에 접속되고, 게이트가 상 기 제1 트랜지스터의 게이트와 공통으로 상기 가변전류 공급부의 출력단과 접속된 제2 트랜지스터
    를 구비하는 비휘발성 메모리 장치.
  27. 제 26 항에 있어서,
    상기 가변전류 공급부는,
    상기 제1 전류미러의 입력단과 접지전압단 사이에 직렬접속된 복수 개의 저항; 및
    상기 복수 개의 저항과 각각 병렬접속된 복수 개의 제1 스위칭 수단
    을 구비하는 비휘발성 메모리 장치.
  28. 제 26 항에 있어서,
    상기 가변전류 공급부는 상기 제1 전류미러의 입력단과 접지전압단 사이에 병렬 접속된 복수 개의 트랜지스터로 이루어진 비휘발성 메모리 장치.
  29. 제 26 항에 있어서,
    상기 가변전류 공급부는 외부 바이어스를 입력받아 상기 제1 전류미러의 입 력단으로 상기 가변전류를 공급하는 제2 전류미러로 이루어진 비휘발성 메모리 장치.
  30. 제 29 항에 있어서,
    상기 외부 바이어스는 일정한 전압 크기를 갖는 고정전압인 비휘발성 메모리 장치.
  31. 제 30 항에 있어서,
    상기 제2 전류미러는,
    상기 제1 전류미러의 입력단과 접지전압단 사이에 접속된 제3 트랜지스터;
    제1 노드와 접지전압단 사이에 병렬접속되고, 게이트가 상기 제3 트랜지스터의 게이트와 접속되어 공통으로 상기 제1 노드와 접속된 복수 개의 제4 트랜지스터;
    상기 제4 트랜지스터와 상기 제1 노드 사이에 각각 직렬접속되어 상기 제1 노드로 입력되는 상기 외부 바이어스를 상기 제4 트랜지스터로 전달하는 복수 개의 제1 스위칭 수단; 및
    상기 외부 바이어스를 상기 제1 노드로 전달하는 제2 스위칭 수단
    을 구비하는 비휘발성 메모리 장치.
  32. 제 30 항에 있어서,
    상기 제2 전류미러는,
    상기 제1 전류미러의 입력단과 제1 노드 사이에 접속된 제3 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 병렬접속되고, 게이트가 상기 제3 트랜지스터의 게이트와 접속되어 공통으로 상기 제2 노드와 접속된 복수 개의 제4 트랜지스터;
    상기 제4 트랜지스터와 상기 제2 노드 사이에 각각 직렬 접속되어, 상기 제2 노드로 입력되는 상기 외부 바이어스를 상기 제4 트랜지스터로 전달하는 복수 개의 제1 스위칭 수단; 및
    상기 제1 노드와 접지전압단 사이에 접속된 제2 스위칭 수단
    을 구비하는 비휘발성 메모리 장치.
  33. 제 29 항에 있어서,
    상기 외부 바이어스는 일정한 전압 크기로 변동하는 가변전압인 비휘발성 메모리 장치.
  34. 제 33 항에 있어서,
    상기 제2 전류미러는,
    상기 제1 전류미러의 입력단과 접지전압단 사이에 접속된 제3 트랜지스터;
    제1 노드와 접지전압단 사이에 접속되고, 게이트가 상기 제3 트랜지스터의 게이트와 공통으로 상기 제1 노드와 접속된 제4 트랜지스터; 및
    상기 외부 바이어스를 상기 제1 노드로 전달하는 제1 스위칭 수단
    을 구비하는 비휘발성 메모리 장치.
  35. 제 33 항에 있어서,
    상기 제2 전류미러는,
    상기 제1 전류미러의 입력단과 제1 노드 사이에 접속된 제3 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 접속되고, 게이트가 상기 제3 트랜지스터의 게이트와 공통으로 상기 제2 노드와 접속된 제4 트랜지스터; 및
    상기 제1 노드와 접지전압단 사이에 접속된 제1 스위칭 수단
    를 구비하는 비휘발성 메모리 장치.
  36. 삭제
  37. 복수 개의 단위 셀이 매트릭스 형태로 배열된 셀 어레이 - 상기 단위 셀은 안티퓨즈를 갖음 - ;
    상기 복수 개의 단위 셀의 출력단과 공통으로 접속된 데이터 라인;
    상기 데이터 라인으로부터 데이터를 감지하는 감지수단;
    상기 단위셀의 출력단으로 읽기전압을 공급하는 제1 전류미러; 및
    상기 제1 전류미러의 입력단으로 가변전류를 공급하는 가변전류 공급부를 구비하여,
    상기 제1전류미러 및 상기 가변전류 공급부는 상기 단위셀 당 하나씩 배치된
    비휘발성 메모리 장치.
  38. 제 37 항에 있어서,
    상기 제1 전류미러는,
    전원전압단과 상기 단위셀의 출력단 사이에 접속된 제1 트랜지스터; 및
    상기 가변전류 공급부의 출력단과 전원전압단 사이에 접속되고, 게이트가 상기 제1 트랜지스터의 게이트와 공통으로 상기 가변전류 공급부의 출력단과 접속된 제2 트랜지스터
    를 구비하는 비휘발성 메모리 장치.
  39. 제 38 항에 있어서,
    상기 가변전류 공급부는,
    상기 제1 전류미러의 입력단과 접지전압단 사이에 직렬 접속된 복수 개의 저항; 및
    상기 복수 개의 저항과 각각 병렬 접속된 복수 개의 제1 스위칭 수단
    을 구비하는 비휘발성 메모리 장치.
  40. 제 38 항에 있어서,
    상기 가변전류 공급부는 상기 제1 전류미러의 입력단과 접지전압단 사이에 병렬 접속된 복수 개의 트랜지스터로 이루어진 비휘발성 메모리 장치.
  41. 제 38 항에 있어서,
    상기 가변전류 공급부는 외부 바이어스를 입력받아 상기 제1 전류미러의 입 력단으로 상기 가변전류를 공급하는 제2 전류미러로 이루어진 비휘발성 메모리 장치.
  42. 제 41 항에 있어서,
    상기 외부 바이어스는 일정한 전압 크기를 갖는 고정전압인 비휘발성 메모리 장치.
  43. 제 42 항에 있어서,
    상기 제2 전류미러는,
    상기 제1 전류미러의 입력단과 접지전압단 사이에 접속된 제3 트랜지스터;
    제1 노드와 접지전압단 사이에 병렬접속되고, 게이트가 상기 제3 트랜지스터의 게이트와 접속되어 공통으로 상기 제1 노드와 접속된 복수 개의 제4 트랜지스터;
    상기 제4 트랜지스터와 상기 제1 노드 사이에 각각 직렬 접속되어 상기 제1 노드로 입력되는 상기 외부 바이어스를 상기 제4 트랜지스터로 전달하는 복수 개의 제1 스위칭 수단; 및
    상기 외부 바이어스를 상기 제1 노드로 전달하는 제2 스위칭 수단
    을 구비하는 비휘발성 메모리 장치.
  44. 제 42 항에 있어서,
    상기 제2 전류미러는,
    상기 제1 전류미러의 입력단과 제1 노드 사이에 접속된 제3 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 병렬접속되고, 게이트가 상기 제3 트랜지스터의 게이트와 접속되어 공통으로 상기 제2 노드와 접속된 복수 개의 제4 트랜지스터;
    상기 제4 트랜지스터와 상기 제2 노드 사이에 각각 직렬 접속되어, 상기 제2 노드로 입력되는 상기 외부 바이어스를 상기 제4 트랜지스터로 전달하는 복수 개의 제1 스위칭 수단; 및
    상기 제1 노드와 접지전압단 사이에 접속된 제2 스위칭 수단
    을 구비하는 비휘발성 메모리 장치.
  45. 제 41 항에 있어서,
    상기 외부 바이어스는 일정한 전압 크기로 변동하는 가변전압인 비휘발성 메모리 장치.
  46. 제 45 항에 있어서,
    상기 제2 전류미러는,
    상기 제1 전류미러의 입력단과 접지전압단 사이에 접속된 제3 트랜지스터;
    제1 노드와 접지전압단 사이에 접속되고, 게이트가 상기 제3 트랜지스터의 게이트와 공통으로 상기 제1 노드와 접속된 제4 트랜지스터; 및
    상기 외부 바이어스를 상기 제1 노드로 전달하는 제1 스위칭 수단
    을 구비하는 비휘발성 메모리 장치.
  47. 제 45 항에 있어서,
    상기 제2 전류미러는,
    상기 제1 전류미러의 입력단과 제1 노드 사이에 접속된 제3 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 접속되고, 게이트가 상기 제3 트랜지스터의 게이트와 공통으로 상기 제2 노드와 접속된 제4 트랜지스터; 및
    상기 제1 노드와 접지전압단 사이에 접속된 제1 스위칭 수단
    을 구비하는 비휘발성 메모리 장치.
  48. 제 25 항 내지 제 35 항, 제 37 항 내지 제 47 항 중 어느 한 항에 있어서,
    상기 단위 셀은,
    제3 노드와 접지전압단 사이에 접속된 안티퓨즈;
    상기 제3 노드와 접속되어 상기 제3 노드로 쓰기전압을 전달하는 제3 스위칭 수단; 및
    상기 제3 노드와 상기 단위 셀의 출력단 사이에 접속되어 상기 제3 노드로 읽기전압을 전달하는 제4 스위칭 수단
    을 구비하는 비휘발성 메모리 장치.
  49. 제 48 항에 있어서,
    상기 단위 셀의 제3 스위칭 수단을 선택 제어하는 복수 개의 쓰기 구동 라인;
    상기 단위 셀의 제4 스위칭 수단을 선택 제어하는 복수 개의 읽기 구동 라인; 및
    상기 단위 셀의 제3 스위칭 수단으로 쓰기전압을 공급하는 복수 개의 쓰기전압 공급라인
    을 더 구비하는 비휘발성 메모리 장치.
  50. 제 48 항에 있어서,
    상기 안티퓨즈는 트랜지스터 또는 캐패시터로 이루어진 비휘발성 메모리 장 치.
  51. 제 48 항에 있어서,
    상기 감지수단은 인버터로 이루어진 비휘발성 메모리 장치.
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