JP2009259384A - 不揮発性メモリ装置 - Google Patents

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Abstract

【課題】読み出し動作時において、単位セルの高抵抗性に起因する誤動作を防止し、これにより、読み出し動作の信頼性を向上させることのできる不揮発性メモリ装置を提供すること。
【解決手段】本発明は、単位セル１１０と、該単位セル１１０からデータを感知する感知手段１２０と、入力電圧を可変させ、可変した読み出し電圧を単位セル１１０に供給する読み出し電圧可変手段１３０と、を備える不揮発性メモリ装置を提供する。
【選択図】図２

Description

本発明は、半導体設計技術に関し、ＯＴＰ（Ｏｎｅ−Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）単位セルを備えた不揮発性メモリ装置に関する。
ＯＴＰ単位セルは、ＤＲＡＭ、ＥＥＰＲＯＭ、ＦＬＡＳＨのような揮発性メモリ素子または不揮発性メモリ素子内に形成され、メモリリペア用途として用いられている。また、アナログチップとデジタルチップとを混合した混合信号チップ（ｍｉｘｅｄ−ｓｉｇｎａｌ ｃｈｉｐ）では、内部動作電圧及び周波数トリミングを目的として用いられている。
一般的に、ＯＴＰ単位セルは、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）（以下、ＭＯＳトランジスタとする）からなるアンチヒューズと、１つまたは複数のＭＯＳトランジスタとを備える。このようなＯＴＰ単位セルは、各メモリチップ内で単一またはアレイの形態で形成され、リペアまたはトリミングに用いられている。
図１は、従来技術に係るＯＴＰ単位セルを備えた不揮発性メモリ装置を説明するための等価回路図である。
同図に示すように、従来技術に係る不揮発性メモリ装置は、ＯＴＰ単位セル１０と、感知部２０とを備える。ＯＴＰ単位セル１０は、アンチヒューズＡＮＴ＿ＦＳと、アンチヒューズＡＮＴ＿ＦＳと出力端Ｃ（読み出し動作時にデータが出力される出力端）との間に接続されたｎチャネルを有するトランジスタＮＭ１と、出力端Ｃと第４入力端Ｅとの間に接続されたｎチャネルを有するトランジスタＮＭ２とからなる。感知部２０は、インバータからなる。
以下、従来技術に係る不揮発性メモリ装置の書き込み動作及び読み出し動作について説明する。
Figure 2009259384
書き込み動作
まず、第１入力端Ａには接地電圧が印加され、第４入力端Ｅには高電圧が印加される。また、第２入力端Ｂ及び第３入力端Ｄには、電源電圧に相当する論理レベルＨ（以下、論理ハイとする）状態の信号が入力される。これにより、ＭＯＳトランジスタからなるアンチヒューズＡＮＴ＿ＦＳのゲートと基板との間には高電界が形成され、ゲート絶縁膜が破壊（ｂｒｅａｋｄｏｗｎ）される。したがって、アンチヒューズＡＮＴ＿ＦＳのゲートと基板とは、電気的に短絡する。
読み出し動作
書き込み動作が完了した後、第１入力端Ａには接地電圧が印加され、第４入力端Ｅには電源電圧が印加される。また、第２入力端Ｂ及び第３入力端Ｄには論理ハイＨ状態の信号が入力される。これにより、第１入力端Ａ、アンチヒューズＡＮＴ＿ＦＳ、第１トランジスタＮＭ１、第２トランジスタＮＭ２、及び第４入力端Ｅにつながる電流経路が形成される。したがって、出力端Ｃには、接地電圧に相当する論理レベルＬ（以下、論理ローとする）が出力される。
しかし、従来技術に係る不揮発性メモリ装置では、次のような問題が発生する。
従来技術に係る不揮発性メモリ装置では、書き込み動作時にアンチヒューズＡＮＴ＿ＦＳが安定的に破壊されずに高抵抗性を有する場合、読み出し動作時において、インバータからなる感知部２０だけでは、出力端Ｃを介して感知されるデータの感知マージン（ｓｅｎｓｉｎｇ ｍａｒｇｉｎ）の範囲が狭く、正確な検出が困難であるという問題が発生する。これにより、不揮発性メモリ装置の読み出し動作の信頼性を低下させる要因となっている。
そこで、本発明は、従来技術に係る問題を解決するためになされたものであって、その目的は、読み出し動作時において、単位セルの高抵抗性に起因する誤動作を防止し、これにより、読み出し動作の信頼性を向上させることのできる不揮発性メモリ装置を提供することにある。
上記の目的を達成するための一形態に係る本発明は、単位セルと、該単位セルからデータを感知する感知手段と、入力電圧を可変させ、可変した読み出し電圧を前記単位セルに供給する読み出し電圧可変手段と、を備える不揮発性メモリ装置を提供する。
また、上記の目的を達成するための他の形態に係る本発明は、複数の単位セルがマトリクス型に配列されたセルアレイと、前記複数の単位セルの出力端に共通に接続された複数のデータラインと、該データラインからデータを感知する複数の感知手段と、入力電圧を可変させ、可変した読み出し電圧を前記データラインに供給する読み出し電圧可変手段と、を備える不揮発性メモリ装置を提供する。
さらに、上記の目的を達成するためのさらに他の形態に係る本発明は、複数の単位セルがマトリクス型に配列されたセルアレイと、前記複数の単位セルの出力端に共通に接続された複数のデータラインと、該複数のデータラインからデータを感知する複数の感知手段と、入力電圧を可変させ、可変した読み出し電圧を前記単位セルの出力端に供給する読み出し電圧可変手段と、を備える不揮発性メモリ装置を提供する。
本発明によれば、次のような効果が得られる。
第一に、読み出し動作時において、入力電圧を可変させ、単位セルに電圧の大きさが可変した読み出し電圧を供給することにより、アンチヒューズが正常に絶縁破壊されずに高抵抗性を有する場合でも、感知マージン度を増大させて安定的にセルデータを感知し、これにより、単位セルの高抵抗性に起因する誤動作を防止することで読み出し動作の信頼性を向上させることができる。
第二に、アンチヒューズに接続される第１スイッチング手段及び第２スイッチング手段を並列に接続して、書き込み電圧と読み出し電圧とを互いに異なる経路でアンチヒューズに伝達することにより、読み出し動作時において、読み出し電圧の損失を直列構造の単位セルに比べて最小化し、単位セルの出力端を介して感知されるデータの感知マージンを改善させることで動作の信頼性を向上させることができる。
従来技術に係る不揮発性メモリ装置を示す図である。 本発明の実施形態に係る不揮発性メモリ装置を示す図である。 図２に示す読み出し電圧可変手段１３０を示す図である。 図３に示す可変電流供給部１２２を示す図である。 図３に示す可変電流供給部１２２を示す図である。 図３に示す可変電流供給部１２２を示す図である。 図３に示す可変電流供給部１２２を示す図である。 図３に示す可変電流供給部１２２を示す図である。 図３に示す可変電流供給部１２２を示す図である。 図２に示す単位セル１１０を示す図である。 本発明の実施形態に係る不揮発性メモリ装置の動作特性を説明するための図である。 本発明の実施形態に係る不揮発性メモリ装置のメモリセルアレイを示す図である。 本発明の実施形態に係る不揮発性メモリ装置のメモリセルアレイを示す図である。 本発明の実施形態に係る不揮発性メモリ装置のメモリセルアレイを示す図である。
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するため、本発明の好ましい実施形態を添付図面を参照して説明する。また、明細書全体にわたって記述される「トランジスタ」は、ゲートに入力される制御信号によってスイッチング素子として動作する素子を意味する。例えば、接合型電界効果トランジスタ（ＪＦＥＴ）と、金属−酸化物−半導体型電界効果トランジスタ（ＭＯＳＦＥＴ）とを備える。また、明細書全体にわたって同じ図面符号（または、参照符号）で表記された部分は、同じ要素を表す。
（実施形態）
図２は、本発明の実施形態に係る不揮発性メモリ装置を示す構成図である。
同図に示すように、本発明の実施形態に係る不揮発性メモリ装置は、単位セル１１０と、単位セル１１０からデータを感知する感知手段１２０と、入力電圧を可変させ、電圧の大きさが可変した読み出し電圧を単位セル１１０に供給する読み出し電圧可変手段１３０とを備える。
読み出し電圧可変手段１３０は、図３に示すように、入力電圧である電源電圧を受けて単位セル１１０に読み出し電圧を供給する第１電流ミラー１２１と、第１電流ミラー１２１の入力端Ｇに可変電流（または、可変電圧）を供給する可変電流供給部１２２とを備える。
第１電流ミラー（電流ミラー回路）１２１は、電源電圧端ＶＤＤと単位セル１１０の出力端Ｆとの間に接続された第１トランジスタＰＭ１と、可変電流供給部１２２の出力端Ｇ（第１電流ミラー１２１の入力端）と電源電圧端ＶＤＤとの間に接続され、かつ、ゲートが第１トランジスタＰＭ１のゲートと接続して共通に第１電流ミラー１２１の入力端Ｇに接続された第２トランジスタＰＭ２とを備える。このとき、第１トランジスタＰＭ１及び第２トランジスタＰＭ２は、駆動特性がｎチャネルを有するトランジスタより優れたｐチャネルを有するトランジスタを使用することが好ましい。
可変電流供給部１２２は、第１電流ミラー１２１の動作を制御するために、第１電流ミラー１２１の入力端Ｇの電位を可変させる可変電流を供給する。このため、可変電流供給部１２２は、複数の制御信号によって抵抗値が可変する可変抵抗からなる。
一例として、図４のように、可変電流供給部１２２は、第１電流ミラー１２１の入力端Ｇと接地電圧端ＶＳＳとの間に直列に接続された複数の抵抗Ｒ１〜Ｒ３と、複数の抵抗Ｒ１〜Ｒ３にそれぞれ並列に接続された複数の第１スイッチング手段ＮＭ１〜ＮＭ３とを備える。このとき、第１スイッチング手段ＮＭ１〜ＮＭ３は、ゲートに入力される制御信号Ｈ、Ｉ、Ｊによって動作するトランジスタからなる。より詳細には、ｎチャネルを有するトランジスタからなる。ここで、抵抗Ｒ１〜Ｒ３及び第１スイッチング手段ＮＭ１〜ＮＭ３の数は限定されない。
他の例として、図５のように、可変電流供給部１２２は、第１電流ミラー１２１の入力端Ｇと接地電圧端ＶＳＳとの間に並列に接続された複数のトランジスタＮＭ１〜ＮＭ３からなる。このとき、複数のトランジスタＮＭ１〜ＮＭ３の数は限定されない。また、複数のトランジスタＮＭ１〜ＮＭ３は、ゲートに入力される制御信号Ｈ、Ｉ、Ｊによって互いに同一または異なる抵抗値を有するように、チャネルが互いに同一または異なる幅及び長さを有する。
さらに他の例として、図６及び図７のように、可変電流供給部１２２は、外部バイアスＥＸ＿ＢＩを受け、複数の制御信号Ｈ、Ｉ、Ｊ、Ｋに応答して第１電流ミラー１２１の入力端Ｇに可変電流を供給する第２電流ミラーからなる。このとき、外部バイアスＥＸ＿ＢＩは、可変せずに一定の大きさで均一に印加される固定電圧（直流）である。
図６のように、可変電流供給部１２２は、第１電流ミラー１２１の入力端Ｇと接地電圧端ＶＳＳとの間に接続された第３トランジスタＮＭ１と、第１ノードＬと接地電圧端ＶＳＳとの間に並列に接続され、かつ、ゲートが第３トランジスタＮＭ１のゲートと接続して共通に第１ノードＬに接続された複数の第４トランジスタＮＭ２〜ＮＭ４と、第４トランジスタＮＭ２〜ＮＭ４と第１ノードＬとの間にそれぞれ直列に接続され、第１ノードＬに印加される外部バイアスＥＸ＿ＢＩを第４トランジスタＮＭ２〜ＮＭ４に伝達する複数の第１スイッチング手段ＮＭ５〜ＮＭ７と、外部バイアスＥＸ＿ＢＩを第１ノードＬに伝達する第２スイッチング手段ＮＭ８とを備える。
他の例として、図７のように、可変電流供給部１２２は、第１電流ミラー１２１の入力端Ｇと第１ノードＭとの間に接続された第３トランジスタＮＭ１と、第１ノードＭと第２ノードＬとの間に並列に接続され、かつ、ゲートが第３トランジスタＮＭ１のゲートと接続して共通に第２ノードＬに接続された複数の第４トランジスタＮＭ２〜ＮＭ４と、第４トランジスタＮＭ２〜ＮＭ４と第２ノードＬとの間にそれぞれ直列に接続され、第２ノードＬに印加される外部バイアスＥＸ＿ＢＩを第４トランジスタＮＭ２〜ＮＭ４に伝達する複数の第１スイッチング手段ＮＭ５〜ＮＭ７と、第１ノードＭと接地電圧端ＶＳＳとの間に接続された第２スイッチング手段ＮＭ８とを備える。
図６及び図７において、第３トランジスタＮＭ１及び第４トランジスタＮＭ２〜ＮＭ４は、ｎチャネルを有するトランジスタを使用し、互いに同一または異なる抵抗値を有するように、チャネルが同一または異なる幅及び長さを有する。また、第１スイッチング手段ＮＭ５〜ＮＭ７及び第２スイッチング手段ＮＭ８は、ゲートに入力される制御信号Ｈ、Ｉ、Ｊ、Ｋによって動作するｎチャネルを有するトランジスタからなる。ここで、第４トランジスタＮＭ２〜ＮＭ４及び第１スイッチング手段ＮＭ５〜ＮＭ７の数は限定されない。
さらに他の例として、図８及び図９のように、可変電流供給部１２２は、可変的に変化する外部バイアスＥＸ＿ＢＩを受けて第１電流ミラー１２１の入力端Ｇに可変電流を供給する第２電流ミラーからなる。このとき、外部バイアスＥＸ＿ＢＩは、可変電圧であって、図６及び図７で説明されている外部バイアスのように一定の電圧の大きさで均一に印加される固定電圧ではなく、可変的に変動する電圧である。例えば、１Ｖ〜５Ｖの範囲内において、変動幅は０．１Ｖ〜１Ｖで決定される。
図８のように、可変電流供給部１２２は、第１電流ミラー１２１の入力端Ｇと接地電圧端ＶＳＳとの間に接続された第３トランジスタＮＭ１と、第１ノードＬと接地電圧端ＶＳＳとの間に接続され、かつ、ゲートが第３トランジスタＮＭ１のゲートと接続して共通に第１ノードＬに接続された第４トランジスタＮＭ２と、第１ノードＬに印加される外部バイアスＥＸ＿ＢＩを第４トランジスタＮＭ２に伝達する第１スイッチング手段ＮＭ３とを備える。
また、図９のように、可変電流供給部１２２は、第１電流ミラー１２１の入力端Ｇと第１ノードＭとの間に接続された第３トランジスタＮＭ１と、第１ノードＭと外部バイアスＥＸ＿ＢＩの印加される第２ノードＬとの間に接続され、かつ、ゲートが第３トランジスタＮＭ１のゲートと接続して共通に第２ノードＬに接続された第４トランジスタＮＭ２と、第１ノードＭと接地電圧端ＶＳＳとの間に接続された第１スイッチング手段ＮＭ３とを備える。
図８及び図９において、第３トランジスタＮＭ１及び第４トランジスタＮＭ２は、ｎチャネルを有するトランジスタを使用する。また、第１スイッチング手段ＮＭ３は、第２電流ミラーを活性化させ、ゲートに入力される制御信号Ｋによって動作するｎチャネルを有するトランジスタからなる。
一方、本発明の実施形態に係る不揮発性メモリ装置において、単位セル１１０の構成は限定されない。例えば、１個のアンチヒューズと、１個のスイッチング手段とからなり得る。また、１個のアンチヒューズと、２個のスイッチング手段とからなり得る。好ましくは、図１０に示すように、１個のアンチヒューズ１１３が、２個のスイッチング手段、すなわち、第３スイッチング手段１１１及び第４スイッチング手段１１２にそれぞれ並列に接続された構成を有する。
具体的には、図１０に示すように、単位セル１１０は、第３ノードＣと接地電圧端ＶＳＳとの間に接続されたアンチヒューズ１１３と、第１入力端Ａと第３ノードＣとの間に接続され、第２入力端Ｄに入力される制御信号によって動作する第３スイッチング手段１１１と、第３ノードＣと出力端Ｆ（読み出し動作時にデータが出力される端子）との間に接続され、第３入力端Ｂに入力される制御信号によって動作する第４スイッチング手段１１２とを備える。
第３スイッチング手段１１１は、第１入力端Ａに印加される書き込み電圧を第３ノードＣに伝達するために、能動素子であるトランジスタからなり得る。第４スイッチング手段１１２は、読み出し電圧を第３ノードＣに伝達するために、能動素子であるトランジスタからなり得る。このとき、トランジスタは、ｎチャネルを有するトランジスタまたはｐチャネルを有するトランジスタを使用することができる。また、高電圧トランジスタまたは低電圧トランジスタを使用することができる。
アンチヒューズ１１３は、能動素子であるトランジスタからなるか、または受動素子であるキャパシタからなり得る。ここで、トランジスタは、ｐチャネルまたはｎチャネルを有し得る。トランジスタのゲートは、第３ノードＣに接続され、ドレインとソースとは互いに接続した状態（または、一体型）で接地電圧端ＶＳＳに接続される。また、キャパシタの場合、第１端（上部電極）は、第３ノードＣに接続され、第２端（下部電極）は、接地電圧端ＶＳＳに接続される。
図１０のように、本発明の実施形態に係る不揮発性メモリ装置では、アンチヒューズ１１３が、第３スイッチング手段１１１及び第４スイッチング手段１１２にそれぞれ並列に接続された構成を有する。これにより、書き込み電圧と読み出し電圧とを互いに異なる経路でアンチヒューズ１１３に伝達することにより、読み出し動作時において、読み出し電圧の損失を直列接続構造（アンチヒューズと、第３スイッチング手段及び第４スイッチング手段とが直列に接続された構造）を有する単位セルに比べて最小化し、単位セルの出力端を介して感知されるデータの感知マージンを改善させることで動作の信頼性を向上させることができる。
以下、図１１を参照して本発明の実施形態に係る不揮発性メモリ装置の単位セルの書き込み動作及び読み出し動作について説明する。同図において、第３スイッチング手段１１１は、ｐチャネルを有するトランジスタからなり、第４スイッチング手段１１２は、ｎチャネルを有するトランジスタからなり、アンチヒューズ１１３は、ｎチャネルを有するトランジスタからなる。また、可変電流供給部１２２は、図６に示す構成を一例として説明する。
Figure 2009259384
表２において、「−」は、論理ハイＨまたは論理ローＬであるか、若しくはフローティング状態であることを意味する。
表２及び図１１を参照して説明する。
書き込み動作
まず、第１入力端Ａには高電圧ＶＰＰが印加され、第２入力端Ｄ及び第３入力端Ｂには論理ローＬ状態の信号が入力される。このような条件により、第３スイッチング手段１１１はターンオンされ、第４スイッチング手段１１２はターンオフされる。これにより、第１入力端Ａと第３ノードＣとは電気的に接続され、第３ノードＣと出力端Ｆとは電気的に遮断され、高電圧ＶＰＰは、第３スイッチング手段１１１を介してアンチヒューズ１１３に伝達される。したがって、アンチヒューズ１１３のゲートと基板との間に形成されたゲート絶縁膜は絶縁破壊される。
読み出し動作
書き込み動作が完了した後、第２入力端Ｄ及び第３入力端Ｂには、それぞれ論理ハイＨ状態の信号が入力される。また、制御信号Ｈ、Ｋは、それぞれ論理ハイＨ状態で第１スイッチング手段ＮＭ５及び第２スイッチング手段ＮＭ８に入力される。このような条件により、第３ノードＣと出力端Ｆとは電気的に接続され、出力端Ｆとアンチヒューズ１１３との間には電流経路が形成される。また、第２スイッチング手段ＮＭ８はターンオンされ、可変電流供給部１２２の第２電流ミラーを活性化させる。これにより、外部バイアスＥＸ＿ＢＩは、第２スイッチング手段ＮＭ８を介して第１ノードＬに伝達され、第３トランジスタＮＭ１は、外部バイアスＥＸ＿ＢＩによってターンオンされる。また、第１スイッチング手段ＮＭ５〜ＮＭ７のうち「ＮＭ５」のみがターンオンされるため、第４トランジスタＮＭ２〜ＮＭ４のうち「ＮＭ２」のみが外部バイアスＥＸ＿ＢＩによってターンオンされる。
外部バイアスＥＸ＿ＢＩによって第３トランジスタＮＭ１がターンオンされ、第１電流ミラー１２１の入力端Ｇは、接地電圧に相当する電位がかかるようになる。このとき、第１電流ミラー１２１の入力端Ｇの電位は、「ＮＭ２」のドレイン電流に対応して上昇または低下する。すなわち、第３トランジスタＮＭ１と「ＮＭ２」とが電流ミラーを構成することにより、第３トランジスタＮＭ１のドレイン電流（第１電流ミラーの入力端の電流）は、「ＮＭ２」のドレイン電流によって決定される。つまり、第３トランジスタＮＭ１のドレイン電流は、「ＮＭ２」のドレイン電流が減少すると減少し、増加すると増加する。
第１電流ミラー１２１の入力端Ｇに印加される可変電流（第３トランジスタＮＭ１のドレイン電流）により、第１トランジスタＰＭ１及び第２トランジスタＰＭ２はターンオンされる。これにより、電源電圧端ＶＤＤから印加される入力電圧は、第１トランジスタＰＭ１の閾値電圧だけ電圧降下して出力端Ｆに伝達される。すなわち、出力端Ｆに伝達される読み出し電圧は、「電源電圧−第１トランジスタＰＭ１の閾値電圧」になる。このとき、第１トランジスタＰＭ１の閾値電圧は、第１電流ミラー１２１の入力端Ｇの電位によって決定される。つまり、第１トランジスタＰＭ１の閾値電圧は、入力端Ｇの電位が低ければ低いほど低くなり、高ければ高いほど高くなる。
書き込み動作後、単位セル１１０のアンチヒューズ１１３は、絶縁破壊された状態で存在する。このため、出力端Ｆと接地電圧端ＶＳＳとの間には電流経路が形成されている状態になる。これにより、読み出し電圧は、第４スイッチング手段１１２とアンチヒューズ１１３とを経由して接地電圧端ＶＳＳに抜けて、出力端Ｆは、接地電圧に相当する電位状態になる。したがって、インバータタイプの感知手段１２０は、論理ハイ状態の出力信号ＤＡ＿ＯＵＴを出力する。
一方、書き込み動作後、単位セル１１０のアンチヒューズ１１３が正常（安定的）に絶縁破壊された場合、１００Ω〜３００Ωの範囲の抵抗値を有していなければならない。しかし、書き込み動作後、アンチヒューズ１１３の絶縁破壊が正常に行われなかった場合、１ＭΩ程度の高抵抗性を有するようになる。書き込み動作後、アンチヒューズ１１３が１ＭΩ以上の高抵抗性を有する場合、出力端Ｆに印加される読み出し電圧が正常にアンチヒューズ１１３を介して接地電圧端ＶＳＳに抜けることができなくなる。これにより、出力端Ｆには読み出し電圧に相当する電位がかかり、単位セル１１０の感知手段１２０は、論理ロー状態の出力信号ＤＡ＿ＯＵＴを出力する。すなわち、単位セル１１０に対して書き込み動作が正常に完了した場合、感知手段１２０は、論理ハイ状態の出力信号ＤＡ＿ＯＵＴを出力しなければならないが、アンチヒューズ１１３の高抵抗性により、感知手段１２０は、論理ロー状態の出力信号ＤＡ＿ＯＵＴを出力する。
したがって、本発明の実施形態に係る不揮発性メモリ装置では、アンチヒューズ１１３が高抵抗性を有する場合でも、単位セル１１０のデータを安定的に感知できる方法を提案している。その方法は、読み出し動作時において、可変電流供給部１２２を用いて第１電流ミラー１２１の入力端Ｇの電位を可変させ、これにより、第１トランジスタＰＭ１の閾値電圧を制御して出力端Ｆに伝達される読み出し電圧を適切に可変させる。
図１１において、第１電流ミラー１２１の入力端Ｇの電位は、第３トランジスタＮＭ１のドレイン電流に対応し、第３トランジスタＮＭ１のドレイン電流は、第４トランジスタＮＭ２〜ＮＭ４のうちターンオンされるトランジスタの数によって決定される。すなわち、第３トランジスタＮＭ１のドレイン電流を増加させるためには、第４トランジスタＮＭ２〜ＮＭ４のうちターンオンされるトランジスタの数を増加させ、第３トランジスタＮＭ１のドレイン電流を減少させるためには、第４トランジスタＮＭ２〜ＮＭ４のうちターンオンされるトランジスタの数を減少させる。
このように、可変電流供給部１２２を介して第１トランジスタＰＭ１の閾値電圧を調整して読み出し電圧を可変させることができる。すなわち、アンチヒューズ１１３の抵抗が高い場合、第１トランジスタＰＭ１の閾値電圧を高くすることで出力端Ｆに伝達される読み出し電圧を低くし、アンチヒューズ１１３の抵抗が低い場合、第１トランジスタＰＭ１の閾値電圧を低くすることで読み出し電圧を高くする。
例えば、アンチヒューズ１１３が正常に絶縁破壊された場合は、第４トランジスタＮＭ２〜ＮＭ４のうち「ＮＭ２」のみがターンオンされたとき、論理ハイ状態のデータ信号ＤＡ＿ＯＵＴが出力される。しかし、アンチヒューズ１１３が正常に絶縁破壊されていない場合は、第４トランジスタＮＭ２〜ＮＭ４のうち「ＮＭ２」のみがターンオンされたとき、論理ハイ状態のデータ信号ＤＡ＿ＯＵＴが出力されるのではなく、論理ロー状態のデータ信号ＤＡ＿ＯＵＴが出力される。
このように、アンチヒューズ１１３が正常に絶縁破壊されずに高抵抗性（例えば、３００Ωを超過）を有する場合、高抵抗性の大きさに対応して、第４トランジスタＮＭ２〜ＮＭ４のうち「ＮＭ３」及び「ＮＭ４」を順次ターンオンさせ、第３トランジスタＮＭ１のドレイン電流を増加させる。第３トランジスタＮＭ１のドレイン電流が増加すると、第１電流ミラー１２１の入力端の電位が上昇し、出力端Ｆに伝達される読み出し電圧の電位が低下する。このとき、読み出し電圧の電位は、感知手段１２０を介してアンチヒューズ１１３が正常に絶縁破壊されたときの電位に相当する程度になるように低下させる。
以下、本発明の実施形態に係る不揮発性メモリ装置のメモリセルアレイを説明する。
図１２は、本発明の実施形態に係る不揮発性メモリ装置のメモリセルアレイを示す図である。
同図に示すように、本発明の実施形態に係る不揮発性メモリ装置のメモリセルアレイは、マトリクス型に配列された複数の単位セルＵＣを備える。このとき、単位セルＵＣは、２個のスイッチング手段ＳＷ１、ＳＷ２と、１個のアンチヒューズＡＮＴ＿ＦＳとを備える。一例として、単位セルＵＣにおいて、第３スイッチング手段ＳＷ１は、ｐチャネルを有するトランジスタからなり、第４スイッチング手段ＳＷ２は、ｎチャネルを有するトランジスタからなる。
また、本発明の実施形態に係る不揮発性メモリ装置のメモリセルアレイは、単位セルＵＣの第３スイッチング手段ＳＷ１を選択するための複数の書き込み駆動ラインＷＲ＿ＣＴ０〜ＷＲ＿ＣＴｎ（ここで、ｎは自然数）と、単位セルＵＣの第４スイッチング手段ＳＷ２を選択するための複数の読み出し駆動ラインＲＤ＿ＣＴ０〜ＲＤ＿ＣＴｍ（ここで、ｍは自然数）とを備える。
書き込み駆動ラインＷＲ＿ＣＴ０〜ＷＲ＿ＣＴｎは、行（ｒｏｗ）方向に伸びて行方向に配列された単位セルＵＣの各第３スイッチング手段ＳＷ１、すなわち、ｐチャネルを有するトランジスタのゲートに接続される。読み出し駆動ラインＲＤ＿ＣＴ０〜ＲＤ＿ＣＴｍは、書き込み駆動ラインＷＲ＿ＣＴ０〜ＷＲ＿ＣＴｎと直交するように、列（ｃｏｌｕｍｎ）方向に伸びて列方向に配列された単位セルＵＣの各第４スイッチング手段ＳＷ２、すなわち、ｎチャネルを有するトランジスタのゲートに接続される。
また、本発明の実施形態に係る不揮発性メモリ装置のメモリセルアレイは、読み出し動作時に読み出し電圧を各単位セルＵＣに伝達し、読み出し動作時において、各単位セルＵＣから出力されるデータを感知手段１２０＿０〜１２０＿ｎ（ここで、ｎは自然数）に伝達するデータラインＤＬ０〜ＤＬｎ（ここで、ｎは自然数）と、書き込み動作時に書き込み電圧を各単位セルＵＣに伝達する書き込み電圧供給ラインＷＲＬ０〜ＷＲＬｍ（ここで、ｍは自然数）とを備える。
データラインＤＬ０〜ＤＬｎは、行方向に伸びて行方向に配列された単位セルＵＣの各出力端Ｆと感知手段１２０＿０〜１２０＿ｎの入力端とを接続する。データラインＤＬ０〜ＤＬｎは、読み出し動作時において、読み出し電圧可変手段１３０＿０〜１３０＿ｎを介して伝達される読み出し電圧を第４スイッチング手段ＳＷ２に伝達し、出力端Ｆに出力されるデータを当該感知手段１２０＿０〜１２０＿ｎに伝達する。書き込み電圧供給ラインＷＲＬ０〜ＷＲＬｎは、列方向に伸びて列方向に配列された単位セルＵＣの各第３スイッチング手段ＳＷ１に共通に接続される。書き込み電圧供給ラインＷＲＬ０〜ＷＲＬｎは、書き込み動作時において、書き込み電圧、すなわち、高電圧ＶＰＰを当該列方向に配列された全ての単位セルＵＣの第３スイッチング手段ＳＷ１に伝達する。
また、本発明の実施形態に係る不揮発性メモリ装置のメモリセルアレイは、各データラインＤＬ０〜ＤＬｎに１つずつ配置され、当該データラインＤＬ０〜ＤＬｎを介して出力されるデータを感知する複数の感知手段１２０＿０〜１２０＿ｎを備える。感知手段１２０＿０〜１２０＿ｎは、インバータからなるか、または差動増幅器からなり得る。好ましくは、回路が単純で、面積及び消費電力の低減の面において有利なインバータを使用する。
さらに、本発明の実施形態に係る不揮発性メモリ装置のメモリセルアレイは、読み出し動作時において、電源電圧を受けて可変させ、可変した読み出し電圧を当該データラインＤＬ０〜ＤＬｎに伝達する読み出し電圧可変手段１３０＿０〜１３０＿ｎを備える。このとき、読み出し電圧可変手段１３０＿０〜１３０＿ｎは、図３〜図９のいずれか１つの構成を有し得る。
図１３は、他の例として、本発明の実施形態に係る不揮発性メモリ装置のメモリセルアレイを示す図である。
同図に示すように、本発明の実施形態に係る不揮発性メモリ装置のメモリセルアレイは、図１２に示す構造とは異なり、読み出し電圧可変手段１３０＿００〜１３０＿ｎｍが単位セルＵＣに１対１で対応するように配置される。すなわち、読み出し電圧可変手段１３０＿００〜１３０＿ｎｍが各データラインＤＬ０〜ＤＬｎに１つずつ配置されるのではなく、各単位セルＵＣに１つずつ配置される。感知手段１２０＿０〜１２０＿ｎは、図１２に示す構造と同じように、各データラインＤＬ０〜ＤＬｎに１つずつ配置されてデータの感知を行う。
図１４は、さらに他の例として、本発明の実施形態に係る不揮発性メモリ装置のメモリセルアレイを示す図である。
同図に示すように、本発明の実施形態に係る不揮発性メモリ装置のメモリセルアレイでは、図１３に示す構造とは異なり、読み出し電圧可変手段１３０＿００〜１３０＿ｎｍだけでなく、感知手段１２０＿００〜１２０＿ｎｍも、単位セルＵＣに１対１で対応するように配置される。
これにより、図１３のように、行方向に配列された複数の単位セルＵＣの出力端を共通に感知手段１２０＿００〜１２０＿ｎｍに接続させるための複数のデータラインＤＬ０〜ＤＬｎ（図１３参照）を必要としない。したがって、データラインを備える図１２及び図１３によるメモリセルアレイ構造において発生し得るデータの損失、すなわち、データラインの抵抗値によるデータの損失を最小化し、データ感知マージンを改善させることができる。
以上で説明したように、本発明の技術的思想は、好ましい実施形態により具体的に記述されたが、上記の実施形態は、それを説明するためのものであって、それを制限するものではないことに留意しなければならない。また、この技術分野における通常の専門家であれば、本発明の実施形態で具体的に示す構造、読み出し電圧可変手段の構造の組合せにより、本発明の技術的思想の範囲内で多様な実施形態が可能であることを理解することができるであろう。
１１０ 単位セル
１２０ 感知手段
１３０ 読み出し電圧可変手段
１２１ 第１電流ミラー
１２２ 可変電流供給部

Claims (51)

  1. 単位セルと、
    該単位セルからデータを感知する感知手段と、
    入力電圧を可変させ、可変した読み出し電圧を前記単位セルに供給する読み出し電圧可変手段と、
    を備えることを特徴とする不揮発性メモリ装置。
  2. 前記読み出し電圧可変手段が、
    前記入力電圧を受けて前記単位セルに読み出し電圧を供給する第１電流ミラーと、
    該第１電流ミラーの入力端に可変電流を供給する可変電流供給部と、
    を備えることを特徴とする請求項１に記載の不揮発性メモリ装置。
  3. 前記第１電流ミラーが、
    電源電圧端と前記単位セルの出力端との間に接続された第１トランジスタと、
    前記可変電流供給部の出力端と電源電圧端との間に接続され、かつ、ゲートが前記第１トランジスタのゲートと共通に前記第１電流ミラーの入力端に接続された第２トランジスタと、
    を備えることを特徴とする請求項２に記載の不揮発性メモリ装置。
  4. 前記第１トランジスタ及び第２トランジスタが、ｐチャネルを有するトランジスタからなることを特徴とする請求項３に記載の不揮発性メモリ装置。
  5. 前記可変電流供給部が、可変抵抗からなることを特徴とする請求項３に記載の不揮発性メモリ装置。
  6. 前記可変電流供給部が、
    前記第１電流ミラーの入力端と接地電圧端との間に直列に接続された複数の抵抗と、
    該複数の抵抗にそれぞれ並列に接続された複数の第１スイッチング手段と、
    を備えることを特徴とする請求項３に記載の不揮発性メモリ装置。
  7. 前記第１スイッチング手段が、トランジスタからなることを特徴とする請求項６に記載の不揮発性メモリ装置。
  8. 前記可変電流供給部が、前記第１電流ミラーの入力端と接地電圧端との間に並列に接続された複数のトランジスタからなることを特徴とする請求項３に記載の不揮発性メモリ装置。
  9. 前記複数のトランジスタのチャネルが、互いに同一または異なる幅及び長さを有することを特徴とする請求項８に記載の不揮発性メモリ装置。
  10. 前記可変電流供給部が、外部バイアスを受けて前記第１電流ミラーの入力端に前記可変電流を供給する第２電流ミラーからなることを特徴とする請求項３に記載の不揮発性メモリ装置。
  11. 前記外部バイアスが、一定の電圧の大きさを有する固定電圧であることを特徴とする請求項１０に記載の不揮発性メモリ装置。
  12. 前記第２電流ミラーが、
    前記第１電流ミラーの入力端と接地電圧端との間に接続された第３トランジスタと、
    第１ノードと接地電圧端との間に並列に接続され、かつ、ゲートが前記第３トランジスタのゲートと接続して共通に前記第１ノードに接続された複数の第４トランジスタと、
    該第４トランジスタと前記第１ノードとの間にそれぞれ直列に接続され、前記第１ノードに印加される前記外部バイアスを前記第４トランジスタに伝達する複数の第１スイッチング手段と、
    前記外部バイアスを前記第１ノードに伝達する第２スイッチング手段と、
    を備えることを特徴とする請求項１１に記載の不揮発性メモリ装置。
  13. 前記第２電流ミラーが、
    前記第１電流ミラーの入力端と第１ノードとの間に接続された第３トランジスタと、
    前記第１ノードと第２ノードとの間に並列に接続され、かつ、ゲートが前記第３トランジスタのゲートと接続して共通に前記第２ノードに接続された複数の第４トランジスタと、
    該第４トランジスタと前記第２ノードとの間にそれぞれ直列に接続され、前記第２ノードに印加される前記外部バイアスを前記第４トランジスタに伝達する複数の第１スイッチング手段と、
    前記第１ノードと接地電圧端との間に接続された第２スイッチング手段と、
    を備えることを特徴とする請求項１１に記載の不揮発性メモリ装置。
  14. 前記第１スイッチング手段及び第２スイッチング手段が、トランジスタからなることを特徴とする請求項１２または１３に記載の不揮発性メモリ装置。
  15. 前記第３トランジスタ及び第４トランジスタが、ｎチャネルを有するトランジスタからなることを特徴とする請求項１２または１３に記載の不揮発性メモリ装置。
  16. 前記第４トランジスタのチャネルが、互いに同一または異なる幅及び長さを有するトランジスタからなることを特徴とする請求項１２または１３に記載の不揮発性メモリ装置。
  17. 前記外部バイアスが、一定の電圧の大きさで変動する可変電圧であることを特徴とする請求項１０に記載の不揮発性メモリ装置。
  18. 前記第２電流ミラーが、
    前記第１電流ミラーの入力端と接地電圧端との間に接続された第３トランジスタと、
    第１ノードと接地電圧端との間に接続され、かつ、ゲートが前記第３トランジスタのゲートと共通に前記第１ノードに接続された第４トランジスタと、
    前記外部バイアスを前記第１ノードに伝達する第１スイッチング手段と、
    を備えることを特徴とする請求項１７に記載の不揮発性メモリ装置。
  19. 前記第２電流ミラーが、
    前記第１電流ミラーの入力端と第１ノードとの間に接続された第３トランジスタと、
    前記第１ノードと第２ノードとの間に接続され、かつ、ゲートが前記第３トランジスタのゲートと共通に前記第２ノードに接続された第４トランジスタと、
    前記第１ノードと接地電圧端との間に接続された第１スイッチング手段と、
    を備えることを特徴とする請求項１７に記載の不揮発性メモリ装置。
  20. 前記第１スイッチング手段が、トランジスタからなることを特徴とする請求項１８または１９に記載の不揮発性メモリ装置。
  21. 前記第３トランジスタ及び第４トランジスタが、ｎチャネルを有するトランジスタからなることを特徴とする請求項１８または１９に記載の不揮発性メモリ装置。
  22. 前記単位セルが、
    第３ノードと接地電圧端との間に接続されたアンチヒューズと、
    前記第３ノードに接続され、前記第３ノードに書き込み電圧を伝達する第３スイッチング手段と、
    前記第３ノードと前記単位セルの出力端との間に接続され、前記第３ノードに読み出し電圧を伝達する第４スイッチング手段と、
    を備えることを特徴とする請求項１、２、３、５、６、８、１０、１１、１２、１３、１７、１８及び１９のいずれか１項に記載の不揮発性メモリ装置。
  23. 前記感知手段が、インバータからなることを特徴とする請求項１、２、３、５、６、８、１０、１１、１２、１３、１７、１８及び１９のいずれか１項に記載の不揮発性メモリ装置。
  24. 複数の単位セルがマトリクス型に配列されたセルアレイと、
    前記複数の単位セルの出力端に共通に接続された複数のデータラインと、
    該データラインからデータを感知する複数の感知手段と、
    入力電圧を可変させ、可変した読み出し電圧を前記データラインに供給する読み出し電圧可変手段と、
    を備えることを特徴とする不揮発性メモリ装置。
  25. 前記読み出し電圧可変手段が、
    前記入力電圧を受けて前記データラインに可変した読み出し電圧を供給する第１電流ミラーと、
    該第１電流ミラーの入力端に可変電流を供給する可変電流供給部と、
    を備えることを特徴とする請求項２４に記載の不揮発性メモリ装置。
  26. 前記第１電流ミラーが、
    電源電圧端と前記データラインとに接続された第１トランジスタと、
    前記可変電流供給部の出力端と電源電圧端との間に接続され、かつ、ゲートが前記第１トランジスタのゲートと共通に前記可変電流供給部の出力端に接続された第２トランジスタと、
    を備えることを特徴とする請求項２５に記載の不揮発性メモリ装置。
  27. 前記可変電流供給部が、
    前記第１電流ミラーの入力端と接地電圧端との間に直列に接続された複数の抵抗と、
    該複数の抵抗にそれぞれ並列に接続された複数の第１スイッチング手段と、
    を備えることを特徴とする請求項２６に記載の不揮発性メモリ装置。
  28. 前記可変電流供給部が、前記第１電流ミラーの入力端と接地電圧端との間に並列に接続された複数のトランジスタからなることを特徴とする請求項２６に記載の不揮発性メモリ装置。
  29. 前記可変電流供給部が、外部バイアスを受けて前記第１電流ミラーの入力端に前記可変電流を供給する第２電流ミラーからなることを特徴とする請求項２６に記載の不揮発性メモリ装置。
  30. 前記外部バイアスが、一定の電圧の大きさを有する固定電圧であることを特徴とする請求項２９に記載の不揮発性メモリ装置。
  31. 前記第２電流ミラーが、
    前記第１電流ミラーの入力端と接地電圧端との間に接続された第３トランジスタと、
    第１ノードと接地電圧端との間に並列に接続され、かつ、ゲートが前記第３トランジスタのゲートと接続して共通に前記第１ノードに接続された複数の第４トランジスタと、
    該第４トランジスタと前記第１ノードとの間にそれぞれ直列に接続され、前記第１ノードに印加される前記外部バイアスを前記第４トランジスタに伝達する複数の第１スイッチング手段と、
    前記外部バイアスを前記第１ノードに伝達する第２スイッチング手段と、
    を備えることを特徴とする請求項３０に記載の不揮発性メモリ装置。
  32. 前記第２電流ミラーが、
    前記第１電流ミラーの入力端と第１ノードとの間に接続された第３トランジスタと、
    前記第１ノードと第２ノードとの間に並列に接続され、かつ、ゲートが前記第３トランジスタのゲートと接続して共通に前記第２ノードに接続された複数の第４トランジスタと、
    該第４トランジスタと前記第２ノードとの間にそれぞれ直列に接続され、前記第２ノードに印加される前記外部バイアスを前記第４トランジスタに伝達する複数の第１スイッチング手段と、
    前記第１ノードと接地電圧端との間に接続された第２スイッチング手段と、
    を備えることを特徴とする請求項３０に記載の不揮発性メモリ装置。
  33. 前記外部バイアスが、一定の電圧の大きさで変動する可変電圧であることを特徴とする請求項２９に記載の不揮発性メモリ装置。
  34. 前記第２電流ミラーが、
    前記第１電流ミラーの入力端と接地電圧端との間に接続された第３トランジスタと、
    第１ノードと接地電圧端との間に接続され、かつ、ゲートが前記第３トランジスタのゲートと共通に前記第１ノードに接続された第４トランジスタと、
    前記外部バイアスを前記第１ノードに伝達する第１スイッチング手段と、
    を備えることを特徴とする請求項３３に記載の不揮発性メモリ装置。
  35. 前記第２電流ミラーが、
    前記第１電流ミラーの入力端と第１ノードとの間に接続された第３トランジスタと、
    前記第１ノードと第２ノードとの間に接続され、かつ、ゲートが前記第３トランジスタのゲートと共通に前記第２ノードに接続された第４トランジスタと、
    前記第１ノードと接地電圧端との間に接続された第１スイッチング手段と、
    を備えることを特徴とする請求項３３に記載の不揮発性メモリ装置。
  36. 複数の単位セルがマトリクス型に配列されたセルアレイと、
    前記複数の単位セルの出力端に共通に接続された複数のデータラインと、
    該複数のデータラインからデータを感知する複数の感知手段と、
    入力電圧を可変させ、可変した読み出し電圧を前記単位セルの出力端に供給する読み出し電圧可変手段と、
    を備えることを特徴とする不揮発性メモリ装置。
  37. 前記読み出し電圧可変手段が、
    前記入力電圧を受けて前記データラインに読み出し電圧を供給する第１電流ミラーと、
    該第１電流ミラーの入力端に可変電流を供給する可変電流供給部と、
    を備えることを特徴とする請求項３６に記載の不揮発性メモリ装置。
  38. 前記第１電流ミラーが、
    電源電圧端と前記データラインとに接続された第１トランジスタと、
    前記可変電流供給部の出力端と電源電圧端との間に接続され、かつ、ゲートが前記第１トランジスタのゲートと共通に前記可変電流供給部の出力端に接続された第２トランジスタと、
    を備えることを特徴とする請求項３７に記載の不揮発性メモリ装置。
  39. 前記可変電流供給部が、
    前記第１電流ミラーの入力端と接地電圧端との間に直列に接続された複数の抵抗と、
    該複数の抵抗にそれぞれ並列に接続された複数の第１スイッチング手段と、
    を備えることを特徴とする請求項３８に記載の不揮発性メモリ装置。
  40. 前記可変電流供給部が、前記第１電流ミラーの入力端と接地電圧端との間に並列に接続された複数のトランジスタからなることを特徴とする請求項３８に記載の不揮発性メモリ装置。
  41. 前記可変電流供給部が、外部バイアスを受けて前記第１電流ミラーの入力端に前記可変電流を供給する第２電流ミラーからなることを特徴とする請求項３８に記載の不揮発性メモリ装置。
  42. 前記外部バイアスが、一定の電圧の大きさを有する固定電圧であることを特徴とする請求項４１に記載の不揮発性メモリ装置。
  43. 前記第２電流ミラーが、
    前記第１電流ミラーの入力端と接地電圧端との間に接続された第３トランジスタと、
    第１ノードと接地電圧端との間に並列に接続され、かつ、ゲートが前記第３トランジスタのゲートと接続して共通に前記第１ノードに接続された複数の第４トランジスタと、
    該第４トランジスタと前記第１ノードとの間にそれぞれ直列に接続され、前記第１ノードに印加される前記外部バイアスを前記第４トランジスタに伝達する複数の第１スイッチング手段と、
    前記外部バイアスを前記第１ノードに伝達する第２スイッチング手段と、
    を備えることを特徴とする請求項４２に記載の不揮発性メモリ装置。
  44. 前記第２電流ミラーが、
    前記第１電流ミラーの入力端と第１ノードとの間に接続された第３トランジスタと、
    前記第１ノードと第２ノードとの間に並列に接続され、かつ、ゲートが前記第３トランジスタのゲートと接続して共通に前記第２ノードに接続された複数の第４トランジスタと、
    該第４トランジスタと前記第２ノードとの間にそれぞれ直列に接続され、前記第２ノードに印加される前記外部バイアスを前記第４トランジスタに伝達する複数の第１スイッチング手段と、
    前記第１ノードと接地電圧端との間に接続された第２スイッチング手段と、
    を備えることを特徴とする請求項４２に記載の不揮発性メモリ装置。
  45. 前記外部バイアスが、一定の電圧の大きさで変動する可変電圧であることを特徴とする請求項４１に記載の不揮発性メモリ装置。
  46. 前記第２電流ミラーが、
    前記第１電流ミラーの入力端と接地電圧端との間に接続された第３トランジスタと、
    第１ノードと接地電圧端との間に接続され、かつ、ゲートが前記第３トランジスタのゲートと共通に前記第１ノードに接続された第４トランジスタと、
    前記外部バイアスを前記第１ノードに伝達する第１スイッチング手段と、
    を備えることを特徴とする請求項４５に記載の不揮発性メモリ装置。
  47. 前記第２電流ミラーが、
    前記第１電流ミラーの入力端と第１ノードとの間に接続された第３トランジスタと、
    前記第１ノードと第２ノードとの間に接続され、かつ、ゲートが前記第３トランジスタのゲートと共通に前記第２ノードに接続された第４トランジスタと、
    前記第１ノードと接地電圧端との間に接続された第１スイッチング手段と、
    を備えることを特徴とする請求項４５に記載の不揮発性メモリ装置。
  48. 前記単位セルが、
    第３ノードと接地電圧端との間に接続されたアンチヒューズと、
    前記第３ノードに接続され、当該第３ノードに書き込み電圧を伝達する第３スイッチング手段と、
    前記第３ノードと前記単位セルの出力端との間に接続され、前記第３ノードに読み出し電圧を伝達する第４スイッチング手段と、
    を備えることを特徴とする請求項２４〜４７のいずれか１項に記載の不揮発性メモリ装置。
  49. 前記単位セルの第３スイッチング手段を選択制御する複数の書き込み駆動ラインと、
    前記単位セルの第４スイッチング手段を選択制御する複数の読み出し駆動ラインと、
    前記単位セルの第３スイッチング手段に書き込み電圧を供給する複数の書き込み電圧供給ラインと、
    をさらに備えることを特徴とする請求項４８に記載の不揮発性メモリ装置。
  50. 前記アンチヒューズが、トランジスタまたはキャパシタからなることを特徴とする請求項４８に記載の不揮発性メモリ装置。
  51. 前記感知手段が、インバータからなることを特徴とする請求項４８に記載の不揮発性メモリ装置。
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