JP2009259384A - 不揮発性メモリ装置 - Google Patents
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- 239000011159 matrix material Substances 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 claims description 3
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 11
- 230000007423 decrease Effects 0.000 description 4
- 230000005669 field effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
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Abstract
【解決手段】本発明は、単位セル110と、該単位セル110からデータを感知する感知手段120と、入力電圧を可変させ、可変した読み出し電圧を単位セル110に供給する読み出し電圧可変手段130と、を備える不揮発性メモリ装置を提供する。
【選択図】図2
Description
まず、第1入力端Aには接地電圧が印加され、第4入力端Eには高電圧が印加される。また、第2入力端B及び第3入力端Dには、電源電圧に相当する論理レベルH(以下、論理ハイとする)状態の信号が入力される。これにより、MOSトランジスタからなるアンチヒューズANT_FSのゲートと基板との間には高電界が形成され、ゲート絶縁膜が破壊(breakdown)される。したがって、アンチヒューズANT_FSのゲートと基板とは、電気的に短絡する。
読み出し動作
書き込み動作が完了した後、第1入力端Aには接地電圧が印加され、第4入力端Eには電源電圧が印加される。また、第2入力端B及び第3入力端Dには論理ハイH状態の信号が入力される。これにより、第1入力端A、アンチヒューズANT_FS、第1トランジスタNM1、第2トランジスタNM2、及び第4入力端Eにつながる電流経路が形成される。したがって、出力端Cには、接地電圧に相当する論理レベルL(以下、論理ローとする)が出力される。
(実施形態)
図2は、本発明の実施形態に係る不揮発性メモリ装置を示す構成図である。
書き込み動作
まず、第1入力端Aには高電圧VPPが印加され、第2入力端D及び第3入力端Bには論理ローL状態の信号が入力される。このような条件により、第3スイッチング手段111はターンオンされ、第4スイッチング手段112はターンオフされる。これにより、第1入力端Aと第3ノードCとは電気的に接続され、第3ノードCと出力端Fとは電気的に遮断され、高電圧VPPは、第3スイッチング手段111を介してアンチヒューズ113に伝達される。したがって、アンチヒューズ113のゲートと基板との間に形成されたゲート絶縁膜は絶縁破壊される。
読み出し動作
書き込み動作が完了した後、第2入力端D及び第3入力端Bには、それぞれ論理ハイH状態の信号が入力される。また、制御信号H、Kは、それぞれ論理ハイH状態で第1スイッチング手段NM5及び第2スイッチング手段NM8に入力される。このような条件により、第3ノードCと出力端Fとは電気的に接続され、出力端Fとアンチヒューズ113との間には電流経路が形成される。また、第2スイッチング手段NM8はターンオンされ、可変電流供給部122の第2電流ミラーを活性化させる。これにより、外部バイアスEX_BIは、第2スイッチング手段NM8を介して第1ノードLに伝達され、第3トランジスタNM1は、外部バイアスEX_BIによってターンオンされる。また、第1スイッチング手段NM5〜NM7のうち「NM5」のみがターンオンされるため、第4トランジスタNM2〜NM4のうち「NM2」のみが外部バイアスEX_BIによってターンオンされる。
120 感知手段
130 読み出し電圧可変手段
121 第1電流ミラー
122 可変電流供給部
Claims (51)
- 単位セルと、
該単位セルからデータを感知する感知手段と、
入力電圧を可変させ、可変した読み出し電圧を前記単位セルに供給する読み出し電圧可変手段と、
を備えることを特徴とする不揮発性メモリ装置。 - 前記読み出し電圧可変手段が、
前記入力電圧を受けて前記単位セルに読み出し電圧を供給する第1電流ミラーと、
該第1電流ミラーの入力端に可変電流を供給する可変電流供給部と、
を備えることを特徴とする請求項1に記載の不揮発性メモリ装置。 - 前記第1電流ミラーが、
電源電圧端と前記単位セルの出力端との間に接続された第1トランジスタと、
前記可変電流供給部の出力端と電源電圧端との間に接続され、かつ、ゲートが前記第1トランジスタのゲートと共通に前記第1電流ミラーの入力端に接続された第2トランジスタと、
を備えることを特徴とする請求項2に記載の不揮発性メモリ装置。 - 前記第1トランジスタ及び第2トランジスタが、pチャネルを有するトランジスタからなることを特徴とする請求項3に記載の不揮発性メモリ装置。
- 前記可変電流供給部が、可変抵抗からなることを特徴とする請求項3に記載の不揮発性メモリ装置。
- 前記可変電流供給部が、
前記第1電流ミラーの入力端と接地電圧端との間に直列に接続された複数の抵抗と、
該複数の抵抗にそれぞれ並列に接続された複数の第1スイッチング手段と、
を備えることを特徴とする請求項3に記載の不揮発性メモリ装置。 - 前記第1スイッチング手段が、トランジスタからなることを特徴とする請求項6に記載の不揮発性メモリ装置。
- 前記可変電流供給部が、前記第1電流ミラーの入力端と接地電圧端との間に並列に接続された複数のトランジスタからなることを特徴とする請求項3に記載の不揮発性メモリ装置。
- 前記複数のトランジスタのチャネルが、互いに同一または異なる幅及び長さを有することを特徴とする請求項8に記載の不揮発性メモリ装置。
- 前記可変電流供給部が、外部バイアスを受けて前記第1電流ミラーの入力端に前記可変電流を供給する第2電流ミラーからなることを特徴とする請求項3に記載の不揮発性メモリ装置。
- 前記外部バイアスが、一定の電圧の大きさを有する固定電圧であることを特徴とする請求項10に記載の不揮発性メモリ装置。
- 前記第2電流ミラーが、
前記第1電流ミラーの入力端と接地電圧端との間に接続された第3トランジスタと、
第1ノードと接地電圧端との間に並列に接続され、かつ、ゲートが前記第3トランジスタのゲートと接続して共通に前記第1ノードに接続された複数の第4トランジスタと、
該第4トランジスタと前記第1ノードとの間にそれぞれ直列に接続され、前記第1ノードに印加される前記外部バイアスを前記第4トランジスタに伝達する複数の第1スイッチング手段と、
前記外部バイアスを前記第1ノードに伝達する第2スイッチング手段と、
を備えることを特徴とする請求項11に記載の不揮発性メモリ装置。 - 前記第2電流ミラーが、
前記第1電流ミラーの入力端と第1ノードとの間に接続された第3トランジスタと、
前記第1ノードと第2ノードとの間に並列に接続され、かつ、ゲートが前記第3トランジスタのゲートと接続して共通に前記第2ノードに接続された複数の第4トランジスタと、
該第4トランジスタと前記第2ノードとの間にそれぞれ直列に接続され、前記第2ノードに印加される前記外部バイアスを前記第4トランジスタに伝達する複数の第1スイッチング手段と、
前記第1ノードと接地電圧端との間に接続された第2スイッチング手段と、
を備えることを特徴とする請求項11に記載の不揮発性メモリ装置。 - 前記第1スイッチング手段及び第2スイッチング手段が、トランジスタからなることを特徴とする請求項12または13に記載の不揮発性メモリ装置。
- 前記第3トランジスタ及び第4トランジスタが、nチャネルを有するトランジスタからなることを特徴とする請求項12または13に記載の不揮発性メモリ装置。
- 前記第4トランジスタのチャネルが、互いに同一または異なる幅及び長さを有するトランジスタからなることを特徴とする請求項12または13に記載の不揮発性メモリ装置。
- 前記外部バイアスが、一定の電圧の大きさで変動する可変電圧であることを特徴とする請求項10に記載の不揮発性メモリ装置。
- 前記第2電流ミラーが、
前記第1電流ミラーの入力端と接地電圧端との間に接続された第3トランジスタと、
第1ノードと接地電圧端との間に接続され、かつ、ゲートが前記第3トランジスタのゲートと共通に前記第1ノードに接続された第4トランジスタと、
前記外部バイアスを前記第1ノードに伝達する第1スイッチング手段と、
を備えることを特徴とする請求項17に記載の不揮発性メモリ装置。 - 前記第2電流ミラーが、
前記第1電流ミラーの入力端と第1ノードとの間に接続された第3トランジスタと、
前記第1ノードと第2ノードとの間に接続され、かつ、ゲートが前記第3トランジスタのゲートと共通に前記第2ノードに接続された第4トランジスタと、
前記第1ノードと接地電圧端との間に接続された第1スイッチング手段と、
を備えることを特徴とする請求項17に記載の不揮発性メモリ装置。 - 前記第1スイッチング手段が、トランジスタからなることを特徴とする請求項18または19に記載の不揮発性メモリ装置。
- 前記第3トランジスタ及び第4トランジスタが、nチャネルを有するトランジスタからなることを特徴とする請求項18または19に記載の不揮発性メモリ装置。
- 前記単位セルが、
第3ノードと接地電圧端との間に接続されたアンチヒューズと、
前記第3ノードに接続され、前記第3ノードに書き込み電圧を伝達する第3スイッチング手段と、
前記第3ノードと前記単位セルの出力端との間に接続され、前記第3ノードに読み出し電圧を伝達する第4スイッチング手段と、
を備えることを特徴とする請求項1、2、3、5、6、8、10、11、12、13、17、18及び19のいずれか1項に記載の不揮発性メモリ装置。 - 前記感知手段が、インバータからなることを特徴とする請求項1、2、3、5、6、8、10、11、12、13、17、18及び19のいずれか1項に記載の不揮発性メモリ装置。
- 複数の単位セルがマトリクス型に配列されたセルアレイと、
前記複数の単位セルの出力端に共通に接続された複数のデータラインと、
該データラインからデータを感知する複数の感知手段と、
入力電圧を可変させ、可変した読み出し電圧を前記データラインに供給する読み出し電圧可変手段と、
を備えることを特徴とする不揮発性メモリ装置。 - 前記読み出し電圧可変手段が、
前記入力電圧を受けて前記データラインに可変した読み出し電圧を供給する第1電流ミラーと、
該第1電流ミラーの入力端に可変電流を供給する可変電流供給部と、
を備えることを特徴とする請求項24に記載の不揮発性メモリ装置。 - 前記第1電流ミラーが、
電源電圧端と前記データラインとに接続された第1トランジスタと、
前記可変電流供給部の出力端と電源電圧端との間に接続され、かつ、ゲートが前記第1トランジスタのゲートと共通に前記可変電流供給部の出力端に接続された第2トランジスタと、
を備えることを特徴とする請求項25に記載の不揮発性メモリ装置。 - 前記可変電流供給部が、
前記第1電流ミラーの入力端と接地電圧端との間に直列に接続された複数の抵抗と、
該複数の抵抗にそれぞれ並列に接続された複数の第1スイッチング手段と、
を備えることを特徴とする請求項26に記載の不揮発性メモリ装置。 - 前記可変電流供給部が、前記第1電流ミラーの入力端と接地電圧端との間に並列に接続された複数のトランジスタからなることを特徴とする請求項26に記載の不揮発性メモリ装置。
- 前記可変電流供給部が、外部バイアスを受けて前記第1電流ミラーの入力端に前記可変電流を供給する第2電流ミラーからなることを特徴とする請求項26に記載の不揮発性メモリ装置。
- 前記外部バイアスが、一定の電圧の大きさを有する固定電圧であることを特徴とする請求項29に記載の不揮発性メモリ装置。
- 前記第2電流ミラーが、
前記第1電流ミラーの入力端と接地電圧端との間に接続された第3トランジスタと、
第1ノードと接地電圧端との間に並列に接続され、かつ、ゲートが前記第3トランジスタのゲートと接続して共通に前記第1ノードに接続された複数の第4トランジスタと、
該第4トランジスタと前記第1ノードとの間にそれぞれ直列に接続され、前記第1ノードに印加される前記外部バイアスを前記第4トランジスタに伝達する複数の第1スイッチング手段と、
前記外部バイアスを前記第1ノードに伝達する第2スイッチング手段と、
を備えることを特徴とする請求項30に記載の不揮発性メモリ装置。 - 前記第2電流ミラーが、
前記第1電流ミラーの入力端と第1ノードとの間に接続された第3トランジスタと、
前記第1ノードと第2ノードとの間に並列に接続され、かつ、ゲートが前記第3トランジスタのゲートと接続して共通に前記第2ノードに接続された複数の第4トランジスタと、
該第4トランジスタと前記第2ノードとの間にそれぞれ直列に接続され、前記第2ノードに印加される前記外部バイアスを前記第4トランジスタに伝達する複数の第1スイッチング手段と、
前記第1ノードと接地電圧端との間に接続された第2スイッチング手段と、
を備えることを特徴とする請求項30に記載の不揮発性メモリ装置。 - 前記外部バイアスが、一定の電圧の大きさで変動する可変電圧であることを特徴とする請求項29に記載の不揮発性メモリ装置。
- 前記第2電流ミラーが、
前記第1電流ミラーの入力端と接地電圧端との間に接続された第3トランジスタと、
第1ノードと接地電圧端との間に接続され、かつ、ゲートが前記第3トランジスタのゲートと共通に前記第1ノードに接続された第4トランジスタと、
前記外部バイアスを前記第1ノードに伝達する第1スイッチング手段と、
を備えることを特徴とする請求項33に記載の不揮発性メモリ装置。 - 前記第2電流ミラーが、
前記第1電流ミラーの入力端と第1ノードとの間に接続された第3トランジスタと、
前記第1ノードと第2ノードとの間に接続され、かつ、ゲートが前記第3トランジスタのゲートと共通に前記第2ノードに接続された第4トランジスタと、
前記第1ノードと接地電圧端との間に接続された第1スイッチング手段と、
を備えることを特徴とする請求項33に記載の不揮発性メモリ装置。 - 複数の単位セルがマトリクス型に配列されたセルアレイと、
前記複数の単位セルの出力端に共通に接続された複数のデータラインと、
該複数のデータラインからデータを感知する複数の感知手段と、
入力電圧を可変させ、可変した読み出し電圧を前記単位セルの出力端に供給する読み出し電圧可変手段と、
を備えることを特徴とする不揮発性メモリ装置。 - 前記読み出し電圧可変手段が、
前記入力電圧を受けて前記データラインに読み出し電圧を供給する第1電流ミラーと、
該第1電流ミラーの入力端に可変電流を供給する可変電流供給部と、
を備えることを特徴とする請求項36に記載の不揮発性メモリ装置。 - 前記第1電流ミラーが、
電源電圧端と前記データラインとに接続された第1トランジスタと、
前記可変電流供給部の出力端と電源電圧端との間に接続され、かつ、ゲートが前記第1トランジスタのゲートと共通に前記可変電流供給部の出力端に接続された第2トランジスタと、
を備えることを特徴とする請求項37に記載の不揮発性メモリ装置。 - 前記可変電流供給部が、
前記第1電流ミラーの入力端と接地電圧端との間に直列に接続された複数の抵抗と、
該複数の抵抗にそれぞれ並列に接続された複数の第1スイッチング手段と、
を備えることを特徴とする請求項38に記載の不揮発性メモリ装置。 - 前記可変電流供給部が、前記第1電流ミラーの入力端と接地電圧端との間に並列に接続された複数のトランジスタからなることを特徴とする請求項38に記載の不揮発性メモリ装置。
- 前記可変電流供給部が、外部バイアスを受けて前記第1電流ミラーの入力端に前記可変電流を供給する第2電流ミラーからなることを特徴とする請求項38に記載の不揮発性メモリ装置。
- 前記外部バイアスが、一定の電圧の大きさを有する固定電圧であることを特徴とする請求項41に記載の不揮発性メモリ装置。
- 前記第2電流ミラーが、
前記第1電流ミラーの入力端と接地電圧端との間に接続された第3トランジスタと、
第1ノードと接地電圧端との間に並列に接続され、かつ、ゲートが前記第3トランジスタのゲートと接続して共通に前記第1ノードに接続された複数の第4トランジスタと、
該第4トランジスタと前記第1ノードとの間にそれぞれ直列に接続され、前記第1ノードに印加される前記外部バイアスを前記第4トランジスタに伝達する複数の第1スイッチング手段と、
前記外部バイアスを前記第1ノードに伝達する第2スイッチング手段と、
を備えることを特徴とする請求項42に記載の不揮発性メモリ装置。 - 前記第2電流ミラーが、
前記第1電流ミラーの入力端と第1ノードとの間に接続された第3トランジスタと、
前記第1ノードと第2ノードとの間に並列に接続され、かつ、ゲートが前記第3トランジスタのゲートと接続して共通に前記第2ノードに接続された複数の第4トランジスタと、
該第4トランジスタと前記第2ノードとの間にそれぞれ直列に接続され、前記第2ノードに印加される前記外部バイアスを前記第4トランジスタに伝達する複数の第1スイッチング手段と、
前記第1ノードと接地電圧端との間に接続された第2スイッチング手段と、
を備えることを特徴とする請求項42に記載の不揮発性メモリ装置。 - 前記外部バイアスが、一定の電圧の大きさで変動する可変電圧であることを特徴とする請求項41に記載の不揮発性メモリ装置。
- 前記第2電流ミラーが、
前記第1電流ミラーの入力端と接地電圧端との間に接続された第3トランジスタと、
第1ノードと接地電圧端との間に接続され、かつ、ゲートが前記第3トランジスタのゲートと共通に前記第1ノードに接続された第4トランジスタと、
前記外部バイアスを前記第1ノードに伝達する第1スイッチング手段と、
を備えることを特徴とする請求項45に記載の不揮発性メモリ装置。 - 前記第2電流ミラーが、
前記第1電流ミラーの入力端と第1ノードとの間に接続された第3トランジスタと、
前記第1ノードと第2ノードとの間に接続され、かつ、ゲートが前記第3トランジスタのゲートと共通に前記第2ノードに接続された第4トランジスタと、
前記第1ノードと接地電圧端との間に接続された第1スイッチング手段と、
を備えることを特徴とする請求項45に記載の不揮発性メモリ装置。 - 前記単位セルが、
第3ノードと接地電圧端との間に接続されたアンチヒューズと、
前記第3ノードに接続され、当該第3ノードに書き込み電圧を伝達する第3スイッチング手段と、
前記第3ノードと前記単位セルの出力端との間に接続され、前記第3ノードに読み出し電圧を伝達する第4スイッチング手段と、
を備えることを特徴とする請求項24〜47のいずれか1項に記載の不揮発性メモリ装置。 - 前記単位セルの第3スイッチング手段を選択制御する複数の書き込み駆動ラインと、
前記単位セルの第4スイッチング手段を選択制御する複数の読み出し駆動ラインと、
前記単位セルの第3スイッチング手段に書き込み電圧を供給する複数の書き込み電圧供給ラインと、
をさらに備えることを特徴とする請求項48に記載の不揮発性メモリ装置。 - 前記アンチヒューズが、トランジスタまたはキャパシタからなることを特徴とする請求項48に記載の不揮発性メモリ装置。
- 前記感知手段が、インバータからなることを特徴とする請求項48に記載の不揮発性メモリ装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080035208A KR100991911B1 (ko) | 2008-04-16 | 2008-04-16 | 비휘발성 메모리 장치 |
KR10-2008-0035208 | 2008-04-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009259384A true JP2009259384A (ja) | 2009-11-05 |
JP5518360B2 JP5518360B2 (ja) | 2014-06-11 |
Family
ID=41200985
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009089845A Active JP5518360B2 (ja) | 2008-04-16 | 2009-04-02 | 不揮発性メモリ装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8208280B2 (ja) |
JP (1) | JP5518360B2 (ja) |
KR (1) | KR100991911B1 (ja) |
TW (1) | TWI420527B (ja) |
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US20090262567A1 (en) | 2009-10-22 |
KR20090109797A (ko) | 2009-10-21 |
JP5518360B2 (ja) | 2014-06-11 |
TW201001424A (en) | 2010-01-01 |
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Legal Events
Date | Code | Title | Description |
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RD02 | Notification of acceptance of power of attorney |
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|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20110225 |
|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130626 |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
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R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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S111 | Request for change of ownership or part of ownership |
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