TWI574353B - 非揮發性記憶胞結構及其裝置 - Google Patents

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Description

非揮發性記憶胞結構及其裝置
本發明是有關於一種非揮發性記憶胞結構及其裝置，且特別是有關於一種非揮發性記憶胞結構及能以較低工作電壓進行運作的非揮發性記憶裝置。
在習知的技術領域中，浮動式閘極非揮發性記憶體由多個輸入輸出(I/O)型的金屬氧化物半導體場效電晶體(MOSFET)所實現。傳統上非揮發性記憶體的工作電壓不能被降低至低於1.5V。由於輸入輸出型的金屬氧化物半導體場效電晶體最低的閾值電壓在0.9V左右，其低工作電壓(例如1.0V)的架構限制了傳統非揮發性記憶體的效用。
一些習知技術提出利用升壓的方法來解決上述低工作電壓架構的問題。習知的方法是將工作電壓提高(例如至1.2V)，而將此高電壓提供至非揮發性記憶體。這使得非揮發性記憶體必須運作於高電壓下，因而導致其電路大小且其能量消耗量大。
本發明提供一種非揮發性記憶胞結構及其裝置，可以透過低電壓組件來實現，而使得非揮發性記憶裝置的電路大小較小，且能量消耗可以較低。
本發明之一實施例提出一種非揮發性記憶胞結構，包括基板、第一井區、第二井區、第三井區、至少一第一電晶體、第二電晶體以及第三電晶體。第一至第三井區配置於基板上。第一至第三電晶體依序形成於第一至第三井區上。第一電晶體具有第一端耦接至源極線信號。第二電晶體具有第一端耦接至第一電晶體的第二端。第三電晶體具有第一端耦接至第二電晶體的第二端，以及第三電晶體具有第二端耦接至位元線信號。其中，第一電晶體控制端為浮接的，第二電晶體控制端接收偏壓電壓，第三電晶體控制端耦接至字線信號。另外，第三井區及第二井區為相同形式，且第一井區形式與第三井區的形式互補。
本發明之一實施例提出一種非揮發性記憶裝置，包括多個非揮發式記憶胞結構。非揮發式記憶胞結構以陣列排列。非揮發式記憶胞結構包括基板、第一井區、第二井區、第三井區、至少一第一電晶體、第二電晶體以及第三電晶體。第一至第三井區配置於該基板上。第一至第三電晶體依序形成於第一至第三井區上。第一電晶體具有第一端耦接至源極線信號。第二電晶體具有第一端耦接至第一電晶體的第二端。第三電晶體具有第一端耦接至第二電晶體的第二端，以及第三電晶體具有第二端耦接至位元 線信號。其中，第一電晶體控制端為浮接的，第二電晶體控制端接收偏壓電壓，第三電晶體控制端耦接至字線信號。另外，第三井區及第二井區為相同形式，且第一井區形式與第三井區形式的互補。
基於上述，在本發明之實施例的非揮發性記憶胞結構及其裝置中，由於第二電晶體作為分壓電晶體，其阻隔來自源極線信號的高電壓。因此第三電晶體可以透過較低操作電壓的電晶體來實現。舉例而言，第三電晶體可以透過核心(core)電晶體而非輸入輸出型的(I/O)電晶體來實現，因而使得非揮發性記憶裝置的電路大小較小，且能源消耗量較低。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、400、600、700、MC1_11-MC1_33、MC2_11-MC2_33、
MC3_11-MC3_33‧‧‧非揮發性記憶胞結構
110、410‧‧‧基板
121、122、421、422、423‧‧‧井區
131、132、133、134、135、136、431、432、433、434、436、437‧‧‧摻雜區
450‧‧‧深摻雜井區層
610‧‧‧字線驅動器
71、72、73、700‧‧‧非揮發性記憶裝置
710、711、712、713‧‧‧記憶陣列
720‧‧‧Y路徑電路
730‧‧‧電壓產生器
740‧‧‧感測放大器
750‧‧‧X解碼器
800‧‧‧偏壓電壓產生電路
900‧‧‧參考電壓產生電路
BL‧‧‧位元線信號
BL1-BL3‧‧‧位元線
C1‧‧‧電容
CA‧‧‧第一控制信號
CB‧‧‧第二控制信號
CBB‧‧‧反向第二控制信號
CLOAD‧‧‧負載電容
GO1、GO2、GO3‧‧‧閘極氧化層
IV1‧‧‧反向器
MP、N1、N2、N3、N4、N5、T1、T2、T3‧‧‧電晶體
OE‧‧‧輸出端
PO1、PO2、PO3‧‧‧多晶矽閘極
R1-R3‧‧‧電阻
SL‧‧‧源極線信號
T1、T2、T3‧‧‧時間點
VBP‧‧‧偏壓電壓
VBST、VEP‧‧‧電壓
VDD、VPP‧‧‧工作電壓
VPW‧‧‧參考電壓
VSS‧‧‧參考接地
WIR1、WIR2、WIR3‧‧‧導線
WL、WLN1、WLN2、WLN3‧‧‧字線信號
YP‧‧‧Y解碼信號
圖1 繪示本發明一實施例之非揮發性記憶胞結構的示意圖。
圖2 繪示非揮發性記憶胞結構100的等效電路圖。
圖3 繪示本發明一實施例之非揮發性記憶胞結構的等效電路圖。
圖4 繪示本發明另一實施例之非揮發性記憶胞結構的示意圖。
圖5 繪示非揮發性記憶胞結構400的等效電路圖。
圖6 繪示本發明一實施例之非揮發性記憶胞結構的等效電路圖。
圖7A~7D 繪示本發明之其他實施例之非揮發性記憶裝置的示意圖。
圖8A 繪示本發明一實施例之一部分的電壓產生器730的等效電路圖。
圖8B 繪示偏壓電壓產生電路800的波形圖。
圖9 繪示本發明一實施例之一部分的電壓產生器730的等效電路圖。
圖1繪示本發明一實施例之非揮發性記憶胞結構的示意 圖。請參考圖1，非揮發性記憶胞結構100包括基板110、井區121、井區122，以及電晶體T1-T3。井區121以及井區122配置於基板110上。電晶體T3以及電晶體T2形成於井區121上，而電晶體T1形成於井區122上。另外，電晶體T1的第一端耦接至源極線信號SL，且電晶體T1的第二端經由導線WIR1耦接至電晶體T2的第二端。電晶體T1控制端為浮接的。在本實施例中，電晶體T1包括多晶矽閘極PO1、閘極氧化層GO1以及摻雜區135至136。 摻雜區135及摻雜區136位於井區122，閘極氧化層GO1覆蓋井區122於摻雜區135至136的中間區域，而多晶矽閘極PO1覆蓋閘極氧化層GO1。基板110可以為P型基板。電晶體T1可以為具 有浮接多晶矽閘極PO1的P型金屬氧化物半導體場效電晶體(MOSFET)。而電晶體T1用以透過儲存電荷來儲存資料。另外，摻雜區135至136為P+摻雜區，而井區122為N型井區。
在本實施例中，摻雜區136形成電晶體T1的第一端，而摻雜區136耦接至源極線信號SL。摻雜區135形成電晶體T1的第二端，而摻雜區135耦接至導線WIR1。另外，多晶矽閘極PO1形成電晶體T1的控制端，且多晶矽閘極PO1為浮接的。
第二個電晶體T2包括多晶矽閘極PO2、閘極氧化層GO2以及摻雜區133至134。摻雜區133至134位於井區121，閘極氧化層GO2覆蓋於井區121於摻雜區133至134之間的區域之上，且多晶矽閘極PO2覆蓋於閘極氧化層GO2上。電晶體T2可以是一個N型金屬氧化物半導體場效電晶體。另外，摻雜區133至134可以是N+摻雜區，而井區121可以為P型井區。第三個電晶體T3包括多晶矽閘極PO3、閘極氧化層GO3以及摻雜區131至133。摻雜區131至133位於井區121，閘極氧化層GO3覆蓋於井區121於摻雜區132至133之間的區域之上，且多晶矽閘極PO3覆蓋於閘極氧化層GO3上。電晶體T3可以是一個N型金屬氧化物半導體場效電晶體。另外，摻雜區132可以是N+摻雜區，而摻雜區131可以為P+摻雜區。
電晶體T2以及T3共用摻雜區133作為其電極，而摻雜區133形成電晶體T2的第二端以及電晶體T3的第一端。摻雜區134形成電晶體T2的第一端，且摻雜區134耦接至導線WIR1。 電晶體T2的多晶矽閘極PO2形成電晶體T2的控制端，且多晶矽閘極PO2耦接至偏壓電壓VBP。電晶體T2的第二端透過共用的摻雜區133耦接至電晶體T3的第一端。除此之外，多晶矽閘極PO3形成電晶體T3的控制端，且多晶矽閘極PO3耦接至字線信號WL。摻雜區132形成電晶體T3的第一端，且摻雜區132耦接至位元線信號BL。另外，摻雜區131形成電晶體T3及T2的基極，且摻雜區131耦接至參考接地VSS。
請參考圖1以及圖2，圖2繪示非揮發性記憶胞結構100的等效電路圖。在圖2中，電晶體T2串聯耦接於電晶體T1與電晶體T3之間，且電晶體T2用以作為電壓分壓電晶體來阻擋來自源極線信號SL的高電壓。詳言之，當電晶體接收到高電壓值的源極線信號時，電晶體T2降低來自源極線信號SL的高電壓值且防止電晶體T3直接承受此高電壓值。在本實施例中，電晶體T1可以是輸入輸出型態的P型金屬氧化物半導體場效電晶體，其可以承受高電壓以進行運作。電晶體T2可以是一個具有額定或低閾值電壓的輸入輸出N型金屬氧化物半導體場效電晶體。當電晶體T2為具有額定閾值電壓的輸入輸出N型金屬氧化物半導體場效電晶體時，偏壓電壓VBP的電壓值高於非揮發性記憶胞結構100的工作電壓VDD之電壓值。除此之外，當電晶體T2為具有低閾值電壓的輸入輸出N型金屬氧化物半導體場效電晶體時，工作電壓VDD即設定為偏壓電壓VBP。
當電晶體T3沒有承受來自源極線信號的高電壓值時，電 晶體T3可以為具較小工作電壓的核心N型金屬氧化物半導體場效電晶體所組成。由於本領域之技術人員了解核心金屬氧化物半導體場效電晶體的電路大小係小於輸入輸出金屬氧化物半導體場效電晶體的電路大小。因此非揮發性記憶胞結構100的電路尺寸可以被縮減。
請參考圖3，圖3繪示本發明一實施例之非揮發性記憶胞結構的等效電路圖。在圖3中，多個電晶體T1_1至T1_3取代圖2中的電晶體T1。電晶體T1_1至T1_3的閘極皆為浮接的，且用以儲存電荷來儲存資料。此外，電晶體T1_1至T1_3的數量可由設計者更改，並不受限於此。
請參考圖4，圖4繪示本發明另一實施例之非揮發性記憶胞結構的示意圖。非揮發性記憶胞結構400包括基板410、深摻雜井區層450、井區421至423，以及電晶體T1至T3。深摻雜井區層450配置於基板410之上，且井區421至423位於深摻雜井區層450之上。電晶體T2及T3分別形成於井區421及422之上，且電晶體T1形成於井區423之上。值得注意的是，井區421和井區422為隔離的。在電晶體T1中，形成自摻雜區437的第一端耦接源極線信號SL，而形成自摻雜區436的第二端經由導線WIR2耦接電晶體T2，且形成自多晶矽閘極PO1的控制端是浮接的。在電晶體T2中，形成自摻雜區434的第一端經由導線WIR2耦接電晶體T1的第二端，形成自摻雜區433的第二端經由導線WIR3耦接電晶體T3，而形成自多晶矽閘極PO2的控制端耦接工作電壓 VDD，且形成自摻雜區435的基極耦接參考電壓VPW。在電晶體T3中，形成自摻雜區432的第一端經由導線WIR3耦接電晶體T2的第二端，而形成自摻雜區431的第二端耦接位元線信號BL，且形成自多晶矽閘極PO3的控制端耦接字線信號WL。
在本實施例中，基板410可以是P型基板，深摻雜井區 層450是N型深摻雜井區層，井區421及422為P型井區，且井區423為N型井區。除此之外，摻雜區431至434為N型井區，且摻雜區435至437為P型井區。也就是說，電晶體T1是P型金屬氧化物半導體場效電晶體，且電晶體T2至T3為N型金屬氧化物半導體場效電晶體。
請參考圖4及圖5，圖5繪示非揮發性記憶胞結構400 的等效電路圖。在圖5中，電晶體T2串聯耦接於電晶體T1與電晶體T3之間，且電晶體T2用以作為電壓分擔電晶體來阻擋來自源極線信號SL的高電壓。詳言之，電晶體T1可以由輸入輸出P型金屬氧化物半導體場效電晶體所組成，來接收具高電壓值的源極線信號。電晶體T2防止源極線信號SL的高電壓值施加於電晶體T3。因此，電晶體T3可以由具有較低工作電壓及較小電路大小的核心N型金屬氧化物半導體場效電晶體所組成。
除此之外，電晶體T2可以是具隔離的額定閾值電壓的金 屬氧化物半導體場效電晶體。電晶體T2的基極可以耦接施加於P型井區422的參考電壓VPW。參考電壓VPW的電壓值小於井區422與深摻雜井區層450所形成之P-N二極體的導通電壓，且電 晶體T2的閾值電壓由於反主體效應(reverse body effect)而減小。
請參考圖6，圖6繪示本發明一實施例之非揮發性記憶胞結構的等效電路圖。不同於非揮發性記憶胞結構100，在非揮發性記憶胞結構600中，電晶體T4耦接於電晶體T1與源極線信號SL之間。電晶體T4的第一端耦接源極線信號SL，電晶體T4的第二端耦接電晶體T1，且電晶體T4的控制端接收字線信號WL。除此之外，在本實施例中，電晶體T3的控制端接收Y解碼信號YP，且電晶體T3的第二端可以直接連接感測放大器。也就是說，電晶體T3可以安排在非揮發性記憶裝置的Y路徑電路中。由於電晶體可以由具較低工作電壓與較小電路大小的核心金屬氧化物半導體場效電晶體所組成，Y路徑電路的電路大小可以相對應地被縮小。
值得注意的是，非揮發性記憶胞結構600的字線信號WL是由字線驅動器610所產生。字線驅動器610接收電壓VBST且根據電壓VBST執行負向升壓動作來產生字線信號WL。
請參考圖7A，圖7A繪示本發明之其他實施例之非揮發性記憶裝置的方塊示意圖。非揮發性記憶胞結構700包括記憶陣列710、Y路徑電路720、電壓產生器730、感測放大器740以及X解碼器750。記憶陣列710由多個非揮發性記憶胞結構所組成，例如是圖2、3、5以及6之中的非揮發性記憶胞結構。工作電壓VPP被提供至非揮發性記憶胞結構的源極線信號。其他工作電壓VDD可以被提供至電壓產生器730，且電壓產生器730用以產生偏壓電壓VBP以及參考電壓VPW。偏壓電壓VBP與參考電壓VPW 被提供至記憶陣列710之中的非揮發性記憶胞結構。其中工作電壓VPP的電壓值大於工作電壓VDD的電壓值。X解碼器750用以解碼位址資訊來存取記憶陣列710，且Y路徑電路720用以耦接記憶陣列710的位元線BL來在感測放大器740與記憶陣列710之間傳輸資料資訊。
請參考圖7B，圖7B繪示圖7A之一實施例之非揮發性記憶裝置的電路圖。在圖7B中，非揮發性記憶裝置71包括記憶陣列711、Y路徑電路720以及電壓產生器730，而記憶陣列711包括多個非揮發性記憶胞結構MC1_11至MC1_33，且每個非揮發性記憶胞結構MC1_11至MC1_33可以由非揮發性記憶胞結構400所組成。非揮發性記憶裝置71更包括多個字線、多個位元線以及多個源極線。每個同一排的字線耦接至非揮發性記憶胞結構。字線分別用以接收多個字線信號WLN1至WLN3。詳言之，字線信號WLN1被提供至非揮發性記憶胞結構MC1_11至MC1_13，字線信號WLN2被提供至非揮發性記憶胞結構MC1_21至MC1_23，而字線信號WLN3被提供至非揮發性記憶胞結構MC1_31至MC1_33。源極線信號SL被提供至所有非揮發性記憶胞結構MC1_11至MC1_33的源極線。每個同一行的位元線BL1-BL3耦接至非揮發性記憶胞結構。詳言之，位元線BL1耦接至非揮發性記憶胞結構MC1_11、MC1_21以及MC1_31，位元線BL2耦接至非揮發性記憶胞結構MC1_12、MC1_22以及MC1_32，而位元線BL3耦接至非揮發性記憶胞結構MC1_13、MC1_23以及MC1_33。 偏壓電壓VBP與參考電壓VPW被提供至所有非揮發性記憶胞結構MC1_11至MC1_33。其中偏壓電壓VBP可以等於非揮發性記憶裝置700中的工作電壓VDD。
舉例而言，電晶體N1及N2可以配置於N型深摻雜井區層(deep doping N-type well，DNW)，而參考電壓VPW可以施加於電晶體N1的基極。電晶體N1的控制端接收偏壓電壓VBP。電晶體N2可以為核心電晶體並串聯耦接於位元線BL2與電晶體N1之間，且電晶體N2的控制端接收字線信號WLN2。
Y路徑電路720經由位元線BL1至BL3耦接至記憶陣列711來接收來自記憶陣列711的位元線信號。值得注意的是，記憶陣列710的非揮發性記憶胞結構之中的電晶體T3可以被安排於Y路徑電路720之中。
電壓產生器730耦接於記憶陣列710並產生偏壓電壓VBP與參考電壓VPW。在一些實施例中，偏壓電壓VBP由對工作電壓VDD升壓來產生。參考電壓VPW可以由對工作電壓VDD分壓來產生。
請參考表一，表一為圖7B之非揮發性記憶裝置71電壓設定的一實施例。表一呈現如下：
在表一中，參考電壓VPW施加於圖7B中電晶體N1的基極。電晶體N1配置於N型深摻雜井區層，且參考電壓VPW可以設定為0.5V。偏壓電壓VBP施加於圖7B中電晶體N1的控制端，且偏壓電壓VBP可以設定為1.0V。
此外，字線電壓根據非揮發性記憶胞結構的工作模式來設定。在讀取模式中，施加於所選擇之記憶胞的字線電壓設定為1.0V，施加於非選擇之記憶胞的字線電壓設定為0V。在編程模式中，施加於所選擇之記憶胞的字線電壓設定為1.0V，施加於非選擇之記憶胞的字線電壓設定為0V。另外，在讀取模式中，位元線電壓保持0V，而在編程模式中，位元線電壓根據編程資料所選擇記憶胞而改變。
請參考圖7C，圖7C繪示圖7A之實施例之非揮發性記憶裝置的其他電路圖。在圖7C中，非揮發性記憶裝置72包括記憶陣列712、Y路徑電路720以及電壓產生器730，而記憶陣列712包括多個非揮發性記憶胞結構MC2_11至MC2_33，且每個非揮發性記憶胞結構MC2_11至MC2_33可以由非揮發性記憶胞結構100所組成。非揮發性記憶裝置72更包括多個字線、多個位元線以及多個源極線。每個同一列的字線耦接至非揮發性記憶胞結構。字線用以分別接收多個字線信號WLN1至WLN3。詳言之，字線信號WLN1被提供至非揮發性記憶胞結構MC2_11-MC2_13，字線信號WLN2被提供至非揮發性記憶胞結構MC2_21-MC2_23，而字線信號WLN3被提供至非揮發性記憶胞結構MC2_31-MC2_33。源極 線信號SL被提供至所有非揮發性記憶胞結構的源極線。每個同一行的位元線BL1至BL3耦接只非揮發性記憶胞結構。詳言之，位元線BL1耦接至非揮發性記憶胞結構MC2_11、MC2_21、MC2_31，位元線BL2耦接至非揮發性記憶胞結構MC2_12、MC2_22、MC2_32，而位元線BL3耦接至非揮發性記憶胞結構MC2_13、MC2_23、MC2_33。偏壓電壓VBP以及參考電壓VPW被提供至所有非揮發性記憶胞結構MC2_11-MC2_33。
舉例而言，在非揮發性記憶胞結構MC2_22中，字線信號WLN2被提供至電晶體N4的控制端，偏壓電壓VBP被提供至電晶體N3的控制端，且參考電壓VPW被提供至電晶體N3的基極與N4的基極。
由於電晶體N3是低閾值輸入輸出金屬氧化物半導體場效電晶體(原生型(native)輸入輸出N型金屬氧化物半導體場效電晶體)，當偏壓電壓VBP的電壓值等於工作電壓VDD的電壓值，電晶體N3被開啟。另外，在記憶胞結構於編程模式時，電晶體N3可提供電壓分壓動作來保護薄的金屬氧化物半導體場效電晶體(電晶體N4)。如此一來，電晶體N4可以為核心金屬氧化物半導體場效電晶體，且可以被工作電壓VDD來有效驅動。
除此之外，電晶體N3也可以為一額定(nominal)的金屬氧化物半導體場效電晶體。
請參考表二，表二為圖7C之非揮發性記憶裝置700電壓設定的一實施例。表二呈現如下：
值得注意的是，在表二中，參考電壓VPW施加在電晶體N3的基極上，其中電晶體N3可以為圖7C中的額定金屬氧化物半導體場效電晶體，且參考電壓VPW可以設定為0V(參考接地VSS)。因為電晶體N3及N4配置於相同的井區121，電晶體N4的基極也接收到參考電壓VPW。
偏壓電壓VBP施加於圖7C中電晶體N3的控制端。在表二中，電晶體N3為額定電晶體，且偏壓電壓VBP可以設定為1.5V。
請參考表三，表三為圖7C之非揮發性記憶裝置700電壓設定的另一實施例。表三呈現如下：
在表三中，參考電壓VPW施加於電晶體N3的基極，且參考電壓VPW可以設定為0V(參考接地VSS)。另外，偏壓電壓VBP施加於圖7C中電晶體N3的控制端，而電晶體N3為原生電晶體，且偏壓電壓VBP可以設定為1.0V。
接著，請參考圖7D，圖7D繪示圖7A之實施例之非揮發性記憶裝置的其他電路圖。在圖7D中，非揮發性記憶裝置73包括記憶陣列713、Y路徑電路720以及電壓產生器730，且記憶陣列713包括多個非揮發性記憶胞結構MC3_11至MC3_33。非揮發性記憶裝置73更包括多個字線、多個位元線以及多個源極線。每個同一列的字線偶接至非揮發性記憶胞結構。字線用以分別接收多個字線信號WLN1至WLN3。詳言之，字線信號WLN1被提供至非揮發性記憶胞結構MC3_11-MC3_13，字線信號WLN2被提供至非揮發性記憶胞結構MC3_21-MC3_23，而字線信號WLN3被提供至非揮發性記憶胞結構MC3_31-MC3_33。源極線信號SL被提供至所有非揮發性記憶胞結構的源極線MC3_11-MC3_33。每個同一行的位元線BL1至BL3耦接只非揮發性記憶胞結構。詳言之，位元線BL1耦接至非揮發性記憶胞結構MC3_11、MC3_21、MC3_31，位元線BL2耦接至非揮發性記憶胞結構MC3_12、MC3_22、MC3_32，而位元線BL3耦接至非揮發性記憶胞結構MC3_13、MC3_23、MC3_33。偏壓電壓VBP以及參考電壓VPW被提供至所有非揮發性記憶胞結構MC3_11-MC3_33。
在記憶胞結構中N型電晶體的控制端耦接至相同的字線。舉例而言，在非揮發性記憶胞結構MC3_22，電晶體N5的控制端可以改為耦接以接收字線信號WLN2。表四為圖7D之非揮發性記憶裝置700電壓設定的一實施例。表四呈現如下：
請參考圖8A以及圖8B，圖8A繪示本發明一實施例之 一部分的電壓產生器730的等效電路圖。在圖8A中，偏壓電壓產生電路800用以產生偏壓電壓VBP，且偏壓電壓產生電路800包括電晶體MP、反向器IV1以及電容C1。電晶體MP為P型金屬氧化物半導體場效電晶體耦接於工作電壓VDD與電壓產生器730的輸出端OE之間。電晶體MP執行一開關，且第一控制信號CA控制電晶體MP開啟或阻斷。反向器IV1接收第二控制信號CB，並傳送反向第二控制信號CBB至電容C1的第一端。電容C1的第二端耦接至輸出端OE並提供偏壓電壓VBP來驅動負載電容CLOAD。
請參考圖8B，圖8B繪示偏壓電壓產生電路800的波形 圖。在時間點T1之前，電晶體MP根據第一控制信號CA開啟，且偏壓電壓VBP等於工作電壓VDD。於時間點T1上，第一控制信號CA轉換至與工作電壓VDD相等。於時間點T2上，第二控制信號CB轉換，而反向第二控制信號CBB從低電壓轉換到高電壓。於時間點T3上(時間點T1與時間點T2之後)，第一控制信號CA更轉換至與電壓VEP相等。換句話說，偏壓電壓VBP的電壓值被提高，且在時間點T3之後，偏壓電壓VBP的電壓值高於 工作電壓VDD。
請參考圖9，圖9繪示本發明一實施例之一部分的電壓產生器730的等效電路圖。在圖9中，參考電壓產生電路900包括多個電阻R1至R3。電阻R1至R3串聯耦接於工作電壓VDD與參考接地VSS之間。參考電壓VPW可以由電阻R2與R3的連接端取得。此外，參考電壓產生電路900中的電阻數量可以由設計者進行調整，且電阻R1至R3的電阻值可由設計者根據非揮發性記憶裝置之設計規範而決定。
綜上所述，本發明之實施例提供一電晶體來分擔來自源 極線信號的高電壓，而配置於旁的另一電晶體可以由核心電晶體所組成。也就是說，並非所有非揮發性記憶胞結構之電晶體必須由輸入輸出電晶體所組成，且其中一些電晶體可以由核心電晶體組成，來縮減非揮發性記憶胞結構的電路大小。除此之外，由於核心電晶體可以由較低電壓值的工作電壓來運作，其能源消耗量也因此減少。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧非揮發性記憶胞結構
110‧‧‧基板
121、122‧‧‧井區
131、132、133、134、135、136‧‧‧摻雜區
BL‧‧‧位元線信號
GO1、GO2、GO3‧‧‧閘極氧化層
T1-T3‧‧‧電晶體
PO1、PO2、PO3‧‧‧多晶矽閘極
SL‧‧‧源極線信號
VBP‧‧‧偏壓電壓
VSS‧‧‧參考接地
WIR1‧‧‧導線
WL‧‧‧字線信號

Claims (19)

  1. 一種非揮發性記憶胞結構，包括：一基板；一第一井區，配置於該基板上；一第二井區，配置於該基板上；一第三井區，配置於該基板上；至少一第一電晶體，形成於該第一井區上，具有第一端耦接至一源極線信號；一第二電晶體，形成於該第二井區上，具有第一端耦接至該第一電晶體的第二端；以及一第三電晶體，形成於該第三井區上，具有第一端耦接至該第二電晶體的第二端，以及該第三電晶體具有第二端耦接至一位元線信號，其中，該第一電晶體控制端為浮接的，該第二電晶體的控制端接收一偏壓電壓，且該第三電晶體的控制端耦接至一字線信號或一Y解碼信號，其中，該第三井區及該第二井區為相同形式，且該第一井區形式與該第三井區的形式互補，其中該第三井區及該第二井區為相同井區，其中該第二電晶體為原生型金屬氧化物半導體場效電晶體。
  2. 一種非揮發性記憶胞結構，包括：一基板；一第一井區，配置於該基板上； 一第二井區，配置於該基板上；一第三井區，配置於該基板上；至少一第一電晶體，形成於該第一井區上，具有第一端耦接至一源極線信號；一第二電晶體，形成於該第二井區上，具有第一端耦接至該第一電晶體的第二端；以及一第三電晶體，形成於該第三井區上，具有第一端耦接至該第二電晶體的第二端，以及該第三電晶體具有第二端耦接至一位元線信號，其中，該第一電晶體控制端為浮接的，該第二電晶體的控制端接收一偏壓電壓，且該第三電晶體的控制端耦接至一字線信號或一Y解碼信號，其中，該第三井區及該第二井區為相同形式，且該第一井區形式與該第三井區的形式互補，其中該第三井區及該第二井區為相同井區，其中該第一電晶體為P型電晶體，該第二電晶體以及該第三電晶體為N型電晶體，以及該第二電晶體和該第三電晶體的基極耦接至一參考接地。
  3. 一種非揮發性記憶胞結構，包括：一基板；一第一井區，配置於該基板上；一第二井區，配置於該基板上；一第三井區，配置於該基板上；至少一第一電晶體，形成於該第一井區上，具有第一端耦接 至一源極線信號；一第二電晶體，形成於該第二井區上，具有第一端耦接至該第一電晶體的第二端；以及一第三電晶體，形成於該第三井區上，具有第一端耦接至該第二電晶體的第二端，以及該第三電晶體具有第二端耦接至一位元線信號，其中，該第一電晶體控制端為浮接的，該第二電晶體的控制端接收一偏壓電壓，且該第三電晶體的控制端耦接至一字線信號或一Y解碼信號，其中，該第三井區及該第二井區為相同形式，且該第一井區形式與該第三井區的形式互補，其中該第三井區及該第二井區相隔離。
  4. 如申請專利範圍第3項所述之非揮發性記憶胞結構，更包括：一深摻雜井區層，配置於該基板與該第一井區至該第三井區之間。
  5. 如申請專利範圍第3項所述之非揮發性記憶胞結構，其中該第一電晶體為P型電晶體，該第二電晶體及該第三電晶體為N型電晶體，該第三電晶體的基極耦接至一參考接地，且該第二電晶體的基極耦接至一參考電壓。
  6. 如申請專利範圍第5項所述之非揮發性記憶胞結構，其中該參考接地的電壓值小於該參考電壓的電壓值。
  7. 一種非揮發性記憶胞結構，包括： 一基板；一第一井區，配置於該基板上；一第二井區，配置於該基板上；一第三井區，配置於該基板上；至少一第一電晶體，形成於該第一井區上，具有第一端耦接至一源極線信號；一第二電晶體，形成於該第二井區上，具有第一端耦接至該第一電晶體的第二端；一第三電晶體，形成於該第三井區上，具有第一端耦接至該第二電晶體的第二端，以及該第三電晶體具有第二端耦接至一位元線信號；以及一第四電晶體，具有耦接一選擇信號的第一端，該第四電晶體具有第二端耦接至該第一電晶體的第一端，以及該第四電晶體具有接收該字線信號的控制端，其中該第三電晶體的控制端接收一Y解碼信號，其中，該第一電晶體控制端為浮接的，該第二電晶體的控制端接收一偏壓電壓，且該第三電晶體的控制端耦接至一字線信號或該Y解碼信號，其中，該第三井區及該第二井區為相同形式，且該第一井區形式與該第三井區的形式互補。
  8. 一種非揮發性記憶胞結構，包括：一基板；一第一井區，配置於該基板上； 一第二井區，配置於該基板上；一第三井區，配置於該基板上；至少一第一電晶體，形成於該第一井區上，具有第一端耦接至一源極線信號；一第二電晶體，形成於該第二井區上，具有第一端耦接至該第一電晶體的第二端；以及一第三電晶體，形成於該第三井區上，具有第一端耦接至該第二電晶體的第二端，以及該第三電晶體具有第二端耦接至一位元線信號，其中，該第一電晶體控制端為浮接的，該第二電晶體的控制端接收一偏壓電壓，且該第三電晶體的控制端耦接至一字線信號或一Y解碼信號，其中，該第三井區及該第二井區為相同形式，且該第一井區形式與該第三井區的形式互補，其中該字線信號提供該偏壓電壓。
  9. 一種非揮發性記憶裝置，包括：多個源極線；多個位元線；多個字線；一電壓產生器，用以根據一工作電壓產生一偏壓電壓；以及多個非揮發式記憶胞結構，以陣列排列，該些非揮發式記憶胞結構耦接至該電壓產生器，其中各該非揮發式記憶胞結構包括：一基板； 一第一井區，配置於該基板上；一第二井區，配置於該基板上；一第三井區，配置於該基板上；至少一第一電晶體，形成於該第一井區上，具有第一端耦接至一源極線信號；一第二電晶體，形成於該第二井區上，具有第一端耦接至該第一電晶體的第二端；以及一第三電晶體，形成於該第三井區上，具有第一端耦接至該第二電晶體的第二端，以及該第三電晶體具有第二端耦接到該位元線信號，其中，該第一電晶體控制端為浮接的，該第二電晶體控制端接收該偏壓電壓，且該第三電晶體控制端耦接至該字線或一Y解碼信號，其中，該第三井區及該第二井區為相同形式，且該第一井區形式與該第三井區的形式互補。
  10. 如申請專利範圍第9項所述之非揮發性記憶裝置，其中該第三井區及該第二井區為相同井區。
  11. 一種非揮發性記憶裝置，包括：多個源極線；多個位元線；多個字線；以及多個非揮發式記憶胞結構，以陣列排列，其中各該非揮發式記憶胞結構包括： 一基板；一第一井區，配置於該基板上；一第二井區，配置於該基板上；一第三井區，配置於該基板上；至少一第一電晶體，形成於該第一井區上，具有第一端耦接至一源極線信號；一第二電晶體，形成於該第二井區上，具有第一端耦接至該第一電晶體的第二端；以及一第三電晶體，形成於該第三井區上，具有第一端耦接至該第二電晶體的第二端，以及該第三電晶體具有第二端耦接到該位元線信號，其中，該第一電晶體控制端為浮接的，該第二電晶體控制端接收該偏壓電壓，且該第三電晶體控制端耦接至該字線或一Y解碼信號，其中，該第三井區及該第二井區為相同井區，且該第一井區形式與該第三井區的形式互補，其中該第二電晶體為原生型金屬氧化物半導體場效電晶體。
  12. 一種非揮發性記憶裝置，包括：多個源極線；多個位元線；多個字線；以及多個非揮發式記憶胞結構，以陣列排列，其中各該非揮發式記憶胞結構包括： 一基板；一第一井區，配置於該基板上；一第二井區，配置於該基板上；一第三井區，配置於該基板上；至少一第一電晶體，形成於該第一井區上，具有第一端耦接至一源極線信號；一第二電晶體，形成於該第二井區上，具有第一端耦接至該第一電晶體的第二端；以及一第三電晶體，形成於該第三井區上，具有第一端耦接至該第二電晶體的第二端，以及該第三電晶體具有第二端耦接到該位元線信號，其中，該第一電晶體控制端為浮接的，該第二電晶體控制端接收該偏壓電壓，且該第三電晶體控制端耦接至該字線或一Y解碼信號，其中，該第三井區及該第二井區為相同井區，且該第一井區形式與該第三井區的形式互補，其中該第一電晶體為P型電晶體，該第二電晶體以及該第三電晶體為N型電晶體，以及該第二電晶體和該第三電晶體的基極耦接至一參考接地。
  13. 一種非揮發性記憶裝置，包括：多個源極線；多個位元線；多個字線；以及多個非揮發式記憶胞結構，以陣列排列，其中各該非揮發式 記憶胞結構包括：一基板；一第一井區，配置於該基板上；一第二井區，配置於該基板上；一第三井區，配置於該基板上；至少一第一電晶體，形成於該第一井區上，具有第一端耦接至一源極線信號；一第二電晶體，形成於該第二井區上，具有第一端耦接至該第一電晶體的第二端；以及一第三電晶體，形成於該第三井區上，具有第一端耦接至該第二電晶體的第二端，以及該第三電晶體具有第二端耦接到該位元線信號，其中，該第一電晶體控制端為浮接的，該第二電晶體控制端接收該偏壓電壓，且該第三電晶體控制端耦接至該字線或一Y解碼信號，其中，該第三井區及該第二井區為相同形式，且該第一井區形式與該第三井區的形式互補，其中該第三井區及該第二井區相隔離。
  14. 如申請專利範圍第13項所述之非揮發性記憶裝置，更包括：一深摻雜井區層，配置於該基板與該第一井區至該第三井區之間。
  15. 如申請專利範圍第13項所述之非揮發性記憶裝置，其中 該第一電晶體為P型電晶體，該第二電晶體及該第三電晶體為N型電晶體，該第三電晶體的基極耦接至一參考接地，且該第二電晶體的基極耦接至一參考電壓。
  16. 如申請專利範圍第15項所述之非揮發性記憶裝置，其中參考接地的電壓值小於該參考電壓的電壓值。
  17. 一種非揮發性記憶裝置，包括：多個源極線；多個位元線；多個字線；以及多個非揮發式記憶胞結構，以陣列排列，其中各該非揮發式記憶胞結構包括：一基板；一第一井區，配置於該基板上；一第二井區，配置於該基板上；一第三井區，配置於該基板上；至少一第一電晶體，形成於該第一井區上，具有第一端耦接至一源極線信號；一第二電晶體，形成於該第二井區上，具有第一端耦接至該第一電晶體的第二端；一第三電晶體，形成於該第三井區上，具有第一端耦接至該第二電晶體的第二端，以及該第三電晶體具有第二端耦接到該位元線信號；以及 一第四電晶體，具有第一端耦接至一選擇信號、該第四電晶體具有第二端耦接至該第一電晶體的第一端，以及該第四電晶體具有控制端以接收該字線信號，其中該第三電晶體的控制端接收一Y解碼信號，其中，該第一電晶體控制端為浮接的，該第二電晶體控制端接收該偏壓電壓，且該第三電晶體控制端耦接至該字線或該Y解碼信號，其中，該第三井區及該第二井區為相同形式，且該第一井區形式與該第三井區的形式互補。
  18. 如申請專利範圍第9項所述之非揮發性記憶裝置，其中該電壓產生器包括：一開關，耦接一工作電壓以及該電壓產生器的輸出端，該開關由一第一控制信號所控制，其中該電壓產生器的輸出端產生該偏壓電壓；以及一電容，具有耦接於一第二控制信號的第一端，以及耦接於該電壓產生器的輸出端的第二端，其中當該開關被開啟，該第二控制信號保持參考接地電壓，且當該開關被阻斷後，該第二控制信號傳送該工作電壓。
  19. 一種非揮發性記憶裝置，包括：多個源極線；多個位元線；多個字線；以及多個非揮發式記憶胞結構，以陣列排列，其中各該非揮發式 記憶胞結構包括：一基板；一第一井區，配置於該基板上；一第二井區，配置於該基板上；一第三井區，配置於該基板上；至少一第一電晶體，形成於該第一井區上，具有第一端耦接至一源極線信號；一第二電晶體，形成於該第二井區上，具有第一端耦接至該第一電晶體的第二端；以及一第三電晶體，形成於該第三井區上，具有第一端耦接至該第二電晶體的第二端，以及該第三電晶體具有第二端耦接到該位元線信號，其中，該第一電晶體控制端為浮接的，該第二電晶體控制端接收該偏壓電壓，且該第三電晶體控制端耦接至該字線或一Y解碼信號，其中，該第三井區及該第二井區為相同形式，且該第一井區形式與該第三井區的形式互補，其中由該非揮發性記憶胞結構接收的該偏壓電壓由該非揮發性記憶胞結構的該字線信號所提供的。
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