TWI686929B - 半導體元件 - Google Patents

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Abstract

本發明提供一種半導體元件，其包含基底、氧化半導體層、源極/汲極區、介電層、第一閘極、第二閘極以及電荷儲存結構。氧化半導體層是設置於基底上的第一閘極之上。源極/汲極區是設置於氧化半導體層上。第一介電層覆蓋在氧化半導體層及源極/汲極區上。第二閘極則設置在二極/汲極區之間，並且部分覆蓋氧化半導體層。電荷儲存結構，可選擇設置在第一閘極與氧化半導體層之間，或者是設置在第二閘極之上。

Description

半導體元件
本發明是關於一種半導體元件，特別來說，是關於一種可用於存儲資料的氧化半導體元件。
現今用來儲存資料的半導體元件可分成揮發性元件以及非揮發性元件。當供應電源中斷時，揮發性記憶體元件中之儲存資料會遺失，但非揮發性記憶體元件即使供應電源已經中斷，也會保存儲存的資料，因此能被廣泛使用。而目前應用較廣的非揮發性記憶體體元件，例如是磁性裝置(magnetic devices)、光碟(optical discs)、快閃記憶體(flash memory)及其他半導體類的記憶體等，其主要是應用氮化矽層當作電荷儲存介質(charge trapping medium)以構成浮置閘極，再利用穿隧效應或源極側邊注入(source side injection)效應之影響來讓電子陷於(trap)浮置閘極中，用以儲存位元。
然而，在該技術領域中，如何使儲存於浮置閘極中的電荷能被長時間的保留，以增加記憶體的數據保存特性，仍為現今的研究課題。
本發明之一目的在於提供一種半導體元件，其具有可用於存儲資料的氧化半導體結構，因而可有效改善記憶體元件在讀取或寫入時的可靠度。
為達上述目的，本發明之一實施例提供一種半導體元件，其包含一基底、一氧化半導體層、二源極/汲極區、一介電層、一第二閘極以及一電荷儲存結構。該氧化半導體層設置於該基底上的一第一閘極之上。該二源極/汲極區設置於該氧化半導體層上。該第一介電層覆蓋在該氧化半導體層及該二源極/汲極區上。該第二閘極設置在該二源極/汲極區之間並部分覆蓋該氧化半導體層。該電荷儲存結構設置在該第一閘極與該氧化半導體層之間。
為達上述目的，本發明之一實施例提供一種半導體元件，其包含一基底、一氧化半導體層、二源極/汲極區、一介電層、一第二閘極以及一電荷儲存結構。該氧化半導體層設置於該基底上的一第一閘極之上。該二源極/汲極區設置於該氧化半導體層上。該第一介電層覆蓋在該氧化半導體層及該二源極/汲極區上。該第二閘極設置在該二源極/汲極區之間並部分覆蓋該氧化半導體層。該電荷儲存結構設置在該第二閘極之上。
本發明的半導體元件具有可用於存儲資料的氧化半導體結構，其主要是在底置閘極結構的閘極與作為通道層的氧化半導體層之間設置一電荷儲存結構，或者是在頂置閘極結構的閘極上設置一電荷 儲存結構。其中該電荷儲存結構可以是一電荷捕捉結構或是一浮置閘極。也就是說，分別利用底置閘極結構或頂置閘極結構的該閘極做為一控制閘極，將感應電荷儲存於該電荷儲存結構，藉此，本發明的半導體元件即可透過電壓改變來達到訊號讀取的效果。
30、40、50、60:半導體元件
300:基底
302:絕緣層
303:絕緣層
304、304a:電荷捕捉結構
305、305a:浮置閘極
306:絕緣層
308:氧化半導體層
310:源極/汲極區
312:介電層
314、314a:第一介電層
315、315a:保護層
322:介電層
324、324a:電荷捕捉層
325、325a:絕緣層
334、334a:第二介電層
340:底置閘極結構
341:閘極
354、355、356、357:密封層
360:頂置閘極結構
361、371:閘極介電層
363、363a、373、373a:閘極介電層
365:閘極
367:導電層
第1圖至第2圖為本發明第一實施例中之半導體元件的剖面示意圖。
第3圖為本發明第一實施例中之半導體元件的等效電路圖。
第4圖至第5圖為本發明第二實施例中之半導體元件的剖面示意圖。
第6圖至第7圖為本發明第三實施例中之半導體元件的剖面示意圖。
第8圖為本發明第二實施例中之半導體元件的等效電路圖。
第9圖至第10圖為本發明第四實施例中之半導體元件的剖面示意圖。
為使熟習本發明所屬技術領域的一般技藝者能更進一步了解本發明，下文特列舉本發明的數個較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成的功效。
請參考第1圖，其為本發明第一實施例中半導體元件30的剖面示意圖。其中，半導體元件30例如是一種具有雙閘極(dual gate)電晶體的氧化半導體(oxide semiconductor,OS)結構，包含位在一基底300上的一電荷儲存結構以及二源極/汲極區310、位於該電荷儲存結 構上方的一頂置閘極結構(top gate electrode structure)360以及位於該電荷儲存結構下方的一底置閘極結構(back gate electrode structure)340。
具體來說，半導體元件30的基底300可以是任何具有承載功能的元件，例如是一半導體基底300，如含矽基底(silicon-containing substrate)或矽覆絕緣基底(silicon on insulator,SOI)等，但並不以此為限。基底300上形成有至少一絕緣層，例如是具單層結構的絕緣層302或是其他具有多層結構的一絕緣層(未繪示)，其材質可以包含一般低介電常數材質，如氧化矽(SiO)，或是一高介電常數材質，例如是一金屬氧化物，較佳是稀土金屬氧化物層，如氧化鉿(hafnium oxide,HfO2)等。在本實施例中，絕緣層302內還形成有具有任意圖案的一導電層，包含金屬，如銅(Cu)、鋁(Al)、鉬(Mo)、鈦(Ti)、鉭(Ta)或前述金屬的氮化物或氧化物等，以作為一閘極341。然而，在本發明的其他實施例中，該導電層亦可選擇形成在具有多層結構的該絕緣層內，或者，在絕緣層302內或在具有多層結構的該絕緣層內還可進一步形成有一金屬內連線系統(metal interconnection system，未繪示)、電子元件(未繪示)，如金氧半導體(metal oxide semiconductor,MOS)，或是被動元件(未繪示)等，如電容或電阻，但不以此為限。
該電荷儲存結構是形成在絕緣層302及閘極341之上，並直接接觸閘極341。在本實施例中，電荷儲存結構例如是一電荷捕捉結構304，包含一第一介電層314、一電荷捕捉層324以及一第二介電層334。於本發明的一實施例中，第一介電層314和第二介電層334例如是氧化 矽，而電荷捕捉層324則可包含氮化矽(silicon nitride,SiN)、氧化鉭(tantalum oxide,TaO)、鈦酸鍶(strontium titanate)或氧化鉿等，以構成一氧化物-氮化物-氧化物結構。
基底300上另具有一氧化半導體層308以及源極/汲極區310，其是依序堆疊在電荷捕捉結構304之上。在本實施例中，氧化半導體層308具有一單層結構，其可包含氧化銦鎵鋅(indium gallium zinc oxide,InGaZnO)、二氧化銦鎵(InGaO2)、二氧化銦鋅(InZnO2)、氧化鎵銦(ZnInO)或氧化鋅銦(GaZnO)等材質，特別是具有高載子遷移率與低滲漏電流的CAAC-氧化銦鎵鋅(CAAC-InGaZnO)，而可作為閘極341的一通道(channel)層。然而，本領域者應可輕易理解，在本發明的其他實施例中該氧化半導體層亦可能選擇包含其他的材質，或是包含多層結構，且各層中可具有相同或不同的材質，並不限於前述樣態。源極/汲極區310，例如是包含各種導電材料，如鋁、鉬、鈦、鉭、鎘或上述之氮化物、氧化物或合金等，兩源極/汲極區310是相互分隔，並且使一部分的氧化半導體層308可自兩源極/汲極區310之間暴露出，如第1圖所示。
此外，本實施例的半導體元件30還可選擇另具有一絕緣層306，其是形成在該電荷捕捉結構304與氧化半導體層308之間。絕緣層306可包含一般低介電常數材質或是高介電常數材質，較佳是包含一氧化半導體材質如氧化銦鎵鋅、二氧化銦鎵、二氧化銦鋅、氧化鎵銦或氧化鋅銦等，更佳是包含不同於氧化半導體材料層308之材質的氧化半導體材質。本實施例例如是利用化學氣相沈積(chemical vapor deposition,CVD)等方式在基底300上依序形成第一介電層314、電荷捕捉層324、第二介電層334、絕緣層306、氧化半導體層308以及源極/汲極區310的堆疊材料層，再透過一次或一次以上的微影暨蝕刻製程(photo-etching-process,PEP)同時圖案化該些堆疊材料層，使得第一介電層314、電荷捕捉層324、第二介電層334、絕緣層306、氧化半導體層308以及源極/汲極區310可具有彼此垂直切齊(vertical aligned)的側壁，並且使兩源極/汲極區310在垂直基底300的投影方向上可與氧化半導體層308及電荷捕捉結構304重疊，如第1圖所示。其中，氧化半導體層308及電荷捕捉結構304與下方的閘極341彼此對應設置。舉例來說，本實施例是使氧化半導體層308、電荷捕捉結構304與下方的閘極341至少部分重疊，較佳是使閘極341在垂直基底300的投影方向上可位在氧化半導體層308及電荷捕捉結構304的中央處，並且完全被氧化半導體層308及電荷捕捉結構304覆蓋，如第1圖所示。由此，作為通道層的氧化半導體層308及下方的閘極341即可構成底置閘極結構340。
另一方面，頂置閘極結構360則是由氧化半導體層308以及位在源極/汲極區310之間的一介電層與一閘極365所構成。在本實施例中，該介電層包含直接接觸並覆蓋源極/汲極區310及氧化半導體層308的一閘極介電層361，以及覆蓋在閘極介電層361上的閘極介電層363。其中，閘極介電層361及閘極介電層363較佳是進一步覆蓋至電荷捕捉結構304側壁，如第1圖所示，藉此可避免電荷自電荷捕捉結構304的側面溢失。其中，閘極介電層361及閘極介電層363可均選擇包含質地緻密的介電材質，例如是氧化鉿或氧化鋁等稀土金屬氧化物；或者，僅閘極介電層361包含質地緻密的介電材質，而使閘極介電層363選擇包 含一氧化半導體材質，如氧化銦鎵鋅、二氧化銦鎵、二氧化銦鋅、氧化鎵銦或氧化鋅銦等，但不以此為限。在另一實施例中，也可選擇僅使閘極介電層361覆蓋至電荷捕捉結構304側壁，而閘極介電層363a則可與閘極365經由同一圖案化製程形成而具有切齊的側壁，如第2圖所示。
閘極365可包含各種導電材料，例如是銅、鋁、鉬、鈦、鉭或前述金屬的氮化物或氧化物等，並且，閘極365可至少部分重疊下方的氧化半導體層308。舉例來說，本實施例是使閘極365對應下方的氧化半導體層308，較佳是使閘極365在垂直基底300的投影方向上可位在氧化半導體層308的中央處並部分覆蓋氧化半導體層308，如第1圖所示。
據此，本實施例的半導體元件30具有位在底置閘極結構340與頂置閘極結構360之間的電荷捕捉結構304，因而可利用其底置閘極結構340控制源極/汲極區310，將感應電荷儲存於電荷捕捉結構304，以改變的底置閘極結構340的起始電壓，達到儲存0或1等資料之目的。 藉此，可利用底置閘極結構340控制資料存取，使半導體元件30達到存儲資料的功能。後續，本發明的半導體元件30還可透過至少一接觸插塞(未繪示)分別電性連接至其他的半導體元件，例如是其他記憶體元件或電容等，以進一步提昇半導體元件30資料保存的能力。
請參考第3圖，其為半導體元件30的等效電路圖，在實際應用時，半導體元件30可單獨使用，或者選擇將複數個半導體元件30相 互串聯或並聯使用，如第3圖所示。在本發明中，各半導體元件30的底置閘極結構340上設置有電荷捕捉結構304，將感應電荷儲存於電荷捕捉結構304即可改變的底置閘極結構340的起始電壓。由此，雖然各半導體元件30的底置閘極結構340彼此相互串接，但仍不會具有相同的起始電壓。在此情況下，當供應一電壓至半導體元件30時，其底置閘極結構340與頂置閘極結構360可讀出不同的電壓，透過底置閘極結構340與頂置閘極結構360的電壓改變(Vth shift)可達到訊號讀取的效果。 也就是說，無論本案的半導體元件30之間是相互串聯或並聯，皆可利用各半導體元件30內的電荷捕捉結構304來改變其底置閘極結構340的起始電壓，並達到存儲資料的功能。
本領域者應可輕易了解，本發明的半導體元件亦可能以其他方式形成，並不限於前述的製作步驟。因此，下文將進一步針對本發明半導體元件及其形成方法的其他實施例或變化型進行說明。且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參照第4圖至第5圖所示，所繪示者為本發明第二實施例中半導體元件40的剖面示意圖。半導體元件40的結構、材質選擇及特徵大體上與第1圖所示半導體元件30相似，其同樣包含位在基底300上的電荷儲存結構以及源極/汲極區310、位於該電荷儲存結構上方的頂置閘極結構360以及位於該電荷儲存結構下方的底置閘極結構340。半導體元件40與前述實施例之半導體元件30的主要差異在於，該電荷儲存 結構是一浮置閘極(floating gate)305。
在本實施例中，浮置閘極305是位在閘極341上的一介電層312之上，而介電層312例如是具有一氧化矽-氮化矽-氧化矽(oxide-nitride-oxide)結構的介電層。具體來說，浮置閘極305是位在一絕緣層325內，且浮置閘極305上還覆蓋一保護層315，例如是包含氧化矽等介電材質。浮置閘極305的形成方式例如是先在閘極341上全面地形成一材料層，例如是包含摻雜的多晶矽(doped polysilicon)，再圖案化該材料層，使得浮置閘極305與下方的閘極341彼此對應設置。 舉例來說，本實施例是使浮置閘極305在垂直基底300的投影方向上可位在閘極341的中央處並部分覆蓋閘極341，如第4圖所示。之後，利用沉積製程與平坦化製程在浮置閘極305上依序形成保護層315以及絕緣層325，其中絕緣層325的頂面與保護層315齊平，如第4圖所示。後續，保護層315、絕緣層325與堆疊於其上的絕緣層306、氧化半導體層308以及源極/汲極區310的堆疊材料層可再透過相同的微影暨蝕刻製程同時圖案化，使得保護層315、絕緣層325、絕緣層306、氧化半導體層308以及源極/汲極區310可具有彼此垂直切齊的側壁，如第4圖所示。
此外，在本實施例中，亦可選擇使在氧化半導體層308及閘極365之間形成直接接觸並覆蓋源極/汲極區310、氧化半導體層308以及絕緣層325側壁的閘極介電層371、373，如第4圖所示，以避免電荷自浮置閘極305的側面溢失。其中，閘極介電層371及閘極介電層373可選擇均包含質地緻密的介電材質，如氧化鉿或氧化鋁等稀土金屬氧化物；或者，僅閘極介電層371包含質地緻密的介電材質，而使閘極介 電層373選擇包含一氧化半導體材質，如氧化銦鎵鋅、二氧化銦鎵、二氧化銦鋅、氧化鎵銦或氧化鋅銦等。或者，也可選擇僅使閘極介電層371覆蓋至絕緣層325側壁，使閘極介電層373a與閘極365可由同一圖案化製程形成而具有切齊的側壁，如第5圖所示。
本實施例的半導體元件40具有位在底置閘極結構340與頂置閘極結構360之間的浮置閘極305，因而可利用其底置閘極結構340控制源極/汲極區310，將感應電荷儲存於浮置閘極305來改變的底置閘極結構340的起始電壓，達到儲存0或1等資料之目的。此外，浮置閘極305相較於電荷捕捉結構304的介電層314、334具有較低的電阻，有利於電荷保存及均勻分布，因而可提升半導體元件40的數據保存特性。因此，半導體元件40同樣可藉由其底置閘極結構340控制資料存取而達到存儲資料的功能。
請參照第6圖至第7圖所示，所繪示者為本發明第三實施例中半導體元件50的剖面示意圖。半導體元件50的結構、材質選擇及特徵大體上與第1圖所示半導體元件30相似，包含頂置閘極結構360以及底置閘極結構340。半導體元件50與前述實施例之半導體元件30的主要差異在於，其電荷捕捉結構304a是設置在頂置閘極結構360的上方，如第6圖所示，而底置閘極結構340與氧化半導體層308之間僅設置有一絕緣層303，例如是一般低介電常數材質，如氧化矽，或是一高介電常數材質，例如是氧化鉿等。
在本實施例中，電荷捕捉結構304a同樣包含一第一介電層 314a、一電荷捕捉層324a以及一第二介電層334a，並且其材質大體上與前述實施例的電荷捕捉結構304相同，故不再贅述。電荷捕捉結構304a的形成方式，例如是在頂置閘極結構360的堆疊材料層形成後，接著形成第一介電層314a、電荷捕捉層324a以及第二介電層334a的堆疊層，然後再同時圖案化該些堆疊材料層，使得電荷捕捉結構304a與閘極365的側壁可彼此垂直切齊，且電荷捕捉結構304a可對應下方的閘極365，如第6圖所示。然而，需注意的是，電荷捕捉結構304a在垂直於基底300的投影方向上仍可與下方的氧化半導體層308及閘極341彼此對應，例如是使閘極341可位在氧化半導體層308及電荷捕捉結構304a的中央處，並且完全被氧化半導體層308及電荷捕捉結構304a覆蓋，如第6圖所示。
此外，電荷捕捉結構304a的上方還可另具有一導電層367，包含金屬，如銅、鋁、鉬、鈦、鉭或前述金屬的氮化物或氧化物等，導電層367較佳是具有不同於閘極365的導電材質，但不以此為限。並且，導電層367可一併與下方的電荷捕捉結構304及閘極365透過同一圖案化製程而形成，使導電層367的側壁同樣可與電荷捕捉結構304a與閘極365的側壁彼此垂直切齊，如第6圖所示。
另一方面，半導體元件50還可具有一密封層354，其至少是覆蓋在導電層367、電荷捕捉結構304a與閘極365的側壁，如第6圖所示，以避免電荷自電荷捕捉結構304a的側面溢失。密封層354例如包含質地緻密的介電材質，如氧化鉿或氧化鋁等，但不以此為限。或者，該密封層也可選擇全面地覆蓋在頂置閘極結構360之上。舉例來說，半 導體元件50也可選擇具有直接接觸並覆蓋整個頂置閘極結構360、電荷捕捉結構304a及源極/汲極區310的一密封層355，如第7圖所示。
半導體元件50具有位在頂置閘極結構360上的電荷捕捉結構304a，因而可利用其頂置閘極結構360控制源極/汲極區310，將感應電荷儲存於電荷捕捉結構304a，以改變的頂置閘極結構360的起始電壓，達到儲存0或1等資料之目的。藉此，本實施例的半導體元件50可利用其頂置閘極結構360控制資料存取而達到存儲資料的功能。
請參照第8圖，其為半導體元件50的等效電路圖。在實際應用時，半導體元件50可單獨使用，或者選擇將複數個半導體元件50相互串聯或並聯使用，而各串聯或並聯的半導體元件50的底置閘極結構具有相同的起始電壓。而各半導體元件50的頂置閘極結構360上因設置有電荷捕捉結構304a，而可儲存0或1等資料。因此，當供應一電壓至半導體元件50時，其底置閘極結構340與頂置閘極結構360的電壓改變(Vth shift)可達到訊號讀取的效果。
請參照第9圖至第10圖所示，所繪示者為本發明第四實施例中半導體元件60的剖面示意圖。半導體元件60的結構、材質選擇及特徵大體上與第6圖所示半導體元件50相似，包含位在頂置閘極結構360上的電荷儲存結構以及下方的底置閘極結構340。半導體元60與前述實施例之半導體元件50的主要差異在於，該電荷儲存結構是一浮置閘極305a。
在本實施例中，浮置閘極305a是位在閘極365上的一介電層322之上，而介電層322例如是具有一氧化矽-氮化矽-氧化矽結構的介電層。具體來說，浮置閘極305a是位在一絕緣層325a內，且浮置閘極305a上還覆蓋一保護層315a，例如是包含氧化矽。並且，其形成方式例如是先在閘極365上全面地形成一材料層，例如是包含摻雜的多晶矽材質，再圖案化該材料層，使得浮置閘極305a與下方的閘極365彼此對應設置，較佳是使浮置閘極305a在垂直基底300的投影方向上可位在閘極365的中央處，如第9圖所示。之後，可利用沉積製程與平坦化製程，在浮置閘極305a上依序形成保護層315a以及絕緣層325a，其中，絕緣層325a的頂面與保護層315a齊平。並且，需注意的是，浮置閘極305a在垂直於基底300的投影方向上仍可與下方的閘極341彼此對應，例如是使浮置閘極305a位在閘極341的中央處且部分覆蓋閘極341，如第9圖所示。
此外，本實施例的半導體元件60同樣可具有一密封層356，包含氧化鉿或氧化鋁等質地緻密的介電材質。密封層356例如是至少覆蓋在導電層367、浮置閘極305a與閘極365的側壁，如第9圖所示，以避免電荷自浮置閘極305a的側面溢失。或者，該密封層亦可選擇全面地覆蓋在頂置閘極結構360之上。舉例來說，半導體元件60亦可選擇具有直接接觸並覆蓋整個頂置閘極結構360、浮置閘極305a及源極/汲極區310的一密封層357，如第10圖所示。
本實施例的半導體元件60具有位在頂置閘極結構360上的浮置閘極305a，因而可利用其頂置閘極結構360控制源極/汲極區310，將 感應電荷儲存於浮置閘極305a，以改變的頂置閘極結構360的起始電壓，達到儲存0或1等資料之目的。藉此，本實施例的半導體元件60可利用其頂置閘極結構360控制資料存取而達到存儲資料的功能。
本發明的半導體元件具有可用於存儲資料的氧化半導體結構，其主要是在底置閘極結構的閘極與作為通道層的氧化半導體層之間設置一電荷儲存結構，或者是在頂置閘極結構的閘極上設置一電荷儲存結構。其中該電荷儲存結構可以是一電荷捕捉結構或是一浮置閘極。也就是說，分別利用底置閘極結構或頂置閘極結構的該閘極做為一控制閘極，將感應電荷儲存於該電荷儲存結構，藉此，本發明的半導體元件即可透過電壓改變來達到訊號讀取的效果。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
30:半導體元件
300:基底
302:絕緣層
304:電荷捕捉結構
306:絕緣層
308:氧化半導體層
310:源極/汲極區
314:第一介電層
324:電荷捕捉層
334:第二介電層
340:底置閘極結構
341:閘極
360:頂置閘極結構
361、363:閘極介電層
365:閘極

Claims (19)

  1. 一種半導體元件，包含：一基底；一氧化半導體層，設置於該基底上的一第一閘極之上；二源極/汲極區，設置於該氧化半導體層上；一第一介電層，覆蓋在該氧化半導體層、該二源極/汲極區、以及該電荷儲存結構的側壁上；一第二閘極，設置在該二源極/汲極區之間，並且部分覆蓋該氧化半導體層；以及一電荷儲存結構，設置在該第一閘極與該氧化半導體層之間。
  2. 如申請專利範圍第1項所述之半導體元件，其中，該第一介電層包含一多層結構，該多層結構的下層還覆蓋該電荷儲存結構的側壁，該多層結構的上層與該第二閘極切齊。
  3. 如申請專利範圍第1項所述之半導體元件，其中，該第一介電層包含稀土金屬氧化物或氧化物半導體材質。
  4. 如申請專利範圍第1項所述之半導體元件，其中，該電荷儲存結構包含一氧化物-氮化物-氧化物結構。
  5. 如申請專利範圍第1項所述之半導體元件，其中，該電荷儲存結構包含一浮置閘極。
  6. 如申請專利範圍第5項所述之半導體元件，更包含：一第二介電層，覆蓋在該浮置閘極上；以及一第三介電層，設置在該第一閘極與該浮置閘極之間。
  7. 如申請專利範圍第1項所述之半導體元件，其中，該電荷儲存結構在一投影方向上完全覆蓋該第一閘極。
  8. 如申請專利範圍第1項所述之半導體元件，其中，該電荷儲存結構在一投影方向上部分覆蓋該第一閘極。
  9. 如申請專利範圍第1項所述之半導體元件，其中，該電荷儲存結構與該二源極/汲極區在一投影方向上重疊。
  10. 一種半導體元件，包含：一基底；一氧化半導體層，設置於該基底上的一第一閘極之上；二源極/汲極區，設置於該氧化半導體層上；一第一介電層，覆蓋在該氧化半導體層及該二源極/汲極區上；一第二閘極，設置在該二源極/汲極區之間並部分覆蓋該氧化半導體層；以及一電荷儲存結構，設置在該第二閘極之上。
  11. 如申請專利範圍第10項所述之半導體元件，更包含：一密封層，設置在該基底上並覆蓋該電荷儲存結構的側壁。
  12. 如申請專利範圍第11項所述之半導體元件，其中，該密封層覆蓋該氧化半導體層、該二源極/汲極區、該電荷儲存結構以及該第二閘極。
  13. 如申請專利範圍第11項所述之半導體元件，其中，該密封層包含一介電材質。
  14. 如申請專利範圍第10項所述之半導體元件，其中，該電荷儲存結構包含一氧化物-氮化物-氧化物結構。
  15. 如申請專利範圍第10項所述之半導體元件，其中，該電荷儲存結構包含一浮置閘極。
  16. 如申請專利範圍第15項所述之半導體元件，更包含：一第二介電層設置在該第二閘極與該浮置閘極之間。
  17. 如申請專利範圍第15項所述之半導體元件，其中該浮置閘極在一投影方向上覆蓋該第一閘極。
  18. 如申請專利範圍第15項所述之半導體元件，更包含：一導電層，設置在該浮置閘極上。
  19. 如申請專利範圍第18項所述之半導體元件，其中，該導電層 具有不同於該第二閘極的導電材質。
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