CN101681885B - 半导体器件 - Google Patents

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Abstract

抑制了具有浮置栅极的存储器元件的可靠性的降低。本发明涉及一种半导体器件，该半导体器件具有：岛状半导体膜，该岛状半导体膜在绝缘表面上形成，且包括沟道形成区和高浓度杂质区；在岛状半导体膜上形成的隧穿绝缘膜；在隧穿绝缘膜上形成的浮置栅极；在浮置栅极上形成的栅绝缘膜；在栅绝缘膜上形成的控制栅极；以及在隧穿绝缘膜与浮置栅极之间形成的第一绝缘膜。第一绝缘膜由浮置栅极的材料的氧化膜形成，因此防止浮置栅极的材料扩散到隧穿绝缘膜中。

Description

半导体器件
技术领域
本发明涉及具有存储器元件的半导体器件及其制造方法。
注意本发明中的半导体器件指的是具有包括半导体元件(诸如晶体管和二极管)的电路的器件。
背景技术
在使用了许多电子设备的当今社会中，正在产生和使用多种类型的数据。为存储这些数据，必须使用存储器元件(以下也称为“存储器”)。现在制造和使用的多种类型的存储器具有优点和缺点，从而根据要使用和存储于其中的数据的类型来选用它们。
存储器可粗分成两类，即易失性存储器和非易失性存储器。易失性存储器是只要断电其存储内容就丢失的存储器。非易失性存储器是即使断电也能保持其存储内容的存储器。易失性存储器的示例包括DRAM(动态随机存取存储器)和SRAM(静态随机存取存储器)。易失性存储器的用途非常有限，因为它的存储内容一断电就丢失；然而，易失性存储器用作计算机等等的高速缓存，因为它具有存取时间短的优点。DRAM具有小存储单元而且能具有高容量；然而，控制DRAM的方法是复杂的，从而导致高功耗。同时，因为SRAM具有由CMOS构造的存储单元，所以它的制造和控制方法简单；然而，因为SRAM的每个存储单元需要六个晶体管，所以它难以具有高容量。
即使断电也能保持存储内容的存储器——非易失性存储器能被粗分成三类，即可重写存储器、一次写入存储器以及掩模型ROM(只读存储器)。可重写存储器的数据能被改写有限次。一次写入存储器的数据仅能被用户写入一次。掩模型ROM的数据内容在制造期间确定，而且该数据内容不能被重写。
可重写非易失性存储器的示例包括EPROM、闪存以及铁电存储器。EPROM的数据能被容易地改写，而且它具有相对低的每比特单位成本。然而，EPROM需要用于写入和擦除数据的专用的编程和擦除设备。同时，闪存和铁电存储器的数据能在正在使用的衬底上被改写，而且它们具有短存取时间和低功耗。
作为闪存的结构的示例，已知其中隧穿绝缘膜、浮置栅极、栅绝缘膜以及控制栅极在有源层上形成的结构(参见参考文献1：日本公开专利申请No.2006-13481)。在这样的浮置栅极型非易失性存储器中，电荷通过在有源层中形成的沟道形成区上的隧穿绝缘膜被注入浮置栅极，因此电荷被保持在该存储器中。
发明内容
当用例如钛膜的金属膜形成浮置栅极时，取决于制造过程期间应用的热处理的温度，钛原子有可能扩散到隧穿绝缘膜中。钛原子向隧穿绝缘膜中的扩散将导致隧穿绝缘膜的厚度减小。因此会出现无法控制隧穿绝缘膜的厚度的问题。
因此，所关心的是可能会降低存储器元件本身的可靠性。因此，本发明的目的是解决上述问题。
在本发明中，在浮置栅极与隧穿绝缘膜之间形成了含浮置栅极的材料的氧化膜。因此，由于氧化膜的存在，即使浮置栅极中包括的元素被热扩散，它也不会扩散到隧穿绝缘膜中。因为氧化膜原始包含浮置栅极中所包括的元素，所以当浮置栅极中所包括的元素扩散到氧化膜中时不会出现问题。
此外，当在浮置栅极与栅绝缘膜之间还形成了含有浮置栅极的材料的另一氧化膜时，浮置栅极中所包括的元素将不会扩散到栅绝缘膜中。因此，能提供具有更高可靠性的存储器元件。
本发明涉及以下非易失性半导体存储器器件和存储器元件以及它们的制造方法。
本发明涉及一种半导体器件，该半导体器件具有：岛状半导体膜，该岛状半导体膜在绝缘表面上形成，且包括沟道形成区和高浓度杂质区；在岛状半导体膜上形成的隧穿绝缘膜；在隧穿绝缘膜上形成的浮置栅极；在浮置栅极上形成的栅绝缘膜；在栅绝缘膜上形成的控制栅极；以及在隧穿绝缘膜与浮置栅极之间形成的第一绝缘膜。第一绝缘膜由浮置栅极的材料的氧化膜形成，因此防止了浮置栅极的材料扩散到隧穿绝缘膜中。
在本发明的一个方面中，在浮置栅极与栅绝缘膜之间形成了第二绝缘膜，而且该第二绝缘膜由浮置栅极的材料的氧化膜形成，因此防止了浮置栅极的材料扩散到栅绝缘膜中。
在本发明的一个方面中，浮置栅极由钛形成，而第一绝缘膜由氧化钛组成。
在本发明的一个方面中，浮置栅极由钛形成，而第二绝缘膜由氧化钛组成。
在本发明的一个方面中，岛状半导体膜由单晶半导体层形成。
根据本发明，即使浮置栅极中所包括的元素扩散，它也不会影响隧穿绝缘膜或栅绝缘膜。因此，能控制隧穿绝缘膜和栅绝缘膜的厚度。因此，能提供具有高可靠性的存储器元件。
附图简述
在附图中：
图1是本发明的存储器元件的截面图；
图2A到2C是示出制造本发明的存储器元件的步骤的截面图；
图3A到3D是示出制造本发明的存储器元件的步骤的截面图；
图4A到4C是示出制造本发明的存储器元件的步骤的截面图；
图5是本发明的存储器元件的截面图；
图6是能进行无线电通信的使用了本发明的存储器元件的半导体器件的框图；
图7A和7B是能进行无线电通信的使用了本发明的存储器元件的半导体器件的电路图；
图8A到8F是示出本发明的半导体器件的应用的示例的视图；
图9A和9B是示出具有SOI结构的衬底的结构的截面图；
图10A到10C是示出具有SOI结构的衬底的结构的截面图；
图11A到11C是示出制造具有SOI结构的衬底的方法的截面图；
图12A和12B是示出制造具有SOI结构的衬底的方法的截面图；
图13A到13C是示出制造具有SOI结构的衬底的方法的截面图；
图14A到14C是示出制造具有SOI结构的衬底的方法的截面图；
图15A和15B是示出制造具有SOI结构的衬底的方法的截面图；以及
图16A到16C是示出制造具有SOI结构的衬底的方法的截面图。
实施本发明的最佳方式
以下将参照附图描述本发明的实施方式。注意，本领域技术人员容易理解，可按照多种不同方式具体化本发明，而且可对本发明作出多种修改和变化而不背离本发明的精神和范围。因此，本发明不应当被解释为受限于以下实施方式中的描述。
[实施方式1]
将参照图1、2A到2C、3A到3D、4A到4C以及5描述本实施方式。
图1示出本实施方式的存储器元件的截面结构。在绝缘表面101上形成了作为有源层的岛状半导体膜102。在岛状半导体膜102中形成了沟道形成区103、作为源区和漏区的低浓度杂质区105和高浓度杂质区104。
在岛状半导体膜102上形成了隧穿绝缘膜106、绝缘膜131、浮置栅极107、绝缘膜132、栅绝缘膜108以及控制栅极109。
该绝缘表面101可以是衬底或表面上形成有绝缘膜的衬底。该衬底的示例包括玻璃衬底、塑料衬底以及SOI(绝缘体上硅)衬底。在衬底上形成绝缘膜的情况下，该绝缘膜可以是氧化硅膜、氮化硅膜、含氧的氮化硅膜、或含氮的氧化硅膜。
硅(Si)可用于作为有源层的岛状半导体膜102。例如，岛状半导体膜102的厚度可以是60nm。此外，氧化硅可用于隧穿绝缘膜106，而且被形成为8到10nm厚度。
在本发明中，用包括与浮置栅极107相同的材料的氧化膜分别形成绝缘膜131和132。因此，由于绝缘膜131和132与浮置栅极107包含相同的材料，从而金属元素将不会扩散到隧穿绝缘膜106或栅绝缘膜108中，所以即使浮置栅极107的金属元素受热扩散，也不会有问题。因此，能提高存储器元件的可靠性。
优选用钛(Ti)形成浮置栅极107。此外，还可使用钽(Ta)、钨(W)等。因此，优选用氧化钛形成绝缘膜131和132。替代地，当用钽(Ta)或钨(W)形成浮置栅极107时，能用氧化钽、氧化钨等形成绝缘膜131和132。
注意，如果将在稍后步骤中形成的栅绝缘膜108足够厚，使得即使浮置栅极107的金属元素已经扩散到栅绝缘膜108中，栅绝缘膜108仍能保持其绝缘功能完好，则不需要形成绝缘膜132。
在绝缘膜132上形成栅绝缘膜108和控制栅极109。当未形成绝缘膜132时，在浮置栅极107上形成栅绝缘膜108和控制栅极109。
可使用氧化硅膜、氮化硅膜、含氧的氮化硅膜、含氮的氧化硅膜等形成栅绝缘膜108。此外，可使用钨(W)、钽(Ta)、钛(Ti)、铝(Al)等形成控制栅极109。
以下描述制造本实施方式的存储器元件的具体方法。
在衬底111上按顺序形成基膜112和非晶半导体膜113(参见图2A)。例如，衬底111可以是玻璃衬底、石英衬底等。基膜112可以是氧化硅膜、氮化硅膜、含氧的氮化硅膜、含氮的氧化硅膜、或这些膜的层叠膜。例如，可使用厚度为100nm的氧化硅膜。非晶半导体膜113被形成为20到150nm的厚度。在本实施方式中，形成厚度为60nm的非晶硅膜。
接着，使非晶半导体膜113结晶以形成晶体半导体膜114。可通过引入促进非晶半导体膜结晶的元素并对该非晶半导体膜加以热处理或用激光辐照来实现结晶。在本实施方式中，通过用激光束115辐照使非晶硅膜结晶，从而形成晶体硅膜(参见图2B)。
接着，使用所获得的晶体半导体膜114形成岛状半导体膜102(参见图2C)。
在形成岛状半导体膜102之后，将隧穿绝缘膜(也称为隧穿氧化膜)106形成为8到10nm的厚度(参见图3A)。这里，将隧穿绝缘膜106形成为10nm的厚度。
接着，沉积包括与浮置栅极107相同材料的氧化膜(第一氧化膜)。优选用钛(Ti)形成浮置栅极107，但也可用钽(Ta)或钨(W)。因此，可用氧化钛、氧化钽、氧化钨等形成第一氧化膜。在本实施方式中，将通过溅射沉积为5nm厚度的氧化钛膜用作第一氧化膜。
接着，通过溅射在第一氧化膜上沉积用于形成浮置栅极107的厚度为20nm的导电膜——这里为钛膜。还有可能将钽(Ta)膜、钨(W)膜等用作用来形成如上所述的浮置栅极107的该导电膜。
接下来，使用与第一氧化膜相同的材料在用于形成浮置栅极107的导电膜上沉积厚度为例如5nm的第二氧化膜。
接着，蚀刻第一氧化膜、导电膜以及第二氧化膜以形成绝缘膜131、浮置栅极107以及绝缘膜132(参见图3B)。
注意，如果将在稍后步骤中形成的栅绝缘膜108足够厚，使得即使浮置栅极107的金属元素已经扩散到栅绝缘膜108中，栅绝缘膜108仍能保持其绝缘功能完好，则不需要形成绝缘膜132(参见图5)。
在形成绝缘膜131、浮置栅极107以及绝缘膜132之后，在绝缘膜131、浮置栅极107以及绝缘膜132作为掩模的情况下，用赋予一种导电性的杂质对岛状半导体膜102掺杂。在本实施方式中，磷(P)作为赋予一种导电类型的杂质使用，并在1.0×1014原子/cm2的剂量和40keV的加速电压下添加。因此，在岛状半导体膜102的区域中形成了含磷浓度为1×1012原子/cm3的低浓度杂质区121，该杂质区121不与绝缘膜131、浮置栅极107或绝缘膜132交迭(参见图3C)。
接下来，在绝缘膜132和隧穿绝缘膜106上形成厚度为20到50nm的栅绝缘膜108，或者如果未形成绝缘膜132，则在浮置栅极107和隧穿绝缘膜106上形成该栅绝缘膜108。
此外，使用由Ta、W等制成的导电膜在栅绝缘膜108上形成控制栅极109(参见图4A)。将控制栅极109定位成与低浓度杂质区121部分交迭，从而将控制栅极109用作用于在稍后步骤中形成低浓度杂质区105的掩模。
接着，在将控制栅极109用作掩模的情况下用赋予一种导电类型的杂质元素掺杂岛状半导体膜102，从而形成作为源区和漏区的高浓度杂质区104、低浓度杂质区105以及沟道形成区103(参见图4B)。在本实施方式中，通过掺杂以3.0×1015原子/cm2的剂量和25keV的加速电压添加磷(P)。注意，因为在将控制栅极109用作掩模的情况下添加赋予一种导电类型的杂质元素，所以高浓度杂质区104与低浓度杂质区105之间的边界对应于控制栅极109的边缘。
接着，形成层间绝缘膜118以覆盖岛状半导体膜102和控制栅极109。此外，在层间绝缘膜118中形成达到作为源区和漏区的高浓度杂质区104的接触孔。
此外，在层间绝缘膜118上形成导电膜。用导电膜形成引线119，引线119通过层间绝缘膜118的接触孔电连接至用作源区和漏区的高浓度杂质区104。由此，形成存储器元件(参见图4C)。
根据本实施方式，因为形成了绝缘膜131，所以即使浮置栅极107中所包括的元素被热扩散，它也不会扩散到隧穿绝缘膜106中。此外，因为形成了绝缘膜132，所以该元素也不会扩散到栅绝缘膜108中。因此，能提供具有高可靠性的存储器元件。
[实施方式2]
本实施方式将参照图6、7A以及7B描述将本发明的存储器元件用于能进行无线电通信的半导体器件的情况。
如图6所示，本实施方式的能进行无线电通信的半导体器件200包括算术处理电路201、存储器电路202、天线203、电源电路204、解调电路205以及调制电路206。天线203和电源电路204是能进行无线电通信的半导体器件200的基本部件，而根据能进行无线电通信的半导体器件200的用途按需设置其它部件。
算术处理电路201基于来自解调电路205的信号输入分析指令、控制存储器电路202、或将要发送至外部的数据输出至例如调制电路206。
存储器电路202包括具有存储器元件的电路和用于读写数据的控制电路。该存储器电路202至少存储半导体器件的唯一识别号。该唯一识别号用于将半导体器件200与其它半导体器件区分开。此外，可使用实施方式1中描述的存储器元件形成存储器电路202。
天线203将读取器/写入器207提供的载波转换成AC电信号。调制电路206施加负载调制。电源电路204利用通过天线203转换载波而获得的交流电信号产生电源电压，并将该电源电压提供给各个电路。
解调电路205解调通过天线203转换载波而获得的该AC电信号，并将经过解调的信号提供给算术处理电路201。调制电路206基于算术处理电路201提供的信号对天线203施加负载调制。
读取器/写入器207接收施加给天线203的负载调制作为载波。此外，读取器/写入器207将载波发送至能进行无线电通信的半导体器件200。注意，载波是发送至读取器/写入器207或由读取器/写入器207接收的电磁波，而读取器/写入器207接收通过调制电路206调制的载波。
图7A示出其中将根据本发明的存储器元件按矩阵安装和排列在存储器电路202中的结构。虽然图7A示出其中所有存储器元件采用本发明的存储器元件的结构，但这些存储器元件不限于此。例如，存储器电路202可安装有使用本发明的存储器元件并存储半导体器件的唯一识别号的存储器部分，且安装有另一/多个其它存储器部分。
图7A是其中将本发明的存储器元件按矩阵排列的存储器电路202的配置示例。该存储器电路202包括：其中存储单元1021按矩阵排列的存储单元阵列1023；具有列解码器1025、读取电路1026以及选择器1027的位线驱动器电路1024；具有行解码器1030和电平移动器1031的字线驱动器电路1029；以及具有写入电路等并与外界通信的接口1028。注意，本文中示出的存储器电路202的构造仅仅是示例性的，因此存储器电路202可具有诸如读出放大器、输出电路和/或缓冲器之类的其它电路。也可能在位线驱动器电路中设置写入电路。
每个存储单元1021都包括对应于字线Wy(1≤y≤n)的第一引线、对应于位线Bx(1≤x≤m)的第二引线、TFT 1032以及存储器元件1033。
接着，将参照图7B描述向本发明的存储单元写入数据和从本发明的存储单元读取数据的操作。注意在这里，将“0”写入存储单元的状态被称为“第二状态”，而将“1”写入存储单元的状态被称为“第一状态”。
首先，将描述将“0”写入存储单元1021的示例性电路操作。通过选择存储单元1021的字线W0并使电流流过位线B0来执行写入操作。即，只要待写入数据的存储单元被字线W0选择，并施加了高到足以隔离存储器元件1033的电压，从而使存储器元件1033从第一状态移至第二状态就是可接受的。例如，假定此电压为10V。此时，使TFT 502、503以及504截止，以防止数据被写入其它存储单元的存储器元件506、507以及508。例如，可将字线W1和位线B1设置于0V。通过对位线B0施加高至足以使存储器元件1033从第一状态移至第二状态的电压，同时仅选择字线W0，有可能获得其中“0”被写入存储器元件1033的状态。
接着，将描述从存储单元1021读取数据的示例性操作。可通过判断存储单元1021的存储器元件1033处于写入“1”的第一状态还是处于写入“0”的第二状态来执行该读取操作。例如，将描述读出“0”还是“1”被写入存储单元1021的情况。存储器元件1033处于“0”被写入的状态。即，存储器元件1033被绝缘。选择字线W0以使TFT 1032导通。这里，在TFT1032处于导通状态的情况下，对位线B0施加高于预定电压的电压。这里，假定预定电压为5V。此时，如果存储器元件1033处于第一状态，即如果存储器元件1033未被绝缘，则电流流过存储单元1021中的接地引线，从而位线B0的电压变为0V。反之，如果存储器元件1033处于第二状态，即，如果存储器元件1033被绝缘，则位线B0的电压处于5V不变，不会有电流流过存储单元1021中的接地引线。以此方式，通过读取位线的电压可判断写入存储器元件1033的是“0”还是“1”。
如上所述，可将本发明的存储器元件应用于能进行无线电通信的半导体器件。
[实施方式3]
通过利用基于实施方式2制造的能进行无线电通信的半导体器件200的发射和接收电磁波的功能，可将该半导体器件200用于多种物品和系统。可应用的能进行无线电通信的半导体器件200的物品的示例有钥匙(参见图8A)、纸币、硬币、证券、无记名债券、证件(例如驾照或身份证；参见图8B)、书、容器(例如皮式培养皿；参见图8C)、包装容器(例如包装纸或瓶子；参见图8E和8F)、记录介质(例如磁盘或录像带)、运输装置(例如自行车)、个人饰品(例如包或眼镜；参见图8D)、食品、服饰、日常制品、电子设备(例如液晶显示器、EL显示设备、电视设备以及便携式终端)等。
通过将通过应用本发明制造的能进行无线电通信的半导体器件200附连或植入表面中来将该半导体器件固定至多种形式的物品。此外，系统指的是商品管理系统、具有认证功能的系统、分配系统等。通过使用本发明的半导体器件，可以使系统更为先进和更为多功能且该系统可具有更高附加值。
[实施方式4]
本实施方式将参照图9A和9B、10A到10C、11A到11C、12A和12B、13A到13C、14A到14C、15A和15B以及16A到16C描述在衬底具有SOI结构的情况下制造实施方式1的岛状半导体膜102的方法。
首先，参照图9A和9B以及10A到10C描述具有SOI结构的衬底的结构。
在图9A中，支承衬底300指的是绝缘衬底或具有绝缘表面的衬底，而且使用了诸如铝硅玻璃衬底、铝硼硅玻璃衬底以及钡硼硅玻璃衬底之类的在电子工业中使用的玻璃衬底(也称为“非碱性玻璃衬底”)。
换言之，可将热膨胀系数为从25×10-7到50×10-7/℃(优选为从30×10-7/℃到40×10-7/℃)和应变点为从580到680℃(优选为从600到680℃)的玻璃衬底用作该支承衬底300。替代地，可使用表面覆盖有绝缘膜的石英衬底、陶瓷衬底、金属衬底等。
将单晶半导体层用作LTSS(低温单晶半导体)层301，而且通常使用单晶硅。
替代地，作为LTSS层301，可使用通过氢离子注入分离法等从单晶半导体衬底或多晶半导体衬底分离的硅、锗或诸如砷化镓或磷化铟之类的化合物半导体的晶体半导体层。
在支承衬底300与LTSS层301之间，设置了具有光滑表面且构成亲水表面的结合层302。此结合层302是具有光滑表面和亲水表面的一个层。作为能形成这样的表面的层，优选通过化学反应形成的绝缘层。例如，通过热或化学反应形成的氧化物半导体膜是合适的。主要原因是通过化学反应形成的膜能确保它的表面平滑度。
将具有光滑表面且构成亲水表面的结合层302被设置为0.2到500nm的厚度。以此厚度，有可能使要形成膜的表面的表面粗糙度平滑，同时确保膜的生长表面的平滑度。
当LTSS层301由硅形成时，可使用通过氧化气氛中的热处理形成的氧化硅、通过氧自由基反应生长的氧化硅、利用氧化化学溶液形成的化学氧化物等形成结合层302。
当将化学氧化物用于结合层302时，该结合层302可具有0.1到1nm的厚度。优选地，结合层302由通过化学汽相沉积法沉积的氧化硅形成。在此情况下，优选通过化学汽相沉积使用有机硅烷气体制造的氧化硅膜。
可使用的有机硅烷气体的示例包括诸如四乙氧基硅烷(TEOS)(化学式Si(OC2H5)4)、四甲基硅烷(TMS)(化学式Si(CH3)4)、四甲基环四硅氧烷(TMCTS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氮烷(HMDS)、三乙氧基硅烷(化学式：SiH(OC2H5)3)以及三二甲基氨基硅烷(化学式：SiH(N(CH3)2)3)之类的含硅化合物。
将结合层302设置在LTSS层301侧并定位成与支承衬底300的表面接触，藉此甚至能在室温下形成结合。为了形成更强的结合，可将支承衬底300与LTSS层301彼此相对地压合。在结合材料类型不同的支承衬底300和结合层302时，清洗表面。当将支承衬底300的已清洗表面与结合层302的已清洗表面定位成彼此接触时，通过这些表面之间的吸引力形成结合。
对于结合的形成而言，更优选支承衬底300的表面经受处理以便使多个亲水基附连到表面。例如，优选支承衬底300的表面经受氧等离子体处理或臭氧处理，以使表面变得亲水。
当支承衬底300的表面经受处理以使表面亲水时，表面上的羟基通过氢键结合形成结合。此外，当通过将结合层302和支承衬底300的已清洗表面定位成彼此接触以在室温或更高温度下对它们加热时，能使结合强度更高。
作为对材料类型不同的支承衬底300和结合层302的结合的处理，可通过利用从诸如氩气之类的惰性气体获得的离子束辐照来清洗要形成结合的表面。通过利用离子束的辐照，将悬空键暴露在支承衬底300或结合层302的表面上，从而形成非常活性的表面。
如果将这样被激活的表面定位成彼此接触，则甚至能在低温下形成支承衬底300与结合层302之间的结合。因为表面需要具有高清洁度，所以优选在真空中执行表面激活之后形成结合的方法。
通过切割晶体半导体衬底形成LTSS层301。例如，当将单晶硅衬底用作单晶半导体衬底时，可通过离子注入分离法形成LTSS层301，在该方法中将氢离子或氟离子注入单晶硅衬底达预定深度，然后执行热处理以分离浅层的单晶硅层。替代地，可采用其中在多孔硅上外延生长单晶硅、然后通过利用水冲法的解理分离多孔硅层的方法。LTSS层301的厚度为5到500nm、优选为10到200nm。
图9B示出其中支承衬底300设置有阻挡层303和结合层302的结构。通过提供阻挡层303，可防止LTSS层301被从用作支承衬底300的玻璃衬底扩散的类似于碱金属或碱土金属之类的移动离子杂质污染。优选在阻挡层303上设置结合层302。
通过在支承衬底300上设置防止杂质扩散的阻挡层303和确保结合强度的结合层302——即设置具有不同功能的多个层，能扩大支承衬底的选择范围。优选还在LTSS层301侧上设置结合层302。即，在将LTSS层301结合至支承衬底300时，优选要形成结合的一个或两个表面设置有结合层302，藉此能提高结合强度。
图10A示出其中将绝缘层304设置在LTSS层301与结合层302之间的结构。优选绝缘层304是含氮的绝缘层。例如，通过使用从氮化硅膜、含氧的氮化硅膜以及含氮的氧化硅膜中选择的单层膜和多层层叠膜能形成绝缘层304。
例如，作为绝缘层304，可使用通过从LTSS层301侧层叠含氮的氧化硅膜和含氧的氮化硅膜获得的层叠膜。结合层302起与支承衬底300形成结合的作用，而绝缘层304防止LTSS层301被杂质污染。
注意这里含氮的氧化硅膜表示含氧多于含氮的膜，且包括浓度范围分别为55％到65％原子百分比、1％到20％原子百分比、25％到35％原子百分比以及0.1％到10％原子百分比的氧、氮、硅以及氢。此外，含氧的氮化硅膜表示含氮多于含氧的膜，且包括浓度范围分别为15％到30％原子百分比、20％到35％原子百分比、25％到35％原子百分比以及15％到25％原子百分比的氧、氮、硅以及氢。
图10B示出其中支承衬底300设置有结合层302的结构。在支承衬底300与结合层302之间，优选设置阻挡层303。这是为了防止LTSS层301被从用作支承衬底300的玻璃衬底扩散的类似于碱金属或碱土金属之类的移动离子杂质污染。在LTSS层301上，通过直接氧化形成氧化硅层305。该氧化硅层305与结合层302形成结合，并将LTSS层固定在支承衬底300上。优选通过热氧化形成氧化硅层305。
图10C示出其中支承衬底300设置有结合层302的另一结构。在支承衬底300与结合层302之间，设置了阻挡层303。
在图10C中，阻挡层303由单层或多层组成。例如，将能高效阻挡钠离子等的氮化硅膜或含氧的氮化硅膜用作第一层，而且在其上设置氧化硅膜或含氮的氧化硅膜作为第二层。
阻挡层303的第一层是绝缘膜而且是用于防止杂质扩散的致密膜，而第二层的目的之一是释放应力，以使第一层的膜的内应力不会影响上层。如上所述，通过在支承衬底300上提供阻挡层303，能扩大结合LTSS层的衬底的选择范围。
在阻挡层303上形成结合层302以固定支承衬底300和LTSS层301。
参照图11A到11C、12A和12B、13A到13C、14A到14C、15A和15B以及16A到16C描述了制造图9A和9B以及10A到10C中所示的具有SOI结构的衬底的方法。
将经过电场加速的离子注入至离半导体衬底306的已清洗表面达预定深度，从而形成分离层307(参见图11A)。在半导体衬底306中形成分离层307的深度受离子加速能量和离子入射角控制。在与离子离半导体衬底306的表面的平均穿透深度接近的深度处的区域中形成分离层307。例如，LTSS层的厚度为5到500nm、优选为10到200nm，而在考虑这样的厚度的情况下确定注入离子时的加速电压。优选使用离子掺杂装置执行离子注入。即，在不进行任何质量分离的情况下通过掺杂注入从源气体的等离子体产生的多个离子种。
在本实施方式中，优选注入具有不同质量的一个或多个相同原子的离子。离子掺杂在以下条件下进行：加速电压为10kV到100keV，优选为30到80keV；剂量为1×1016/cm2到4×1016离子/cm2；以及束流密度为2μA/cm2或更高，优选为5μA/cm2或更高，更优选为10μA/cm2或更高。
在注入氢离子的情况下，氢离子优选包括其中H3 +离子比例高的H+、H2 +以及H3 +离子。在注入氢离子的情况下，当使氢离子包括其中H3 +离子比例高的H+、H2 +以及H3 +离子时，能提高注入效率同时能缩短注入时间。因此，可使半导体衬底306中形成的分离层307含有1×1020/cm3(优选5×1020/cm3)或更多的氢。
当在半导体衬底306中局部形成高浓度氢注入区时，使晶体结构变得无序而且形成微孔，藉此可使分离层307具有多孔结构。在此情况下，通过在较低温度下的热处理，在分离层307中形成的微孔的体积发生变化，这使解理能沿着分离层307进行，而且允许形成薄LTSS层。
即使在进行质量分离的情况下将离子注入半导体衬底306中，也能如上所述类似地形成分离层307。在此情况下，也优选选择性注入大质量的离子(例如H3 +离子)，因为能实现与上述类似的效果。
作为产生离子的气体，能选择氘或诸如氦之类的惰性气体以及氢。通过使用氦作为源气且使用不具有质量分离功能的离子掺杂装置，能获得其中He+离子比例高的离子束。通过将此类离子注入半导体衬底306中，能形成微孔，而且能在半导体衬底306中形成类似于上述分离层的分离层307。
在形成分离层307时，需要以高剂量注入离子，并且存在使半导体衬底306的表面变粗糙的情况。因此，可为注入离子的表面设置致密膜。例如，可设置厚度为50到200nm的由氮化硅膜、含氧的氮化硅膜等制成的对抗离子注入的保护膜。
接着，在将要与支承衬底300形成结合的表面上形成氧化硅膜作为结合层302(参见图11B)。氧化硅膜的厚度可以是10到200nm，优选为10到100nm，以及更优选为20到50nm。
作为氧化硅膜，优选如上所述使用有机硅烷气体通过化学汽相沉积形成的氧化硅膜。替代地，使用硅烷气体通过化学汽相沉积法形成氧化硅膜。在例如350℃或更低温度下进行通过化学汽相沉积的成膜，在该温度下不会发生在单晶半导体衬底中形成的分离层307的除气。此外，在高于形成氧化硅膜的温度的温度下执行热处理，以将LTSS层从单晶或多晶半导体衬底分离。
通过使支承衬底300与半导体衬底306上形成有结合层302的表面彼此正对且彼此接触而形成结合(参见图11C)。充分清洗要形成结合的表面。然后，将支承衬底300与结合层302定位成彼此接触，藉此形成结合。可以想到，范德瓦耳斯力在结合的初始阶段起作用，而通过支承衬底300与半导体衬底306的压接能形成由于氢键结合引起的强结合。
为了形成良好的结合，可激活表面。例如，用原子束或离子束辐照要形成结合的表面。当使用了原子束或离子束时，可使用氩气等等的惰性气体中性原子束或惰性气体离子束。或者，可执行等离子体辐照或基团处理。即使在200到400℃的温度下，这样的表面处理也有可能增强不同类型的材料之间的结合强度。
在将半导体衬底306和支承衬底300相互叠置的状态下执行第一热处理。通过第一热处理，执行了半导体衬底306的分离，同时将薄半导体层(LTSS层)保留在支承衬底300上(参见图12A)。优选在等于或高于形成结合层302的温度下、优选在等于或高于400℃到低于600℃下执行第一热处理。通过此温度范围内的热处理，在分离层307中形成微孔的体积中发生变化，这允许沿分离层307解理半导体层。在本实施方式中，因为将结合层302结合至支承衬底300，所以将与半导体衬底306的结晶度相同的LTSS层301固定至支承衬底300。
接着，在LTSS层301结合至支承衬底300的状态下执行第二热处理(参见图12B)。优选在高于第一热处理的温度且低于支承衬底300的应变点的温度下执行第二热处理。替代地，即使在同一温度下执行第一热处理和第二热处理，优选执行第二热处理较长的处理时间。可通过热传导加热、对流加热、辐射加热等来执行热处理，以加热支承衬底300和/或LTSS层301。作为热处理装置，可使用电加热炉、灯退火炉等。可在温度的多级变化下进行第二热处理。替代地，可使用快速热退火(RTA)装置。如果使用RTA装置进行热处理，则加热至衬底应变点附近或稍高于衬底应变点的温度也是可能的。
通过第二热处理，能释放LTSS层301的残余应力。即，第二热处理能释放支承衬底300与LTSS层301之间的膨胀系数差引起的热畸变。此外，第二热处理对于恢复受到离子注入削弱的LTSS层301的结晶度是有效的。此外，第二热处理对于恢复LTSS层301的损伤也有效，该损伤是在将半导体衬底306结合至支承衬底300然后通过第一热处理分开时产生的。而且，通过第一热处理和第二热处理，能将氢键变成更强的共价键。
为了使LTSS层301的表面平坦化，可执行化学机械抛光(CMP)工艺。可在第一热处理或第二热处理之后执行CMP工艺。注意，当在第二热处理之前执行CMP工艺时，有可能通过CMP工艺使LTSS层301的表面平坦化，并通过第二热处理恢复该表面上由于CMP工艺而形成的受损层。
在任何情况下，通过如本实施方式所描述的组合执行的第一热处理和第二热处理，可在诸如玻璃衬底之类的抗热性弱的支承衬底上设置具有良好结晶度的晶体半导体层。
通过图11A到11C和图12A和12B的步骤，形成了图9A中所示的SOI衬底。
参照图15A和15B描述了形成图9B中所示的具有SOI结构的衬底的方法。
基于图11A和11B中所示的制造步骤，在半导体衬底306中形成了分离层307，而且在半导体衬底306的表面上形成了将与支承衬底300形成结合的结合层302。
接着，将设置有阻挡层303和结合层302的支承衬底300与半导体衬底306的结合层302定位成彼此接触，从而形成结合(参见图15A)。
在此状态下，执行第一热处理。优选在等于或高于形成结合层302的温度下、优选在等于或高于400℃到低于600℃下执行第一热处理。因此，分离层307中形成的微孔的体积发生变化，这会导致半导体衬底306的解理。在支承衬底300上，形成了与半导体衬底306的结晶度相同的LTSS层301。
接着，在LTSS层301结合至支承衬底300的状态下执行第二热处理。优选在高于第一热处理的温度且低于支承衬底300的应变点的温度下执行第二热处理。替代地，即使在同一温度下执行第一热处理和第二热处理，也优选执行第二热处理较长的处理时间。可通过热传导加热、对流加热、辐射加热等来执行热处理，以加热支承衬底300和/或LTSS层301。通过第二热处理，能释放LTSS层301的残余应力，而且该第二热处理对于恢复LTSS层301由通过第一热处理的分离而引起的损伤也有效。
以上述方式，形成了图9B中所示的SOI衬底。
接着，参照图16A到16C描述了制造图10A中所示的具有SOI结构的衬底的方法。
首先，基于图11A中所示的制造步骤，在半导体衬底306中形成了分离层307。
接着，在半导体衬底306的表面上形成绝缘层304。优选绝缘层304是含氮的绝缘层。例如，使用从氮化硅膜、含氧的氮化硅膜以及含氮的氧化硅膜中选择的单层膜和多层层叠膜能形成绝缘层304。
此外，在绝缘层304上形成了作为结合层302的氧化硅膜(参见图16A)。
通过使支承衬底300与半导体衬底306上形成了结合层302的表面彼此正对且彼此接触而形成结合(参见图16B)。
在此状态下，执行第一热处理。优选在等于或高于形成结合层302的温度下、优选在等于或高于400℃到低于600℃下执行第一热处理。因此，分离层307中形成的微孔的体积发生变化，这会导致半导体衬底306的解理。在支承衬底300上，形成了与半导体衬底306的结晶度相同的LTSS层301(参见图16C)。
接着，在LTSS层301结合至支承衬底300的状态下执行第二热处理。优选在高于第一热处理的温度且低于支承衬底300的应变点的温度下执行第二热处理。替代地，即使在同一温度下执行第一热处理和第二热处理，也优选执行第二热处理较长的处理时间。可通过热传导加热、对流加热、辐射加热等来执行热处理，以加热支承衬底300和/或LTSS层301。通过第二热处理，能释放LTSS层301的残余应力，而且该第二热处理对于恢复LTSS层301由通过第一热处理的分离而引起的损伤也有效。
如图16A到16C所示，当在半导体衬底306上形成绝缘层304时，绝缘层304阻止杂质被混入LTSS层301；因此，能防止LTSS层301被污染。
图13A到13C示出在支承衬底侧设置结合层并制造带有具有LTSS层的SOI结构的衬底的步骤。
首先，将通过电场加速的离子注入设置有氧化硅层305的半导体衬底306中至预定深度，从而形成分离层307(参见图13A)。可通过溅射或CVD在半导体衬底306上形成氧化硅层305，或当半导体衬底306是单晶硅衬底时，可通过半导体衬底306的热氧化形成氧化硅层305。在本实施方式中，半导体衬底306是单晶硅衬底，而通过单晶硅衬底的热氧化形成氧化硅层305。
以与图11A的情况类似的方式执行对半导体衬底306的离子注入。通过在半导体衬底306的表面上形成氧化硅层305，能防止表面被离子注入损伤且丧失其平坦性。
接着，将设置有阻挡层303和结合层302的支承衬底300与半导体衬底306上形成氧化硅层305的表面定位成彼此接触，从而形成结合(参见图13B)。
在此状态下，执行第一热处理。优选在等于或高于形成结合层302的温度下、优选在等于或高于400℃到低于600℃下执行第一热处理。因此，分离层307中形成的微孔的体积发生变化，这会导致半导体衬底306的解理。在支承衬底300上，形成与半导体衬底306的结晶度相同的LTSS层301(参见图13C)。
接着，在LTSS层301结合至支承衬底300的状态下执行第二热处理。优选在高于第一热处理的温度且低于支承衬底300的应变点的温度下执行第二热处理。替代地，即使在同一温度下执行第一热处理和第二热处理，优选执行第二热处理较长的处理时间。可通过热传导加热、对流加热、辐射加热等来执行热处理，以加热支承衬底300和/或LTSS层301。通过第二热处理，能释放LTSS层301的残余应力，而且该第二热处理对于恢复LTSS层301由通过第一热处理的分离而引起的损伤也有效。
以上述方式，形成了图10B中所示的SOI衬底。
图14A到14C示出在支承衬底侧上设置结合层以结合LTSS层的情况下的另一示例。
首先，在半导体衬底306中形成分离层307(参见图14A)。使用离子注入器件执行用于形成分离层307的离子注入。在此步骤中，用通过高电场加速的不同质量的离子辐照半导体衬底306。
此时，优选设置氧化硅层305作为保护膜，因为半导体衬底306的表面的平坦性会被离子辐照损伤。可通过热氧化或通过使用化学氧化物形成氧化硅层305。可通过将半导体衬底306浸入氧化化学溶液中形成化学氧化物。例如，通过使用含臭氧的水溶液处理半导体衬底306，可在表面上形成化学氧化物。
替代地，作为保护膜，可使用通过等离子CVD形成的含氮氧化硅膜或含氧氮化硅膜或利用TEOS形成的氧化硅膜。
优选为支承衬底300设置阻挡层303。通过提供阻挡层303，可防止LTSS层301被从用作支承衬底300的玻璃衬底扩散的类似于碱金属或碱土金属之类的移动离子杂质污染。
阻挡层303由单层或多层组成。例如，将能高效阻挡钠离子等的氮化硅膜或含氧的氮化硅膜用作第一层，而且在其上设置氧化硅膜或含氮的氧化硅膜作为第二层。
阻挡层303的第一层是绝缘膜而且是用于防止杂质扩散的致密膜，而第二层的目的之一是释放应力，以使第一层的膜的内应力不会影响上层。如上所述，通过在支承衬底300上提供阻挡层303，能扩大结合LTSS层的衬底的选择范围。
将阻挡层303上设置有结合层302的支承衬底300和半导体衬底306结合到一起(参见图14B)。利用氢氟酸去除被设置为保护膜的氧化硅层305，以使半导体衬底306的表面暴露。通过用氢氟酸溶液处理，半导体衬底306的最外表面可处于表面以氢端接的状态。在形成结合时，通过表面端接的氢形成氢键，从而能形成良好的结合。
此外，可用惰性气体离子进行辐照，从而使悬空键在半导体衬底306的最外表面上暴露，并在真空中形成结合。
在此状态下，执行第一热处理。优选在等于或高于形成结合层302的温度下、优选在等于或高于400℃到低于600℃下执行第一热处理。因此，分离层307中形成的微孔的体积发生变化，这会导致半导体衬底306的解理。在支承衬底300上，形成了与半导体衬底306的结晶度相同的LTSS层301(参见图14C)。
接着，在LTSS层301结合至支承衬底300的状态下执行第二热处理。优选在高于第一热处理的温度且低于支承衬底300的应变点的温度下执行第二热处理。替代地，即使在同一温度下执行第一热处理和第二热处理，也优选执行第二热处理较长的处理时间。
可通过热传导加热、对流加热、辐射加热等来执行热处理，以加热支承衬底300和/或LTSS层301。通过第二热处理，能释放LTSS层301的残余应力，而且该第二热处理对于恢复LTSS层301由通过第一热处理的分离而引起的损伤也有效。
以上述方式，形成了图10C中所示的SOI衬底。
根据本实施方式，即使支承衬底300具有700℃或更低的可允许温度限制(诸如在使用玻璃衬底时)，也能在结合部分中获得强结合力。作为支承衬底300，有可能使用用于电子工业并称为无碱玻璃衬底的多种玻璃衬底中的任一种，诸如铝硅玻璃衬底、铝硼硅玻璃衬底以及钡硼硅玻璃衬底。
通过将LTSS层301形成为岛状图案可获得实施方式1中所描述的岛状半导体膜102。本实施方式中获得的LTSS层301是单晶半导体层；因此，能制造具有高响应速度的半导体器件。
本申请基于2007年6月25日向日本专利局提交的日本优先权申请No.2007-166495，该申请的全部内容通过引用结合于此。

Claims (12)

1.一种半导体器件，包括：
在绝缘表面上形成的岛状半导体膜，所述岛状半导体膜包括沟道形成区和高浓度杂质区；
在所述岛状半导体膜上形成的第一绝缘膜；
在所述第一绝缘膜上形成的第二绝缘膜，所述第二绝缘膜包括第一金属；
在所述第二绝缘膜上形成的浮置栅极，所述浮置栅极包括第二金属；
在所述浮置栅极上形成的栅绝缘膜；以及
在所述栅绝缘膜上形成的控制栅极，
其中所述第二金属是从由钛、钽以及钨组成的组中选择的一种金属，
其中所述第一金属和所述第二金属是同一种金属，
其中所述控制栅极的一部分位于所述浮置栅极的边缘之外，所述栅绝缘膜介于所述控制栅极与所述浮置栅极之间，并且
其中所述栅绝缘膜覆盖所述岛状半导体膜的侧表面。
2.如权利要求1所述的半导体器件，其特征在于，还包括在所述浮置栅极与所述栅绝缘膜之间的第三绝缘膜，其中所述第三绝缘膜包括所述第二金属的氧化膜。
3.如权利要求1或2所述的半导体器件，其特征在于，所述岛状半导体膜由单晶半导体层形成。
4.如权利要求1或2所述的半导体器件，其特征在于，所述栅绝缘膜覆盖所述浮置栅极的上表面和侧表面。
5.如权利要求1或2所述的半导体器件，其特征在于，所述栅绝缘膜覆盖所述第一绝缘膜的侧表面和所述第二绝缘膜的侧表面。
6.如权利要求1或2所述的半导体器件，其特征在于，还包括在所述岛状半导体膜中的低浓度杂质区，
其中所述控制栅极与所述沟道形成区和所述低浓度杂质区交迭。
7.一种半导体器件，包括：
天线；
可操作地连接至所述天线的调制电路；
可操作地连接至所述天线的解调电路；
可操作地连接至所述调制电路和所述解调电路的算术处理电路；
可操作地连接至所述解调电路的电源电路；以及
可操作地连接至所述电源电路的存储器电路，所述存储器电路包括：
在绝缘表面上形成的岛状半导体膜，所述岛状半导体膜包括沟道形成区和高浓度杂质区；
在所述岛状半导体膜上形成的第一绝缘膜；
在所述第一绝缘膜上形成的第二绝缘膜，所述第二绝缘膜包括第一金属；
在所述第二绝缘膜上形成的浮置栅极，所述浮置栅极包括第二金属；
在所述浮置栅极上形成的栅绝缘膜；以及
在所述栅绝缘膜上形成的控制栅极，
其中所述第二金属是从由钛、钽以及钨组成的组中选择的一种金属，
其中所述第一金属和所述第二金属是同一种金属，
其中所述控制栅极的一部分位于所述浮置栅极的边缘之外，所述栅绝缘膜介于所述控制栅极与所述浮置栅极之间，并且
其中所述栅绝缘膜覆盖所述岛状半导体膜的侧表面。
8.如权利要求7所述的半导体器件，其特征在于，还包括在所述浮置栅极与所述栅绝缘膜之间的第三绝缘膜，其中所述第三绝缘膜包括所述第二金属的氧化膜。
9.如权利要求7或8所述的半导体器件，其特征在于，所述岛状半导体膜由单晶半导体层形成。
10.如权利要求7或8所述的半导体器件，其特征在于，所述栅绝缘膜覆盖所述浮置栅极的上表面和侧表面。
11.如权利要求7或8所述的半导体器件，其特征在于，所述栅绝缘膜覆盖所述第一绝缘膜的侧表面和所述第二绝缘膜的侧表面。
12.如权利要求7或8所述的半导体器件，其特征在于，还包括在所述岛状半导体膜中的低浓度杂质区，
其中所述控制栅极与所述沟道形成区和所述低浓度杂质区交迭。
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