JPH10233505A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH10233505A
JPH10233505A JP9037300A JP3730097A JPH10233505A JP H10233505 A JPH10233505 A JP H10233505A JP 9037300 A JP9037300 A JP 9037300A JP 3730097 A JP3730097 A JP 3730097A JP H10233505 A JPH10233505 A JP H10233505A
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Japan
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gate electrode
oxide film
film
heat treatment
semiconductor device
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JP9037300A
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Naoki Yamamoto
直樹 山本
Hideyuki Matsuoka
秀行 松岡
Kenichi Takeda
健一 武田
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Hitachi Ltd
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 単体金属からなるゲート電極と同程度に低抵
抗で、かつ多結晶シリコンゲート電極で問題となる燐な
どの含有不純物による特性劣化などの問題がない安定性
の高いＭＯＳ特性を持つ半導体装置を実現する。 【解決手段】 半導体装置の製造方法において、半導体
基板の表面上にゲート酸化膜３を形成する工程と、前記
ゲート酸化膜３の表面上に、タングステン、モリブデ
ン、クロム、タンタル、ニオブ、バナジウムなどの金属
の窒化物あるいはこれらの金属および金属窒化物の複合
物でゲート電極４を形成する工程と、その後、熱処理を
施す工程を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、半導体基板の表面上に酸化膜からなるゲート
絶縁膜を介在してゲート電極が形成されたＭＯＳ型素子
を有する半導体装置に適用して有効な技術に関するもの
である。
【０００２】
【従来の技術】集積回路の高集積化が進むと共に、それ
を構成するＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconduct
or Ｆield Ｅffect Ｔransistor)も微細化されている。
これに伴いＭＯＳＦＥＴのゲート電極幅(ゲート長方向
の幅)も微細化されるため、ゲート電極の抵抗が増大
し、高速で高性能な集積回路を設計するのが難しくなっ
てきている。特に、多結晶シリコン膜からなるゲート電
極は抵抗が高いため、その低抵抗化技術が高速高集積回
路を実現するための鍵となっている。その技術の１つと
して、多結晶シリコン膜上にチタン膜やゴバルト膜を形
成し、これらの金属膜と多結晶珪シリコン膜とを反応さ
せて低抵抗の金属珪化物(シリサイド)を形成する技術、
即ち自己整合シリサイド技術が広く検討されている。
【０００３】しかしながら、近年、ゲート電極幅が０．
５［μｍ］程度以下に微細化されると、ゲート電極幅が
広い場合に得られていたほど、チタンシリサイドの抵抗
自体が低くならないことが知られるようになり、この対
策技術或はこれらのシリサイドよりもされに低抵抗のゲ
ート電極を実現する技術の開発が必要になってきた。そ
こで、多結晶シリコン膜上に設ける金属膜としてタング
ステンを用い、タングステンをシリコンと反応させない
でそれ自体の低抵抗を利用する目的で、タングステン膜
と多結晶シリコン膜との間にシリサイド反応を防止する
ためのタングステンやチタンの窒化物層を設けたゲート
電極が検討されている。
【０００４】一方、フラッシュメモリのように、浮遊ゲ
ート電極とゲート酸化膜の界面近傍に電荷を蓄積させる
ＭＯＳ型不揮発性記憶素子では、界面電荷トラップなど
が少なく安定なＭＯＳ電気特性が得られることで知られ
ている、燐(Ｐ)などの不純物を含有させた多結晶シリコ
ン膜をゲート電極に用いるのが一般的である。また、メ
モリの高集積化に伴い、ゲート酸化膜(ゲート絶縁膜)の
薄膜化が進むと共に、ゲート酸化膜の電気的な欠陥が健
在化する。この対策として、ゲート酸化膜を窒化する方
法が検討されている。
【０００５】
【発明が解決しようとする課題】前述の金属−金属窒化
物−シリコン構造は、金属層だけで形成した場合と同等
の低抵抗のゲート電極を形成できる長所がある。しか
し、このゲート電極は三つの層を重ねて構成されている
ため層の厚さが厚くなると共に、各層のドライエッチン
グ特性(例えば、エッチングに用いる反応ガス、エッチ
ング速度など)が異なるため、数十あるいは数百ナノメ
ータ幅の極微細なゲート電極になると加工するのが難し
くなってくる。
【０００６】一方、極薄ゲート酸化膜を用いるＭＯＳ型
トランジスタでは、通常の熱酸化で形成したゲート酸化
膜に窒化処理(窒素雰囲気中アニール)を行うことによ
り、ゲート酸化膜のリーク電流特性を改善する手法がと
られる。また、この処理はフラッシュメモリなどにおけ
る情報の書き込み、読み出し時に電気的ストレスにより
生じる電子あるいはホールなどの電荷トラップの低減に
役立つ。しかし、多結晶シリコンをこれらの素子のゲー
ト電極（例えばフラッシュメモリの浮遊ゲート電極な
ど）に用いた場合、この層に含まれている燐などの不純
物が熱工程でその周囲の酸化膜内に拡散し、これらの不
純物がＭＯＳ素子動作時に界面での電子やホールなどの
トラップの生成を加速させ、前述のゲート酸化膜の窒化
による電荷保持特性の改善効果を損なうという問題があ
る。
【０００７】また、多結晶シリコンを浮遊ゲート電極と
して用いる場合、浮遊ゲート電極とその上層の制御ゲー
ト電極との間に熱酸化法或は化学蒸着（ＣＶＤ:Ｃemica
l Ｖapor Ｄeposition）法によりシリコン酸化膜からな
る層間酸化膜が形成される。この場合、シリコン酸化膜
と浮遊ゲート電極の界面を窒化するのが難しいため、浮
遊ゲート電極とその上層の制御ゲート電極との間で生じ
る電荷漏洩が大きく、メモリ機能が劣化する問題があ
る。
【０００８】本発明の目的は、重ね構造に起因した微細
ゲート電極加工の困難さがなく、かつ多結晶シリコンに
ドープされた不純物によるゲート電極と絶縁膜界面での
トラップの生成が少なく、さらにフラッシュメモリなど
の浮遊ゲート電極とその上層の制御ゲート電極との間で
生じるリーク電流の少ないＭＯＳ型デバイスを提供する
ことにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１１】ゲート電極材料として、高融点金属の窒化
物、特に、タングステン、モリブデン、クロム、タンタ
ル、ニオブ、バナジウムなどの金属からなる窒化物を用
いることにより本発明の目的は達成される。
【００１２】シリコン酸化膜上にこれらの金属窒化膜を
形成し、高温の熱処理を加えると窒素が離脱し、窒素を
ほとんど含有せず、金属単体の膜と同程度の低抵抗の金
属膜を形成できる。また、金属に含有していた窒素は、
熱処理によりこの金属膜の下地界面方向や膜上方など、
前記金属窒化膜の周辺に拡散し、金属層周囲の物質を窒
化する。これらの現象を利用することにより、従来の三
層重ね合わせ構造のゲート電極や多結晶シリコンゲート
電極の欠点を無くしたＭＯＳ型素子を実現できる。
【００１３】具体的には、単結晶シリコンからなる半導
体基板の表面に極薄の酸化シリコン(ＳiＯ2)からなるゲ
ート酸化膜を形成し、その後、前記ゲート酸化膜上に、
前述の金属の窒化物を直接形成し、これを所望のゲート
電極形状に加工する。この場合、単層膜を加工するだけ
なので、先に述べたような三層重ね構造におけるような
微細加工上の問題点が無く、０．５［μｍ］以下の微細
幅のゲート電極を容易に形成できる。ゲート電極上に層
間絶縁膜を形成し、その後、４００ないし５００［℃］
程度以上の高温で熱処理をすると、窒化物に含有されて
いた窒素がゲート電極の周囲まで拡散し、周囲の絶縁膜
内に窒化物層を形成するため、従来の窒化ゲート酸化膜
と同様にゲート電極との界面での電荷トラップの少ない
ゲート酸化膜を形成することができる。また、この熱処
理で金属窒化物は窒素のほとんど含有されていない金属
層になり、単体金属と同程度の低い抵抗を持つゲート電
極を形成できる。さらに、このゲート電極は多結晶シリ
コンのように燐(Ｐ)、ボロン(Ｂ)あるいは砒素(Ａｓ)の
ような不純物を含有していないため、ゲート電極とゲー
ト酸化膜の界面での不純物に起因したトラップの生成が
少ない。また、このゲート電極をフラッシュメモリなど
の浮遊ゲート電極に応用すれば、ゲート酸化膜との界面
における電荷トラップが少なく、かつその上層の制御ゲ
ート電極との間の層間酸化膜も窒化できるため、層間の
リーク電流を少なくできる。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【００１５】なお、発明の実施の形態を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。
【００１６】（実施形態１）図１は、本発明の実施形態
１であるＭＯＳＦＥＴを有する半導体装置の要部断面図
である。
【００１７】図１に示すように、本実施形態の半導体装
置は、例えば単結晶シリコンからなるｐ型半導体基板１
を主体に構成されている。このｐ型半導体基板１の素子
形成領域の表面にはＭＯＳＦＥＴＱが構成されている。
素子形成領域は、ｐ型半導体基板１の素子分離領域の表
面に形成されたフィールド絶縁膜２で周囲を規定され、
他の活性領域と電気的に分離されている。
【００１８】前記ＭＯＳＦＥＴＱは、主に、チャネル形
成領域であるｐ型半導体基板１、ゲート絶縁膜であるゲ
ート酸化膜３、ゲート電極４、ソース領域及びドレイン
領域である一対のｎ型不純物拡散領域５及び一対のｎ型
不純物拡散領域７で構成されている。
【００１９】前記ゲート酸化膜３は、ｐ型半導体基板１
の素子形成領域の表面を酸化して形成されたシリコン酸
化膜で形成されている。このゲート酸化膜３とゲート電
極４との間には窒化物層８が形成されている。
【００２０】前記ゲート電極４は、ｐ型半導体基板１の
素子形成領域の表面上にゲート酸化膜３を介在して形成
されている。このゲート電極４は、後で詳細に説明する
が、ｐ型半導体基板１の素子形成領域の表面に熱酸化処
理を施してゲート酸化膜３を形成し、その後、前記ゲー
ト酸化膜３の表面上にタングステン窒化膜を形成し、そ
の後、前記タングステン窒化膜にパターンニングを施
し、その後、熱処理を施すことにより形成される。
【００２１】前記ソース領域及びドレイン領域である一
対のｎ型不純物拡散領域５及び一対のｎ型不純物拡散領
域７は、ｐ型半導体基板１の素子形成領域の表面部に形
成されている。一対のｎ型不純物拡散領域５の夫々は、
ゲート電極４に対して自己整合で形成されている。一対
のｎ型不純物拡散領域７の夫々は、ゲート電極４の側壁
面を覆うサイドウォールスペーサ６に対して自己整合で
形成されている。一対のｎ型不純物拡散領域７の夫々
は、ｎ型不純物拡散領域５に比べて高い不純物濃度で形
成されている。
【００２２】前記サイドウォールスペーサ６は、ゲート
電極４上を含むｐ型半導体基板１上の全面にシリコン酸
化膜を形成した後、前記シリコン酸化膜に異方性エッチ
ングを施すことにより形成される。このサイドウォール
スペーサ６とゲート電極４の側壁面との間には窒化物層
８が形成されている。
【００２３】前記ソース領域及びドレイン領域である一
対のｎ型不純物拡散領域７のうち、一方のｎ型不純物拡
散領域７には層間絶縁膜１０に形成された接続孔１１Ａ
を通して配線１２が電気的に接続され、他方のｎ型不純
物拡散領域７には層間絶縁膜１０に形成された接続孔１
１Ｂを通して配線１２が電気的に接続されている。配線
１２は、層間絶縁膜１０上に形成されたパッシベーショ
ン膜で覆われている。
【００２４】次に、前記ＭＯＳＦＥＴＱを有する半導体
装置の製造方法について、図２乃至図７(製造方法を説
明するための断面図)を用いて説明する。
【００２５】まず、単結晶シリコンからなるｐ型半導体
基板１を用意する。
【００２６】次に、前記ｐ型半導体基板１の素子分離領
域の表面に周知の選択酸化法を用いてシリコン酸化膜か
らなるフィールド絶縁膜２を形成する。
【００２７】次に、酸化処理を施し、前記ｐ型半導体基
板１の素子形成領域の表面に厚さ１０［ｎｍ］のシリコ
ン酸化膜からなるゲート酸化膜３を形成する。
【００２８】次に、図２に示すように、前記ゲート酸化
膜３の表面上を含むｐ型半導体基板１上の全面に厚さ１
００［ｎｍ］のタングステン窒化膜４Ａを形成する。こ
のタングステン窒化膜４Ａは、スパッタ装置を使用し、
窒素ガス雰囲気中においてタングステンターゲットをス
パッタリングすることにより形成される。
【００２９】次に、前記タングステン窒化膜４Ａの表面
上の全面にフォトレジスト膜を形成し、その後、前記フ
ォトレジスト膜に電子ビーム露光装置を用いて露光処理
を施し、前記タングステン窒化膜４の所定の領域上に
０．１５［μｍ］幅のレジストパターン１５を形成す
る。
【００３０】次に、前記レジストパターン１５をエッチ
ングマスクとして使用し、前記タングステン窒化膜４Ａ
に異方性エッチングを施して、図３に示すように、ゲー
ト電極４を形成する。異方性エッチングは、ＳＦ6 系ガ
スを用いたドライエッチング法で行う。この後、前記レ
ジストパターン１５をアッシング装置を用いて除去す
る。
【００３１】次に、前記ゲート電極４を不純物導入用マ
スクとして使用し、前記ｐ型半導体基板１の素子形成領
域の表面部にｎ型不純物として例えば１×１０14［atom
s／cm2］の燐(Ｐ)をイオン打込み法で導入して、図４に
示すように、ソース領域及びドレイン領域である一対の
ｎ型不純物拡散領域５を形成する。
【００３２】次に、前記ゲート電極４上を含むｐ型半導
体基板１上の全面にシリコン酸化膜をＣＶＤ法で形成
し、その後、前記シリコン酸化膜に異方性エッチングを
施して、前記ゲート電極４の側壁面を覆うサイドウォー
ルスペーサ６を形成する。
【００３３】次に、前記サイドウォールスペーサ６及び
ゲート電極４を不純物導入用マスクとして使用し、前記
ｐ型半導体基板１の素子形成領域の表面部にｎ型不純物
として例えば５×１０15［atoms／cm2］の砒素(Ａｓ)を
エネルギー量６０［Ｋｅｖ］の条件下においてイオン打
込み法で導入して、図５に示すように、ソース領域及び
ドレイン領域である一対のｎ型不純物拡散領域７を形成
する。
【００３４】次に、瞬間熱処理装置を使用し、９５０
［℃］の窒素雰囲気中で約１分間の熱処理を施す。この
工程において、ゲート電極４中の窒素がゲート電極４の
周囲に拡散し、この窒素の拡散により、図６に示すよう
に、ゲート電極４とゲート酸化絶縁膜３との間に窒化物
層８が形成された。また、窒素の拡散により、ゲート電
極４の側壁面とサイドウォールスペーサ６との間に窒化
物層８が形成された。また、窒素の拡散により、熱処理
前に２５０［μΩ・cm］であったゲート電極４の抵抗
が、同一のスパッタ装置で形成したタングステンと同程
度の抵抗である１３［μΩ・cm］まで減少した。即ち、
ゲート電極４をタングステン窒化膜で形成することによ
り、ゲート電極４と絶縁膜との間に窒化物層８を自己整
合的に形成することができる。この工程においてＭＯＳ
ＦＥＴＱがほぼ完成する。
【００３５】次に、図７に示すように、前記ゲート電極
４の表面上を含むｐ型半導体基板１上の全面に層間絶縁
膜１０をＣＶＤ法で形成する。
【００３６】次に、前記層間絶縁膜１０に接続孔１１
Ａ、１１Ｂ等を形成し、その後、配線１２を形成し、そ
の後、パッシベーション膜１３を形成することにより、
ＭＯＳＦＥＴを有する半導体装置がほぼ完成する。
【００３７】前述のタングステン窒化物を原材料とした
ゲート電極を持つＭＯＳＦＥＴＱの特性を、従来用いら
れてきた多結晶シリコンゲート電極を持つＭＯＳＦＥＴ
と、多結晶シリコンの上にタングステンシリサイドを重
ねたゲート電極（この構造はポリサイドゲートと呼ばれ
る）を持つＭＯＳＦＥＴと比較した。比較のためのＭＯ
ＳＦＥＴでは、それぞれのゲート電極構造につき、多結
晶シリコンの膜厚が７５［ｎｍ］、１００［ｎｍ］、そ
して１５０［ｎｍ］の素子を作製した。なお、これらの
多結晶シリコンには、ＰＯＣｌ3 を拡散源とした熱処理
により燐(Ｐ)を含有させた。また、これらの素子の作製
では、ゲート電極関連工程以外は前述のタングステン窒
化物を用いたゲート電極を持つＭＯＳＦＥＴＱと全く同
じプロセス条件とした。
【００３８】これらのＭＯＳＦＥＴについてゲート酸化
膜の絶縁耐圧を測定した。測定した素子はチャンネル長
が０．２［μｍ］と１［μｍ］のＭＯＳＦＥＴ及び１
［ｍｍ2 ］の面積を持つＭＯＳキャパシタである。これ
らのキャパシタンス(Ｃ)−電圧(Ｖ)特性よりゲート絶縁
膜の膜厚を求めた。この測定では、熱酸化により形成し
たシリコン酸化膜の膜厚は１０［ｎｍ］であったにもか
かわらず、多結晶シリコンゲート電極の場合は７．３
［ｎｍ］であり、タングステンシリサイド／多結晶シリ
コン重ね構造ゲート電極では９．１［ｎｍ］と薄い値が
得られた。これに対して、タングステン窒化膜をゲート
電極とした素子では、ゲート酸化膜厚は形成膜厚とほぼ
同じ９．９［ｎｍ］が得られた。
【００３９】また、これらのゲート酸化膜の絶縁耐圧を
測定し、前述のＣ−Ｖ測定から求められたゲート酸化膜
の膜厚を用いて絶縁電界強度を求めた。この電界強度
は、多結晶シリコンゲート電極を持つ素子とタングステ
ンシリサイド／多結晶シリコンゲート電極を持つ素子と
もに、多結晶シリコン膜厚に関係なく約９［ＭＶ／ｃ
ｍ］を示した。これに対して、タングステン窒化膜を用
いた素子では、約１０［ＭＶ／ｃｍ］の電界強度を示し
た。タングステン窒化膜でゲート電極を形成した素子に
おいて電界強度が高くなるのは、多結晶シリコンより仕
事関数が高いことによる。即ち、ここで、測定した絶縁
耐圧は絶縁膜のリーク電流が１０［ｎＡ］なる印可電圧
としているため、仕事関数が高いぶんだけ同じリーク電
流（フォーラーノードハイム電流）に達する電圧が高く
なることに起因している。
【００４０】以上の結果は、多結晶シリコンに含有させ
た燐がゲート酸化膜内に拡散し、絶縁膜内で界面近傍に
高濃度の燐含有領域が形成され、実効的なゲート酸化膜
厚が薄くなったことを示している。また、多結晶シリコ
ンにタングステンシリサイドを重ねた構造で、多結晶シ
リコンのみの場合より膜厚が厚くなるのは、タングステ
ンシリサイド中の燐の拡散速度がシリコン酸化膜より速
いため多結晶シリコン中に含有させておいた多量の燐が
タングステンシリサイド中に拡散し、下地のゲート酸化
膜中に拡散する量が少なくなったことによる。
【００４１】以上の測定結果で明らかになったように、
多結晶シリコンを構成要素とするゲート電極では、それ
に含ませておいた燐などの不純物が実効ゲート酸化膜厚
を薄くするなどの欠点を有するが、タングステン窒化膜
を用いたゲート電極では不純物によるゲート酸化膜の実
効膜厚の減少は生じないことがわかった。
【００４２】なお、多結晶シリコンからなるゲート電極
を持つＭＯＳＦＥＴでは、素子完成後の１００［℃］程
度の熱処理でも、多結晶シリコン中の含有燐に起因した
ゲート絶縁膜のリーク電流の増大がみられることが報告
（T-S. Yeoh, N. R. Kamat,R. S. Nair and S-J. Hu, G
ateOxide Breakdown Model in MOS Transistors, Proce
edings of 1995 International Reliability Physics S
ymposium, pp.149-155, 1995)されているが、本実施形
態によるタングステン窒化膜を用いたゲート電極を持つ
ＭＯＳＦＥＴでは、完成後の低温熱処理によるゲート絶
縁膜のリーク電流増大は観察されなかった。
【００４３】本実施形態では、タングステン窒化膜のゲ
ート電極加工時に、ゲート電極の周辺のゲート酸化膜３
に導入された汚染や損傷を除去するための清浄化工程を
加えていない。通常の多結晶シリコンゲートプロセスで
は、ゲート電極に加工後、ゲート電極周辺のゲート酸化
膜を一旦除去し、露出したシリコン基板表面を酸素雰囲
気で再度酸化して、清浄な酸化膜を形成する方法が用い
られている。しかし、タングステンやタングステン窒化
膜は酸素雰囲気に対する耐性が低いため、酸素雰囲気に
さらすことが難しい。しかし、水素ガスに適量の水分を
添加した雰囲気ではタングステンを酸化させないで、シ
リコンを選択的に酸化することができる。即ち、タング
ステン平衡蒸気圧曲線（水分によるタングステンの酸化
と水素によるタングステン酸化物の還元反応が平衡する
水分添加量と温度の関係）と、同様に熱力学的に求めら
れるシリコンの酸化還元の平衡蒸気圧曲線で囲まれる範
囲内の水分を添加した雰囲気で熱処理することにより、
シリコンの選択酸化が可能となる。
【００４４】タングステン膜でゲート電極を形成したＭ
ＯＳＦＥＴに前述の熱処理を施した場合、熱処理中にゲ
ート電極下のゲート酸化膜の厚さが厚くなると言う問題
があった。これに対して、本発明のタングステン窒化膜
を形成し、熱処理してタングステン窒化膜をタングステ
ン化した場合は、離脱した窒素がゲート電極下のゲート
酸化膜界面を窒化するため、前述の水素雰囲気中で熱処
理しても水分がゲート酸化膜を通してシリコン基板まで
到達しない。このため本発明の場合、熱処理によるゲー
ト酸化膜の膜厚を増加させることなく、ゲート電極周辺
のシリコン基板を選択的に再酸化して清浄なシリコン酸
化膜を形成することができる。
【００４５】なお、前述のシリコンの選択酸化は、アル
ゴンなどの不活性ガスや窒素ガスをベースとした雰囲気
に、水素、一酸化炭素等の還元性ガス及び酸素、水分
（水蒸気）、亜窒素酸、二酸化炭素等の酸化性ガスを添
加して熱処理を行う場合においても可能である。
【００４６】（実施形態２）前述の実施形態１は、単純
なＭＯＳＦＥＴを有する半導体装置について説明した
が、本実施形態２では、情報を電気的に書き込み及び消
去できる不揮発性記憶素子(ＭＯＳ型不揮発性記憶素子)
を有する半導体装置について説明する。
【００４７】図８は、本発明の実施形態２である不揮発
性記憶素子を有する半導体装置の要部断面図である。
【００４８】図８に示すように、本実施形態の半導体装
置は、例えば単結晶シリコンからなるｐ型半導体基板１
を主体に構成されている。このｐ型半導体基板１の素子
形成領域の表面には不揮発性記憶素子Ｑｅが構成されて
いる。素子形成領域は、ｐ型半導体基板１の素子分離領
域の表面に形成されたフィールド絶縁膜２で周囲を規定
され、他の活性領域と電気的に分離されている。
【００４９】前記不揮発性記憶素子Ｑｅは、主に、チャ
ネル形成領域であるｐ型半導体基板１、トンネリング用
ゲート絶縁膜であるゲート酸化膜３、浮遊ゲート電極２
１、層間絶縁膜である層間酸化膜２２、制御ゲート電極
２３、ソース領域及びドレイン領域である一対のｎ型不
純物拡散領域２４及び一対のｎ型不純物拡散領域２６で
構成されている。
【００５０】前記ゲート酸化膜３は、ｐ型半導体基板１
の素子形成領域の表面を酸化して形成されたシリコン酸
化膜で形成されている。このゲート酸化膜３と浮遊ゲー
ト電極２１との間には窒化物層８が形成されている。
【００５１】前記浮遊ゲート電極２１は、ｐ型半導体基
板１の素子形成領域上にゲート酸化膜３を介在して形成
されている。前記制御ゲート電極２３は、浮遊ゲート電
極２１の表面上に層間酸化膜２２を介在して形成されて
いる。
【００５２】前記浮遊ゲート電極２１と層間酸化膜２２
との間には窒化物層８が形成されている。また、前記制
御ゲート電極２３と層間酸化膜２２との間には窒化物層
８が形成されている。
【００５３】前記浮遊ゲート電極２１、制御ゲート電極
２２の夫々は、後で詳細に説明するが、ｐ型半導体基板
１の素子形成領域の表面上に第１のタングステン窒化膜
を形成し、その後、前記第１のタングステン窒化膜の表
面上に層間酸化膜２２を形成し、その後、前記層間酸化
膜２２の表面上に第２のタングステン窒化膜を形成し、
その後、前記第１のタングステン窒化膜、層間酸化膜２
２、第１のタングステン窒化膜の夫々に順次パターンニ
ングを施し、その後、熱処理を施すことにより形成され
る。
【００５４】前記ソース領域及びドレイン領域である一
対のｎ型不純物拡散領域２４及び一対のｎ型不純物拡散
領域２６は、ｐ型半導体基板１の素子形成領域の表面部
に形成されている。一対のｎ型不純物拡散領域２４の夫
々は、制御ゲート電極２３に対して自己整合で形成され
ている。一対のｎ型不純物拡散領域２６の夫々は、浮遊
ゲート電極２４、制御ゲート電極２６の夫々の側壁面を
覆うサイドウォールスペーサ２５に対して自己整合で形
成されている。一対のｎ型不純物拡散領域２６の夫々
は、ｎ型不純物拡散領域２４に比べて高い不純物濃度で
形成されている。
【００５５】前記サイドウォールスペーサ２５は、制御
ゲート電極２３上を含むｐ型半導体基板１上の全面にシ
リコン酸化膜を形成した後、前記シリコン酸化膜に異方
性エッチングを施すことにより形成される。このサイド
ウォールスペーサ２５と浮遊ゲート電極２１の側壁面と
の間には窒化物層８が形成されている。また、サイドウ
ォールスペーサ２５と制御ゲート電極２３の側壁面との
間には窒化物層８が形成されている。
【００５６】前記ソース領域及びドレイン領域である一
対のｎ型不純物拡散領域２６のうち、一方のｎ型不純物
拡散領域２６には層間絶縁膜１０に形成された接続孔１
１Ａを通して配線１２が電気的に接続され、他方のｎ型
不純物拡散領域２６には層間絶縁膜１０に形成された接
続孔１１Ｂを通して配線１２が電気的に接続されてい
る。配線１２は、層間絶縁膜１０上に形成されたパッシ
ベーション膜１３で覆われている。
【００５７】次に、前記不揮発性記憶素子Ｑｅを有する
半導体装置の製造方法について、図９乃至図１３(製造
方法を説明するための要部断面図)を用いて説明する。
【００５８】まず、単結晶シリコンからなるｐ型半導体
基板１を用意する。
【００５９】次に、前記ｐ型半導体基板１の素子分離領
域の表面に周知の選択酸化法を用いてシリコン酸化膜か
らなるフィールド絶縁膜２を形成する。
【００６０】次に、酸化処理を施し、前記ｐ型半導体基
板１の素子形成領域の表面に厚さ１０［ｎｍ］のシリコ
ン酸化膜からなるトンネリング用のゲート酸化膜３を形
成する。
【００６１】次に、図２に示すように、前記ゲート酸化
膜３の表面上を含むｐ型半導体基板１上の全面に、厚さ
５０［ｎｍ］のタングステン窒化膜２１Ａ、厚さ３０
［ｎｍ］のシリコン酸化膜からなる層間酸化膜２２、厚
さ１００［ｎｍ］のタングステン窒化膜２３Ａを順次形
成する。タングステン窒化膜２１Ａ、２３Ａの夫々は、
前述の実施形態１と同様のスパッタ法で形成される。層
間酸化膜２２はＣＶＤ法で形成される。
【００６２】次に、ｉ線を用いた光フォトリソグラフィ
技術とＳＦ6 などのガスを用いたドライエッチング技術
を用いて、前記タングステン窒化膜２３Ａ、層間酸化膜
２２、タングステン窒化膜２１Ａの夫々に順次パターン
ニングを施し、タングステン窒化膜２３Ａからなる制御
ゲート電極２３、タングステン窒化膜２１Ａからなる浮
遊ゲート電極２１の夫々を形成する。
【００６３】次に、前記制御ゲート電極２３を不純物導
入用マスクとして使用し、前記ｐ型半導体基板１の素子
形成領域の表面部にｎ型不純物として例えば５×１０14
［atoms／cm2］の燐(Ｐ)をエネルギー量３０［Ｋｅｖ］
の条件下においてイオン打込み法で導入して、図１０に
示すように、ソース領域及びドレイン領域である一対の
ｎ型半導体領域２４を形成する。
【００６４】次に、図１１に示すように、前記制御ゲー
ト電極２３上を含むｐ型半導体基板１上の全面に、厚さ
１００［ｎｍ］のシリコン酸化膜２５ＡをＣＶＤ法で形
成する。
【００６５】次に、瞬間熱処理装置を使用し、９００
［℃］の窒素雰囲気中で約１分間の熱処理を施す。この
工程において、浮遊ゲート電極２１中の窒素が浮遊ゲー
ト電極２１の周囲に拡散し、この窒素の拡散により、図
１２に示すように、浮遊ゲート電極２１とゲート酸化膜
３との間に窒化物層８が形成され、浮遊ゲート電極２１
と層間酸化膜２２との間に窒化物層８が形成され、浮遊
ゲート電極２１の側壁面と酸化珪素膜２５Ａとの間に窒
化物層８が形成された。また、この工程において、制御
ゲート電極２３中の窒素が制御ゲート電極２３の周囲に
拡散し、この窒素の拡散により、浮遊ゲート電極２１と
層間酸化膜２２との間に窒化物層８が形成され、制御ゲ
ート電極２３の側壁面及び上面と酸化珪素膜２５Ａとの
間に窒化物層８が形成された。また、これらの窒素の拡
散により、浮遊ゲート電極２１、制御ゲート電極２３の
夫々の金属層は、窒素をほとんど含まないタングステン
膜に変わった。即ち、浮遊ゲート電極２１、制御ゲート
電極２３の夫々をタングステン窒化膜で形成することに
より、これらの電極と絶縁膜との間に窒化物層８を自己
整合的に形成することができる。
【００６６】次に、前記シリコン酸化膜２５Ａに異方性
エッチングを施し、図１３に示すように、前記浮遊ゲー
ト電極２１、層間酸化膜２２、制御ゲート電極２３の夫
々の側壁面を覆うサイドウォールスペーサ２５を形成す
る。
【００６７】次に、前記サイドウォールスペーサ２５及
び制御ゲート電極２３を不純物導入用マスクとして使用
し、前記ｐ型半導体基板１の素子形成領域の表面部にｎ
型不純物として例えば５×１０15［atoms／cm2］の砒素
（Ａｓ）をエネルギー量６０［Ｋｅｖ］の条件下におい
てイオン打込み法で導入して、ソース領域及びドレイン
領域である一対のｎ型不純物拡散領域１６を形成する。
この工程において不揮発性記憶素子Ｑｅがほぼ完成す
る。
【００６８】次に、図１４に示すように、前記制御ゲー
ト電極２３の表面上を含むｐ型半導体基板１上の全面に
層間絶縁膜１０をＣＶＤ法で形成する。
【００６９】次に、前記層間絶縁膜１０に接続孔１１
Ａ、１１Ｂ等を形成し、その後、配線１２を形成し、そ
の後、パッシベーション膜１３を形成することにより、
不揮発性記憶素子Ｑｅを有する半導体装置がほぼ完成す
る。
【００７０】本実施形態の製造方法を用いて作製された
不揮発性記憶素子（ＭＯＳ型メモリ素子）の特性を評価
するため、スパッタ法で本実施形態のタングステン窒化
膜と同じ厚さのタングステン膜を被着し、浮遊ゲート電
極及び制御ゲート電極とした素子を作製した。また、前
述の浮遊ゲート電極および制御ゲート電極として従来用
いられてきたものと同様に多結晶シリコンを用いた素子
を作製した。この際、浮遊ゲート電極の多結晶シリコン
にイオン打ち込み技術で１×１０14/cm2の［atoms／c
m2］の燐を打ち込み、また制御ゲート電極の多結晶シリ
コンには５×１０15［atoms／cm2］の燐を打ち込んだ。
また、これらの多結晶シリコンを用いた素子では、浮遊
ゲート電極下のゲート酸化膜を熱酸化だけで形成した場
合と、熱酸化で形成した後にＮ2Ｏ 雰囲気中で熱処理し
た場合の２種類の素子を作製した。そして浮遊ゲート電
極と制御ゲート電極との間の層間絶縁層は、浮遊ゲート
電極層の多結晶シリコン膜を形成後その表面を酸化し、
続いてＣＶＤ法でシリコン窒化膜を形成し、さらにその
上にやはりＣＶＤ法でシリコン酸化膜を形成し、かつこ
れらのシリコン酸化膜−シリコン窒化膜−シリコン酸化
膜(Ｏ-Ｎ-Ｏと呼ぶ)の総合膜厚が３０［ｎｍ］になるよ
うに調整した。またＯ-Ｎ-Ｏ層間膜のかわりに３０［ｎ
ｍ］のシリコン酸化膜を用いた素子も作製した。
【００７１】まず、本実施形態における素子構造を分析
するために、層の縦方向の重なりがタングステン窒化膜
を浮遊ゲート電極および制御ゲート電極に用いた不揮発
性記憶素子と同じ構造になるように各層を重ね、ゲート
電極などのパターンに加工をしないで、かつ素子作製と
同じ熱処理を施した試料を作製した。オージェ電子分光
分析装置で試料の深さ方向の窒素の分布を測定した。シ
リコン基板および浮遊ゲート電極との界面近傍のトンネ
リングゲート酸化膜内に窒素の高濃度域が観測され、ま
た浮遊ゲート電極と制御ゲート電極層の間のシリコン酸
化膜内で各電極層との界面近傍に窒素の高濃度域が存在
することがわかった。一方、各タングステン窒化膜層内
では、熱処理前の試料と比較して、大幅に窒素が減少
し、ほとんどタングステンだけしか観察されなかった。
この分析用試料につき、上の層からエッチング液を用い
て順次化学的に除去し、各層の界面近傍のシリコン酸化
膜内でのシリコンおよび窒素ならびに酸素元素の結合状
態をＸ線光電子分光(ＸＰＳ：Ｘ-ray Ｐhotoelectron
Ｓpectroscopy)装置で測定した。Ｘ線を照射したとき試
料から放出されるＮ1s光電子およびＳi2ｐ光電子のエネ
ルギスペクトルを分析したところ、各ゲート電極層と接
触していたシリコン酸化膜層の界面領域では、３９６．
９６［ｅｖ］と３９７．８５［ｅｖ］にピークを持つス
ペクトの合成スペクトルであるＮ1sピークが観察され
た。前者のピークはＳｉ3Ｎ4結合のとき観測される３９
７．０［ｅｖ］にピークを持つＮ1sスペクトルと一致し
ている。後者の３９７．８５［ｅｖ］にピークを持つＮ
1sピークは、窒素が２個のシリコン原子と１個の酸素原
子と結合している場合に観察されるピークとほぼ一致し
ている。Ｎ1sスペクトルをピーク分離した場合に得られ
るこれらの二つのピークはシリコン酸化膜内になるとと
もに減少し、特にＳｉ3Ｎ4結合を示す３９７．０［ｅ
ｖ］に近いピークは急激に減少することがわかった。な
お、浮遊ゲート電極および制御ゲート電極にタングステ
ンを用いた場合はシリコン酸化膜内からはＮ1s光電子は
検出されなかった。
【００７２】以上の分析結果より、タングステン窒化物
中の窒素は熱処理によりシリコン酸化膜を窒化するため
に消費され、界面で酸窒化シリコン層が形成されること
がわかった。また、分析結果より後には窒素をほとんど
含まないタングステン層が形成されることがわかった。
なお、シリコン基板界面近傍のトンネルゲート酸化膜内
は、やはり窒素および酸素と結合したシリコン化合物が
存在することがわかった。
【００７３】この界面近傍のシリコン化合物は、多結晶
シリコンを浮遊ゲート電極に用いた素子においてシリコ
ンを酸化後、Ｎ2Ｏ ガス雰囲気で熱処理されたトンネル
ゲート酸化膜とほぼ同じ化合状態であった。
【００７４】不揮発性記憶素子に電子注入して情報の書
き込みと読み出しを行うことを想定し、フォーラーノー
ドハイム電流−電圧特性を利用してトンネルゲート酸化
膜への電子注入を行った。注入電荷量を１５［Ｃ／cm
2 ］まで変化させたとき、各注入電荷量とＭＯＳ界面に
発生する界面準位の注入前後の変化量との関係を各ゲー
ト電極構造について測定した。いずれの構造の素子でも
注入電荷量が約２［Ｃ／cm2 ］になるまでは注入量に依
存して界面準位変化量が増大するが、それ以上では変化
量は飽和して注入量に依存しないことがわかった。この
飽和量はゲート電極およびトンネルゲート酸化膜の窒化
状態に強く依存した。すなわち、Ｎ2Ｏ 熱処理をしない
トンネルゲート酸化膜を用いた多結晶シリコンゲート電
極素子では、その変化量は１．３×１０12［ｅｖ・cm
2 ］であり、またタングステンをゲート電極に用いた場
合は１．６×１０12［ｅｖ・cm2 ］であった。一方、多
結晶シリコンゲート電極を用い、かつトンネルゲート酸
化膜をＮ2Ｏ 雰囲気で熱処理した素子では、電子注入に
よる界面準位の増加量は４．１×１０11［ｅｖ・cm2 ］
で、熱処理を加えない場合より約１／４と少ない。タン
グステン窒化膜を用いた素子では多結晶シリコンゲート
電極素子よりさらに電子注入後の表面準位増加量を少な
くでき、タングステンを用いた場合の約１／１０にあた
る１．３×１０11［ｅｖ・cm2 ］まで低減できた。
【００７５】不揮発性記憶素子への情報書き込み法に
は、前述のフォーラノードハイム電流を利用する方法と
トランジスタのチャンネル領域を流れる電子に高電界を
加え、このとき生じるトンネルゲート酸化膜へのホット
キャリア注入を利用する方法がある。このため、チャン
ネル長が０．７［ｍｍ］で２４［ｍｍ］のチャンネル幅
を有する不揮発性記憶素子に電源電圧を一定とし、基板
電流が最大になる条件の電圧を制御ゲート電極に印加
し、酸化膜中にホットキャリア注入を行った。これらの
ストレス電圧を継続的に印加し、各時間ごとの不揮発性
記憶素子の相互コンダクタタンスの変化量を測定した。
多結晶シリコンゲート電極で、かつ、トンネルゲート酸
化膜をＮ2Ｏ 雰囲気で熱処理しない素子では１００００
秒ストレス電圧印加時間後のストレス電圧印加前の初期
状態からの変化率は約８％の値を示した。そして、タン
グステンをゲート電極に用いた素子ではさらに変化率が
大きく、約１６％を示した。これらに対して、Ｎ2Ｏ 雰
囲気での熱処理を加えた多結晶シリコンゲート電極素子
では、その変化率は２％にすぎなかった。一方、タング
ステン窒化膜を用いた本発明の素子では、約１．５％と
最も変化率が小さかった。この結果は、電荷注入により
表面準位が変化する量は、相互コンダクタンスの変化率
と対応関係があることがすでに知られており、したがっ
て、前述に示したタングステン窒化膜を用いた素子で最
も電荷注入による表面準位増加率が小さいという実験結
果ともよく対応している。
【００７６】次に、浮遊ゲート電極界面に電荷を蓄積
し、この蓄積電荷の減衰が浮遊ゲート電極と制御ゲート
電極との間の絶縁膜の膜状態による違いを観察した。そ
の結果、本実施形態のタングステン窒化膜を浮遊ゲート
電極および制御ゲート電極に用いた素子が最も長く、つ
いで多結晶シリコンゲート電極でその層間にＯ-Ｎ-Ｏ膜
を形成した素子が電荷保持時間が長かった。そして、タ
ングステンを浮遊ゲート電極と制御ゲート電極に用いた
素子が最も電荷保持時間が短かった。
【００７７】フォーラーノードハイム電流注入による情
報の書き込みと消去を繰り返し、この繰り返し回と書き
込みおよび消去のためのしきい値電圧の変化の関係を求
めた。タングステン窒化膜および多結晶シリコンを用
い、トンネルゲート酸化膜を窒化した素子では１×１０
5 回の書き込み、消去を繰り返してもしきい値はほとん
ど変化なかったが、トンネリングゲート酸化膜が窒化さ
れていない場合は、１×１０4 回ないし３×１０4 回で
しきい値の変化が顕在化した。
【００７８】前述に示した各実施形態により、本発明の
目的である金属と同等の低い抵抗を持ち、かつ微細加工
ができ、そして安定なＭＯＳ特性が得られる素子が実現
できることが明らかになった。
【００７９】なお、これらの実施形態ではタングステン
窒化膜を用いたが、この他に、モリブデン、クロム、タ
ンタル、ニオブ、バナジウムなどの高融点金属からなる
窒化物を用いることによっても本発明の目的を達成でき
た。また、これらの金属窒化物にシリコン、アルミニウ
ムあるいはチタンなどのIII 族もしくはIV族元素を微量
添加した場合も本発明の目的を実現できた。ただし、チ
タン、ジルコニウムあるいはハフニウムなどのように安
定な窒化物を形成する高融点金属窒化物だけでゲート電
極を構成した場合は、本発明の目的を達成するのが難し
かった。
【００８０】本実施形態では、浮遊ゲート電極と制御ゲ
ート電極を同じ金属の窒化膜で構成したが、お互いに異
なる金属の窒化膜で構成しても本発明の目的を達成でき
た。また、これらの一方のゲート電極だけを金属窒化膜
とした場合でも、従来の多結晶シリコンゲート電極の不
純物により生じていたリーク電流の問題を大幅に低減で
きることも確認した。
【００８１】また、前述のいずれの実施形態において
も、金属窒化膜のゲート電極層への応用について述べた
が、シリコン単結晶基板へのコンタクト電極としても本
発明の金属窒化膜層を応用できる。実際、インバーター
回路のゲート電極に本発明を応用したところ、金属窒化
膜ゲート電極層とシリコン基板が直接接触する個所で
は、熱処理により界面に金属、シリコンそして窒素の極
薄い化合物が形成され、金属とシリコン反応が抑制さ
れ、シリサイド形成過程で生じる膜剥がれのような問題
を生じることはなかった。そして、金属窒化物層とシリ
コン基板が直接接触する個所では、アルミニウム電極配
線で得られる値と同等の良好なコンタクト抵抗を得るこ
とができた。これはタングステンなどの金属をゲート電
極層として用いた場合、シリコン基板と直接接触する個
所で、膜剥離や高コンタクト抵抗などの問題が生じるの
と比べると大きな利点である。ＭＯＳ特性の高安定性お
よびシリコン層との直接接触が可能であること、そのう
えに低抵抗であることなどの利点を考慮にいれると、本
発明による金属窒化膜ゲート電極は従来多結晶シリコン
が用いられてきた部分に置き換えることができることが
わかる。
【００８２】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【００８３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００８４】本発明によれば、従来広く用いられてきた
多結晶シリコンゲート電極の欠点である燐などの含有不
純物のゲート酸化膜への拡散の問題がないため、不純物
に起因した絶縁膜耐圧などの電気特性不良が少なく、安
定したＭＯＳ特性を持つ半導体装置を実現できる。
【００８５】また、金属窒化膜中の窒素によるゲート電
極周囲絶縁層の窒化は、不揮発性記憶素子において、情
報の書き込み、読み出し、あるいは消去のくりかえしに
よるしきい値電圧の変動が少なく、かつ、情報である電
荷の保持特性、ＭＯＳ界面特性の安定化に効果がある。
【００８６】また、金属窒化物は熱処理によりゲート電
極周囲の絶縁膜に窒素を供給した後、高融点金属のゲー
ト電極に変わるため、低抵抗のゲート電極配線を実現で
きる。 また、ゲート電極は単層であるためシリサイド
／多結晶シリコンあるいは高融点金属／反応防止層／多
結晶シリコンなど、異種材料の重ね構造に起因した微細
加工上の問題がない。また単層であるため、ゲート電極
層を薄くでき、微細化にともなうアスペクト比の増大が
他の重ね構造のゲート電極より少なくできるため、この
点からも微細配線加工に有利である。
【図面の簡単な説明】
【図１】本発明の実施形態１であるＭＯＳＦＥＴを有す
る半導体装置の要部断面図である。
【図２】前記半導体装置の製造方法を説明するための断
面図である。
【図３】前記半導体装置の製造方法を説明するための断
面図である。
【図４】前記半導体装置の製造方法を説明するための断
面図である。
【図５】前記半導体装置の製造方法を説明するための断
面図である。
【図６】前記半導体装置の製造方法を説明するための断
面図である。
【図７】前記半導体装置の製造方法を説明するための断
面図である。
【図８】本発明の実施形態２である不揮発性記憶素子を
有する半導体装置の要部断面図である。
【図９】前記半導体装置の製造方法を説明するための断
面図である。
【図１０】前記半導体装置の製造方法を説明するための
断面図である。
【図１１】前記半導体装置の製造方法を説明するための
断面図である。
【図１２】前記半導体装置の製造方法を説明するための
断面図である。
【図１３】前記半導体装置の製造方法を説明するための
断面図である。
【図１４】前記半導体装置の製造方法を説明するための
断面図である。
【符号の説明】
１…ｐ型半導体基板、２…フィールド絶縁膜、３…ゲー
ト酸化膜、４…ゲート電極、４Ａ…タングステン窒化
膜、５…ｎ型不純物拡散領域、６…サイドウォールスペ
ーサ、７…ｎ型不純物拡散領域、８…窒化物層、１０…
層間絶縁膜、１１Ａ，１１Ｂ…接続孔、１２…配線、１
３…パッシベーション膜、１５…レジストパターン、２
１…浮遊ゲート電極、２１Ａ，２３Ａ…タングステン窒
化膜、２２…層間酸化膜、２３…制御ゲート電極、２４
…ｎ型不純物拡散領域、２５…サイドウォールスペー
サ、２５Ａ…酸化珪素膜、２６…ｎ型不純物拡散領域。
Ｑ…ＭＯＳＦＥＴ、Ｑｅ…不揮発性記憶素子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の表面上にゲート酸化膜を形
    成する工程と、前記ゲート酸化膜の表面上に、タングス
    テン、モリブデン、クロム、タンタル、ニオブ、バナジ
    ウムなどの金属の窒化物あるいはこれらの金属および金
    属窒化物の複合物でゲート電極を形成する工程と、その
    後、熱処理を施す工程を備えたことを特徴とする半導体
    装置の製造方法。
  2. 【請求項２】 半導体基板の表面上にゲート酸化膜を介
    在してゲート電極が形成されたＭＯＳＦＥＴを有する半
    導体装置の製造方法であって、前記ゲート酸化膜の表面
    上に、タングステン、モリブデン、クロム、タンタル、
    ニオブ、バナジウムなどの金属の窒化物あるいはこれら
    の金属および金属窒化物の複合物でゲート電極を形成す
    る工程と、その後、熱処理を施す工程を備えたことを特
    徴とする半導体装置の製造方法。
  3. 【請求項３】 前記熱処理を施す工程の前に、少なくと
    も前記ゲート電極の側壁面を覆う絶縁膜を形成する工程
    を備えたことを特徴とする請求項１又は請求項２に記載
    の半導体装置の製造方法。
  4. 【請求項４】 前記熱処理を施す工程の後に、前記ゲー
    ト電極の周囲のゲート酸化膜を除去する工程と、その
    後、還元性ガスに酸化性ガスを添加した雰囲気中で熱処
    理を施す工程を備えたことを特徴とする請求項１乃至請
    求項３のうちいずれか１項に記載の半導体装置の製造方
    法。
  5. 【請求項５】 半導体基板の表面上にゲート酸化膜を介
    在して浮遊ゲート電極が形成され、前記浮遊ゲート電極
    の表面上に層間酸化膜を介在して制御ゲート電極が形成
    されたＭＯＳ型不揮発性記憶素子を有する半導体装置の
    製造方法であって、タングステン、モリブデン、クロ
    ム、タンタル、ニオブ、バナジウムなどの金属の窒化物
    あるいはこれらの金属および金属窒化物の複合物で浮遊
    ゲート電極を形成する工程と、その後、熱処理を施す工
    程を備えたことを特徴とする半導体装置の製造方法。
  6. 【請求項６】 半導体基板の表面上にゲート酸化膜を介
    在して浮遊ゲート電極が形成され、前記浮遊ゲート電極
    の表面上に層間酸化膜を介在して制御ゲート電極が形成
    されたＭＯＳ型不揮発性記憶素子を有する半導体装置の
    製造方法であって、タングステン、モリブデン、クロ
    ム、タンタル、ニオブ、バナジウムなどの金属の窒化物
    あるいはこれらの金属および金属窒化物の複合物で浮遊
    ゲート電極及び制御ゲート電極を形成する工程と、その
    後、熱処理を施す工程を備えたことを特徴とする半導体
    装置の製造方法。
  7. 【請求項７】 前記熱処理を施す工程の前に、少なくと
    も前記浮遊ゲート電極、制御ゲート電極の夫々の側壁面
    を覆う絶縁膜を形成する工程を備えたことを特徴とする
    半導体装置の製造方法。
  8. 【請求項８】 前記熱処理を施す工程の後に、前記浮遊
    ゲート電極の周囲のゲート酸化膜を除去する工程と、そ
    の後、水素に水分を添加した雰囲気中で熱処理を施す工
    程を備えたことを特徴とする請求項５乃至請求項７のう
    ちいずれか１項に記載の半導体装置の製造方法。
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