JP3071578B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JP3071578B2 JP3071578B2 JP4274162A JP27416292A JP3071578B2 JP 3071578 B2 JP3071578 B2 JP 3071578B2 JP 4274162 A JP4274162 A JP 4274162A JP 27416292 A JP27416292 A JP 27416292A JP 3071578 B2 JP3071578 B2 JP 3071578B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- gate electrode
- silicon
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】この発明は、電気的に情報の書き
込みおよび消去が可能で、かつ、情報の保持に外部より
電力を与える必要のない記憶効果をもつ不揮発性半導体
記憶装置（メモリ）に関するものである。
込みおよび消去が可能で、かつ、情報の保持に外部より
電力を与える必要のない記憶効果をもつ不揮発性半導体
記憶装置（メモリ）に関するものである。
【０００２】
【従来の技術】従来、半導体集積回路、例えばシリコン
集積回路では、膜厚が極めて薄い酸化膜が用いられてい
る。とりわけ１．０μｍ以下の設計ルールの不揮発性メ
モリ、特に４Ｍビット以降のフラッシュメモリにおいて
は、１００Ａ°（Ａ°はオングストロームを表す記号）
以下の膜厚のシリコン酸化膜（ＳｉＯ2 膜）がトンネル
酸化膜として用いられている。
集積回路では、膜厚が極めて薄い酸化膜が用いられてい
る。とりわけ１．０μｍ以下の設計ルールの不揮発性メ
モリ、特に４Ｍビット以降のフラッシュメモリにおいて
は、１００Ａ°（Ａ°はオングストロームを表す記号）
以下の膜厚のシリコン酸化膜（ＳｉＯ2 膜）がトンネル
酸化膜として用いられている。
【０００３】このような薄い酸化膜の特性は、フラッシ
ュメモリの動作における書き換え回数、データ記憶保持
時間を決定する上で極めて重要な因子となる。
ュメモリの動作における書き換え回数、データ記憶保持
時間を決定する上で極めて重要な因子となる。
【０００４】図２は、従来の不揮発性半導体装置の代表
的フラッシュメモリセル構造を説明するための断面図で
ある。図にも示すように、第１導電型（Ｐ型）半導体基
板１０に第２導電型の第１および第２不純物領域として
のＮ+ 導電型のドレイン領域１２およびソース領域１４
が形成されている。またドレイン領域１２には書き込み
効率向上のため、この領域１２の下にＰ型導電層１６が
設けられており、一方ソース領域の下には消去時に発生
するバンド間トンネル電流抑制のため、低濃度のＮ- 型
導電層１８が設けられている。
的フラッシュメモリセル構造を説明するための断面図で
ある。図にも示すように、第１導電型（Ｐ型）半導体基
板１０に第２導電型の第１および第２不純物領域として
のＮ+ 導電型のドレイン領域１２およびソース領域１４
が形成されている。またドレイン領域１２には書き込み
効率向上のため、この領域１２の下にＰ型導電層１６が
設けられており、一方ソース領域の下には消去時に発生
するバンド間トンネル電流抑制のため、低濃度のＮ- 型
導電層１８が設けられている。
【０００５】ソース・ドレイン間のチャネル領域２０上
には、第１絶縁膜であるトンネル酸化膜２２を介して第
１導電層としての浮遊ゲート電極２４が設けられてい
る。また、浮遊ゲート電極２４の上には第２絶縁膜２６
を介して第２導体層としての制御ゲート電極２８が設け
られている。
には、第１絶縁膜であるトンネル酸化膜２２を介して第
１導電層としての浮遊ゲート電極２４が設けられてい
る。また、浮遊ゲート電極２４の上には第２絶縁膜２６
を介して第２導体層としての制御ゲート電極２８が設け
られている。
【０００６】浮遊ゲート電極２４の電位は、浮遊ゲート
電極中の電荷と制御ゲート電極の電位により変化する。
すなわち、浮遊ゲート電極２４は、制御ゲート電極２８
と最も強く容量結合するように形成されている。
電極中の電荷と制御ゲート電極の電位により変化する。
すなわち、浮遊ゲート電極２４は、制御ゲート電極２８
と最も強く容量結合するように形成されている。
【０００７】図２に示した構造の半導体不揮発性メモリ
の情報の読み出しは、次のようにして行う。
の情報の読み出しは、次のようにして行う。
【０００８】浮遊ゲート電極２４に電子が多数注入され
ている場合、チャネルが反転しないためチャネル領域２
０に電子を流せられず、オフ（ＯＦＦ）状態となる。
ている場合、チャネルが反転しないためチャネル領域２
０に電子を流せられず、オフ（ＯＦＦ）状態となる。
【０００９】逆に、浮遊ゲート電極２４に電子が注入さ
れていない場合、チャネルは容易に反転するので、ソー
ス／ドレイン領域間に電流を流すことができ、オン（Ｏ
Ｎ）状態となる。このように半導体不揮発性メモリは、
浮遊ゲート電極２４に注入されている電子の量によって
ＯＮになったりＯＦＦになったりする。
れていない場合、チャネルは容易に反転するので、ソー
ス／ドレイン領域間に電流を流すことができ、オン（Ｏ
Ｎ）状態となる。このように半導体不揮発性メモリは、
浮遊ゲート電極２４に注入されている電子の量によって
ＯＮになったりＯＦＦになったりする。
【００１０】浮遊ゲート電極２４への、このような電子
の注入および抜き取りは、次のようにして行う。
の注入および抜き取りは、次のようにして行う。
【００１１】浮遊ゲート電極２４へ電子の注入を行うた
めには、基板１０に対しては逆バイアスである正の電位
の電源電圧（約５Ｖ）をドレイン領域１２へ印加し、か
つ浮遊ゲート電極２４の電位が約１０Ｖになるような電
圧を制御ゲート電極２８に印加する。これにより、ソー
ス領域１４から流出した電子は、ソース領域電位からド
レイン領域電位と加速され、浮遊ゲート電極２４へ注入
される。
めには、基板１０に対しては逆バイアスである正の電位
の電源電圧（約５Ｖ）をドレイン領域１２へ印加し、か
つ浮遊ゲート電極２４の電位が約１０Ｖになるような電
圧を制御ゲート電極２８に印加する。これにより、ソー
ス領域１４から流出した電子は、ソース領域電位からド
レイン領域電位と加速され、浮遊ゲート電極２４へ注入
される。
【００１２】一方、浮遊ゲート電極２４に対して正の電
圧をソース領域１４に印加すると、トンネル電流が流れ
て浮遊ゲート電極中の電子は、ソース領域１４へ抜き取
られる。
圧をソース領域１４に印加すると、トンネル電流が流れ
て浮遊ゲート電極中の電子は、ソース領域１４へ抜き取
られる。
【００１３】このように、フラッシュメモリへの情報の
書き込み・消去は、浮遊ゲート電極ヘの電子注入・抜き
取りによって行なわれる。
書き込み・消去は、浮遊ゲート電極ヘの電子注入・抜き
取りによって行なわれる。
【００１４】
【発明が解決しようとする課題】フラッシュメモリは、
このような情報の書き込み・消去を繰り返して行う。こ
のため、トンネル酸化膜にかかるストレスは、情報の書
き換え回数に比例して増加する。このストレスと、トン
ネル酸化膜の膜厚とデータ保持期間との間に相関関係が
あり、例えばストレスが大きくなるほどデータの保持特
性が劣化し、また書き換え回数が低下する。
このような情報の書き込み・消去を繰り返して行う。こ
のため、トンネル酸化膜にかかるストレスは、情報の書
き換え回数に比例して増加する。このストレスと、トン
ネル酸化膜の膜厚とデータ保持期間との間に相関関係が
あり、例えばストレスが大きくなるほどデータの保持特
性が劣化し、また書き換え回数が低下する。
【００１５】一般に、トンネル酸化膜の膜厚を厚くすれ
ば酸化膜に加わる電界が小さくなり、それゆえ書き換え
回数を多くでき、またデータ保持期間も長くすることが
できるようになる。しかし、特に、消去時にトンネル電
流を用いているため消去時に高電圧をソース・浮遊ゲー
ト電極間に印加せざるを得なくなる。このため昇圧回路
を半導体回路内に組み込み形成する必要が生じるが、昇
圧回路がウエハ上で大面積を占めてしまい、回路全体の
微細化の妨げとなる。
ば酸化膜に加わる電界が小さくなり、それゆえ書き換え
回数を多くでき、またデータ保持期間も長くすることが
できるようになる。しかし、特に、消去時にトンネル電
流を用いているため消去時に高電圧をソース・浮遊ゲー
ト電極間に印加せざるを得なくなる。このため昇圧回路
を半導体回路内に組み込み形成する必要が生じるが、昇
圧回路がウエハ上で大面積を占めてしまい、回路全体の
微細化の妨げとなる。
【００１６】一方、動作特性の劣化は主としてトンネル
酸化膜の絶縁破壊やリーク電流の増加という形で現れ、
これらの劣化は、浮遊ゲート電極から電子を抜き取る場
合に顕著に発生する。そしてトンネル酸化膜の膜厚を薄
くすればするほど、絶縁破壊電荷量が減少し、およびリ
ーク電流が増加する。
酸化膜の絶縁破壊やリーク電流の増加という形で現れ、
これらの劣化は、浮遊ゲート電極から電子を抜き取る場
合に顕著に発生する。そしてトンネル酸化膜の膜厚を薄
くすればするほど、絶縁破壊電荷量が減少し、およびリ
ーク電流が増加する。
【００１７】その結果、トンネル酸化膜の薄膜化にはお
のずと限界があり、その値は８０〜９０Ａ°膜厚である
ことが予想される。
のずと限界があり、その値は８０〜９０Ａ°膜厚である
ことが予想される。
【００１８】この発明は、以上述べた不揮発性メモリを
構成するトンネル酸化膜自体の劣化が生じてしまうとい
う問題点と、それに伴い薄膜化できないという問題点と
の解決を図るためになされたものである。
構成するトンネル酸化膜自体の劣化が生じてしまうとい
う問題点と、それに伴い薄膜化できないという問題点と
の解決を図るためになされたものである。
【００１９】従って、この発明の目的は、情報記憶時お
よび消去時に第１絶縁膜に高電圧が加わらないように
し、かつ第１絶縁膜自体の信頼性が向上する構造を有す
る不揮発性半導体メモリを提供することにある。
よび消去時に第１絶縁膜に高電圧が加わらないように
し、かつ第１絶縁膜自体の信頼性が向上する構造を有す
る不揮発性半導体メモリを提供することにある。
【００２０】
【課題を解決するための手段】この目的の達成を図るた
め、この発明によれば、第１導電型の半導体基板と、こ
の基板上に設けられた第２導電型の第１および第２不純
物領域と、これら第１および第２不純物領域間に存在す
るチャネル領域と、このチャネル領域上に設けられた第
１絶縁膜と、この第１絶縁膜上に設けられた第１導体層
と、この第１導体層上に設けられた第２絶縁膜と、この
第２絶縁膜上に設けられた第２導体層とを少なくとも具
えた不揮発性半導体記憶装置において、チャネル領域を
シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）単結晶層とし、
および第１導体層がシリコン−ゲルマニウム（Ｓｉ−Ｇ
ｅ）多結晶膜としたことを特徴とする。
め、この発明によれば、第１導電型の半導体基板と、こ
の基板上に設けられた第２導電型の第１および第２不純
物領域と、これら第１および第２不純物領域間に存在す
るチャネル領域と、このチャネル領域上に設けられた第
１絶縁膜と、この第１絶縁膜上に設けられた第１導体層
と、この第１導体層上に設けられた第２絶縁膜と、この
第２絶縁膜上に設けられた第２導体層とを少なくとも具
えた不揮発性半導体記憶装置において、チャネル領域を
シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）単結晶層とし、
および第１導体層がシリコン−ゲルマニウム（Ｓｉ−Ｇ
ｅ）多結晶膜としたことを特徴とする。
【００２１】この発明の実施に当たり、好ましくは、第
１絶縁膜を酸窒化シリコン（ＳｉＯx Ｎy ）膜とするの
がよい。
１絶縁膜を酸窒化シリコン（ＳｉＯx Ｎy ）膜とするの
がよい。
【００２２】
【作用】上述したこの発明の構成によれば、チャネル領
域をＳｉ−Ｇｅ層として設けて、しかも第１導体層をＳ
ｉ−Ｇｅ膜として設けているので、情報記憶時すなわち
電子注入時および情報消去時すなわち電子抜き取り時の
双方においてトンネル伝導機構により電子の流れを制御
することが可能となり、かつ、電子注入・抜き取り時、
第１絶縁膜としてのトンネル絶縁膜／基板および第１導
体層としての浮遊ゲート電極／トンネル絶縁膜双方の界
面での障壁高さを低くすることができ、従って、実効電
界を低下させることができる。さらに、第１絶縁膜とし
てのトンネル絶縁膜を酸窒化シリコン膜（ＳｉＯx Ｎy
膜：但しｘ，ｙは組成比を表す値で、ｘ，ｙはｘ＞０，
ｙ＞０の値である。）を使用する場合には、電界ストレ
スによるリーク電流の発生をより有効的に抑制させるこ
とができる。
域をＳｉ−Ｇｅ層として設けて、しかも第１導体層をＳ
ｉ−Ｇｅ膜として設けているので、情報記憶時すなわち
電子注入時および情報消去時すなわち電子抜き取り時の
双方においてトンネル伝導機構により電子の流れを制御
することが可能となり、かつ、電子注入・抜き取り時、
第１絶縁膜としてのトンネル絶縁膜／基板および第１導
体層としての浮遊ゲート電極／トンネル絶縁膜双方の界
面での障壁高さを低くすることができ、従って、実効電
界を低下させることができる。さらに、第１絶縁膜とし
てのトンネル絶縁膜を酸窒化シリコン膜（ＳｉＯx Ｎy
膜：但しｘ，ｙは組成比を表す値で、ｘ，ｙはｘ＞０，
ｙ＞０の値である。）を使用する場合には、電界ストレ
スによるリーク電流の発生をより有効的に抑制させるこ
とができる。
【００２３】
【実施例】以下に、図面を参照して、この発明の実施例
につき説明する。
につき説明する。
【００２４】図１は、この発明の不揮発性半導体記憶装
置の一実施例であるフラッシュメモリの主要構成部分の
説明に供する断面図であり、各構成成分の大きさ、形状
および配置関係は概略的に示してあるに過ぎない。
置の一実施例であるフラッシュメモリの主要構成部分の
説明に供する断面図であり、各構成成分の大きさ、形状
および配置関係は概略的に示してあるに過ぎない。
【００２５】この実施例では、第１導電型の半導体基板
としてＰ導電型基板を用い、これを、例えば比抵抗１０
Ω・ｃｍで、かつ面方位（１００）のシリコン（Ｓｉ）
基板１００とする。このＰ型Ｓｉ基板１００に、従来と
同様に第２導電型の、第１および第２不純物領域１０２
および１０４を具えている。ここでは第１不純物領域１
０２は、Ｎ+ 型ドレイン領域であり、第２不純物領域１
０４は、Ｎ+ 型ソース領域である。また、所要に応じ、
ドレイン領域１０２の下側の基板領域中には注入効率を
上げるためのＰ- 型層１０６およびソース領域１０４の
下側の基板領域中にはパンチスルー防止用のＮ- 型層１
０８を、それぞれ設けてあってもよい。このドレイン領
域１０２とソース領域１０４との間にチャネル領域１１
０を具えていて、 このチャネル領域１１０を覆い、 両側
にあるソース領域１０４およびドレイン領域１０２にま
たがるように第１絶縁層１１２を具えている。 このチャ
ネル領域１１０をシリコン−ゲルマニウム（Ｓｉ−Ｇ
ｅ）単結晶層とする。そして、第１絶縁層１１２を好ま
しくは、酸窒化シリコン（ＳｉＯx Ｎy ）（但しｘ，ｙ
は組成比を表し、ｘ＞０，ｙ＞０の値である。）膜とす
るのがよい。この第１絶縁膜１１２は、このフラッシュ
メモリ構造ではトンネル絶縁膜を構成している。
としてＰ導電型基板を用い、これを、例えば比抵抗１０
Ω・ｃｍで、かつ面方位（１００）のシリコン（Ｓｉ）
基板１００とする。このＰ型Ｓｉ基板１００に、従来と
同様に第２導電型の、第１および第２不純物領域１０２
および１０４を具えている。ここでは第１不純物領域１
０２は、Ｎ+ 型ドレイン領域であり、第２不純物領域１
０４は、Ｎ+ 型ソース領域である。また、所要に応じ、
ドレイン領域１０２の下側の基板領域中には注入効率を
上げるためのＰ- 型層１０６およびソース領域１０４の
下側の基板領域中にはパンチスルー防止用のＮ- 型層１
０８を、それぞれ設けてあってもよい。このドレイン領
域１０２とソース領域１０４との間にチャネル領域１１
０を具えていて、 このチャネル領域１１０を覆い、 両側
にあるソース領域１０４およびドレイン領域１０２にま
たがるように第１絶縁層１１２を具えている。 このチャ
ネル領域１１０をシリコン−ゲルマニウム（Ｓｉ−Ｇ
ｅ）単結晶層とする。そして、第１絶縁層１１２を好ま
しくは、酸窒化シリコン（ＳｉＯx Ｎy ）（但しｘ，ｙ
は組成比を表し、ｘ＞０，ｙ＞０の値である。）膜とす
るのがよい。この第１絶縁膜１１２は、このフラッシュ
メモリ構造ではトンネル絶縁膜を構成している。
【００２６】このトンネル絶縁膜１１２上には第１導体
層１１４を具える。この第１導体層１１４として、この
実施例ではシリコン−ゲルマニウム（Ｓｉ−Ｇｅ）多結
晶膜を設ける。この第１導体層１１４は、このフラッシ
ュメモリ構造では、浮遊ゲート電極を構成している。こ
の実施例では、好ましくはＮ+ 型（Ｓｉ−Ｇｅ）多結晶
膜とするのがよい。
層１１４を具える。この第１導体層１１４として、この
実施例ではシリコン−ゲルマニウム（Ｓｉ−Ｇｅ）多結
晶膜を設ける。この第１導体層１１４は、このフラッシ
ュメモリ構造では、浮遊ゲート電極を構成している。こ
の実施例では、好ましくはＮ+ 型（Ｓｉ−Ｇｅ）多結晶
膜とするのがよい。
【００２７】この浮遊ゲート電極１１４上には第２絶縁
膜１１６、例えばシリコン酸化膜（ＳｉＯ2 膜）を具え
ており、この第２絶縁膜１１６上に第２導体層１１８と
して制御ゲート電極を具えている。この制御ゲート電極
１１８を例えば多結晶シリコンをもって構成するのが好
適である。
膜１１６、例えばシリコン酸化膜（ＳｉＯ2 膜）を具え
ており、この第２絶縁膜１１６上に第２導体層１１８と
して制御ゲート電極を具えている。この制御ゲート電極
１１８を例えば多結晶シリコンをもって構成するのが好
適である。
【００２８】次にこの発明の装置の理解を一層容易にす
るために、この装置の製造工程につき、図３および図４
を参照して簡単に説明する。
るために、この装置の製造工程につき、図３および図４
を参照して簡単に説明する。
【００２９】まず、Ｐ導電型、比抵抗１０Ω・ｃｍ、面
方位（１００）のシリコン基板１００を用意する（図３
の（Ａ））。
方位（１００）のシリコン基板１００を用意する（図３
の（Ａ））。
【００３０】次に、シリコン基板１００の（１００）面
上に、減圧化学気相成長法（ＬＰＣＶＤ）により約３０
００Ａ°のシリコン−ゲルマニウム（Ｓｉ−Ｇｅ）単結
晶薄膜１２０を形成する（図３の（Ｂ））。
上に、減圧化学気相成長法（ＬＰＣＶＤ）により約３０
００Ａ°のシリコン−ゲルマニウム（Ｓｉ−Ｇｅ）単結
晶薄膜１２０を形成する（図３の（Ｂ））。
【００３１】次に、窒素を含む酸化性ガス雰囲気、例え
ば一酸化二窒素（Ｎ2 Ｏ）中で１０００℃の温度で１５
分間酸化を行う。
ば一酸化二窒素（Ｎ2 Ｏ）中で１０００℃の温度で１５
分間酸化を行う。
【００３２】この酸化過程でＳｉ−Ｇｅ膜１２０は、そ
の表面層部分が酸化されるが、その過程で同時に約５原
子％の濃度で窒素（Ｎ）が酸化膜とＳｉ−Ｇｅ膜１２０
との界面に偏析する（図３の（Ｃ））。従って、酸化膜
中に窒素が拡散した状態の酸窒化膜１３０が得られ、こ
の酸化過程で酸窒化膜１３０は約１００Ａ°（オングス
トローム）成長する。
の表面層部分が酸化されるが、その過程で同時に約５原
子％の濃度で窒素（Ｎ）が酸化膜とＳｉ−Ｇｅ膜１２０
との界面に偏析する（図３の（Ｃ））。従って、酸化膜
中に窒素が拡散した状態の酸窒化膜１３０が得られ、こ
の酸化過程で酸窒化膜１３０は約１００Ａ°（オングス
トローム）成長する。
【００３３】しかる後基板１００をすみやかにシリコン
薄膜形成装置に移し、この酸窒化膜１３０上に膜厚約２
０００Ａ°の多結晶Ｓｉ−Ｇｅ薄膜１４０を形成する
（図３の（Ｄ））。
薄膜形成装置に移し、この酸窒化膜１３０上に膜厚約２
０００Ａ°の多結晶Ｓｉ−Ｇｅ薄膜１４０を形成する
（図３の（Ｄ））。
【００３４】次にこの多結晶Ｓｉ−Ｇｅ膜１４０にリン
拡散を行い、浮遊ゲート電極形成のためのＮ+ 導電型の
多結晶Ｓｉ−Ｇｅ膜１５０にする。
拡散を行い、浮遊ゲート電極形成のためのＮ+ 導電型の
多結晶Ｓｉ−Ｇｅ膜１５０にする。
【００３５】次に、このＮ+ 導電型の膜１５０上に膜厚
３５ｎｍ程度のシリコン酸化膜（ＳｉＯ2 ）１６０をＬ
ＰＣＶＤ法により形成する（図４の（Ａ））。
３５ｎｍ程度のシリコン酸化膜（ＳｉＯ2 ）１６０をＬ
ＰＣＶＤ法により形成する（図４の（Ａ））。
【００３６】次に、Ｎ+ 導電型の膜１５０を形成したと
同様な方法を用いて、多結晶シリコンよりなる制御ゲー
ト電極を形成するためのＮ+ 導電型の多結晶Ｓｉ−Ｇｅ
膜１７０を形成する（図４の（Ｂ））。
同様な方法を用いて、多結晶シリコンよりなる制御ゲー
ト電極を形成するためのＮ+ 導電型の多結晶Ｓｉ−Ｇｅ
膜１７０を形成する（図４の（Ｂ））。
【００３７】その後、ホトエッチング技術およびドライ
エッチング技術を用いて各膜１７０，１６０，１５０，
および１３０をパターニングして制御ゲート電極１１
８、層間絶縁膜１１６、浮遊ゲート電極１１４およびト
ンネル絶縁膜１１２をそれぞれ形成する（図３の
（Ｃ））。
エッチング技術を用いて各膜１７０，１６０，１５０，
および１３０をパターニングして制御ゲート電極１１
８、層間絶縁膜１１６、浮遊ゲート電極１１４およびト
ンネル絶縁膜１１２をそれぞれ形成する（図３の
（Ｃ））。
【００３８】しかる後、これらをマスクとしてイオン注
入によりＮ+ 導電層であるソース領域１０４およびドレ
イン領域１０２をそれぞれ形成して図１に示すフラッシ
ュメモリの構造体を得る。
入によりＮ+ 導電層であるソース領域１０４およびドレ
イン領域１０２をそれぞれ形成して図１に示すフラッシ
ュメモリの構造体を得る。
【００３９】また、必要に応じてパンチスルー防止用の
Ｎ- 層１０８および注入効率を上げるためのＰ- 層１０
６をそれぞれ形成してもよい。
Ｎ- 層１０８および注入効率を上げるためのＰ- 層１０
６をそれぞれ形成してもよい。
【００４０】
【発明の効果】上述した説明からも明らかなように、こ
の発明の不揮発性半導体記憶装置によれば、電子注入領
域であるチャネル領域にＳｉ−Ｇｅ層を設けているの
で、トンネル絶縁膜／基板表面の障壁高さを低くし、電
子の注入効率を高めることができ、かつ、浮遊ゲート電
極にもＳｉ−Ｇｅ膜を用いているので浮遊ゲート電極表
面／トンネル絶縁膜の障壁高さを低下させることがで
き、よって低い電界で電子の引き抜きができる。
の発明の不揮発性半導体記憶装置によれば、電子注入領
域であるチャネル領域にＳｉ−Ｇｅ層を設けているの
で、トンネル絶縁膜／基板表面の障壁高さを低くし、電
子の注入効率を高めることができ、かつ、浮遊ゲート電
極にもＳｉ−Ｇｅ膜を用いているので浮遊ゲート電極表
面／トンネル絶縁膜の障壁高さを低下させることがで
き、よって低い電界で電子の引き抜きができる。
【００４１】さらに、電子注入時および電子引き抜き時
で発生する高電界印加によるトンネル絶縁膜のリーク電
流の増加を防止するために、トンネル絶縁膜として酸窒
化シリコン（ＳｉＯx Ｎy ）膜を使用する場合には、リ
ーク電流の発生を防止させることができる。
で発生する高電界印加によるトンネル絶縁膜のリーク電
流の増加を防止するために、トンネル絶縁膜として酸窒
化シリコン（ＳｉＯx Ｎy ）膜を使用する場合には、リ
ーク電流の発生を防止させることができる。
【００４２】このような構造をもつ不揮発性半導体メモ
リにおいては、低い電圧で書き込み・消去が可能となる
と同時に、書き込み・消去繰り返し回数が向上するこ
と、またデータ保持時間を長くすることができる。
リにおいては、低い電圧で書き込み・消去が可能となる
と同時に、書き込み・消去繰り返し回数が向上するこ
と、またデータ保持時間を長くすることができる。
【００４３】この発明は、上述したフラッシュメモリの
みならず、ＥＥＰＲＯＭとかＥＰＲＯＭとかの記憶装置
にも適用して好適である。
みならず、ＥＥＰＲＯＭとかＥＰＲＯＭとかの記憶装置
にも適用して好適である。
【図１】この発明の不揮発性半導体記憶装置の一実施例
であるフラッシュメモリの構造の説明に供する概略的断
面図である。
であるフラッシュメモリの構造の説明に供する概略的断
面図である。
【図２】従来の不揮発性半導体記憶装置の一例であるフ
ラッシュメモリの構造の説明に供する概略的断面図であ
る。
ラッシュメモリの構造の説明に供する概略的断面図であ
る。
【図３】（Ａ）〜（Ｄ）は、図１に示したフラッシュメ
モリの製造工程の前半部分を説明するための前半工程図
である。
モリの製造工程の前半部分を説明するための前半工程図
である。
【図４】（Ａ）〜（Ｃ）は、図１に示したフラッシュメ
モリの製造工程の後半部分を説明するための後半工程図
である。
モリの製造工程の後半部分を説明するための後半工程図
である。
１００：Ｐ型Ｓｉ基板 １０２：Ｎ+ 型ドレイン領域 １０４：Ｎ+ 型ソース領域 １０６：Ｐ- 型層 １０８：Ｎ- 型層 １１０：チャネル領域 １１２：第１絶縁膜（トンネル絶縁膜） １１４：第１導体層（浮遊ゲート電極） １１６：第２絶縁膜（ＳｉＯ2 膜） １１８：第２導体層（制御ゲート電極） １２０：（Ｓｉ−Ｇｅ）単結晶薄膜 １３０：酸窒化膜 １４０：多結晶Ｓｉ−Ｇｅ薄膜 １５０，１７０：Ｎ+ 導電型の多結晶Ｓｉ−Ｇｅ膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/788 H01L 29/792 H01L 21/8247
Claims (2)
- 【請求項１】 第１導電型の半導体基板と、該基板上に
設けられた第２導電型の第１および第２不純物領域と、
該第１および第２不純物領域間に存在するチャネル領域
と、前記チャネル領域上に設けられた第１絶縁膜と、該
第１絶縁膜上に設けられた第１導体層と、該第１導体層
上に設けられた第２絶縁膜と、 該第２絶縁膜上に設けら
れた第２導体層とを少なくとも具えた不揮発性半導体記
憶装置において、 チャネル領域をシリコン−ゲルマニウム（Ｓｉ−Ｇｅ）
単結晶層とし、および第１導体層がシリコン−ゲルマニ
ウム（Ｓｉ−Ｇｅ）多結晶膜としたことを特徴とする不
揮発性半導体記憶装置。 - 【請求項２】 前記第１絶縁膜を酸窒化シリコン（Ｓｉ
Ｏx Ｎy ）膜（但しｘ，ｙは組成比を表す値で、ｘ，ｙ
はｘ＞０，ｙ＞０を満たす値である。）とすることを特
徴とする請求項１に記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4274162A JP3071578B2 (ja) | 1992-10-13 | 1992-10-13 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4274162A JP3071578B2 (ja) | 1992-10-13 | 1992-10-13 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06125089A JPH06125089A (ja) | 1994-05-06 |
| JP3071578B2 true JP3071578B2 (ja) | 2000-07-31 |
Family
ID=17537904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4274162A Expired - Fee Related JP3071578B2 (ja) | 1992-10-13 | 1992-10-13 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3071578B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0149528B1 (ko) * | 1994-05-25 | 1998-10-01 | 김주용 | 반도체 소자의 콘트롤 게이트 전극 형성방법 |
| JPH10256400A (ja) * | 1997-03-10 | 1998-09-25 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
-
1992
- 1992-10-13 JP JP4274162A patent/JP3071578B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06125089A (ja) | 1994-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5656839A (en) | Semiconductor integrated circuit device having single-element type nonvolatile memory elements | |
| US5337274A (en) | Nonvolatile semiconductor memory device having adjacent memory cells and peripheral transistors separated by field oxide | |
| TWI413261B (zh) | 半導體裝置 | |
| JP2980012B2 (ja) | 不揮発性半導体記憶装置 | |
| US20100022081A1 (en) | Non-volatile sonos-type memory device | |
| JPH10233505A (ja) | 半導体装置の製造方法 | |
| JP3071578B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH06104451A (ja) | 不揮発性半導体記憶装置 | |
| US4300279A (en) | Method for the manufacture of a monolithic, static memory cell | |
| JPH0582798A (ja) | 半導体記憶装置及びその製造方法 | |
| JP3272007B2 (ja) | 電荷トラップ膜の製造方法 | |
| JP3397817B2 (ja) | 半導体不揮発性記憶素子の製造方法 | |
| JPH065875A (ja) | 不揮発性メモリ装置 | |
| JPH09213820A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2998540B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH0450754B2 (ja) | ||
| JP3141492B2 (ja) | 不揮発性記憶素子の製造方法 | |
| JP3141520B2 (ja) | 不揮発性記憶素子の製造方法 | |
| JP3389003B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH0746704B2 (ja) | 半導体記憶装置 | |
| JP3185746B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH07106442A (ja) | 不揮発性半導体記憶装置 | |
| JPH07183405A (ja) | 半導体装置及びその形成方法 | |
| KR0136533B1 (ko) | 불휘발성 반도체 메모리 소자 및 그의 제조방법 | |
| JP3442125B2 (ja) | 半導体記憶装置の形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000516 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080526 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090526 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090526 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |