JP3397817B2 - 半導体不揮発性記憶素子の製造方法 - Google Patents
半導体不揮発性記憶素子の製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体不揮発性記憶素
子の製造方法に関し、半導体不揮発性記憶素子のドレイ
ン耐圧の向上、メモリ特性の安定化、高信頼性に関する
ものである。 【０００２】 【従来の技術】一般に、不揮発性記憶素子の情報の書換
え、読み出しにＭＯＳトランジスタが必要なために、同
一素子領域内にＭＯＳトランジスタとメモリトランジス
タとを形成する。 【０００３】この不揮発性記憶素子の製造工程におい
て、ＭＯＳトランジスタのＭＯＳゲート電極とメモリト
ランジスタのメモリゲート電極との形成方法は、つぎに
記すゲート電極形成工程を行う。 【０００４】従来例における不揮発性記憶素子の製造工
程を、図７〜図１０の断面図を用いて説明する。 【０００５】まず図７に示すように、第１導電型の半導
体基板８の素子領域１０周囲のフィールド領域１１に選
択酸化法を用いてフィールド酸化膜７を形成する。つぎ
に、全面にメモリ酸化膜４とナイトライド膜５とトップ
酸化膜６とを順次形成する。その後、メモリ素子領域１
２に感光性材料であるレジスト１３を形成する。 【０００６】つぎに図８に示すように、レジスト１３を
マスクにトップ酸化膜６とナイトライド膜５とメモリ酸
化膜４とをエッチングする、いわゆるフォトエッチング
技術により、メモリ酸化膜４とナイトライド膜５とトッ
プ酸化膜６からなるメモリ絶縁膜２３を形成する。 【０００７】その後、全面にゲート酸化膜３を形成し、
全面に化学気相成長法によって、ゲート電極材料１４と
して多結晶シリコン膜を形成する。さらに、メモリ素子
領域１２とＭＯＳ素子領域１５上にレジスト１３を形成
する。 【０００８】その後、図９に示すように、このレジスト
１３をエッチングマスクとして多結晶シリコン膜からな
るゲート電極材料１４をエッチングし、ＭＯＳトランジ
スタのＭＯＳゲート電極１とメモリゲート電極２を形成
する。 【０００９】つぎに図１０に示すように、ＭＯＳゲート
電極１とメモリゲート電極２とをマスクにして、ソース
とドレインとなる第２導電型の高濃度不純物層９を形成
し、不揮発性記憶素子を形成する。 【００１０】 【発明が解決しようとする課題】この図７〜図１０を用
いて説明した従来の製造方法により形成した半導体不揮
発性記憶素子のメモリ絶縁膜２３は、メモリ酸化膜４と
ナイトライド膜５とトップ酸化膜６とからなる。このた
め、データ読み出し時にＭＯＳトランジスタを導通した
場合、読み出し電圧がメモリトランジスタのドレインに
印加される。 【００１１】この場合、メモリトランジスタが書き込み
状態、すなわち電子がメモリ絶縁膜２３に注入された状
態では、メモリゲート電極２からの高い垂直電界により
ドレインのバンドが曲がる。 【００１２】この結果、価電子帯の電子が伝導帯へバン
ド間トンネリングすることによる、メモリトランジスタ
の「オフ」状態でのリーク電流が発生する。 【００１３】さらに、メモリゲート電極２とドレイン間
電圧が高いことによるリーク電流の発生により、メモリ
トランジスタのドレイン耐圧が低下するという課題もあ
る。 【００１４】さらに、メモリゲート電極２とドレイン間
の絶縁膜は、薄膜であるメモリ絶縁膜２３で構成されて
いる。このため、読み出し回数の増加により、読み出し
時の電界により加速された電子がメモリ絶縁膜２３中に
注入され、メモリ絶縁膜２３を劣化させ、メモリトラン
ジスタ特性を劣化させるという課題を生じる。 【００１５】本発明の目的は、上記課題を解決して、ド
レインリーク電流を抑えた半導体不揮発性記憶素子の製
造方法を提供することである。 【００１６】 【課題を解決するための手段】上記目的を達成するため
本発明は、下記記載の半導体不揮発性記憶素子の製造方
法を採用する。 【００１７】 【００１８】本発明の半導体不揮発性素子の製造方法
は、第１導電型の半導体基板上の同一素子領域内にＭＯ
ＳトランジスタとＭＯＮＯＳ型のメモリトランジスタと
を設ける半導体不揮発性記憶素子の製造方法であって、
第１導電型の半導体基板上の素子領域の周囲のフィール
ド領域にフィールド酸化膜を形成し、前記素子領域に犠
牲酸化膜を形成し、フォトエッチング技術により、素子
領域内のメモリ素子領域の一部の犠牲酸化膜を除去する
工程と、メモリ絶縁膜としてメモリ酸化膜とナイトライ
ド膜とトップ酸化膜とを順次形成する工程と、フォトエ
ッチング技術により、素子領域内の前記メモリ素子領域
のチャネル方向の両側が、前記犠牲酸化膜と前記メモリ
酸化膜と前記ナイトライド膜と前記トップ酸化膜とで構
成されるように、素子領域内の前記メモリ素子領域より
幅が広い領域の前記トップ酸化膜と前記ナイトライド膜
と前記メモリ酸化膜と前記犠牲酸化膜とを除去する工程
と、素子領域にゲート酸化膜を形成し、ゲート電極材料
を形成する工程と、フォトエッチング技術によりＭＯＳ
ゲート電極とメモリゲート電極とを同時に形成する工程
と、前記ＭＯＳゲート電極とメモリゲート電極との整合
した領域の前記素子領域に第２導電型の高濃度不純物層
を形成する工程と、二酸化シリコンを主体とする多層配
線用絶縁膜を形成する工程と、フォトエッチング技術に
より前記多層配線用絶縁膜にコンタクト窓を形成する工
程と、配線金属を形成する工程とを有し、前記メモリ絶
縁膜と前記犠牲酸化膜とからなる絶縁膜下部の半導体基
板表面濃度と、前記メモリ絶縁膜下部の半導体基板表面
濃度とは同一濃度であることを特徴とする。 【００１９】 【実施例】以下図面を用いて本発明の実施例を説明す
る。まず、図１の断面図を用いて本発明における半導体
不揮発性記憶素子の製造方法による半導体不揮発性記憶
素子の構造を説明する。 【００２０】上記の半導体不揮発性記憶素子は、ＭＯＳ
絶縁膜２４上に形成するＭＯＳゲート電極１を備え、さ
らにメモリ酸化膜４とナイトライド膜５とトップ酸化膜
６とからなるメモリ絶縁膜２３で構成される領域と、犠
牲酸化膜４１とメモリ酸化膜４とナイトライド膜５とト
ップ酸化膜６とからなるメモリ絶縁膜２３で構成される
領域上に形成するメモリゲート電極２から構成する。 【００２１】つぎに、この図１を用いて説明した上記の
半導体不揮発性記憶素子の構造を形成するための製造方
法を説明する。図２〜図６は、本発明の半導体不揮発性
記憶素子の製造方法を工程順に示す断面図である。 【００２２】まず、図２に示すように、導電型がＰ型の
半導体基板８の素子領域１０の周囲のフィールド領域１
１に、窒化シリコン膜などの耐酸化膜をマスクにして酸
化する、いわゆる選択酸化処理により、フィールド酸化
膜７を７００ｎｍの厚さで形成する。 【００２３】つぎに、酸素と窒素との混合気体中で酸化
処理を行い、厚さ２０ｎｍ程度の二酸化シリコン膜から
なる犠牲酸化膜４１を素子領域１０の全面に形成する。 【００２４】つぎに、全面に感光性材料であるレジスト
１３を形成し、所定のフォトマスクを用いて露光、およ
び現像処理を行い、メモリ素子を形成する領域であるメ
モリ素子領域１２上のレジスト１３に開口を形成する。 【００２５】その後、このレジスト１３をマスクとして
犠牲酸化膜４１をフッ酸緩衝液によりエッチング除去す
る。その後、エッチングのマスクとして用いたレジスト
１３を除去する。 【００２６】つぎに、図３に示すように、酸素と窒素と
の混合気体中で酸化処理を行い、膜厚が２ｎｍ程度を有
する二酸化シリコン膜からなるメモリ酸化膜４を、犠牲
酸化膜４１の開口内のメモリ素子領域１２に形成する。 【００２７】つぎに、このメモリ酸化膜４上を含む全面
に化学気相成長法によって、窒化シリコン膜からなるナ
イトライド膜５を９ｎｍ程度の厚さで形成する。 【００２８】さらに酸化雰囲気中で酸化処理を行い、ナ
イトライド膜５を酸化して、このナイトライド膜５上に
二酸化シリコン膜からなるトップ酸化膜６を形成する。 【００２９】つぎに、全面にレジスト１３を形成し、所
定のフォトマスクを用いて露光、および現像処理を行
い、メモリ素子領域１２の両端部から０．３μｍ程度幅
寸法が広いメモリゲート電極を形成するレジスト１３を
メモリ素子領域１２上に形成する。 【００３０】その後、このレジスト１３をエッチングの
マスクとして、トップ酸化膜６をフッ酸緩衝液によりエ
ッチングする。さらに、ナイトライド膜５とメモリ酸化
膜４と犠牲酸化膜４１を、ＳＦ6 ＋ＣＨＦ3 ＋Ｈｅの混
合ガスを用いてドライエッチング法によりエッチングす
る。 【００３１】これにより、メモリ酸化膜４とナイトライ
ド膜５とトップ酸化膜６とからなる領域と、犠牲酸化膜
４１とメモリ酸化膜４とナイトライド膜５とトップ酸化
膜６とからなる領域とで構成するメモリ絶縁膜２３を形
成する。 【００３２】つぎに図４に示すように、厚さ３０ｎｍ程
度の二酸化シリコン膜からなるゲート酸化膜３を全面に
形成する。さらに、ゲート電極材料１４として、モノシ
ランを反応ガスとする化学気相成長法によって、多結晶
シリコン膜を４００ｎｍ程度の厚さで全面に形成する。 【００３３】その後、全面にレジスト１３を形成して、
所定のフォトマスクを用いて露光、および現像処理を行
い、メモリゲート電極２を形成する領域であるメモリ素
子領域１２と、ＭＯＳゲート電極１を形成する領域であ
るＭＯＳ素子領域１５とにレジスト１３を形成する。 【００３４】その後、図５に示すように、このレジスト
１３をエッチングのマスクとして、ゲート電極材料１４
である多結晶シリコン膜を、ＳＦ6 ＋Ｏ2 の混合気体を
エッチングガスとして用いるドライエッチング法により
エッチングする。 【００３５】この結果、ゲート酸化膜３からなるＭＯＳ
絶縁膜２４上にＭＯＳトランジスタのＭＯＳゲート電極
１と、さらにメモリ酸化膜４とナイトライド膜５とトッ
プ酸化膜６とからなる領域と、犠牲酸化膜４１とメモリ
酸化膜４とナイトライド膜５とトップ酸化膜６とからな
る領域とからなるメモリ絶縁膜２３上にメモリトランジ
スタのメモリゲート電極２とを同時に形成する。 【００３６】つぎに、ＭＯＳゲート電極１とメモリゲー
ト電極２とをイオン注入のマスクとして用いて、半導体
基板８と逆導電型のＮ型の不純物であるリンを加速エネ
ルギー５０ｋｅＶ、イオン注入量３．５×１０15ａｔｏ
ｍｓ／ｃｍ2 程度でイオン注入する。 【００３７】この結果、第２導電型のソース領域および
ドレイン領域として、ＭＯＳゲート電極１とメモリゲー
ト電極２との間と、メモリゲート電極２とフィールド酸
化膜７との間と、ＭＯＳゲート電極１とフィールド酸化
膜７との間との領域の半導体基板８に高濃度不純物層９
を形成する。 【００３８】つぎに図６に示すように、二酸化シリコン
を主体とする多層配線用絶縁膜１６を形成する。その
後、フォトエッチング技術を用いて、多層配線用絶縁膜
１６にコンタクト窓１７を形成し、さらに、配線金属１
８としてアルミニウムを形成することによって不揮発性
記憶素子を得る。 【００３９】以上の説明においては、メモリ絶縁膜２３
を構成する多層膜として、犠牲酸化膜４１とメモリ酸化
膜４とナイトライド膜５とトップ酸化膜６からなる多層
膜を用いる例で説明したが、犠牲酸化膜４１としては、
選択酸化処理後に形成する通常の犠牲酸化膜のみなら
ず、絶縁性を示す酸化膜、ナイトライド膜なども使用可
能である。 【００４０】 【発明の効果】以上の説明で明らかなように、本発明の
半導体不揮発性記憶素子の製造方法においては、従来構
造で問題であったメモリトランジスタが書き込み状態で
のデータ読み出し時のバンド間トンネリングによるメモ
リトランジスタの「オフ」状態でのリーク電流は、本構
造では、ドレインに接するメモリーゲート電極下のメモ
リ絶縁膜が犠牲酸化膜とメモリ酸化膜とナイトライト膜
とトップ酸化膜とからなるため、メモリゲート電極から
の高い垂直電界が緩和され減少する。 【００４１】この本発明による効果を図１１のグラフを
用いて説明する。図１１は、本発明の製造方法により作
成した半導体不揮発性記憶素子と従来例で示した製造方
法により作成した半導体不揮発性記憶素子のデータ書き
込み状態におけるゲート電圧（Ｖｇ）とドレイン電流
（Ｉｄ）の特性を比較したものである。図１１のグラフ
において、破線は、従来例における特性であり、ゲート
電圧が０Ｖの場合にもバンド間トンネリングによるリー
ク電流が流れる。これに対し、本発明による半導体不揮
発性記憶素子の特性は、実線で示すようにリーク電流が
低減される。このため、メモリゲート電極とドレイン間
電界も緩和されメモリトランジスタのドレイン耐圧も向
上する。 【００４２】さらに、読み出し回数の増加によるメモリ
絶縁膜中への電荷注入によるメモリトランジスタ特性の
劣化に対しても、メモリゲート電極とドレイン間電界が
緩和されることにより、メモリ絶縁膜中への電荷注入を
防ぐことが可能となり、メモリ絶縁膜の劣化によるメモ
リトランジスタ特性の劣化を防ぐことができる。 【００４３】以上の結果、本発明においては、ドレイン
耐圧が向上しメモリ特性の安定化を実現することがで
き、信頼性の高い半導体不揮発性記憶素子が得られる。
子の製造方法に関し、半導体不揮発性記憶素子のドレイ
ン耐圧の向上、メモリ特性の安定化、高信頼性に関する
ものである。 【０００２】 【従来の技術】一般に、不揮発性記憶素子の情報の書換
え、読み出しにＭＯＳトランジスタが必要なために、同
一素子領域内にＭＯＳトランジスタとメモリトランジス
タとを形成する。 【０００３】この不揮発性記憶素子の製造工程におい
て、ＭＯＳトランジスタのＭＯＳゲート電極とメモリト
ランジスタのメモリゲート電極との形成方法は、つぎに
記すゲート電極形成工程を行う。 【０００４】従来例における不揮発性記憶素子の製造工
程を、図７〜図１０の断面図を用いて説明する。 【０００５】まず図７に示すように、第１導電型の半導
体基板８の素子領域１０周囲のフィールド領域１１に選
択酸化法を用いてフィールド酸化膜７を形成する。つぎ
に、全面にメモリ酸化膜４とナイトライド膜５とトップ
酸化膜６とを順次形成する。その後、メモリ素子領域１
２に感光性材料であるレジスト１３を形成する。 【０００６】つぎに図８に示すように、レジスト１３を
マスクにトップ酸化膜６とナイトライド膜５とメモリ酸
化膜４とをエッチングする、いわゆるフォトエッチング
技術により、メモリ酸化膜４とナイトライド膜５とトッ
プ酸化膜６からなるメモリ絶縁膜２３を形成する。 【０００７】その後、全面にゲート酸化膜３を形成し、
全面に化学気相成長法によって、ゲート電極材料１４と
して多結晶シリコン膜を形成する。さらに、メモリ素子
領域１２とＭＯＳ素子領域１５上にレジスト１３を形成
する。 【０００８】その後、図９に示すように、このレジスト
１３をエッチングマスクとして多結晶シリコン膜からな
るゲート電極材料１４をエッチングし、ＭＯＳトランジ
スタのＭＯＳゲート電極１とメモリゲート電極２を形成
する。 【０００９】つぎに図１０に示すように、ＭＯＳゲート
電極１とメモリゲート電極２とをマスクにして、ソース
とドレインとなる第２導電型の高濃度不純物層９を形成
し、不揮発性記憶素子を形成する。 【００１０】 【発明が解決しようとする課題】この図７〜図１０を用
いて説明した従来の製造方法により形成した半導体不揮
発性記憶素子のメモリ絶縁膜２３は、メモリ酸化膜４と
ナイトライド膜５とトップ酸化膜６とからなる。このた
め、データ読み出し時にＭＯＳトランジスタを導通した
場合、読み出し電圧がメモリトランジスタのドレインに
印加される。 【００１１】この場合、メモリトランジスタが書き込み
状態、すなわち電子がメモリ絶縁膜２３に注入された状
態では、メモリゲート電極２からの高い垂直電界により
ドレインのバンドが曲がる。 【００１２】この結果、価電子帯の電子が伝導帯へバン
ド間トンネリングすることによる、メモリトランジスタ
の「オフ」状態でのリーク電流が発生する。 【００１３】さらに、メモリゲート電極２とドレイン間
電圧が高いことによるリーク電流の発生により、メモリ
トランジスタのドレイン耐圧が低下するという課題もあ
る。 【００１４】さらに、メモリゲート電極２とドレイン間
の絶縁膜は、薄膜であるメモリ絶縁膜２３で構成されて
いる。このため、読み出し回数の増加により、読み出し
時の電界により加速された電子がメモリ絶縁膜２３中に
注入され、メモリ絶縁膜２３を劣化させ、メモリトラン
ジスタ特性を劣化させるという課題を生じる。 【００１５】本発明の目的は、上記課題を解決して、ド
レインリーク電流を抑えた半導体不揮発性記憶素子の製
造方法を提供することである。 【００１６】 【課題を解決するための手段】上記目的を達成するため
本発明は、下記記載の半導体不揮発性記憶素子の製造方
法を採用する。 【００１７】 【００１８】本発明の半導体不揮発性素子の製造方法
は、第１導電型の半導体基板上の同一素子領域内にＭＯ
ＳトランジスタとＭＯＮＯＳ型のメモリトランジスタと
を設ける半導体不揮発性記憶素子の製造方法であって、
第１導電型の半導体基板上の素子領域の周囲のフィール
ド領域にフィールド酸化膜を形成し、前記素子領域に犠
牲酸化膜を形成し、フォトエッチング技術により、素子
領域内のメモリ素子領域の一部の犠牲酸化膜を除去する
工程と、メモリ絶縁膜としてメモリ酸化膜とナイトライ
ド膜とトップ酸化膜とを順次形成する工程と、フォトエ
ッチング技術により、素子領域内の前記メモリ素子領域
のチャネル方向の両側が、前記犠牲酸化膜と前記メモリ
酸化膜と前記ナイトライド膜と前記トップ酸化膜とで構
成されるように、素子領域内の前記メモリ素子領域より
幅が広い領域の前記トップ酸化膜と前記ナイトライド膜
と前記メモリ酸化膜と前記犠牲酸化膜とを除去する工程
と、素子領域にゲート酸化膜を形成し、ゲート電極材料
を形成する工程と、フォトエッチング技術によりＭＯＳ
ゲート電極とメモリゲート電極とを同時に形成する工程
と、前記ＭＯＳゲート電極とメモリゲート電極との整合
した領域の前記素子領域に第２導電型の高濃度不純物層
を形成する工程と、二酸化シリコンを主体とする多層配
線用絶縁膜を形成する工程と、フォトエッチング技術に
より前記多層配線用絶縁膜にコンタクト窓を形成する工
程と、配線金属を形成する工程とを有し、前記メモリ絶
縁膜と前記犠牲酸化膜とからなる絶縁膜下部の半導体基
板表面濃度と、前記メモリ絶縁膜下部の半導体基板表面
濃度とは同一濃度であることを特徴とする。 【００１９】 【実施例】以下図面を用いて本発明の実施例を説明す
る。まず、図１の断面図を用いて本発明における半導体
不揮発性記憶素子の製造方法による半導体不揮発性記憶
素子の構造を説明する。 【００２０】上記の半導体不揮発性記憶素子は、ＭＯＳ
絶縁膜２４上に形成するＭＯＳゲート電極１を備え、さ
らにメモリ酸化膜４とナイトライド膜５とトップ酸化膜
６とからなるメモリ絶縁膜２３で構成される領域と、犠
牲酸化膜４１とメモリ酸化膜４とナイトライド膜５とト
ップ酸化膜６とからなるメモリ絶縁膜２３で構成される
領域上に形成するメモリゲート電極２から構成する。 【００２１】つぎに、この図１を用いて説明した上記の
半導体不揮発性記憶素子の構造を形成するための製造方
法を説明する。図２〜図６は、本発明の半導体不揮発性
記憶素子の製造方法を工程順に示す断面図である。 【００２２】まず、図２に示すように、導電型がＰ型の
半導体基板８の素子領域１０の周囲のフィールド領域１
１に、窒化シリコン膜などの耐酸化膜をマスクにして酸
化する、いわゆる選択酸化処理により、フィールド酸化
膜７を７００ｎｍの厚さで形成する。 【００２３】つぎに、酸素と窒素との混合気体中で酸化
処理を行い、厚さ２０ｎｍ程度の二酸化シリコン膜から
なる犠牲酸化膜４１を素子領域１０の全面に形成する。 【００２４】つぎに、全面に感光性材料であるレジスト
１３を形成し、所定のフォトマスクを用いて露光、およ
び現像処理を行い、メモリ素子を形成する領域であるメ
モリ素子領域１２上のレジスト１３に開口を形成する。 【００２５】その後、このレジスト１３をマスクとして
犠牲酸化膜４１をフッ酸緩衝液によりエッチング除去す
る。その後、エッチングのマスクとして用いたレジスト
１３を除去する。 【００２６】つぎに、図３に示すように、酸素と窒素と
の混合気体中で酸化処理を行い、膜厚が２ｎｍ程度を有
する二酸化シリコン膜からなるメモリ酸化膜４を、犠牲
酸化膜４１の開口内のメモリ素子領域１２に形成する。 【００２７】つぎに、このメモリ酸化膜４上を含む全面
に化学気相成長法によって、窒化シリコン膜からなるナ
イトライド膜５を９ｎｍ程度の厚さで形成する。 【００２８】さらに酸化雰囲気中で酸化処理を行い、ナ
イトライド膜５を酸化して、このナイトライド膜５上に
二酸化シリコン膜からなるトップ酸化膜６を形成する。 【００２９】つぎに、全面にレジスト１３を形成し、所
定のフォトマスクを用いて露光、および現像処理を行
い、メモリ素子領域１２の両端部から０．３μｍ程度幅
寸法が広いメモリゲート電極を形成するレジスト１３を
メモリ素子領域１２上に形成する。 【００３０】その後、このレジスト１３をエッチングの
マスクとして、トップ酸化膜６をフッ酸緩衝液によりエ
ッチングする。さらに、ナイトライド膜５とメモリ酸化
膜４と犠牲酸化膜４１を、ＳＦ6 ＋ＣＨＦ3 ＋Ｈｅの混
合ガスを用いてドライエッチング法によりエッチングす
る。 【００３１】これにより、メモリ酸化膜４とナイトライ
ド膜５とトップ酸化膜６とからなる領域と、犠牲酸化膜
４１とメモリ酸化膜４とナイトライド膜５とトップ酸化
膜６とからなる領域とで構成するメモリ絶縁膜２３を形
成する。 【００３２】つぎに図４に示すように、厚さ３０ｎｍ程
度の二酸化シリコン膜からなるゲート酸化膜３を全面に
形成する。さらに、ゲート電極材料１４として、モノシ
ランを反応ガスとする化学気相成長法によって、多結晶
シリコン膜を４００ｎｍ程度の厚さで全面に形成する。 【００３３】その後、全面にレジスト１３を形成して、
所定のフォトマスクを用いて露光、および現像処理を行
い、メモリゲート電極２を形成する領域であるメモリ素
子領域１２と、ＭＯＳゲート電極１を形成する領域であ
るＭＯＳ素子領域１５とにレジスト１３を形成する。 【００３４】その後、図５に示すように、このレジスト
１３をエッチングのマスクとして、ゲート電極材料１４
である多結晶シリコン膜を、ＳＦ6 ＋Ｏ2 の混合気体を
エッチングガスとして用いるドライエッチング法により
エッチングする。 【００３５】この結果、ゲート酸化膜３からなるＭＯＳ
絶縁膜２４上にＭＯＳトランジスタのＭＯＳゲート電極
１と、さらにメモリ酸化膜４とナイトライド膜５とトッ
プ酸化膜６とからなる領域と、犠牲酸化膜４１とメモリ
酸化膜４とナイトライド膜５とトップ酸化膜６とからな
る領域とからなるメモリ絶縁膜２３上にメモリトランジ
スタのメモリゲート電極２とを同時に形成する。 【００３６】つぎに、ＭＯＳゲート電極１とメモリゲー
ト電極２とをイオン注入のマスクとして用いて、半導体
基板８と逆導電型のＮ型の不純物であるリンを加速エネ
ルギー５０ｋｅＶ、イオン注入量３．５×１０15ａｔｏ
ｍｓ／ｃｍ2 程度でイオン注入する。 【００３７】この結果、第２導電型のソース領域および
ドレイン領域として、ＭＯＳゲート電極１とメモリゲー
ト電極２との間と、メモリゲート電極２とフィールド酸
化膜７との間と、ＭＯＳゲート電極１とフィールド酸化
膜７との間との領域の半導体基板８に高濃度不純物層９
を形成する。 【００３８】つぎに図６に示すように、二酸化シリコン
を主体とする多層配線用絶縁膜１６を形成する。その
後、フォトエッチング技術を用いて、多層配線用絶縁膜
１６にコンタクト窓１７を形成し、さらに、配線金属１
８としてアルミニウムを形成することによって不揮発性
記憶素子を得る。 【００３９】以上の説明においては、メモリ絶縁膜２３
を構成する多層膜として、犠牲酸化膜４１とメモリ酸化
膜４とナイトライド膜５とトップ酸化膜６からなる多層
膜を用いる例で説明したが、犠牲酸化膜４１としては、
選択酸化処理後に形成する通常の犠牲酸化膜のみなら
ず、絶縁性を示す酸化膜、ナイトライド膜なども使用可
能である。 【００４０】 【発明の効果】以上の説明で明らかなように、本発明の
半導体不揮発性記憶素子の製造方法においては、従来構
造で問題であったメモリトランジスタが書き込み状態で
のデータ読み出し時のバンド間トンネリングによるメモ
リトランジスタの「オフ」状態でのリーク電流は、本構
造では、ドレインに接するメモリーゲート電極下のメモ
リ絶縁膜が犠牲酸化膜とメモリ酸化膜とナイトライト膜
とトップ酸化膜とからなるため、メモリゲート電極から
の高い垂直電界が緩和され減少する。 【００４１】この本発明による効果を図１１のグラフを
用いて説明する。図１１は、本発明の製造方法により作
成した半導体不揮発性記憶素子と従来例で示した製造方
法により作成した半導体不揮発性記憶素子のデータ書き
込み状態におけるゲート電圧（Ｖｇ）とドレイン電流
（Ｉｄ）の特性を比較したものである。図１１のグラフ
において、破線は、従来例における特性であり、ゲート
電圧が０Ｖの場合にもバンド間トンネリングによるリー
ク電流が流れる。これに対し、本発明による半導体不揮
発性記憶素子の特性は、実線で示すようにリーク電流が
低減される。このため、メモリゲート電極とドレイン間
電界も緩和されメモリトランジスタのドレイン耐圧も向
上する。 【００４２】さらに、読み出し回数の増加によるメモリ
絶縁膜中への電荷注入によるメモリトランジスタ特性の
劣化に対しても、メモリゲート電極とドレイン間電界が
緩和されることにより、メモリ絶縁膜中への電荷注入を
防ぐことが可能となり、メモリ絶縁膜の劣化によるメモ
リトランジスタ特性の劣化を防ぐことができる。 【００４３】以上の結果、本発明においては、ドレイン
耐圧が向上しメモリ特性の安定化を実現することがで
き、信頼性の高い半導体不揮発性記憶素子が得られる。
【図面の簡単な説明】
【図１】本発明の実施例における半導体不揮発性記憶素
子の構造を示す断面図である。 【図２】本発明の実施例における半導体不揮発性記憶素
子の製造方法を示す断面図である。 【図３】本発明の実施例における半導体不揮発性記憶素
子の製造方法を示す断面図である。 【図４】本発明の実施例における半導体不揮発性記憶素
子の製造方法を示す断面図である。 【図５】本発明の実施例における半導体不揮発性記憶素
子の製造方法を示す断面図である。 【図６】本発明の実施例における半導体不揮発性記憶素
子の製造方法を示す断面図である。 【図７】従来例における半導体不揮発性記憶素子の製造
方法を示す断面図である。 【図８】従来例における半導体不揮発性記憶素子の製造
方法を示す断面図である。 【図９】従来例における半導体不揮発性記憶素子の製造
方法を示す断面図である。 【図１０】従来例における半導体不揮発性記憶素子の製
造方法を示す断面図である。 【図１１】本発明における半導体不揮発性記憶素子と従
来例における半導体不揮発性記憶素子におけるデータ書
き込み時のゲート電圧とドレイン電流との特性を示すグ
ラフである。 【符号の説明】 １ ＭＯＳゲート電極 ２ メモリゲート電極 ７ フィールド酸化膜 ８ 半導体基板 ９ 高濃度不純物層 １２ メモリ素子領域 １５ ＭＯＳ素子領域 ４１ 犠牲酸化膜
子の構造を示す断面図である。 【図２】本発明の実施例における半導体不揮発性記憶素
子の製造方法を示す断面図である。 【図３】本発明の実施例における半導体不揮発性記憶素
子の製造方法を示す断面図である。 【図４】本発明の実施例における半導体不揮発性記憶素
子の製造方法を示す断面図である。 【図５】本発明の実施例における半導体不揮発性記憶素
子の製造方法を示す断面図である。 【図６】本発明の実施例における半導体不揮発性記憶素
子の製造方法を示す断面図である。 【図７】従来例における半導体不揮発性記憶素子の製造
方法を示す断面図である。 【図８】従来例における半導体不揮発性記憶素子の製造
方法を示す断面図である。 【図９】従来例における半導体不揮発性記憶素子の製造
方法を示す断面図である。 【図１０】従来例における半導体不揮発性記憶素子の製
造方法を示す断面図である。 【図１１】本発明における半導体不揮発性記憶素子と従
来例における半導体不揮発性記憶素子におけるデータ書
き込み時のゲート電圧とドレイン電流との特性を示すグ
ラフである。 【符号の説明】 １ ＭＯＳゲート電極 ２ メモリゲート電極 ７ フィールド酸化膜 ８ 半導体基板 ９ 高濃度不純物層 １２ メモリ素子領域 １５ ＭＯＳ素子領域 ４１ 犠牲酸化膜
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 第１導電型の半導体基板上の同一素子領
域内にＭＯＳトランジスタとＭＯＮＯＳ型のメモリトラ
ンジスタとを設ける半導体不揮発性記憶素子の製造方法
であって、 第１導電型の半導体基板上の素子領域の周囲のフィール
ド領域にフィールド酸化膜を形成し、前記素子領域に犠
牲酸化膜を形成し、フォトエッチング技術により、素子
領域内のメモリ素子領域の一部の犠牲酸化膜を除去する
工程と、 メモリ絶縁膜としてメモリ酸化膜とナイトライド膜とト
ップ酸化膜とを順次形成する工程と、 フォトエッチング技術により、素子領域内の前記メモリ
素子領域のチャネル方向の両側が、前記犠牲酸化膜と前
記メモリ酸化膜と前記ナイトライド膜と前記トップ酸化
膜とで構成されるように、素子領域内の前記メモリ素子
領域より幅が広い領域の前記トップ酸化膜と前記ナイト
ライド膜と前記メモリ酸化膜と前記犠牲酸化膜とを除去
する工程と、 素子領域にゲート酸化膜を形成し、ゲート電極材料を形
成する工程と、 フォトエッチング技術によりＭＯＳゲート電極とメモリ
ゲート電極とを同時に形成する工程と、 前記ＭＯＳゲート電極とメモリゲート電極との整合した
領域の前記素子領域に第２導電型の高濃度不純物層を形
成する工程と、 二酸化シリコンを主体とする多層配線用絶縁膜を形成す
る工程と、 フォトエッチング技術により前記多層配線用絶縁膜にコ
ンタクト窓を形成する工程と、 配線金属を形成する工程とを有し、 前記メモリ絶縁膜と前記犠牲酸化膜とからなる絶縁膜下
部の半導体基板表面濃度と、前記メモリ絶縁膜下部の半
導体基板表面濃度とは同一濃度であることを特徴とする
半導体不揮発性記憶素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35315792A JP3397817B2 (ja) | 1992-12-11 | 1992-12-11 | 半導体不揮発性記憶素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35315792A JP3397817B2 (ja) | 1992-12-11 | 1992-12-11 | 半導体不揮発性記憶素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06181318A JPH06181318A (ja) | 1994-06-28 |
| JP3397817B2 true JP3397817B2 (ja) | 2003-04-21 |
Family
ID=18428952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35315792A Expired - Lifetime JP3397817B2 (ja) | 1992-12-11 | 1992-12-11 | 半導体不揮発性記憶素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3397817B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100298874B1 (ko) * | 1997-12-16 | 2001-11-22 | 김영환 | 트랜지스터의형성방법 |
| KR100688552B1 (ko) * | 2005-06-08 | 2007-03-02 | 삼성전자주식회사 | 두꺼운 에지 게이트절연막 패턴을 갖는 모스 전계효과트랜지스터 및 그 제조방법 |
| KR100699843B1 (ko) * | 2005-06-09 | 2007-03-27 | 삼성전자주식회사 | 트렌치 분리영역을 갖는 모스 전계효과 트랜지스터 및 그제조방법 |
-
1992
- 1992-12-11 JP JP35315792A patent/JP3397817B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06181318A (ja) | 1994-06-28 |
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