JP3113391B2 - 半導体不揮発性記憶素子の製造方法 - Google Patents
半導体不揮発性記憶素子の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体不揮発性記憶素
子の製造方法に関し、とくにリーク電流の低減、メモリ
特性の安定化、高信頼性を備える半導体不揮発性記憶素
子の製造方法に関するものである。
子の製造方法に関し、とくにリーク電流の低減、メモリ
特性の安定化、高信頼性を備える半導体不揮発性記憶素
子の製造方法に関するものである。
【０００２】
【従来の技術】一般に、不揮発性記憶素子の情報の書換
え、読み出しにＭＯＳトランジスタが必要なために同一
素子領域内にＭＯＳトランジスタとメモリトランジスタ
とを形成している。この不揮発性記憶素子の製造工程に
おいては、ＭＯＳトランジスタのＭＯＳゲート電極と、
メモリトランジスタのメモリゲート電極との形成方法は
次に記すゲート電極形成工程を行う。
え、読み出しにＭＯＳトランジスタが必要なために同一
素子領域内にＭＯＳトランジスタとメモリトランジスタ
とを形成している。この不揮発性記憶素子の製造工程に
おいては、ＭＯＳトランジスタのＭＯＳゲート電極と、
メモリトランジスタのメモリゲート電極との形成方法は
次に記すゲート電極形成工程を行う。
【０００３】従来例における不揮発性記憶素子の製造工
程を、図７〜図１０の断面図を用いて説明する。
程を、図７〜図１０の断面図を用いて説明する。
【０００４】図７に示すように、第１導電型の半導体基
板８のフィールド領域１１に選択酸化法を用いてフィー
ルド酸化膜７を形成する。次に、素子領域１０の全面に
メモリ酸化膜４とナイトライド膜５とトップ酸化膜６と
を順次形成する。その後、メモリ素子領域１２に感光性
材料であるレジスト１３を形成する。
板８のフィールド領域１１に選択酸化法を用いてフィー
ルド酸化膜７を形成する。次に、素子領域１０の全面に
メモリ酸化膜４とナイトライド膜５とトップ酸化膜６と
を順次形成する。その後、メモリ素子領域１２に感光性
材料であるレジスト１３を形成する。
【０００５】次に図８に示すように、レジスト１３をマ
スクにトップ酸化膜６とナイトライド膜５とメモリ酸化
膜４とをエッチングする、いわゆるホトエッチング技術
により、メモリ酸化膜４とナイトライド膜５とトップ酸
化膜６からなるメモリ絶縁膜２３を形成する。その後、
全面にゲート酸化膜３を形成し、全面に化学気相成長法
によって、ゲート電極材料１４として多結晶シリコン膜
を形成する。さらに、メモリ素子領域１２とＭＯＳ素子
領域１５上にレジスト１３を形成する。
スクにトップ酸化膜６とナイトライド膜５とメモリ酸化
膜４とをエッチングする、いわゆるホトエッチング技術
により、メモリ酸化膜４とナイトライド膜５とトップ酸
化膜６からなるメモリ絶縁膜２３を形成する。その後、
全面にゲート酸化膜３を形成し、全面に化学気相成長法
によって、ゲート電極材料１４として多結晶シリコン膜
を形成する。さらに、メモリ素子領域１２とＭＯＳ素子
領域１５上にレジスト１３を形成する。
【０００６】その後、図９に示すように、このレジスト
１３をエッチングマスクとして多結晶シリコン膜からな
るゲート電極材料１４をエッチングし、ＭＯＳゲート電
極１とメモリゲート電極２とを形成する。
１３をエッチングマスクとして多結晶シリコン膜からな
るゲート電極材料１４をエッチングし、ＭＯＳゲート電
極１とメモリゲート電極２とを形成する。
【０００７】次に図１０に示すように、ＭＯＳゲート電
極１とメモリゲート電極２とをマスクにソースとドレイ
ンからなる第２導電型の高濃度不純物層９を形成し、不
揮発性記憶素子を形成する。
極１とメモリゲート電極２とをマスクにソースとドレイ
ンからなる第２導電型の高濃度不純物層９を形成し、不
揮発性記憶素子を形成する。
【０００８】
【発明が解決しようとする課題】この従来の半導体不揮
発性記憶素子の製造方法は、図８を用いて説明したメモ
リ酸化膜４とナイトライド膜５とトップ酸化膜６とから
なるメモリ絶縁膜２３を形成する工程において、ナイト
ライド膜５をエッチングする際、ナイトライド膜５の下
層のメモリ酸化膜４の厚さが数ｎｍと薄膜であるため、
メモリ絶縁膜２３の下地の半導体基板８までエッチング
が進み、半導体基板８に結晶欠陥を誘起して、リーク電
流を発生するという課題を生じる。
発性記憶素子の製造方法は、図８を用いて説明したメモ
リ酸化膜４とナイトライド膜５とトップ酸化膜６とから
なるメモリ絶縁膜２３を形成する工程において、ナイト
ライド膜５をエッチングする際、ナイトライド膜５の下
層のメモリ酸化膜４の厚さが数ｎｍと薄膜であるため、
メモリ絶縁膜２３の下地の半導体基板８までエッチング
が進み、半導体基板８に結晶欠陥を誘起して、リーク電
流を発生するという課題を生じる。
【０００９】本発明の目的は、上記課題を解決するもの
で、メモリ絶縁膜形成時において、メモリ酸化膜の下地
の半導体基板のエッチングを防止することが可能な不揮
発性記憶素子の製造方法を提供することである。
で、メモリ絶縁膜形成時において、メモリ酸化膜の下地
の半導体基板のエッチングを防止することが可能な不揮
発性記憶素子の製造方法を提供することである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
本発明は、下記記載の半導体不揮発性記憶素子の製造方
法を採用する。
本発明は、下記記載の半導体不揮発性記憶素子の製造方
法を採用する。
【００１１】本発明の半導体不揮発性記憶素子の製造方
法は、第１導電型の半導体基板の素子領域の周囲のフィ
ールド領域にフィールド酸化膜を形成し、素子領域に犠
牲酸化膜を形成し、ホトエッチング技術によりメモリ素
子領域の犠牲酸化膜を除去する工程と、メモリ酸化膜と
ナイトライド膜とトップ酸化膜とを順次形成する工程
と、ホトエッチング技術によりメモリ素子領域にメモリ
酸化膜とナイトライド膜とトップ酸化膜を形成し、犠牲
酸化膜を除去する工程と、素子領域にゲート酸化膜を形
成し、さらに全面にゲート電極材料を形成する工程と、
ホトエッチング技術によりＭＯＳ領域にゲート電極材料
からなるＭＯＳゲート電極と、メモリ素子領域にゲート
電極材料からなるメモリゲート電極とを形成する工程
と、ＭＯＳゲート電極とメモリゲート電極との整合した
領域の素子領域に高濃度不純物層を形成する工程と、二
酸化シリコン膜を主体とする多層配線用絶縁膜を形成す
る工程と、ホトエッチング技術により多層配線用絶縁膜
にコンタクト窓を形成する工程と配線金属を形成する工
程とを備えたものである。
法は、第１導電型の半導体基板の素子領域の周囲のフィ
ールド領域にフィールド酸化膜を形成し、素子領域に犠
牲酸化膜を形成し、ホトエッチング技術によりメモリ素
子領域の犠牲酸化膜を除去する工程と、メモリ酸化膜と
ナイトライド膜とトップ酸化膜とを順次形成する工程
と、ホトエッチング技術によりメモリ素子領域にメモリ
酸化膜とナイトライド膜とトップ酸化膜を形成し、犠牲
酸化膜を除去する工程と、素子領域にゲート酸化膜を形
成し、さらに全面にゲート電極材料を形成する工程と、
ホトエッチング技術によりＭＯＳ領域にゲート電極材料
からなるＭＯＳゲート電極と、メモリ素子領域にゲート
電極材料からなるメモリゲート電極とを形成する工程
と、ＭＯＳゲート電極とメモリゲート電極との整合した
領域の素子領域に高濃度不純物層を形成する工程と、二
酸化シリコン膜を主体とする多層配線用絶縁膜を形成す
る工程と、ホトエッチング技術により多層配線用絶縁膜
にコンタクト窓を形成する工程と配線金属を形成する工
程とを備えたものである。
【００１２】
【実施例】以下図面を用いて本発明の実施例を説明す
る。本発明の半導体不揮発性記憶素子の製造方法を示す
図１〜図６の断面図を用いて、本発明の不揮発性記憶素
子の製造方法を説明する。
る。本発明の半導体不揮発性記憶素子の製造方法を示す
図１〜図６の断面図を用いて、本発明の不揮発性記憶素
子の製造方法を説明する。
【００１３】まず、図１に示すように、導電型がＰ型の
半導体基板８の素子領域１０の周囲のフィールド領域１
１に、窒化シリコン膜などの耐酸化膜をマスクにして酸
化する、いわゆる選択酸化処理によりフィールド酸化膜
７を７００ｎｍの厚さで形成する。
半導体基板８の素子領域１０の周囲のフィールド領域１
１に、窒化シリコン膜などの耐酸化膜をマスクにして酸
化する、いわゆる選択酸化処理によりフィールド酸化膜
７を７００ｎｍの厚さで形成する。
【００１４】次に、酸素と窒素との混合気体中で酸化処
理を行い、厚さ５０ｎｍ程度の二酸化シリコン膜からな
る犠牲酸化膜５１を素子領域１０の全面に形成する。
理を行い、厚さ５０ｎｍ程度の二酸化シリコン膜からな
る犠牲酸化膜５１を素子領域１０の全面に形成する。
【００１５】次に、全面に感光材料であるレジスト１３
を形成し、所定のホトマスクを用いて露光、および現像
処理を行いメモリゲート電極を形成する領域であるメモ
リ素子領域１２上のレジスト１３に開口を形成する。
を形成し、所定のホトマスクを用いて露光、および現像
処理を行いメモリゲート電極を形成する領域であるメモ
リ素子領域１２上のレジスト１３に開口を形成する。
【００１６】その後、このレジスト１３をエッチングマ
スクとして犠牲酸化膜５１を、フッ酸緩衝液を用いエッ
チングして、メモリ素子領域１２の犠牲酸化膜５１を除
去する。その後、エッチングのマスクとして用いたレジ
スト１３を除去する。
スクとして犠牲酸化膜５１を、フッ酸緩衝液を用いエッ
チングして、メモリ素子領域１２の犠牲酸化膜５１を除
去する。その後、エッチングのマスクとして用いたレジ
スト１３を除去する。
【００１７】次に図２に示すように、酸素と窒素との混
合気体中で酸化処理を行い、膜厚が２ｎｍ程度の二酸化
シリコン膜からなるメモリ酸化膜４を、犠牲酸化膜５１
の開口内のメモリ素子領域１２に形成する。
合気体中で酸化処理を行い、膜厚が２ｎｍ程度の二酸化
シリコン膜からなるメモリ酸化膜４を、犠牲酸化膜５１
の開口内のメモリ素子領域１２に形成する。
【００１８】次にこのメモリ酸化膜４上を含む全面に、
化学気相成長法（以下ＣＶＤ法と記記載する）によっ
て、窒化シリコン膜からなるナイトライド膜５を９ｎｍ
程度の厚さで形成する。
化学気相成長法（以下ＣＶＤ法と記記載する）によっ
て、窒化シリコン膜からなるナイトライド膜５を９ｎｍ
程度の厚さで形成する。
【００１９】さらに酸化雰囲気中で酸化処理を行い、ナ
イトライド膜５を酸化して、このナイトライド膜５上に
二酸化シリコン膜からなるトップ酸化膜６を形成する。
このメモリ酸化膜４とナイトライド膜５とトップ酸化膜
６とで、メモリトランジスタのメモリ絶縁膜２３を構成
する。
イトライド膜５を酸化して、このナイトライド膜５上に
二酸化シリコン膜からなるトップ酸化膜６を形成する。
このメモリ酸化膜４とナイトライド膜５とトップ酸化膜
６とで、メモリトランジスタのメモリ絶縁膜２３を構成
する。
【００２０】次に図３に示すように、全面にレジスト１
３を形成し、所定のホトマスクを用いて露光、および現
像処理を行い、メモリゲート電極を形成するメモリ素子
領域１２上にレジスト１３を形成する。
３を形成し、所定のホトマスクを用いて露光、および現
像処理を行い、メモリゲート電極を形成するメモリ素子
領域１２上にレジスト１３を形成する。
【００２１】その後、このレジスト１３をエッチングの
マスクとして、トップ酸化膜６をフッ酸緩衝液によりエ
ッチングし、さらにナイトライド膜５を六弗化硫黄と酸
素との混合気体をエッチングガスとして用いるドライエ
ッチングによりエッチングする。この場合、ナイトライ
ド膜５の下層に５０ｎｍの犠牲酸化膜５１が存在するた
め、半導体基板８がエッチングされることはない。
マスクとして、トップ酸化膜６をフッ酸緩衝液によりエ
ッチングし、さらにナイトライド膜５を六弗化硫黄と酸
素との混合気体をエッチングガスとして用いるドライエ
ッチングによりエッチングする。この場合、ナイトライ
ド膜５の下層に５０ｎｍの犠牲酸化膜５１が存在するた
め、半導体基板８がエッチングされることはない。
【００２２】次に、トンネル酸化膜４と犠牲酸化膜５１
とをフッ酸緩衝液によりエッチングする。その後、エッ
チングマスクとして用いたレジスト１３を除去する。
とをフッ酸緩衝液によりエッチングする。その後、エッ
チングマスクとして用いたレジスト１３を除去する。
【００２３】次に図４に示すように、酸素と窒素との混
合気体中で酸化処理を行い２５ｎｍ程度の厚さを有する
二酸化シリコン膜からなるゲート酸化膜３を形成する。
合気体中で酸化処理を行い２５ｎｍ程度の厚さを有する
二酸化シリコン膜からなるゲート酸化膜３を形成する。
【００２４】その後、このゲート酸化膜３上を含む全面
に、ゲート電極材料１４としてモノシランを反応ガスと
するＣＶＤ法によって、多結晶シリコン膜を４００ｎｍ
程度の厚さで全面に形成する。
に、ゲート電極材料１４としてモノシランを反応ガスと
するＣＶＤ法によって、多結晶シリコン膜を４００ｎｍ
程度の厚さで全面に形成する。
【００２５】その後、全面にレジスト１３を形成して、
所定のホトマスクを用いて露光、および現像処理を行い
メモリゲート電極を形成する領域であるメモリ素子領域
１２と、ＭＯＳゲート電極を形成する領域であるＭＯＳ
領域１５とにレジスト１３を形成する。
所定のホトマスクを用いて露光、および現像処理を行い
メモリゲート電極を形成する領域であるメモリ素子領域
１２と、ＭＯＳゲート電極を形成する領域であるＭＯＳ
領域１５とにレジスト１３を形成する。
【００２６】その後、図５に示すように、このレジスト
１３をエッチングのマスクとして、ゲート電極材料１４
である多結晶シリコン膜を、六弗化硫黄と酸素との混合
気体をエッチングガスとして用いるドライエッチングに
よりエッチングする。
１３をエッチングのマスクとして、ゲート電極材料１４
である多結晶シリコン膜を、六弗化硫黄と酸素との混合
気体をエッチングガスとして用いるドライエッチングに
よりエッチングする。
【００２７】この結果、ゲート酸化膜３からなるＭＯＳ
ゲート絶縁膜上にＭＯＳゲート電極１と、メモリ酸化膜
４とナイトライド膜５とトップ酸化膜６とからなるメモ
リ絶縁膜２３上にメモリゲート電極２とを同時に形成す
る。
ゲート絶縁膜上にＭＯＳゲート電極１と、メモリ酸化膜
４とナイトライド膜５とトップ酸化膜６とからなるメモ
リ絶縁膜２３上にメモリゲート電極２とを同時に形成す
る。
【００２８】次に、ＭＯＳゲート電極１とメモリゲート
電極２とをイオン注入のマスクとして用いて、半導体基
板８と逆導電型のＮ型の不純物であるリンを加速エネル
ギー５０ｋｅＶ、イオン注入量４．０×１０15ａｔｏｍ
ｓ／ｃｍ2 程度のイオン注入量でイオン注入することに
よって第２導電型のソースとドレインとなる高濃度不純
物層９を形成する。
電極２とをイオン注入のマスクとして用いて、半導体基
板８と逆導電型のＮ型の不純物であるリンを加速エネル
ギー５０ｋｅＶ、イオン注入量４．０×１０15ａｔｏｍ
ｓ／ｃｍ2 程度のイオン注入量でイオン注入することに
よって第２導電型のソースとドレインとなる高濃度不純
物層９を形成する。
【００２９】次に、図６に示すように二酸化シリコン膜
を主体とする多層配線用絶縁膜１６を形成し、ホトエッ
チング技術を用いてコンタクト窓１７を形成し、さらに
配線金属１８としてアルミニウムを形成することによっ
て不揮発性記憶素子を得ることができる。
を主体とする多層配線用絶縁膜１６を形成し、ホトエッ
チング技術を用いてコンタクト窓１７を形成し、さらに
配線金属１８としてアルミニウムを形成することによっ
て不揮発性記憶素子を得ることができる。
【００３０】
【発明の効果】以上の説明で明かなように、本発明の半
導体不揮発性記憶素子の製造方法においては、メモリ素
子領域外の素子領域上のナイトライド膜下には、犠牲酸
化膜が存在する。このため、従来、メモリ絶縁膜を構成
するナイトライド膜のエッチング時に生じた下地半導体
基板のエッチングを防ぐことができる。
導体不揮発性記憶素子の製造方法においては、メモリ素
子領域外の素子領域上のナイトライド膜下には、犠牲酸
化膜が存在する。このため、従来、メモリ絶縁膜を構成
するナイトライド膜のエッチング時に生じた下地半導体
基板のエッチングを防ぐことができる。
【００３１】この結果、エッチングによる半導体基板中
の結晶欠陥の誘起がなく、安定したメモリ特性を得るこ
とができる。さらに、ナイトライドエッチングの余裕度
も増し、エッチング工程が安定する。
の結晶欠陥の誘起がなく、安定したメモリ特性を得るこ
とができる。さらに、ナイトライドエッチングの余裕度
も増し、エッチング工程が安定する。
【図１】本発明の一実施例における半導体不揮発性記憶
素子の製造方法を示す断面図である。
素子の製造方法を示す断面図である。
【図２】本発明の一実施例における半導体不揮発性記憶
素子の製造方法を示す断面図である。
素子の製造方法を示す断面図である。
【図３】本発明の一実施例における半導体不揮発性記憶
素子の製造方法を示す断面図である。
素子の製造方法を示す断面図である。
【図４】本発明の一実施例における半導体不揮発性記憶
素子の製造方法を示す断面図である。
素子の製造方法を示す断面図である。
【図５】本発明の一実施例における半導体不揮発性記憶
素子の製造方法を示す断面図である。
素子の製造方法を示す断面図である。
【図６】本発明の一実施例における半導体不揮発性記憶
素子の製造方法を示す断面図である。
素子の製造方法を示す断面図である。
【図７】従来例における半導体不揮発性記憶素子の製造
方法を示す断面図である。
方法を示す断面図である。
【図８】従来例における半導体不揮発性記憶素子の製造
方法を示す断面図である。
方法を示す断面図である。
【図９】従来例における半導体不揮発性記憶素子の製造
方法を示す断面図である。
方法を示す断面図である。
【図１０】従来例における半導体不揮発性記憶素子の製
造方法を示す断面図である。
造方法を示す断面図である。
１ ＭＯＳゲート電極 ２ メモリゲート電極 ３ ゲート酸化膜 ４ メモリ酸化膜 ５ ナイトライド膜 ６ トップ酸化膜 ７ フィールド酸化膜 ８ 半導体基板 ９ 高濃度不純物層 １０ 素子領域 １１ フィールド領域 １２ メモリ素子領域 １４ 多結晶シリコン膜 １５ ＭＯＳ素子領域 ５１ 犠牲酸化膜
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (1)
- 【請求項１】 第１導電型の半導体基板の素子領域の周
囲のフィールド領域にフィールド酸化膜を形成し、素子
領域に犠牲酸化膜を形成し、ホトエッチング技術により
メモリ素子領域の犠牲酸化膜を除去する工程と、メモリ
酸化膜とナイトライド膜とトップ酸化膜とを順次形成す
る工程と、ホトエッチング技術によりメモリ素子領域に
メモリ酸化膜とナイトライド膜とトップ酸化膜を形成
し、犠牲酸化膜を除去する工程と、素子領域にゲート酸
化膜を形成し、さらに全面にゲート電極材料を形成する
工程と、ホトエッチング技術によりＭＯＳ領域にゲート
電極材料からなるＭＯＳゲート電極と、メモリ素子領域
にゲート電極材料からなるメモリゲート電極とを形成す
る工程と、ＭＯＳゲート電極とメモリゲート電極との整
合した領域の素子領域に高濃度不純物層を形成する工程
と、二酸化シリコン膜を主体とする多層配線用絶縁膜を
形成する工程と、ホトエッチング技術により多層配線用
絶縁膜にコンタクト窓を形成する工程と配線金属を形成
する工程とを有することを特徴とする半導体不揮発性記
憶素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04145081A JP3113391B2 (ja) | 1992-05-12 | 1992-05-12 | 半導体不揮発性記憶素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04145081A JP3113391B2 (ja) | 1992-05-12 | 1992-05-12 | 半導体不揮発性記憶素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05315624A JPH05315624A (ja) | 1993-11-26 |
| JP3113391B2 true JP3113391B2 (ja) | 2000-11-27 |
Family
ID=15376946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04145081A Expired - Lifetime JP3113391B2 (ja) | 1992-05-12 | 1992-05-12 | 半導体不揮発性記憶素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3113391B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE29724848U1 (de) | 1996-06-26 | 2004-09-30 | Osram Opto Semiconductors Gmbh | Lichtabstrahlendes Halbleiterbauelement mit Lumineszenzkonversionselement |
-
1992
- 1992-05-12 JP JP04145081A patent/JP3113391B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05315624A (ja) | 1993-11-26 |
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|---|---|---|---|
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