JP3178444B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3178444B2 JP3178444B2 JP35563398A JP35563398A JP3178444B2 JP 3178444 B2 JP3178444 B2 JP 3178444B2 JP 35563398 A JP35563398 A JP 35563398A JP 35563398 A JP35563398 A JP 35563398A JP 3178444 B2 JP3178444 B2 JP 3178444B2
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- polycrystalline silicon
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- silicon layer
- insulating film
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、ゲート絶縁膜が薄膜化されている半
導体装置の製造方法に関するものである。
方法に関し、特に、ゲート絶縁膜が薄膜化されている半
導体装置の製造方法に関するものである。
【０００２】
【従来の技術】ＭＯＳＦＥＴは、例えば、Ｎ型の場合、
Ｐ型のシリコン基板の表面近傍にソース及びドレインと
なるＮ型領域を所定の距離をもって形成し、ソースとド
レインの間の基板表面上にゲート絶縁膜を設け、更にゲ
ート絶縁膜上にゲート電極を設けて構成されている。Ｍ
ＯＳＦＥＴにおいて、その飽和電流の増大やサブスレッ
ショルド特性の向上を図るためには、ゲート長の縮小化
とともに、ゲート絶縁膜の容量を増大する必要がある。
そこで、ＭＯＳＦＥＴの高性能化のための手段として、
従来よりゲート絶縁膜を薄膜化することが行われてい
る。
Ｐ型のシリコン基板の表面近傍にソース及びドレインと
なるＮ型領域を所定の距離をもって形成し、ソースとド
レインの間の基板表面上にゲート絶縁膜を設け、更にゲ
ート絶縁膜上にゲート電極を設けて構成されている。Ｍ
ＯＳＦＥＴにおいて、その飽和電流の増大やサブスレッ
ショルド特性の向上を図るためには、ゲート長の縮小化
とともに、ゲート絶縁膜の容量を増大する必要がある。
そこで、ＭＯＳＦＥＴの高性能化のための手段として、
従来よりゲート絶縁膜を薄膜化することが行われてい
る。
【０００３】ゲート絶縁膜上には多結晶シリコン膜が設
けられ、この多結晶シリコン膜にフォトリソグラフィ、
つまり、フォトレジストの塗布→パターン露光→エッチ
ング→フォトレジスト剥離の工程によりゲート電極のパ
ターンが形成される。このフォトリソグラフィにおける
エッチングにおいては、エッチングを停止させる膜とし
てゲート絶縁膜が用いられている。
けられ、この多結晶シリコン膜にフォトリソグラフィ、
つまり、フォトレジストの塗布→パターン露光→エッチ
ング→フォトレジスト剥離の工程によりゲート電極のパ
ターンが形成される。このフォトリソグラフィにおける
エッチングにおいては、エッチングを停止させる膜とし
てゲート絶縁膜が用いられている。
【０００４】
【発明が解決しようとする課題】しかし、従来の半導体
装置の製造方法によると、ゲート絶縁膜の膜厚が小さい
場合、オーバーエッチングが生じると、ゲート絶縁膜の
一部または全てが除去されてしまい、シリコン基板まで
エッチングされてしまう可能性が大きくなる。シリコン
基板がエッチングされた場合、ＭＯＳＦＥＴの寄生抵抗
が増大し、所望の特性を持ったＭＯＳＦＥＴを作成する
ことができなくなる。
装置の製造方法によると、ゲート絶縁膜の膜厚が小さい
場合、オーバーエッチングが生じると、ゲート絶縁膜の
一部または全てが除去されてしまい、シリコン基板まで
エッチングされてしまう可能性が大きくなる。シリコン
基板がエッチングされた場合、ＭＯＳＦＥＴの寄生抵抗
が増大し、所望の特性を持ったＭＯＳＦＥＴを作成する
ことができなくなる。
【０００５】したがって、本発明の目的は、ゲート電極
のパターニングに際し、オーバーエッチにより半導体基
板がエッチングされないようにし、所望の特性が得られ
るようにした半導体装置の製造方法を提供することにあ
る。
のパターニングに際し、オーバーエッチにより半導体基
板がエッチングされないようにし、所望の特性が得られ
るようにした半導体装置の製造方法を提供することにあ
る。
【０００６】
【０００７】
【０００８】
【課題を解決するための手段】 上記の目的を達成するた
めに、本発明は、シリコン基板上にゲート絶縁膜を成膜
し、前記ゲート絶縁膜上に酸素リーク層を含む構造の多
結晶シリコン層を成膜し、前記多結晶シリコン層の前記
酸素リーク層から上側のゲート電極用パターン以外の部
分を反応性イオンエッチングにより除去し、前記ゲート
絶縁膜上に残る前記多結晶シリコン層の表面を酸化して
酸化膜を形成し、前記酸化膜を等方性エッチングにより
除去することを特徴とする半導体装置の製造方法を提供
する。
めに、本発明は、シリコン基板上にゲート絶縁膜を成膜
し、前記ゲート絶縁膜上に酸素リーク層を含む構造の多
結晶シリコン層を成膜し、前記多結晶シリコン層の前記
酸素リーク層から上側のゲート電極用パターン以外の部
分を反応性イオンエッチングにより除去し、前記ゲート
絶縁膜上に残る前記多結晶シリコン層の表面を酸化して
酸化膜を形成し、前記酸化膜を等方性エッチングにより
除去することを特徴とする半導体装置の製造方法を提供
する。
【０００９】この方法によれば、酸素リーク層を含む多
結晶シリコン層がゲート絶縁膜上に形成され、酸素リー
ク層から上側のゲート電極用パターン以外の多結晶シリ
コン層をエッチングにより除去する。したがって、ゲー
ト電極をパターニングする際、エッチングは酸素リーク
層で止まり、オーバーエッチングにより半導体基板がエ
ッチングされるのを防止することができる。半導体基板
がエッチングされるのを防止できる結果、所望の特性を
有する半導体装置を得ることができる。
結晶シリコン層がゲート絶縁膜上に形成され、酸素リー
ク層から上側のゲート電極用パターン以外の多結晶シリ
コン層をエッチングにより除去する。したがって、ゲー
ト電極をパターニングする際、エッチングは酸素リーク
層で止まり、オーバーエッチングにより半導体基板がエ
ッチングされるのを防止することができる。半導体基板
がエッチングされるのを防止できる結果、所望の特性を
有する半導体装置を得ることができる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を基に説明する。図１〜図５は本発明による半導
体装置の製造方法を示す。ここに示す製造方法は、図１
から図番順に工程が進行する。
て図面を基に説明する。図１〜図５は本発明による半導
体装置の製造方法を示す。ここに示す製造方法は、図１
から図番順に工程が進行する。
【００１１】まず、図１に示すように、シリコン基板１
の熱酸化により、シリコン基板１上にＳｉＯ２ よるゲ
ート絶縁膜２を形成する。ついで、図２に示すように、
多結晶シリコン層３をＣＶＤ（化学気相成長法： Chemi
cal Vapor Deposision）によりゲート絶縁膜２上に成膜
する。この多結晶シリコン層３は、下部に下部多結晶シ
リコン層４、中間部にＳｉＯ２ による構成される酸素
リーク層５、上部に上部多結晶シリコン層６を配した３
層構造になっている。酸素リーク層５は多結晶シリコン
層を成膜する際、ＣＶＤ反応装置内に一時的に酸素を供
給することで形成することができる。この多結晶シリコ
ン層３には、フォトリソグラフィーによりゲート電極が
パターニングされる。このフォトリソグラフィーにおい
てゲート電極のパターンに従ったレジストパターン７が
形成される。上記フォトリソグラフィーの工程において
は、反応性イオンエッチングにより多結晶シリコン層３
がエッチングされる。このエッチングの際、終点検出器
により酸素リーク層４を検出し、図３に示すように、上
部多結晶シリコン層６のみをエッチングし、下部多結晶
シリコン層４のエッチングは行わず、ゲート絶縁膜２上
に存在させておく。
の熱酸化により、シリコン基板１上にＳｉＯ２ よるゲ
ート絶縁膜２を形成する。ついで、図２に示すように、
多結晶シリコン層３をＣＶＤ（化学気相成長法： Chemi
cal Vapor Deposision）によりゲート絶縁膜２上に成膜
する。この多結晶シリコン層３は、下部に下部多結晶シ
リコン層４、中間部にＳｉＯ２ による構成される酸素
リーク層５、上部に上部多結晶シリコン層６を配した３
層構造になっている。酸素リーク層５は多結晶シリコン
層を成膜する際、ＣＶＤ反応装置内に一時的に酸素を供
給することで形成することができる。この多結晶シリコ
ン層３には、フォトリソグラフィーによりゲート電極が
パターニングされる。このフォトリソグラフィーにおい
てゲート電極のパターンに従ったレジストパターン７が
形成される。上記フォトリソグラフィーの工程において
は、反応性イオンエッチングにより多結晶シリコン層３
がエッチングされる。このエッチングの際、終点検出器
により酸素リーク層４を検出し、図３に示すように、上
部多結晶シリコン層６のみをエッチングし、下部多結晶
シリコン層４のエッチングは行わず、ゲート絶縁膜２上
に存在させておく。
【００１２】次に、酸素雰囲気において酸化処理を行
う。この酸化処理により、上部多結晶シリコン層６が酸
化され、図４に示すように、ゲート絶縁膜２上の下部多
結晶シリコン層４が酸化シリコン膜８に変換される。こ
の下部多結晶シリコン層４の酸化と同時に上部多結晶シ
リコン層６の表面（上面及び両側）も酸化される。さら
に、酸化シリコン膜８に等方性エッチングを施して、図
５に示すように、酸化シリコン膜８を除去し、ゲート絶
縁膜２および上部多結晶シリコン層６を露出させる。
う。この酸化処理により、上部多結晶シリコン層６が酸
化され、図４に示すように、ゲート絶縁膜２上の下部多
結晶シリコン層４が酸化シリコン膜８に変換される。こ
の下部多結晶シリコン層４の酸化と同時に上部多結晶シ
リコン層６の表面（上面及び両側）も酸化される。さら
に、酸化シリコン膜８に等方性エッチングを施して、図
５に示すように、酸化シリコン膜８を除去し、ゲート絶
縁膜２および上部多結晶シリコン層６を露出させる。
【００１３】上記実施の形態においては、ゲート絶縁膜
２として窒化シリコン層もしくは窒素を含有する酸化シ
リコン層を用いることができる。この場合、図４で説明
した下部多結晶シリコン層４を酸化する際、酸化種がゲ
ート電極の下部に拡散するのを防止することができる。
したがって、下部多結晶シリコン層４の膜厚が上記実施
の形態の場合より厚い場合でも、ゲート電極の下部のゲ
ート絶縁膜の膜厚の増大しないようにすることができ
る。
２として窒化シリコン層もしくは窒素を含有する酸化シ
リコン層を用いることができる。この場合、図４で説明
した下部多結晶シリコン層４を酸化する際、酸化種がゲ
ート電極の下部に拡散するのを防止することができる。
したがって、下部多結晶シリコン層４の膜厚が上記実施
の形態の場合より厚い場合でも、ゲート電極の下部のゲ
ート絶縁膜の膜厚の増大しないようにすることができ
る。
【００１４】
【実施例】図１〜図５に示した半導体装置において、酸
素リーク層５の膜厚を２mm以下とし、下部多結晶シリコ
ン層４の膜厚を５mm〜５０mmにしたときに最良の結果が
得られた。
素リーク層５の膜厚を２mm以下とし、下部多結晶シリコ
ン層４の膜厚を５mm〜５０mmにしたときに最良の結果が
得られた。
【００１５】
【００１６】
【発明の効果】 以上より明らかな如く、 本発明の半導体
の製造方法によれば、酸素リーク層を含む多結晶シリコ
ン層をゲート絶縁膜上に形成し、酸素リーク層から上側
のゲート電極用パターン以外の多結晶シリコン層をエッ
チングにより除去するようにしたので、ゲート絶縁膜の
膜厚が小さい場合においても、半導体基板がエッチング
されることなくゲート電極を形成することが可能にな
り、所望の特性をもった半導体装置を得ることができ
る。
の製造方法によれば、酸素リーク層を含む多結晶シリコ
ン層をゲート絶縁膜上に形成し、酸素リーク層から上側
のゲート電極用パターン以外の多結晶シリコン層をエッ
チングにより除去するようにしたので、ゲート絶縁膜の
膜厚が小さい場合においても、半導体基板がエッチング
されることなくゲート電極を形成することが可能にな
り、所望の特性をもった半導体装置を得ることができ
る。
【図面の簡単な説明】
【図１】本発明による半導体装置の製造方法の第１の工
程を示す断面図である。
程を示す断面図である。
【図２】図１の工程に続く第２の工程を示す断面図であ
る。
る。
【図３】図２の工程に続く第３の工程を示す断面図であ
る。
る。
【図４】図３の工程に続く第４の工程を示す断面図であ
る。
る。
【図５】図４の工程に続く第５の工程を示す断面図であ
る。
る。
１ シリコン基板 ２ ゲート絶縁膜 ３ 多結晶シリコン層 ４ 下部多結晶シリコン層 ５ 酸素リーク層 ６ 上部多結晶シリコン層 ７ レジストパターン ８ 酸化シリコン膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/28 H01L 21/3213
Claims (5)
- 【請求項１】 シリコン基板上にゲート絶縁膜を成膜
し、前記ゲート絶縁膜上に酸素リーク層を含む多結晶シ
リコン層を成膜し、ゲート電極用パターン部分を残して
前記多結晶シリコン層の前記酸素リーク層の上側の部分
をエッチングにより除去し、前記ゲート絶縁膜上に残る
前記多結晶シリコン層の前記酸素リーク層の下側の部分
と前記ゲート電極用パターンの部分の表面を酸化して酸
化膜を形成し、前記酸化膜をエッチングにより除去して
前記ゲート絶縁膜上に前記ゲート電極用パターンの部分
を残すことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記多結晶シリコン層は、前記ゲート絶
縁膜上に下部多結晶シリコン層を形成し、その上に前記
酸素リーク層を形成し、前記酸素リーク層上に上部多結
晶シリコン層を形成することによって形成されることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記酸素リーク層は、前記多結晶シリコ
ン層を成膜する際、ＣＶＤ反応雰囲気中に一時的に酸素
を供給して形成することを特徴とする請求項１または２
記載の半導体装置の製造方法。 - 【請求項４】 前記ゲート絶縁膜は、窒化シリコン膜ま
たは窒素を含有する酸化シリコン膜であることを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記多結晶シリコン層の前記酸素リーク
層の上側の部分を除去するエッチングは、反応性イオン
エッチングにより行い、前記酸化膜を除去するエッチン
グは、等方性エッチングにより行うことを特徴とする請
求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35563398A JP3178444B2 (ja) | 1998-12-15 | 1998-12-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35563398A JP3178444B2 (ja) | 1998-12-15 | 1998-12-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000183339A JP2000183339A (ja) | 2000-06-30 |
| JP3178444B2 true JP3178444B2 (ja) | 2001-06-18 |
Family
ID=18444979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35563398A Expired - Fee Related JP3178444B2 (ja) | 1998-12-15 | 1998-12-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3178444B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4560820B2 (ja) * | 2006-06-20 | 2010-10-13 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
-
1998
- 1998-12-15 JP JP35563398A patent/JP3178444B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000183339A (ja) | 2000-06-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |