JPH065565A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH065565A JPH065565A JP15773792A JP15773792A JPH065565A JP H065565 A JPH065565 A JP H065565A JP 15773792 A JP15773792 A JP 15773792A JP 15773792 A JP15773792 A JP 15773792A JP H065565 A JPH065565 A JP H065565A
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- JP
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- conductive film
- film
- resist
- pattern
- etching
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- Electrodes Of Semiconductors (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体装置の製造方法に関し、ゲ
ート電極下の絶縁膜エッジ部に損傷を与えることなく異
方性形状に優れたゲート電極を制御性、再現性良く形成
することができる半導体装置の製造方法を提供すること
を目的とする。 【構成】 下地の絶縁膜2上に導電性膜3を形成する工
程と、次いで、該導電性膜3上にポジ型の化学増幅レジ
スト4を塗布する工程と、次いで、該化学増幅レジスト
4を露光、現像して上部にパターン下部の幅よりも大き
い庇4bを有するレジストパターン4aを形成する工程
と、次いで、該庇4bを有する該レジストパターン4a
をマスクとし、該絶縁膜2が露出するまで該導電性膜3
をドライエッチングして、該庇4b直下に導電性膜3部
分を残す工程と、次いで、該庇4b直下に残された該導
電性膜3部分をウエットエッチングして導電性膜パター
ン3aを形成する工程とを含むように構成する。
ート電極下の絶縁膜エッジ部に損傷を与えることなく異
方性形状に優れたゲート電極を制御性、再現性良く形成
することができる半導体装置の製造方法を提供すること
を目的とする。 【構成】 下地の絶縁膜2上に導電性膜3を形成する工
程と、次いで、該導電性膜3上にポジ型の化学増幅レジ
スト4を塗布する工程と、次いで、該化学増幅レジスト
4を露光、現像して上部にパターン下部の幅よりも大き
い庇4bを有するレジストパターン4aを形成する工程
と、次いで、該庇4bを有する該レジストパターン4a
をマスクとし、該絶縁膜2が露出するまで該導電性膜3
をドライエッチングして、該庇4b直下に導電性膜3部
分を残す工程と、次いで、該庇4b直下に残された該導
電性膜3部分をウエットエッチングして導電性膜パター
ン3aを形成する工程とを含むように構成する。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、詳しくは、微細MOSトランジスタ等の製造方
法に適用することができ、特に、異方性形状に優れたゲ
ート電極を制御性、再現性良く形成することができる半
導体装置の製造方法に関する。近年、微細MOSトラン
ジスタを作成する工程におけるドライエッチングによる
損傷が、デバイスの電気的な特性へ及ぼす影響が問題に
なっている。これは、ドライエッチング中にゲート酸化
膜のエッジが、プラズマ中の高エネルギーのイオン或い
は電子によるアタックを受けるためである。よって、ウ
ェットエッチングであればこの損傷は回避できるのであ
るが、ウェットエッチングでは、微細な形状をパターニ
ングする場合、制御性、異方性の点で不向きである。よ
って、ウェットエッチングで微細なパターンを制御性良
くエッチングする方法を考案することは、微細半導体素
子の開発において重要である。
に係り、詳しくは、微細MOSトランジスタ等の製造方
法に適用することができ、特に、異方性形状に優れたゲ
ート電極を制御性、再現性良く形成することができる半
導体装置の製造方法に関する。近年、微細MOSトラン
ジスタを作成する工程におけるドライエッチングによる
損傷が、デバイスの電気的な特性へ及ぼす影響が問題に
なっている。これは、ドライエッチング中にゲート酸化
膜のエッジが、プラズマ中の高エネルギーのイオン或い
は電子によるアタックを受けるためである。よって、ウ
ェットエッチングであればこの損傷は回避できるのであ
るが、ウェットエッチングでは、微細な形状をパターニ
ングする場合、制御性、異方性の点で不向きである。よ
って、ウェットエッチングで微細なパターンを制御性良
くエッチングする方法を考案することは、微細半導体素
子の開発において重要である。
【0002】
【従来の技術】図3は従来の半導体装置の製造方法を説
明する図である。図示例の製造方法はMOSトランジス
タの製造方法に適用する場合である。図3において、31
はSi等の基板であり、32,33は基板31上に順次形成さ
れたSiO2 等の絶縁膜、ポリシリコン膜であり、33a
はポリシリコン膜33がエッチングされ形成されたゲート
電極である。そして、34はポリシリコン膜33上に形成さ
れたノボラック樹脂からなるレジストパターンである。
明する図である。図示例の製造方法はMOSトランジス
タの製造方法に適用する場合である。図3において、31
はSi等の基板であり、32,33は基板31上に順次形成さ
れたSiO2 等の絶縁膜、ポリシリコン膜であり、33a
はポリシリコン膜33がエッチングされ形成されたゲート
電極である。そして、34はポリシリコン膜33上に形成さ
れたノボラック樹脂からなるレジストパターンである。
【0003】次に、その半導体装置の製造方法について
説明する。まず、LOCOS法によりSi基板31を選択
酸化して素子分離領域となるフィールド酸化膜(図示せ
ず)を形成し、素子領域のSi基板31を熱酸化してSi
O 2 絶縁膜32を形成した後、CVD法等により絶縁膜32
上にポリSiを堆積してポリシリコン膜33を形成する。
次いで、ポリシリコン膜33上にノボラック樹脂からなる
レジストを塗布し、露光、現像によりゲート電極に対応
する領域が残るようにレジストをパターニングしてレジ
ストパターン34を形成する(図3(a))。
説明する。まず、LOCOS法によりSi基板31を選択
酸化して素子分離領域となるフィールド酸化膜(図示せ
ず)を形成し、素子領域のSi基板31を熱酸化してSi
O 2 絶縁膜32を形成した後、CVD法等により絶縁膜32
上にポリSiを堆積してポリシリコン膜33を形成する。
次いで、ポリシリコン膜33上にノボラック樹脂からなる
レジストを塗布し、露光、現像によりゲート電極に対応
する領域が残るようにレジストをパターニングしてレジ
ストパターン34を形成する(図3(a))。
【0004】次に、図3(b)に示すように、レジスト
パターン34をマスクとし、絶縁膜32が露出しないように
ポリシリコン膜33を途中までドライエッチングした後、
図3(c)に示すように、ゲート電極以外に残ったポリ
シリコン膜33をウェットエッチングしてゲート電極33a
を形成するとともに、絶縁膜32を露出させる。そして、
レジストパターン34を除去し、絶縁膜32をエッチングし
てゲート絶縁膜を形成した後、ソース/ドレイン拡散
層、層間絶縁膜、コンタクトホール、配線層等を形成す
ることによりMOSトランジスタを得ることができる。
パターン34をマスクとし、絶縁膜32が露出しないように
ポリシリコン膜33を途中までドライエッチングした後、
図3(c)に示すように、ゲート電極以外に残ったポリ
シリコン膜33をウェットエッチングしてゲート電極33a
を形成するとともに、絶縁膜32を露出させる。そして、
レジストパターン34を除去し、絶縁膜32をエッチングし
てゲート絶縁膜を形成した後、ソース/ドレイン拡散
層、層間絶縁膜、コンタクトホール、配線層等を形成す
ることによりMOSトランジスタを得ることができる。
【0005】この従来の半導体装置の製造方法では、ゲ
ート電極33aを形成するのをウェットエッチング時に横
方向のエッチングが問題にならない程度の膜厚までドラ
イエッチングし、その後ウェットエッチングすることに
より形成していたため、ドライエッチングのみで形成す
る場合よりも下地絶縁膜32へのダメージを入り難くする
ことができ、しかもウェットエッチングのみで形成する
場合よりも異方性形状に優れたゲート電極33aを得るこ
とができるという利点を有する。
ート電極33aを形成するのをウェットエッチング時に横
方向のエッチングが問題にならない程度の膜厚までドラ
イエッチングし、その後ウェットエッチングすることに
より形成していたため、ドライエッチングのみで形成す
る場合よりも下地絶縁膜32へのダメージを入り難くする
ことができ、しかもウェットエッチングのみで形成する
場合よりも異方性形状に優れたゲート電極33aを得るこ
とができるという利点を有する。
【0006】
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体装置の製造方法では、ポリシリコン膜33
をドライエッチングする際、ポリシリコン膜33という同
一材料に対してストッパー無しで時間的な制御でドライ
エッチングを途中で止めるというプロセスを行ってお
り、このように、ストッパー無しで時間的な制御でドラ
イエッチングを止めると、時間の設定が難しいうえ、雰
囲気のガス等の状態の影響により残したい部分のポリシ
リコン膜33がエッチングされ過ぎてゲート電極33a下の
絶縁膜32エッジ部に損傷を与えたり、残したい部分のポ
リシリコン膜33が厚く残り過ぎて、その後ウェットエッ
チングすると、ゲート電極33aの異方性形状が悪くなっ
たりすることがあった。このため、制御性、再現性良く
ゲート電極33aを形成し難いという問題があった。
た従来の半導体装置の製造方法では、ポリシリコン膜33
をドライエッチングする際、ポリシリコン膜33という同
一材料に対してストッパー無しで時間的な制御でドライ
エッチングを途中で止めるというプロセスを行ってお
り、このように、ストッパー無しで時間的な制御でドラ
イエッチングを止めると、時間の設定が難しいうえ、雰
囲気のガス等の状態の影響により残したい部分のポリシ
リコン膜33がエッチングされ過ぎてゲート電極33a下の
絶縁膜32エッジ部に損傷を与えたり、残したい部分のポ
リシリコン膜33が厚く残り過ぎて、その後ウェットエッ
チングすると、ゲート電極33aの異方性形状が悪くなっ
たりすることがあった。このため、制御性、再現性良く
ゲート電極33aを形成し難いという問題があった。
【0007】そこで本発明は、ゲート電極下の絶縁膜エ
ッジ部に損傷を与えることなく異方性形状に優れたゲー
ト電極を制御性、再現性良く形成することができる半導
体装置の製造方法を提供することを目的としている。
ッジ部に損傷を与えることなく異方性形状に優れたゲー
ト電極を制御性、再現性良く形成することができる半導
体装置の製造方法を提供することを目的としている。
【0008】
【課題を解決するための手段】本発明による半導体装置
の製造方法は上記目的達成のため、下地の絶縁膜上に導
電性膜を形成する工程と、次いで、該導電性膜上にポジ
型の化学増幅レジストを塗布する工程と、次いで、該化
学増幅レジストを露光、現像して上部にパターン下部の
幅よりも大きい庇を有するレジストパターンを形成する
工程と、次いで、該庇を有する該レジストパターンをマ
スクとし、該絶縁膜が露出するまで該導電性膜をドライ
エッチングして、該庇直下に導電性膜部分を残す工程
と、次いで、該庇直下に残された該導電性膜部分をウエ
ットエッチングして導電性膜パターンを形成する工程と
を含むものである。
の製造方法は上記目的達成のため、下地の絶縁膜上に導
電性膜を形成する工程と、次いで、該導電性膜上にポジ
型の化学増幅レジストを塗布する工程と、次いで、該化
学増幅レジストを露光、現像して上部にパターン下部の
幅よりも大きい庇を有するレジストパターンを形成する
工程と、次いで、該庇を有する該レジストパターンをマ
スクとし、該絶縁膜が露出するまで該導電性膜をドライ
エッチングして、該庇直下に導電性膜部分を残す工程
と、次いで、該庇直下に残された該導電性膜部分をウエ
ットエッチングして導電性膜パターンを形成する工程と
を含むものである。
【0009】
【作用】図1は本発明の原理説明図である。図1におい
て、1はSi等の基板であり、2,3は基板1上に順次
形成されたSiO2 等の絶縁膜、ポリSi等の導電性膜
であり、3aは導電性膜3がエッチングされ形成された
導電性膜パターンである。そして、4は導電性膜3上に
形成されたポジ型の化学増幅レジストであり、4aは化
学増幅レジスト4が露光、現像によりパターニングされ
た上部に庇4bを有するレジストパターンであり、庇4
bはレジストパターン4a底部の寸法よりも大きく形成
されている。
て、1はSi等の基板であり、2,3は基板1上に順次
形成されたSiO2 等の絶縁膜、ポリSi等の導電性膜
であり、3aは導電性膜3がエッチングされ形成された
導電性膜パターンである。そして、4は導電性膜3上に
形成されたポジ型の化学増幅レジストであり、4aは化
学増幅レジスト4が露光、現像によりパターニングされ
た上部に庇4bを有するレジストパターンであり、庇4
bはレジストパターン4a底部の寸法よりも大きく形成
されている。
【0010】本発明では、まず図1(a)に示す如く、
Si等の基板1上にSiO2 等の絶縁膜2及び被エッチ
ング膜となるポリSi等の導電性膜3を順次形成し、導
電性膜3上にポジ型の化学増幅レジスト4を塗布した
後、図1(b)に示す如く、化学増幅レジスト4を現像
してエッチングマスクとなる上部に庇4bを有するレジ
ストパターン4aを形成する。この時、庇4bはパター
ン底部の寸法よりも大きく形成される。
Si等の基板1上にSiO2 等の絶縁膜2及び被エッチ
ング膜となるポリSi等の導電性膜3を順次形成し、導
電性膜3上にポジ型の化学増幅レジスト4を塗布した
後、図1(b)に示す如く、化学増幅レジスト4を現像
してエッチングマスクとなる上部に庇4bを有するレジ
ストパターン4aを形成する。この時、庇4bはパター
ン底部の寸法よりも大きく形成される。
【0011】このように、レジストパターン4aに庇4
bが形成されるのは、次のような理由によるものと考え
らている。ポジ型の化学増幅レジスト4を露光すると、
露光されたレジスト4領域内で酸(H+ )が発生すると
同時に、処理雰囲気中に含まれるアミン等の不純物の影
響を受けて露光されたレジスト領域4表面の酸が消費さ
れ、この状態でレジスト4をベークすると、表面の酸が
更に消費される。そして、アルカリ現像液で現像すると
レジスト4上部は酸が抜けているため、アルカリ現像液
で溶け難くなっており、この結果、レジストパターン4
a上部に庇4bが形成される。
bが形成されるのは、次のような理由によるものと考え
らている。ポジ型の化学増幅レジスト4を露光すると、
露光されたレジスト4領域内で酸(H+ )が発生すると
同時に、処理雰囲気中に含まれるアミン等の不純物の影
響を受けて露光されたレジスト領域4表面の酸が消費さ
れ、この状態でレジスト4をベークすると、表面の酸が
更に消費される。そして、アルカリ現像液で現像すると
レジスト4上部は酸が抜けているため、アルカリ現像液
で溶け難くなっており、この結果、レジストパターン4
a上部に庇4bが形成される。
【0012】次に、本発明では、図1(c)、(d)に
示す如く、庇4bを有する導電性膜3をマスクとし、絶
縁膜2が露出するまで導電性膜3をドライエッチングし
て、庇4b直下に導電性膜3部分を残す。ここでの庇4
bもマスクとして機能するが、仮に図1(c)に示す如
く、庇4bが除去されても、この時、庇4b直下の導電
性膜3部分はこの外側の導電性膜3部分よりも膜厚を厚
くした状態で残すことができる。次いで、図1(d)に
示す如く、エッチング終点となる絶縁膜2が露出される
までドライエッチングされる。この時、化学増幅レジス
ト4直下に相当する部分に導電性膜3部分を残すことが
できる。なお、図1(d)ではレジストパターン4aは
更に膜減りした状態を示している。
示す如く、庇4bを有する導電性膜3をマスクとし、絶
縁膜2が露出するまで導電性膜3をドライエッチングし
て、庇4b直下に導電性膜3部分を残す。ここでの庇4
bもマスクとして機能するが、仮に図1(c)に示す如
く、庇4bが除去されても、この時、庇4b直下の導電
性膜3部分はこの外側の導電性膜3部分よりも膜厚を厚
くした状態で残すことができる。次いで、図1(d)に
示す如く、エッチング終点となる絶縁膜2が露出される
までドライエッチングされる。この時、化学増幅レジス
ト4直下に相当する部分に導電性膜3部分を残すことが
できる。なお、図1(d)ではレジストパターン4aは
更に膜減りした状態を示している。
【0013】そして、本発明では、図1(e)に示す如
く、レジストパターン4aを除去した後、導電性膜3を
ウェットエッチングして、レジストパターン4a直下に
相当する部分に残された導電性膜3部分を除去して導電
性膜パターン3aを形成する。この時、導電性膜3はウ
ェットエッチングにより全体的に膜減りする。なお、レ
ジストパターン4aの除去はウェットエッチング前に行
ったが、ウェットエッチング後に行ってもよいのは言う
までもない。また、レジストパターン4aはドライエッ
チングの時に全て除去されても構わない。
く、レジストパターン4aを除去した後、導電性膜3を
ウェットエッチングして、レジストパターン4a直下に
相当する部分に残された導電性膜3部分を除去して導電
性膜パターン3aを形成する。この時、導電性膜3はウ
ェットエッチングにより全体的に膜減りする。なお、レ
ジストパターン4aの除去はウェットエッチング前に行
ったが、ウェットエッチング後に行ってもよいのは言う
までもない。また、レジストパターン4aはドライエッ
チングの時に全て除去されても構わない。
【0014】このように、本発明では、パターン底部よ
りも寸法の大きい庇4bを有するレジストパターン4a
をマスクとして導電性膜3をドライエッチングするよう
にしたため、化学増幅レジスト4直下に相当する部分に
導電性膜3部分を適宜薄く残すことができるとともに、
エッチング終点となる絶縁膜2を露出させてドライエッ
チングを終了させることができる。そして、化学増幅レ
ジスト4直下の導電性膜3部分を適宜薄く残してウェッ
トエッチングするようにしたため、導電性膜パターン3
a下の絶縁膜2エッジ部に損傷を与えることなく異方性
形状に優れた導電性膜3を制御性、再現性良く形成する
ことができる。
りも寸法の大きい庇4bを有するレジストパターン4a
をマスクとして導電性膜3をドライエッチングするよう
にしたため、化学増幅レジスト4直下に相当する部分に
導電性膜3部分を適宜薄く残すことができるとともに、
エッチング終点となる絶縁膜2を露出させてドライエッ
チングを終了させることができる。そして、化学増幅レ
ジスト4直下の導電性膜3部分を適宜薄く残してウェッ
トエッチングするようにしたため、導電性膜パターン3
a下の絶縁膜2エッジ部に損傷を与えることなく異方性
形状に優れた導電性膜3を制御性、再現性良く形成する
ことができる。
【0015】
【実施例】以下、本発明を図面に基づいて説明する。図
2は本発明の一実施例に則した半導体装置の製造方法を
説明する図である。図示例の製造方法はMOSトランジ
スタ等の製造方法に適用する場合である。図2におい
て、図1と同一符号は同一または相当部分を示し、5は
Si基板1が選択酸化され形成されたSiO2 等のフィ
ールド酸化膜である。
2は本発明の一実施例に則した半導体装置の製造方法を
説明する図である。図示例の製造方法はMOSトランジ
スタ等の製造方法に適用する場合である。図2におい
て、図1と同一符号は同一または相当部分を示し、5は
Si基板1が選択酸化され形成されたSiO2 等のフィ
ールド酸化膜である。
【0016】次に、その半導体装置の製造方法について
説明する。まず、図2(a)に示すように、LOCOS
法によりSi基板1を選択酸化して膜厚4000ÅのS
iO2 フィールド酸化膜5を形成し、Si基板1を熱酸
化してゲート絶縁膜となる膜厚150Åの絶縁膜2を形
成した後、CVD法等により絶縁膜2上にポリSiを堆
積して膜厚0.6μmの導電性膜3を形成する。
説明する。まず、図2(a)に示すように、LOCOS
法によりSi基板1を選択酸化して膜厚4000ÅのS
iO2 フィールド酸化膜5を形成し、Si基板1を熱酸
化してゲート絶縁膜となる膜厚150Åの絶縁膜2を形
成した後、CVD法等により絶縁膜2上にポリSiを堆
積して膜厚0.6μmの導電性膜3を形成する。
【0017】次に、図2(b)に示すように、導電性膜
3上にポジ型化学増幅レジストを0.7μmで塗布し、
プリベークした後、エキシマ光で露光する。次いで、化
学増幅レジストをポストベーク及び現像してパターニン
グすることにより、パターン底部よりも寸法が大きい庇
4bを有するレジストパターン4aを形成する。この
時、庇4b厚(a部)は800Åであり、庇4bを抜い
たレジストパターン4a底部厚(b部)は0.64μm
である。
3上にポジ型化学増幅レジストを0.7μmで塗布し、
プリベークした後、エキシマ光で露光する。次いで、化
学増幅レジストをポストベーク及び現像してパターニン
グすることにより、パターン底部よりも寸法が大きい庇
4bを有するレジストパターン4aを形成する。この
時、庇4b厚(a部)は800Åであり、庇4bを抜い
たレジストパターン4a底部厚(b部)は0.64μm
である。
【0018】次いで、図2(c)に示すように、庇4b
を有するレジストパターン4aをマスクとし、エッチン
グ終点となる絶縁膜2が露出するまで導電性膜3をHB
rガス等でドライエッチングして、化学増幅レジスト4
直下に相当する部分に導電性膜3部分を残す。ここでの
ポリSi導電性膜3のエッチングレートは4500Å/
分で、レジストパターン4aとのエッチング選択比は
5.0である。このため、800Åの庇4b部分のレジ
ストは約60秒で除去され、ポリSi導電性膜3600
0Åのドライエッチングに50%のオーバーエッチング
をかけると、エッチング時間は135秒である。この
時、レジストパターン4aも除去されて、導電性膜3は
レジストなしの状態で75秒間ドライエッチングされる
ことになり、5600Åがエッチングされ400Åが残
ることなる。化学増幅レジスト4直下の相当部分に残さ
れた導電性膜3部分の膜厚(d部)は400Åであり、
これ以外のゲート電極となる導電性膜3部分の膜厚(c
部)は5600Åである。
を有するレジストパターン4aをマスクとし、エッチン
グ終点となる絶縁膜2が露出するまで導電性膜3をHB
rガス等でドライエッチングして、化学増幅レジスト4
直下に相当する部分に導電性膜3部分を残す。ここでの
ポリSi導電性膜3のエッチングレートは4500Å/
分で、レジストパターン4aとのエッチング選択比は
5.0である。このため、800Åの庇4b部分のレジ
ストは約60秒で除去され、ポリSi導電性膜3600
0Åのドライエッチングに50%のオーバーエッチング
をかけると、エッチング時間は135秒である。この
時、レジストパターン4aも除去されて、導電性膜3は
レジストなしの状態で75秒間ドライエッチングされる
ことになり、5600Åがエッチングされ400Åが残
ることなる。化学増幅レジスト4直下の相当部分に残さ
れた導電性膜3部分の膜厚(d部)は400Åであり、
これ以外のゲート電極となる導電性膜3部分の膜厚(c
部)は5600Åである。
【0019】次に、図2(d)に示すように、レジスト
パターン4aがない状態で、導電性膜3を混酸(Hcl
O460、H3 PO4 15、HNO3 5等で10秒間ウ
ェットエッチングして化学増幅レジスト4直下に相当す
る部分に残された導電性膜3部分を除去することによ
り、ゲート電極となる導電性膜3を形成する。そして、
ソース/ドレイン拡散層、層間絶縁膜、コンタクトホー
ル、配線層、カバー膜等の公知のMOSトランジスタ工
程を通すことにより、MOSトランジスタを得ることが
できる。
パターン4aがない状態で、導電性膜3を混酸(Hcl
O460、H3 PO4 15、HNO3 5等で10秒間ウ
ェットエッチングして化学増幅レジスト4直下に相当す
る部分に残された導電性膜3部分を除去することによ
り、ゲート電極となる導電性膜3を形成する。そして、
ソース/ドレイン拡散層、層間絶縁膜、コンタクトホー
ル、配線層、カバー膜等の公知のMOSトランジスタ工
程を通すことにより、MOSトランジスタを得ることが
できる。
【0020】このように、本実施例では、パターン底部
よりも寸法の大きい庇4bを有するレジストパターン4
aをマスクとして導電性膜3をドライエッチングするよ
うにしたため、化学増幅レジスト4直下に相当する部分
に導電性膜3部分を適宜薄く残すことができるととも
に、エッチング終点となる絶縁膜2を露出させてドライ
エッチングを終了させることができる。そして、化学増
幅レジスト4直下の導電性膜3部分を適宜薄く残してウ
ェットエッチングするようにしたため、導電性膜パター
ン3a下の絶縁膜2エッジ部に損傷を与えることなく異
方性形状に優れた導電性膜3を制御性、再現性良く形成
することができる。
よりも寸法の大きい庇4bを有するレジストパターン4
aをマスクとして導電性膜3をドライエッチングするよ
うにしたため、化学増幅レジスト4直下に相当する部分
に導電性膜3部分を適宜薄く残すことができるととも
に、エッチング終点となる絶縁膜2を露出させてドライ
エッチングを終了させることができる。そして、化学増
幅レジスト4直下の導電性膜3部分を適宜薄く残してウ
ェットエッチングするようにしたため、導電性膜パター
ン3a下の絶縁膜2エッジ部に損傷を与えることなく異
方性形状に優れた導電性膜3を制御性、再現性良く形成
することができる。
【0021】
【発明の効果】本発明によれば、ゲート電極下の絶縁膜
エッジ部に損傷を与えることなく異方性形状に優れたゲ
ート電極を制御性、再現性良く形成することができると
いう効果がある。
エッジ部に損傷を与えることなく異方性形状に優れたゲ
ート電極を制御性、再現性良く形成することができると
いう効果がある。
【図1】本発明の原理説明図である。
【図2】本発明の一実施例に則した半導体装置の製造方
法を説明する図である。
法を説明する図である。
【図3】従来例の半導体装置の製造方法を説明する図で
ある。
ある。
1 基板 2 絶縁膜 3 導電性膜 3a 導電性膜パターン 4 化学増幅レジスト 4a レジストパターン 4b 庇 5 フィールド酸化膜
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/784
Claims (1)
- 【請求項1】 下地の絶縁膜(2)上に導電性膜(3)
を形成する工程と、 次いで、該導電性膜(3)上にポジ型の化学増幅レジス
ト(4)を塗布する工程と、 次いで、該化学増幅レジスト(4)を露光、現像して上
部にパターン下部の幅よりも大きい庇(4b)を有する
レジストパターン(4a)を形成する工程と、 次いで、該庇(4b)を有する該レジストパターン(4
a)をマスクとし、該絶縁膜(2)が露出するまで該導
電性膜(3)をドライエッチングして、該庇(4b)直
下に導電性膜(3)部分を残す工程と、 次いで、該庇(4b)直下に残された該導電性膜(3)
部分をウエットエッチングして導電性膜パターン(3
a)を形成する工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15773792A JPH065565A (ja) | 1992-06-17 | 1992-06-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15773792A JPH065565A (ja) | 1992-06-17 | 1992-06-17 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH065565A true JPH065565A (ja) | 1994-01-14 |
Family
ID=15656257
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15773792A Withdrawn JPH065565A (ja) | 1992-06-17 | 1992-06-17 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH065565A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6376155B2 (en) * | 1998-05-25 | 2002-04-23 | Nec Corporation | Patterning method in semiconductor device fabricating process |
JP2006100310A (ja) * | 2004-09-28 | 2006-04-13 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
JP2007184586A (ja) * | 2005-12-29 | 2007-07-19 | Dongbu Electronics Co Ltd | Cmosイメージセンサの製造方法 |
-
1992
- 1992-06-17 JP JP15773792A patent/JPH065565A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6376155B2 (en) * | 1998-05-25 | 2002-04-23 | Nec Corporation | Patterning method in semiconductor device fabricating process |
JP2006100310A (ja) * | 2004-09-28 | 2006-04-13 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
JP4736386B2 (ja) * | 2004-09-28 | 2011-07-27 | 日産自動車株式会社 | 半導体装置の製造方法 |
JP2007184586A (ja) * | 2005-12-29 | 2007-07-19 | Dongbu Electronics Co Ltd | Cmosイメージセンサの製造方法 |
JP4575913B2 (ja) * | 2005-12-29 | 2010-11-04 | 東部エレクトロニクス株式会社 | Cmosイメージセンサの製造方法 |
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A300 | Withdrawal of application because of no request for examination |
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