JPH065565A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH065565A JPH065565A JP15773792A JP15773792A JPH065565A JP H065565 A JPH065565 A JP H065565A JP 15773792 A JP15773792 A JP 15773792A JP 15773792 A JP15773792 A JP 15773792A JP H065565 A JPH065565 A JP H065565A
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- film
- resist
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Abstract
(57)【要約】
【目的】 本発明は、半導体装置の製造方法に関し、ゲ
ート電極下の絶縁膜エッジ部に損傷を与えることなく異
方性形状に優れたゲート電極を制御性、再現性良く形成
することができる半導体装置の製造方法を提供すること
を目的とする。 【構成】 下地の絶縁膜２上に導電性膜３を形成する工
程と、次いで、該導電性膜３上にポジ型の化学増幅レジ
スト４を塗布する工程と、次いで、該化学増幅レジスト
４を露光、現像して上部にパターン下部の幅よりも大き
い庇４ｂを有するレジストパターン４ａを形成する工程
と、次いで、該庇４ｂを有する該レジストパターン４ａ
をマスクとし、該絶縁膜２が露出するまで該導電性膜３
をドライエッチングして、該庇４ｂ直下に導電性膜３部
分を残す工程と、次いで、該庇４ｂ直下に残された該導
電性膜３部分をウエットエッチングして導電性膜パター
ン３ａを形成する工程とを含むように構成する。
ート電極下の絶縁膜エッジ部に損傷を与えることなく異
方性形状に優れたゲート電極を制御性、再現性良く形成
することができる半導体装置の製造方法を提供すること
を目的とする。 【構成】 下地の絶縁膜２上に導電性膜３を形成する工
程と、次いで、該導電性膜３上にポジ型の化学増幅レジ
スト４を塗布する工程と、次いで、該化学増幅レジスト
４を露光、現像して上部にパターン下部の幅よりも大き
い庇４ｂを有するレジストパターン４ａを形成する工程
と、次いで、該庇４ｂを有する該レジストパターン４ａ
をマスクとし、該絶縁膜２が露出するまで該導電性膜３
をドライエッチングして、該庇４ｂ直下に導電性膜３部
分を残す工程と、次いで、該庇４ｂ直下に残された該導
電性膜３部分をウエットエッチングして導電性膜パター
ン３ａを形成する工程とを含むように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、詳しくは、微細ＭＯＳトランジスタ等の製造方
法に適用することができ、特に、異方性形状に優れたゲ
ート電極を制御性、再現性良く形成することができる半
導体装置の製造方法に関する。近年、微細ＭＯＳトラン
ジスタを作成する工程におけるドライエッチングによる
損傷が、デバイスの電気的な特性へ及ぼす影響が問題に
なっている。これは、ドライエッチング中にゲート酸化
膜のエッジが、プラズマ中の高エネルギーのイオン或い
は電子によるアタックを受けるためである。よって、ウ
ェットエッチングであればこの損傷は回避できるのであ
るが、ウェットエッチングでは、微細な形状をパターニ
ングする場合、制御性、異方性の点で不向きである。よ
って、ウェットエッチングで微細なパターンを制御性良
くエッチングする方法を考案することは、微細半導体素
子の開発において重要である。
に係り、詳しくは、微細ＭＯＳトランジスタ等の製造方
法に適用することができ、特に、異方性形状に優れたゲ
ート電極を制御性、再現性良く形成することができる半
導体装置の製造方法に関する。近年、微細ＭＯＳトラン
ジスタを作成する工程におけるドライエッチングによる
損傷が、デバイスの電気的な特性へ及ぼす影響が問題に
なっている。これは、ドライエッチング中にゲート酸化
膜のエッジが、プラズマ中の高エネルギーのイオン或い
は電子によるアタックを受けるためである。よって、ウ
ェットエッチングであればこの損傷は回避できるのであ
るが、ウェットエッチングでは、微細な形状をパターニ
ングする場合、制御性、異方性の点で不向きである。よ
って、ウェットエッチングで微細なパターンを制御性良
くエッチングする方法を考案することは、微細半導体素
子の開発において重要である。
【０００２】
【従来の技術】図３は従来の半導体装置の製造方法を説
明する図である。図示例の製造方法はＭＯＳトランジス
タの製造方法に適用する場合である。図３において、31
はＳｉ等の基板であり、32，33は基板31上に順次形成さ
れたＳｉＯ2 等の絶縁膜、ポリシリコン膜であり、33ａ
はポリシリコン膜33がエッチングされ形成されたゲート
電極である。そして、34はポリシリコン膜33上に形成さ
れたノボラック樹脂からなるレジストパターンである。
明する図である。図示例の製造方法はＭＯＳトランジス
タの製造方法に適用する場合である。図３において、31
はＳｉ等の基板であり、32，33は基板31上に順次形成さ
れたＳｉＯ2 等の絶縁膜、ポリシリコン膜であり、33ａ
はポリシリコン膜33がエッチングされ形成されたゲート
電極である。そして、34はポリシリコン膜33上に形成さ
れたノボラック樹脂からなるレジストパターンである。
【０００３】次に、その半導体装置の製造方法について
説明する。まず、ＬＯＣＯＳ法によりＳｉ基板31を選択
酸化して素子分離領域となるフィールド酸化膜（図示せ
ず）を形成し、素子領域のＳｉ基板31を熱酸化してＳｉ
Ｏ 2 絶縁膜32を形成した後、ＣＶＤ法等により絶縁膜32
上にポリＳｉを堆積してポリシリコン膜33を形成する。
次いで、ポリシリコン膜33上にノボラック樹脂からなる
レジストを塗布し、露光、現像によりゲート電極に対応
する領域が残るようにレジストをパターニングしてレジ
ストパターン34を形成する（図３（ａ））。
説明する。まず、ＬＯＣＯＳ法によりＳｉ基板31を選択
酸化して素子分離領域となるフィールド酸化膜（図示せ
ず）を形成し、素子領域のＳｉ基板31を熱酸化してＳｉ
Ｏ 2 絶縁膜32を形成した後、ＣＶＤ法等により絶縁膜32
上にポリＳｉを堆積してポリシリコン膜33を形成する。
次いで、ポリシリコン膜33上にノボラック樹脂からなる
レジストを塗布し、露光、現像によりゲート電極に対応
する領域が残るようにレジストをパターニングしてレジ
ストパターン34を形成する（図３（ａ））。
【０００４】次に、図３（ｂ）に示すように、レジスト
パターン34をマスクとし、絶縁膜32が露出しないように
ポリシリコン膜33を途中までドライエッチングした後、
図３（ｃ）に示すように、ゲート電極以外に残ったポリ
シリコン膜33をウェットエッチングしてゲート電極33ａ
を形成するとともに、絶縁膜32を露出させる。そして、
レジストパターン34を除去し、絶縁膜32をエッチングし
てゲート絶縁膜を形成した後、ソース／ドレイン拡散
層、層間絶縁膜、コンタクトホール、配線層等を形成す
ることによりＭＯＳトランジスタを得ることができる。
パターン34をマスクとし、絶縁膜32が露出しないように
ポリシリコン膜33を途中までドライエッチングした後、
図３（ｃ）に示すように、ゲート電極以外に残ったポリ
シリコン膜33をウェットエッチングしてゲート電極33ａ
を形成するとともに、絶縁膜32を露出させる。そして、
レジストパターン34を除去し、絶縁膜32をエッチングし
てゲート絶縁膜を形成した後、ソース／ドレイン拡散
層、層間絶縁膜、コンタクトホール、配線層等を形成す
ることによりＭＯＳトランジスタを得ることができる。
【０００５】この従来の半導体装置の製造方法では、ゲ
ート電極33ａを形成するのをウェットエッチング時に横
方向のエッチングが問題にならない程度の膜厚までドラ
イエッチングし、その後ウェットエッチングすることに
より形成していたため、ドライエッチングのみで形成す
る場合よりも下地絶縁膜32へのダメージを入り難くする
ことができ、しかもウェットエッチングのみで形成する
場合よりも異方性形状に優れたゲート電極33ａを得るこ
とができるという利点を有する。
ート電極33ａを形成するのをウェットエッチング時に横
方向のエッチングが問題にならない程度の膜厚までドラ
イエッチングし、その後ウェットエッチングすることに
より形成していたため、ドライエッチングのみで形成す
る場合よりも下地絶縁膜32へのダメージを入り難くする
ことができ、しかもウェットエッチングのみで形成する
場合よりも異方性形状に優れたゲート電極33ａを得るこ
とができるという利点を有する。
【０００６】
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体装置の製造方法では、ポリシリコン膜33
をドライエッチングする際、ポリシリコン膜33という同
一材料に対してストッパー無しで時間的な制御でドライ
エッチングを途中で止めるというプロセスを行ってお
り、このように、ストッパー無しで時間的な制御でドラ
イエッチングを止めると、時間の設定が難しいうえ、雰
囲気のガス等の状態の影響により残したい部分のポリシ
リコン膜33がエッチングされ過ぎてゲート電極33ａ下の
絶縁膜32エッジ部に損傷を与えたり、残したい部分のポ
リシリコン膜33が厚く残り過ぎて、その後ウェットエッ
チングすると、ゲート電極33ａの異方性形状が悪くなっ
たりすることがあった。このため、制御性、再現性良く
ゲート電極33ａを形成し難いという問題があった。
た従来の半導体装置の製造方法では、ポリシリコン膜33
をドライエッチングする際、ポリシリコン膜33という同
一材料に対してストッパー無しで時間的な制御でドライ
エッチングを途中で止めるというプロセスを行ってお
り、このように、ストッパー無しで時間的な制御でドラ
イエッチングを止めると、時間の設定が難しいうえ、雰
囲気のガス等の状態の影響により残したい部分のポリシ
リコン膜33がエッチングされ過ぎてゲート電極33ａ下の
絶縁膜32エッジ部に損傷を与えたり、残したい部分のポ
リシリコン膜33が厚く残り過ぎて、その後ウェットエッ
チングすると、ゲート電極33ａの異方性形状が悪くなっ
たりすることがあった。このため、制御性、再現性良く
ゲート電極33ａを形成し難いという問題があった。
【０００７】そこで本発明は、ゲート電極下の絶縁膜エ
ッジ部に損傷を与えることなく異方性形状に優れたゲー
ト電極を制御性、再現性良く形成することができる半導
体装置の製造方法を提供することを目的としている。
ッジ部に損傷を与えることなく異方性形状に優れたゲー
ト電極を制御性、再現性良く形成することができる半導
体装置の製造方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】本発明による半導体装置
の製造方法は上記目的達成のため、下地の絶縁膜上に導
電性膜を形成する工程と、次いで、該導電性膜上にポジ
型の化学増幅レジストを塗布する工程と、次いで、該化
学増幅レジストを露光、現像して上部にパターン下部の
幅よりも大きい庇を有するレジストパターンを形成する
工程と、次いで、該庇を有する該レジストパターンをマ
スクとし、該絶縁膜が露出するまで該導電性膜をドライ
エッチングして、該庇直下に導電性膜部分を残す工程
と、次いで、該庇直下に残された該導電性膜部分をウエ
ットエッチングして導電性膜パターンを形成する工程と
を含むものである。
の製造方法は上記目的達成のため、下地の絶縁膜上に導
電性膜を形成する工程と、次いで、該導電性膜上にポジ
型の化学増幅レジストを塗布する工程と、次いで、該化
学増幅レジストを露光、現像して上部にパターン下部の
幅よりも大きい庇を有するレジストパターンを形成する
工程と、次いで、該庇を有する該レジストパターンをマ
スクとし、該絶縁膜が露出するまで該導電性膜をドライ
エッチングして、該庇直下に導電性膜部分を残す工程
と、次いで、該庇直下に残された該導電性膜部分をウエ
ットエッチングして導電性膜パターンを形成する工程と
を含むものである。
【０００９】
【作用】図１は本発明の原理説明図である。図１におい
て、１はＳｉ等の基板であり、２，３は基板１上に順次
形成されたＳｉＯ2 等の絶縁膜、ポリＳｉ等の導電性膜
であり、３ａは導電性膜３がエッチングされ形成された
導電性膜パターンである。そして、４は導電性膜３上に
形成されたポジ型の化学増幅レジストであり、４ａは化
学増幅レジスト４が露光、現像によりパターニングされ
た上部に庇４ｂを有するレジストパターンであり、庇４
ｂはレジストパターン４ａ底部の寸法よりも大きく形成
されている。
て、１はＳｉ等の基板であり、２，３は基板１上に順次
形成されたＳｉＯ2 等の絶縁膜、ポリＳｉ等の導電性膜
であり、３ａは導電性膜３がエッチングされ形成された
導電性膜パターンである。そして、４は導電性膜３上に
形成されたポジ型の化学増幅レジストであり、４ａは化
学増幅レジスト４が露光、現像によりパターニングされ
た上部に庇４ｂを有するレジストパターンであり、庇４
ｂはレジストパターン４ａ底部の寸法よりも大きく形成
されている。
【００１０】本発明では、まず図１（ａ）に示す如く、
Ｓｉ等の基板１上にＳｉＯ2 等の絶縁膜２及び被エッチ
ング膜となるポリＳｉ等の導電性膜３を順次形成し、導
電性膜３上にポジ型の化学増幅レジスト４を塗布した
後、図１（ｂ）に示す如く、化学増幅レジスト４を現像
してエッチングマスクとなる上部に庇４ｂを有するレジ
ストパターン４ａを形成する。この時、庇４ｂはパター
ン底部の寸法よりも大きく形成される。
Ｓｉ等の基板１上にＳｉＯ2 等の絶縁膜２及び被エッチ
ング膜となるポリＳｉ等の導電性膜３を順次形成し、導
電性膜３上にポジ型の化学増幅レジスト４を塗布した
後、図１（ｂ）に示す如く、化学増幅レジスト４を現像
してエッチングマスクとなる上部に庇４ｂを有するレジ
ストパターン４ａを形成する。この時、庇４ｂはパター
ン底部の寸法よりも大きく形成される。
【００１１】このように、レジストパターン４ａに庇４
ｂが形成されるのは、次のような理由によるものと考え
らている。ポジ型の化学増幅レジスト４を露光すると、
露光されたレジスト４領域内で酸（Ｈ+ ）が発生すると
同時に、処理雰囲気中に含まれるアミン等の不純物の影
響を受けて露光されたレジスト領域４表面の酸が消費さ
れ、この状態でレジスト４をベークすると、表面の酸が
更に消費される。そして、アルカリ現像液で現像すると
レジスト４上部は酸が抜けているため、アルカリ現像液
で溶け難くなっており、この結果、レジストパターン４
ａ上部に庇４ｂが形成される。
ｂが形成されるのは、次のような理由によるものと考え
らている。ポジ型の化学増幅レジスト４を露光すると、
露光されたレジスト４領域内で酸（Ｈ+ ）が発生すると
同時に、処理雰囲気中に含まれるアミン等の不純物の影
響を受けて露光されたレジスト領域４表面の酸が消費さ
れ、この状態でレジスト４をベークすると、表面の酸が
更に消費される。そして、アルカリ現像液で現像すると
レジスト４上部は酸が抜けているため、アルカリ現像液
で溶け難くなっており、この結果、レジストパターン４
ａ上部に庇４ｂが形成される。
【００１２】次に、本発明では、図１（ｃ）、（ｄ）に
示す如く、庇４ｂを有する導電性膜３をマスクとし、絶
縁膜２が露出するまで導電性膜３をドライエッチングし
て、庇４ｂ直下に導電性膜３部分を残す。ここでの庇４
ｂもマスクとして機能するが、仮に図１（ｃ）に示す如
く、庇４ｂが除去されても、この時、庇４ｂ直下の導電
性膜３部分はこの外側の導電性膜３部分よりも膜厚を厚
くした状態で残すことができる。次いで、図１（ｄ）に
示す如く、エッチング終点となる絶縁膜２が露出される
までドライエッチングされる。この時、化学増幅レジス
ト４直下に相当する部分に導電性膜３部分を残すことが
できる。なお、図１（ｄ）ではレジストパターン４ａは
更に膜減りした状態を示している。
示す如く、庇４ｂを有する導電性膜３をマスクとし、絶
縁膜２が露出するまで導電性膜３をドライエッチングし
て、庇４ｂ直下に導電性膜３部分を残す。ここでの庇４
ｂもマスクとして機能するが、仮に図１（ｃ）に示す如
く、庇４ｂが除去されても、この時、庇４ｂ直下の導電
性膜３部分はこの外側の導電性膜３部分よりも膜厚を厚
くした状態で残すことができる。次いで、図１（ｄ）に
示す如く、エッチング終点となる絶縁膜２が露出される
までドライエッチングされる。この時、化学増幅レジス
ト４直下に相当する部分に導電性膜３部分を残すことが
できる。なお、図１（ｄ）ではレジストパターン４ａは
更に膜減りした状態を示している。
【００１３】そして、本発明では、図１（ｅ）に示す如
く、レジストパターン４ａを除去した後、導電性膜３を
ウェットエッチングして、レジストパターン４ａ直下に
相当する部分に残された導電性膜３部分を除去して導電
性膜パターン３ａを形成する。この時、導電性膜３はウ
ェットエッチングにより全体的に膜減りする。なお、レ
ジストパターン４ａの除去はウェットエッチング前に行
ったが、ウェットエッチング後に行ってもよいのは言う
までもない。また、レジストパターン４ａはドライエッ
チングの時に全て除去されても構わない。
く、レジストパターン４ａを除去した後、導電性膜３を
ウェットエッチングして、レジストパターン４ａ直下に
相当する部分に残された導電性膜３部分を除去して導電
性膜パターン３ａを形成する。この時、導電性膜３はウ
ェットエッチングにより全体的に膜減りする。なお、レ
ジストパターン４ａの除去はウェットエッチング前に行
ったが、ウェットエッチング後に行ってもよいのは言う
までもない。また、レジストパターン４ａはドライエッ
チングの時に全て除去されても構わない。
【００１４】このように、本発明では、パターン底部よ
りも寸法の大きい庇４ｂを有するレジストパターン４ａ
をマスクとして導電性膜３をドライエッチングするよう
にしたため、化学増幅レジスト４直下に相当する部分に
導電性膜３部分を適宜薄く残すことができるとともに、
エッチング終点となる絶縁膜２を露出させてドライエッ
チングを終了させることができる。そして、化学増幅レ
ジスト４直下の導電性膜３部分を適宜薄く残してウェッ
トエッチングするようにしたため、導電性膜パターン３
ａ下の絶縁膜２エッジ部に損傷を与えることなく異方性
形状に優れた導電性膜３を制御性、再現性良く形成する
ことができる。
りも寸法の大きい庇４ｂを有するレジストパターン４ａ
をマスクとして導電性膜３をドライエッチングするよう
にしたため、化学増幅レジスト４直下に相当する部分に
導電性膜３部分を適宜薄く残すことができるとともに、
エッチング終点となる絶縁膜２を露出させてドライエッ
チングを終了させることができる。そして、化学増幅レ
ジスト４直下の導電性膜３部分を適宜薄く残してウェッ
トエッチングするようにしたため、導電性膜パターン３
ａ下の絶縁膜２エッジ部に損傷を与えることなく異方性
形状に優れた導電性膜３を制御性、再現性良く形成する
ことができる。
【００１５】
【実施例】以下、本発明を図面に基づいて説明する。図
２は本発明の一実施例に則した半導体装置の製造方法を
説明する図である。図示例の製造方法はＭＯＳトランジ
スタ等の製造方法に適用する場合である。図２におい
て、図１と同一符号は同一または相当部分を示し、５は
Ｓｉ基板１が選択酸化され形成されたＳｉＯ2 等のフィ
ールド酸化膜である。
２は本発明の一実施例に則した半導体装置の製造方法を
説明する図である。図示例の製造方法はＭＯＳトランジ
スタ等の製造方法に適用する場合である。図２におい
て、図１と同一符号は同一または相当部分を示し、５は
Ｓｉ基板１が選択酸化され形成されたＳｉＯ2 等のフィ
ールド酸化膜である。
【００１６】次に、その半導体装置の製造方法について
説明する。まず、図２（ａ）に示すように、ＬＯＣＯＳ
法によりＳｉ基板１を選択酸化して膜厚４０００ÅのＳ
ｉＯ2 フィールド酸化膜５を形成し、Ｓｉ基板１を熱酸
化してゲート絶縁膜となる膜厚１５０Åの絶縁膜２を形
成した後、ＣＶＤ法等により絶縁膜２上にポリＳｉを堆
積して膜厚０．６μｍの導電性膜３を形成する。
説明する。まず、図２（ａ）に示すように、ＬＯＣＯＳ
法によりＳｉ基板１を選択酸化して膜厚４０００ÅのＳ
ｉＯ2 フィールド酸化膜５を形成し、Ｓｉ基板１を熱酸
化してゲート絶縁膜となる膜厚１５０Åの絶縁膜２を形
成した後、ＣＶＤ法等により絶縁膜２上にポリＳｉを堆
積して膜厚０．６μｍの導電性膜３を形成する。
【００１７】次に、図２（ｂ）に示すように、導電性膜
３上にポジ型化学増幅レジストを０．７μｍで塗布し、
プリベークした後、エキシマ光で露光する。次いで、化
学増幅レジストをポストベーク及び現像してパターニン
グすることにより、パターン底部よりも寸法が大きい庇
４ｂを有するレジストパターン４ａを形成する。この
時、庇４ｂ厚（ａ部）は８００Åであり、庇４ｂを抜い
たレジストパターン４ａ底部厚（ｂ部）は０．６４μｍ
である。
３上にポジ型化学増幅レジストを０．７μｍで塗布し、
プリベークした後、エキシマ光で露光する。次いで、化
学増幅レジストをポストベーク及び現像してパターニン
グすることにより、パターン底部よりも寸法が大きい庇
４ｂを有するレジストパターン４ａを形成する。この
時、庇４ｂ厚（ａ部）は８００Åであり、庇４ｂを抜い
たレジストパターン４ａ底部厚（ｂ部）は０．６４μｍ
である。
【００１８】次いで、図２（ｃ）に示すように、庇４ｂ
を有するレジストパターン４ａをマスクとし、エッチン
グ終点となる絶縁膜２が露出するまで導電性膜３をＨＢ
ｒガス等でドライエッチングして、化学増幅レジスト４
直下に相当する部分に導電性膜３部分を残す。ここでの
ポリＳｉ導電性膜３のエッチングレートは４５００Å／
分で、レジストパターン４ａとのエッチング選択比は
５．０である。このため、８００Åの庇４ｂ部分のレジ
ストは約６０秒で除去され、ポリＳｉ導電性膜３６００
０Åのドライエッチングに５０％のオーバーエッチング
をかけると、エッチング時間は１３５秒である。この
時、レジストパターン４ａも除去されて、導電性膜３は
レジストなしの状態で７５秒間ドライエッチングされる
ことになり、５６００Åがエッチングされ４００Åが残
ることなる。化学増幅レジスト４直下の相当部分に残さ
れた導電性膜３部分の膜厚（ｄ部）は４００Åであり、
これ以外のゲート電極となる導電性膜３部分の膜厚（ｃ
部）は５６００Åである。
を有するレジストパターン４ａをマスクとし、エッチン
グ終点となる絶縁膜２が露出するまで導電性膜３をＨＢ
ｒガス等でドライエッチングして、化学増幅レジスト４
直下に相当する部分に導電性膜３部分を残す。ここでの
ポリＳｉ導電性膜３のエッチングレートは４５００Å／
分で、レジストパターン４ａとのエッチング選択比は
５．０である。このため、８００Åの庇４ｂ部分のレジ
ストは約６０秒で除去され、ポリＳｉ導電性膜３６００
０Åのドライエッチングに５０％のオーバーエッチング
をかけると、エッチング時間は１３５秒である。この
時、レジストパターン４ａも除去されて、導電性膜３は
レジストなしの状態で７５秒間ドライエッチングされる
ことになり、５６００Åがエッチングされ４００Åが残
ることなる。化学増幅レジスト４直下の相当部分に残さ
れた導電性膜３部分の膜厚（ｄ部）は４００Åであり、
これ以外のゲート電極となる導電性膜３部分の膜厚（ｃ
部）は５６００Åである。
【００１９】次に、図２（ｄ）に示すように、レジスト
パターン４ａがない状態で、導電性膜３を混酸（Ｈｃｌ
Ｏ４６０、Ｈ3 ＰＯ4 １５、ＨＮＯ3 ５等で１０秒間ウ
ェットエッチングして化学増幅レジスト４直下に相当す
る部分に残された導電性膜３部分を除去することによ
り、ゲート電極となる導電性膜３を形成する。そして、
ソース／ドレイン拡散層、層間絶縁膜、コンタクトホー
ル、配線層、カバー膜等の公知のＭＯＳトランジスタ工
程を通すことにより、ＭＯＳトランジスタを得ることが
できる。
パターン４ａがない状態で、導電性膜３を混酸（Ｈｃｌ
Ｏ４６０、Ｈ3 ＰＯ4 １５、ＨＮＯ3 ５等で１０秒間ウ
ェットエッチングして化学増幅レジスト４直下に相当す
る部分に残された導電性膜３部分を除去することによ
り、ゲート電極となる導電性膜３を形成する。そして、
ソース／ドレイン拡散層、層間絶縁膜、コンタクトホー
ル、配線層、カバー膜等の公知のＭＯＳトランジスタ工
程を通すことにより、ＭＯＳトランジスタを得ることが
できる。
【００２０】このように、本実施例では、パターン底部
よりも寸法の大きい庇４ｂを有するレジストパターン４
ａをマスクとして導電性膜３をドライエッチングするよ
うにしたため、化学増幅レジスト４直下に相当する部分
に導電性膜３部分を適宜薄く残すことができるととも
に、エッチング終点となる絶縁膜２を露出させてドライ
エッチングを終了させることができる。そして、化学増
幅レジスト４直下の導電性膜３部分を適宜薄く残してウ
ェットエッチングするようにしたため、導電性膜パター
ン３ａ下の絶縁膜２エッジ部に損傷を与えることなく異
方性形状に優れた導電性膜３を制御性、再現性良く形成
することができる。
よりも寸法の大きい庇４ｂを有するレジストパターン４
ａをマスクとして導電性膜３をドライエッチングするよ
うにしたため、化学増幅レジスト４直下に相当する部分
に導電性膜３部分を適宜薄く残すことができるととも
に、エッチング終点となる絶縁膜２を露出させてドライ
エッチングを終了させることができる。そして、化学増
幅レジスト４直下の導電性膜３部分を適宜薄く残してウ
ェットエッチングするようにしたため、導電性膜パター
ン３ａ下の絶縁膜２エッジ部に損傷を与えることなく異
方性形状に優れた導電性膜３を制御性、再現性良く形成
することができる。
【００２１】
【発明の効果】本発明によれば、ゲート電極下の絶縁膜
エッジ部に損傷を与えることなく異方性形状に優れたゲ
ート電極を制御性、再現性良く形成することができると
いう効果がある。
エッジ部に損傷を与えることなく異方性形状に優れたゲ
ート電極を制御性、再現性良く形成することができると
いう効果がある。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例に則した半導体装置の製造方
法を説明する図である。
法を説明する図である。
【図３】従来例の半導体装置の製造方法を説明する図で
ある。
ある。
１ 基板 ２ 絶縁膜 ３ 導電性膜 ３ａ 導電性膜パターン ４ 化学増幅レジスト ４ａ レジストパターン ４ｂ 庇 ５ フィールド酸化膜
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (1)
- 【請求項１】 下地の絶縁膜（２）上に導電性膜（３）
を形成する工程と、 次いで、該導電性膜（３）上にポジ型の化学増幅レジス
ト（４）を塗布する工程と、 次いで、該化学増幅レジスト（４）を露光、現像して上
部にパターン下部の幅よりも大きい庇（４ｂ）を有する
レジストパターン（４ａ）を形成する工程と、 次いで、該庇（４ｂ）を有する該レジストパターン（４
ａ）をマスクとし、該絶縁膜（２）が露出するまで該導
電性膜（３）をドライエッチングして、該庇（４ｂ）直
下に導電性膜（３）部分を残す工程と、 次いで、該庇（４ｂ）直下に残された該導電性膜（３）
部分をウエットエッチングして導電性膜パターン（３
ａ）を形成する工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15773792A JPH065565A (ja) | 1992-06-17 | 1992-06-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15773792A JPH065565A (ja) | 1992-06-17 | 1992-06-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065565A true JPH065565A (ja) | 1994-01-14 |
Family
ID=15656257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15773792A Withdrawn JPH065565A (ja) | 1992-06-17 | 1992-06-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065565A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6376155B2 (en) * | 1998-05-25 | 2002-04-23 | Nec Corporation | Patterning method in semiconductor device fabricating process |
| JP2006100310A (ja) * | 2004-09-28 | 2006-04-13 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
| JP2007184586A (ja) * | 2005-12-29 | 2007-07-19 | Dongbu Electronics Co Ltd | Ｃｍｏｓイメージセンサの製造方法 |
-
1992
- 1992-06-17 JP JP15773792A patent/JPH065565A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6376155B2 (en) * | 1998-05-25 | 2002-04-23 | Nec Corporation | Patterning method in semiconductor device fabricating process |
| JP2006100310A (ja) * | 2004-09-28 | 2006-04-13 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
| JP4736386B2 (ja) * | 2004-09-28 | 2011-07-27 | 日産自動車株式会社 | 半導体装置の製造方法 |
| JP2007184586A (ja) * | 2005-12-29 | 2007-07-19 | Dongbu Electronics Co Ltd | Ｃｍｏｓイメージセンサの製造方法 |
| JP4575913B2 (ja) * | 2005-12-29 | 2010-11-04 | 東部エレクトロニクス株式会社 | Ｃｍｏｓイメージセンサの製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |