JP3228230B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP3228230B2
JP3228230B2 JP20484198A JP20484198A JP3228230B2 JP 3228230 B2 JP3228230 B2 JP 3228230B2 JP 20484198 A JP20484198 A JP 20484198A JP 20484198 A JP20484198 A JP 20484198A JP 3228230 B2 JP3228230 B2 JP 3228230B2
Authority
JP
Japan
Prior art keywords
oxide film
etching
film
semiconductor device
mos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP20484198A
Other languages
English (en)
Other versions
JP2000036495A (ja
Inventor
達朗 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP20484198A priority Critical patent/JP3228230B2/ja
Priority to US09/357,298 priority patent/US6207509B1/en
Priority to KR1019990029220A priority patent/KR100342641B1/ko
Priority to TW088112495A priority patent/TW417203B/zh
Publication of JP2000036495A publication Critical patent/JP2000036495A/ja
Application granted granted Critical
Publication of JP3228230B2 publication Critical patent/JP3228230B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に多種類のゲート絶縁膜を有する半導体装
置の形成方法に関する。
【０００２】
【従来の技術】絶縁ゲート電界効果トランジスタ（ＭＯ
Ｓトランジスタという）で構成される半導体装置、例え
ば、ＤＲＡＭあるいはＳＲＡＭのような半導体装置で
は、低消費電力化あるいは動作電圧の低電圧化が進んで
くると、このような半導体装置を構成するＭＯＳトラン
ジスタに複数種類のゲート絶縁膜が使用されるようにな
る。例えば、半導体装置の内部回路を構成するＭＯＳト
ランジスタでは、そのゲート絶縁膜を構成するシリコン
酸化膜の膜厚が薄く形成されるのに対して、半導体装置
の外部回路を構成するＭＯＳトランジスタでは、ゲート
絶縁膜であるシリコン酸化膜厚が厚くなるように形成さ
れる。
【０００３】また、ＥＥＰＲＯＭ型のフラッシュメモリ
半導体装置では、通常のＭＯＳトランジスタと共に浮遊
ゲートＭＯＳトランジスタが使用される。この場合に
は、通常のＭＯＳトランジスタのゲート絶縁膜と浮遊ゲ
ートＭＯＳトランジスタのトンネル酸化膜とは別種のゲ
ート絶縁膜として形成される。
【０００４】以下、２種類のゲート絶縁膜で構成される
半導体装置として上記のフラッシュメモリ半導体装置に
ついて、図６に従って説明する。
【０００５】図６に示すように、シリコン基板１０１表
面の所定の領域に熱酸化等で選択的にフィールド酸化膜
１０２が形成されている。そして、フラッシュメモリ半
導体装置の周辺領域にあるＭＯＳトランジスタは、この
フィールド酸化膜１０２で囲われる活性領域のシリコン
基板１０１表面に形成されたゲート酸化膜１０３をゲー
ト絶縁膜としている。そして、このゲート酸化膜１０３
上にゲート電極１０４が形成されている。ここで、ゲー
ト酸化膜１０３は熱酸化で形成されるシリコン酸化膜で
ある。
【０００６】そして、フラッシュメモリ半導体装置の内
部領域であるメモリセル領域にある浮遊ゲートＭＯＳト
ランジスタは、同様にフィールド酸化膜１０２で囲われ
る活性領域のシリコン基板１０１表面に形成されたトン
ネル酸化膜１０５を有している。そして、このトンネル
酸化膜１０５上に浮遊ゲート電極１０６が形成され、こ
の浮遊ゲート電極１０６表面に中間絶縁膜１０７が形成
されている。そして、この中間絶縁膜１０７上に制御ゲ
ート電極１０８が形成されている。ここで、トンネル酸
化膜１０５は、熱酸化で形成される高品質で薄膜のシリ
コン酸化膜である。
【０００７】次に、図７に基づいて、従来の技術の場合
について、上記のようなトンネル酸化膜１０５およびゲ
ート酸化膜１０３の形成方法の概略を説明する。図７
は、トンネル酸化膜の概略の工程順の断面図である。
【０００８】図７（ａ）に示すように、例えば、導電型
がＰ型のシリコン基板１０１表面に、公知のＬＯＣＯＳ
（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃ
ｏｎ）法でフィールド酸化膜１０２が形成される。そし
て、活性領域であるシリコン基板１０１表面が熱酸化さ
れ、犠牲酸化膜１０９が形成される。
【０００９】次に、図７（ｂ）に示しように、周辺領域
を被覆しメモリセル領域に開口を有するレジストマスク
１１０が、公知のフォトリソグラフィ技術でもって形成
される。そして、このレジストマスク１１０がエッチン
グマスクにされて、メモリセル領域の犠牲酸化膜１０９
が一度に除去される。ここで、上記エッチングのため
に、バッファードフッ酸のような化学薬液が用いられ
る。このようにして、シリコン基板面１１１が露出され
る。なお、周辺領域には犠牲酸化膜１０９ａが残存する
ようになる。
【００１０】次に、レジストマスク１１０が有機溶剤等
で除去される。そして、洗浄工程でシリコン基板表面が
清浄化され、図７（ｃ）に示すように、熱酸化がなされ
シリコン基板面１１１にトンネル酸化膜１０５が形成さ
れる。この熱酸化工程では、犠牲酸化膜１０９ａの残存
する領域はほとんど酸化されない。
【００１１】以降、図６に基づいて説明すると、浮遊ゲ
ート電極１０６および中間絶縁膜１０７が形成された
後、上記の犠牲酸化膜１０９ａが除去される。そして、
再度の熱酸化でゲート酸化膜１０３が形成される。ここ
で、中間絶縁膜１０７はシリコン窒化膜等で構成されて
いる。このようにして、浮遊ゲートＭＯＳトランジスタ
のトンネル酸化膜と通常のＭＯＳトランジスタのゲート
酸化膜とが形成されるようになる。
【００１２】
【発明が解決しようとする課題】しかし、以上に説明し
たような従来の技術では、形成されるトンネル酸化膜の
膜厚均一性が悪くなる。これは、図７（ｂ）で説明した
化学薬液による一度のエッチングの工程で、露出するシ
リコン基板面１１１に大きな凹凸が生じ易いためであ
る。すなわち、この場合には、シリコン基板表面のマイ
クロラフネスが大きくなるためである。
【００１３】また、この従来の技術では、化学薬液によ
る犠牲酸化膜のエッチング速度は、量産性の向上のため
に、大きくなるように設定される。このために、シリコ
ン基板である半導体ウェーハ内でのエッチングのバラツ
キが大きくなる。そして、図７（ｃ）に示したフィール
ド酸化膜端部１１２のエッチングのバラツキが大きくな
る。これは、フィールド酸化膜１０２のエッチング後退
が、ウェーハ位置で異なってくるからである。このため
に、活性領域の面積のバラツキが大きくなり、トンネル
酸化膜１０５の形成される面積が、ウェーハ上でばらつ
いてしまう。
【００１４】上記のような、トンネル酸化膜厚のバラツ
キ、トンネル酸化膜面積のバラツキは、フラッシュメモ
リ半導体装置の特性バラツキを生じさせる。特に、フラ
ッシュメモリの消去特性のバラツキを生じさせるように
なる。
【００１５】このために、半導体装置の製造歩留まりが
低減してしまい、フラッシュメモリ半導体装置のような
半導体装置の製造コストが増大するようになる。
【００１６】本発明の目的は、上記のような問題を解決
するために、多種類のゲート絶縁膜を簡便な方法で形成
できる半導体装置の製造方法を提供することにある。
【００１７】
【課題を解決するための手段】このために本発明の半導
体装置の製造方法は、半導体基板表面に第１の酸化膜を
形成した後、エッチング速度の大きなフッ酸溶液中での
第１ステップのエッチングで所定領域にある前記第１の
酸化膜を所定の深さまでエッチングする工程と、その
後、エッチング速度の小さな希フッ酸溶液での第２ステ
ップのエッチングで前記所定領域の第１の酸化膜の残膜
を完全に除去する工程と、前記第１の酸化膜を完全に除
去した後、第２の酸化膜を前記所定領域の半導体基板表
面に形成する工程とを含む。そして、前記希フッ酸溶液
に界面活性剤が混合されている。
【００１８】ここで、前記半導体装置が浮遊ゲートＭＯ
ＳトランジスタとＭＯＳトランジスタとで構成される半
導体記憶装置であって、前記第１ステップのエッチング
で前記所定領域の第１の酸化膜がレジストマスクでもっ
て選択的にエッチングされ、前記第２の酸化膜が前記浮
遊ゲートトランジスタのトンネル酸化膜となる。
【００１９】また、前記トンネル酸化膜を形成後、前記
トンネル酸化膜上に浮遊ゲート電極を形成する工程と、
前記浮遊ゲート電極を形成後、前記浮遊ゲート電極をマ
スクにして前記所定領域外にある第１の酸化膜を除去す
る工程と、前記第１の酸化膜を除去した領域の半導体基
板表面に前記ＭＯＳトランジスタのゲート絶縁膜を形成
する工程とを含む。
【００２０】あるいは、前記半導体装置が２種類のＭＯ
Ｓトランジスタである第１のＭＯＳトランジスタと第２
のＭＯＳトランジスタとで構成される半導体記憶装置で
あって、前記第１のＭＯＳトランジスタのゲート絶縁膜
が前記第１の酸化膜で構成され、前記第２のＭＯＳトラ
ンジスタのゲート絶縁膜が前記第２の酸化膜で構成され
る。ここで、前記第１の酸化膜を形成後、所定領域の前
記第１の酸化膜上に選択的に導電体膜が形成され、前記
第２ステップのエッチングで前記所定領域外にある第１
の酸化膜が前記導電体膜をマスクにして選択的に除去さ
れる。
【００２１】ここで、前記半導体基板はシリコン基板で
あり、戦記第１および第２の酸化膜が熱酸化で形成され
るシリコン酸化膜である。
【００２２】このように本発明では、半導体基板上に第
１の酸化膜を形成した後、化学薬液を用いた２ステップ
のエッチングで上記第１の酸化膜を選択的に除去する。
そして、第１の酸化膜を除去した半導体基板表面に第２
の酸化膜を形成する。ここで、第１ステップのエッチン
グで、上記第１の酸化膜が所定の深さまでエッチングさ
れる。そして、残りの第１の酸化膜が、第２ステップの
エッチングで完全に除去される。ここで特徴的なこと
は、第２ステップのエッチングで、第１の酸化膜のエッ
チング速度の小さい化学薬液が用いられることである。
【００２３】このように、第１の酸化膜のエッチング速
度の小さい化学薬液中で、残存する第１の酸化膜が完全
に除去されシリコン基板表面が露出するようになる。こ
のために、露出したシリコン基板表面に形成されるマイ
クロラフネスは非常に小さくなる。
【００２４】また、第２ステップのエッチングで第１の
酸化膜が全て除去されると、そのエッチング速度が小さ
いために、第１の酸化膜のエッチング除去のためのオー
バーエッチング量が小さくなる。そして、フィールド酸
化膜の端部のエッチングのバラツキが小さくなり、シリ
コン基板表面の活性領域面積のバラツキが非常に低減さ
れる。
【００２５】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１乃至図３に基づいて説明する。図１は、本発明の
特徴を説明するための工程概略フロー図である。そし
て、図２と図３は具体的な製造工程順の断面図である。
【００２６】図１に示すように、シリコン基板上に第１
酸化膜形成が行われる。ここで、この第１酸化膜形成
は、シリコン基板表面の活性領域に形成される犠牲酸化
膜ようなシリコン酸化膜である。
【００２７】次に、第１ステップエッチングがなされ
て、上記のシリコン基板表面の第１酸化膜がエッチング
される。この第１ステップエッチングでは、第１酸化膜
のエッチングは途中で止められて、シリコン基板表面に
第１酸化膜の残膜が形成されるようにする。例えば、第
１酸化膜の残膜が５ｎｍ程度になるように、第１ステッ
プエッチングがなされる。
【００２８】ここで、この第１ステップエッチングで使
用される化学薬液には、４９％のコンクのフッ酸溶液の
体積を１に対してバッファ−ドフッ酸溶液の体積を３０
として混合されたバッファードフッ酸エッチング液が用
いられる。
【００２９】次に、第２ステップエッチングがなされ
て、上記のシリコン基板表面に残存する第１酸化膜がエ
ッチングされる。この第２ステップエッチングでは、例
えば、残膜４ｎｍ程度の第１酸化膜が完全に除去され
る。
【００３０】ここで、この第２ステップエッチングで使
用される化学薬液には、４９％のコンクのフッ酸溶液の
体積を１に対して純水の体積を１００とした希フッ酸
に、界面活性剤が混合した希フッ酸エッチング液が用い
られる。この第２ステップエッチングで使用される化学
薬液のシリコン酸化膜のエッチング速度は、上記の第１
ステップエッチングで使用される化学薬液のシリコン酸
化膜のエッチング速度よりも小さくなる。例えば、第１
ステップエッチングで使用される化学薬液のエッチング
速度が２０ｎｍ／分であるのに対して、第２ステップエ
ッチングで使用される化学薬液のエッチング速度は３ｎ
ｍ／分である。
【００３１】このようにすることで、残存する第１酸化
膜が完全に除去される時に露出するシリコン基板表面に
形成されるマイクロラフネスは、非常に小さくなる。例
えば、第１ステップエッチングで第１酸化膜が全て除去
される場合には、マイクロラフネスであるシリコン表面
の凹凸が０．５ｎｍになるのに対して、第２ステップエ
ッチングで第１酸化膜が全て除去される場合には、マイ
クロラフネスの凹凸は０．２ｎｍ以下になる。
【００３２】また、第２ステップエッチングで第１酸化
膜が全て除去される場合には、そのエッチング速度が小
さくなるために、第１酸化膜のエッチング除去のための
オーバーエッチング量が小さくなるように制御できる。
そして、従来の技術で説明したフィールド酸化膜の端部
のエッチングのバラツキが小さくなり、シリコン基板表
面の活性領域面積のバラツキが非常に小さくなる。
【００３３】上記のようにして露出したシリコン基板表
面が熱酸化される。そして、第２酸化膜形成がなされ
る。この第２酸化膜としては、例えばトンネル酸化膜が
形成されることになる。本発明では、以上のようにし
て、信頼性の高いトンネル酸化膜等が形成されるように
なる。
【００３４】次に、図２と図３に基づいて、図６で説明
したフラッシュメモリ半導体装置のトンネル酸化膜とゲ
ート酸化膜の形成について説明する。
【００３５】従来の技術と同様にして、図２（ａ）に示
すように、シリコン基板１表面に、フィールド酸化膜２
が形成される。そして、活性領域であるシリコン基板１
表面が熱酸化され、犠牲酸化膜３が形成される。
【００３６】次に、図２（ｂ）に示すように、周辺領域
を被覆しメモリセル領域に開口を有するレジストマスク
４が、公知のフォトリソグラフィ技術でもって形成され
る。そして、このレジストマスク４がエッチングマスク
にされて、メモリセル領域の犠牲酸化膜３が途中までエ
ッチングされる。すなわち第１ステップエッチングがな
される。このようにして、膜厚２ｎｍ程度の薄い残膜５
が形成される。ここで、上記エッチングのためには、図
１で説明したようにバッファードフッ酸エッチングのよ
うな化学薬液が用いられる。なお、周辺領域にはエッチ
ングされない犠牲酸化膜３ａが残存するようになる。
【００３７】次に、レジストマスク４が有機溶剤等で除
去される。そして、図２（ｃ）の状態になったシリコン
基板１の表面が洗浄工程で清浄化される。この洗浄工程
では、硫酸、過酸化水素および純水の混合溶液あるいは
塩酸、過酸化水素および純水の混合溶液が用いられる。
このような混合溶液による洗浄で、図２（ｃ）に示すシ
リコン基板１表面の犠牲酸化膜３ａ表面および薄い残膜
５表面の重金属が、完全に除去されるようになる。な
お、このような重金属は、主に、図２（ｂ）で説明した
レジストマスク４から発生するものである。
【００３８】次に、図２（ｃ）に示すシリコン基板１表
面の薄い残膜５が、図１で説明した第２ステップエッチ
ングで完全に除去される。このようにして、図３（ａ）
に示すように、シリコン基板面６が露出される。
【００３９】ここで、このエッチングのためには、図１
で説明した希フッ酸エッチング液のような化学薬液が用
いられる。そして、エッチング時間は４０秒に設定され
る。このエッチングで、薄い残膜５はウェーハ内で完全
に除去される。この場合、図３（ａ）に示す犠牲酸化膜
３ａ表面のエッチング量は３ｎｍ程度である。
【００４０】次に、図３（ｂ）に示すように、熱酸化が
なされシリコン基板面６に膜厚１０ｎｍのトンネル酸化
膜７が形成される。
【００４１】以降、図６に基づいて説明すると、浮遊ゲ
ート電極１０６および中間絶縁膜１０７が形成された
後、上記の犠牲酸化膜３ａが除去される。そして、再度
の熱酸化でゲート酸化膜１０３が形成される。ここで、
中間絶縁膜１０７はシリコン窒化膜等で構成されてい
る。このようにして、浮遊ゲートＭＯＳトランジスタの
トンネル酸化膜と通常のＭＯＳトランジスタのゲート酸
化膜とが形成されるようになる。
【００４２】次に、本発明の第２の実施の形態を図４あ
るいは図５に基づいて説明する。図４と図５は、本発明
の製造工程の別の概略フロー図である。なお、第１の実
施の形態で説明したのと同一のものは同一符号で示され
る。
【００４３】図４（ａ）に示すように、シリコン基板１
表面に選択的にフィールド酸化膜２が形成される。そし
て、活性領域であるシリコン基板１表面が熱酸化され、
膜厚１５ｎｍ程度の第１のゲート酸化膜８が形成され
る。
【００４４】次に、図４（ｂ）に示すように、半導体装
置の外部領域を被覆し内部領域に開口を有する第１のゲ
ート電極９とレジストマスク４が、公知のフォトリソグ
ラフィ技術とドライエッチング技術でもって形成され
る。ここで、第１のゲート電極９はリン不純物を含有す
る多結晶シリコン膜である。
【００４５】そして、このレジストマスク４がエッチン
グマスクにされて、内部領域の第１のゲート酸化膜８が
途中までエッチングされる。すなわち図１で説明した第
１ステップエッチングがなされる。
【００４６】このようにして、膜厚４ｎｍ程度の薄い残
膜５が形成される。この場合も、上記エッチングのため
に、バッファードフッ酸エッチングのような化学薬液が
用いられる。
【００４７】次に、レジストマスク４が除去される。そ
して、図４（ｃ）の状態になったシリコン基板１上の薄
い残膜５表面および第１のゲート電極９表面が洗浄工程
で清浄化される。この洗浄工程では、硫酸、過酸化水素
および純水の混合溶液が用いられる。
【００４８】次に、図４（ｃ）に示すシリコン基板１表
面の薄い残膜５が、図１で説明した希フッ酸エッチング
液のような化学薬液で完全に除去される。ここで、エッ
チング時間は７０秒程度に設定される。このエッチング
で、薄い残膜５はウェーハ内で完全に除去される。この
ようにして、図５（ａ）に示すように、シリコン基板面
６が露出される。
【００４９】次に、図５（ｂ）に示すように、熱酸化が
なされシリコン基板面６に第２のゲート酸化膜１０が形
成される。ここで、第２のゲート酸化膜１０の膜厚は６
ｎｍ程度に設定される。この熱酸化の工程で、第１のゲ
ート電極９表面にシリコン酸化膜が形成され、保護絶縁
膜１１が形成される。
【００５０】以降、第２のゲート酸化膜１０および保護
絶縁膜１１を被覆してタングステン等のポリサイド膜が
堆積される。そして、フォトリソグラフィ技術とドライ
エッチング技術とで上記のポリサイド膜がパターニング
され、図５（ｃ）に示すように、第２のゲート酸化膜１
０上に第２のゲート電極１２が形成される。更に、同様
にして第１のゲート電極９がパターニングされ、図５
（ｃ）に示すような第１のゲート電極９ａが形成され
る。
【００５１】以上のようにして、シリコン基板１上の外
部領域に膜厚の厚い第１のゲート酸化膜８が形成され、
内部領域に膜厚の薄い第２のゲート酸化膜１０が形成さ
れる。そして、２種類のゲート絶縁膜を有するＭＯＳト
ランジスタが半導体装置に形成される。
【００５２】このようにすると、第１の実施の形態で説
明したのと同様に、マイクロラフネスが低減され、薄膜
のゲート絶縁膜すなわち第２のゲート酸化膜の信頼性が
大幅に向上する。
【００５３】以上の実施の形態では、フラッシュメモリ
半導体装置およびＤＲＡＭのような半導体装置で２種類
のゲート絶縁膜を形成する場合について説明した。本発
明は、このような半導体装置に限定されず、その他、複
数種類のゲート絶縁膜を有する半導体装置の製造におい
ても非常に有効となる。
【００５４】
【発明の効果】以上に説明したように、本発明の半導体
装置の製造方法では、半導体基板上に第１の酸化膜を形
成した後、化学薬液を用いた２ステップのエッチングで
上記第１の酸化膜を選択的に除去する。そして、このよ
うにして第１の酸化膜を除去した半導体基板表面に第２
の酸化膜を形成する。
【００５５】ここで、第１ステップのエッチングで、上
記第１の酸化膜が所定の深さまでエッチングされ、残り
の第１の酸化膜が、第２ステップのエッチングで完全に
除去される。ここで、第１ステップのエッチングで、第
１の酸化膜のエッチング速度の大きな化学薬液が用いら
れ、第２ステップのエッチングで、このエッチング速度
の小さい化学薬液が用いられる。
【００５６】このために、第１の酸化膜の除去で露出す
るシリコン基板表面のマイクロラフネスは非常に小さく
なる。そして、この領域に形成される第２の酸化膜の信
頼性が非常に向上する。
【００５７】また、第２ステップのエッチングで第１の
酸化膜が全て除去されると、そのエッチング速度が小さ
いために、第１の酸化膜のエッチング除去のためのオー
バーエッチング量が小さくなる。そして、フィールド酸
化膜の端部のエッチングのバラツキが小さくなり、シリ
コン基板表面の活性領域面積のバラツキが非常に低減さ
れる。
【００５８】そして、フラッシュメモリ半導体装置の場
合には、トンネル酸化膜厚のバラツキ、トンネル酸化膜
の形成領域の面積バラツキが低減し、特に、フラッシュ
メモリの消去特性のバラツキが大幅に低減するようにな
る。このようにして、フラッシュメモリ半導体装置の製
造コストが大幅に低減するようになる。
【００５９】また、ＳＲＡＭ、ＤＲＡＭ等の半導体記憶
装置の場合には、ＭＯＳトランジスタにおいて、信頼性
の高い複数種のゲート絶縁膜が容易に形成できるように
なる。この場合には、ゲート絶縁膜の薄膜化において非
常に効果的になる。
【図面の簡単な説明】
【図１】本発明の構成の主要部を説明する工程概略フロ
ー図である。
【図２】本発明の第１の実施の形態を説明するための工
程順の断面図である。
【図３】本発明の第１の実施の形態を説明するための工
程順の断面図である。
【図４】本発明の第２の実施の形態を説明するための工
程順の断面図である。
【図５】本発明の第２の実施の形態を説明するための工
程順の断面図である。
【図６】本発明を適用する１例となる半導体装置の断面
図である。
【図７】従来の技術を説明するための工程順の断面図で
ある。
【符号の説明】
１，１０１ シリコン基板 ２，１０２ フィールド酸化膜 ３，３ａ，１０９，１０９ａ 犠牲酸化膜 ４，１１０ レジストマスク ５ 薄い残膜 ６，１１１ シリコン基板面 ７，１０５ トンネル酸化膜 ８ 第１のゲート酸化膜 ９，９ａ 第１のゲート電極 １０ 第２のゲート酸化膜 １１ 保護絶縁膜 １２ 第２のゲート電極 １０３ ゲート絶縁膜 １０４ ゲート電極 １０６ 浮遊ゲート電極 １０７ 中間絶縁膜 １０８ 制御ゲート電極 １１２ フィールド酸化膜端部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 29/78 ３７１ 29/78 29/788 29/792 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/316 H01L 21/8234 H01L 21/8247 H01L 27/088 H01L 27/10 481 H01L 27/115 H01L 29/78 H01L 29/788 H01L 29/792 H01L 21/306

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板表面に第１の酸化膜を形成し
    た後、エッチング速度の大きなフッ酸溶液中での第１ス
    テップのエッチングで所定領域にある前記第１の酸化膜
    を所定の深さまでエッチングする工程と、その後、エッ
    チング速度の小さな希フッ酸溶液での第２ステップのエ
    ッチングで前記所定領域の第１の酸化膜の残膜を完全に
    除去する工程と、前記第１の酸化膜を完全に除去した
    後、第２の酸化膜を前記所定領域の半導体基板表面に形
    成する工程と、を含むことを特徴とする半導体装置の製
    造方法。
  2. 【請求項２】 前記希フッ酸溶液に界面活性剤が混合さ
    れていることを特徴とする請求項１記載の半導体装置の
    製造方法。
  3. 【請求項３】 前記半導体装置が浮遊ゲートＭＯＳトラ
    ンジスタとＭＯＳトランジスタとで構成される半導体記
    憶装置であって、前記第１ステップのエッチングで前記
    所定領域の第１の酸化膜がレジストマスクでもって選択
    的にエッチングされ、前記第２の酸化膜が前記浮遊ゲー
    トトランジスタのトンネル酸化膜となることを特徴とす
    る請求項１または請求項２記載に半導体装置の製造方
    法。
  4. 【請求項４】 前記トンネル酸化膜を形成後、前記トン
    ネル酸化膜上に浮遊ゲート電極を形成する工程と、前記
    浮遊ゲート電極を形成後、前記浮遊ゲート電極をマスク
    にして前記所定領域外にある第１の酸化膜を除去する工
    程と、前記第１の酸化膜を除去した領域の半導体基板表
    面に前記ＭＯＳトランジスタのゲート絶縁膜を形成する
    工程と、を含むことを特徴とする請求項３記載の半導体
    装置の製造方法。
  5. 【請求項５】 前記半導体装置が２種類のＭＯＳトラン
    ジスタである第１のＭＯＳトランジスタと第２のＭＯＳ
    トランジスタとで構成される半導体記憶装置であって、
    前記第１のＭＯＳトランジスタのゲート絶縁膜が前記第
    １の酸化膜で構成され、前記第２のＭＯＳトランジスタ
    のゲート絶縁膜が前記第２の酸化膜で構成されることを
    特徴とする請求項１または請求項２記載の半導体装置の
    製造方法。
  6. 【請求項６】 前記第１の酸化膜を形成後、所定領域の
    前記第１の酸化膜上に選択的に導電体膜が形成され、前
    記第２ステップのエッチングで前記所定領域外にある第
    １の酸化膜が前記導電体膜をマスクにして選択的に除去
    されることを特徴とする請求項５記載の半導体装置の製
    造方法。
  7. 【請求項７】 前記半導体基板がシリコン基板であり、
    前記第１および第２の酸化膜が熱酸化で形成されるシリ
    コン酸化膜であることを特徴とする請求項１から請求項
    ６のうち１つの請求項に記載の半導体装置の製造方法。
JP20484198A 1998-07-21 1998-07-21 半導体装置の製造方法 Expired - Fee Related JP3228230B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP20484198A JP3228230B2 (ja) 1998-07-21 1998-07-21 半導体装置の製造方法
US09/357,298 US6207509B1 (en) 1998-07-21 1999-07-20 Method of manufacturing a semiconductor device
KR1019990029220A KR100342641B1 (ko) 1998-07-21 1999-07-20 반도체 장치의 제조 방법
TW088112495A TW417203B (en) 1998-07-21 1999-07-21 Method of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP20484198A JP3228230B2 (ja) 1998-07-21 1998-07-21 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2000036495A JP2000036495A (ja) 2000-02-02
JP3228230B2 true JP3228230B2 (ja) 2001-11-12

Family

ID=16497288

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20484198A Expired - Fee Related JP3228230B2 (ja) 1998-07-21 1998-07-21 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US6207509B1 (ja)
JP (1) JP3228230B2 (ja)
KR (1) KR100342641B1 (ja)
TW (1) TW417203B (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW435007B (en) * 1996-04-08 2001-05-16 Hitachi Ltd Semiconductor integrated circuit device
JP2000332125A (ja) * 1999-05-18 2000-11-30 Nec Corp 半導体装置及びその製造方法
JP2001332637A (ja) * 2000-05-23 2001-11-30 Nec Corp 半導体記憶装置及びその製造方法
KR100424171B1 (ko) * 2001-06-29 2004-03-24 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
KR100397176B1 (ko) * 2001-07-26 2003-09-06 삼성전자주식회사 불휘발성 메모리 장치의 평탄화 방법
US6709932B1 (en) * 2002-08-30 2004-03-23 Texas Instruments Incorporated Method for improving gate oxide integrity and interface quality in a multi-gate oxidation process
US6787416B2 (en) * 2002-09-24 2004-09-07 Macronix International Co., Ltd. Non volatile embedded memory with poly protection layer
SG124265A1 (en) 2002-12-02 2006-08-30 Tadahiro Ohmi Semiconductor device and method of manufacturing the same
KR100567530B1 (ko) * 2003-12-30 2006-04-03 주식회사 하이닉스반도체 반도체 소자의 산화막 형성 방법
KR100538884B1 (ko) * 2004-03-30 2005-12-23 주식회사 하이닉스반도체 플래쉬 메모리소자의 제조방법
EP1770772B1 (en) * 2005-09-30 2012-07-18 STMicroelectronics Srl Process for manufacturing a non-volatile memory device
KR100876768B1 (ko) 2007-09-28 2009-01-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8420476B2 (en) * 2010-05-27 2013-04-16 International Business Machines Corporation Integrated circuit with finFETs and MIM fin capacitor
CN104241115A (zh) * 2013-06-14 2014-12-24 上海华虹宏力半导体制造有限公司 减少深沟槽硅蚀刻针状缺陷的处理方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59194472A (ja) * 1983-04-19 1984-11-05 Sanyo Electric Co Ltd ゲ−ト酸化膜の形成方法
US5254489A (en) * 1990-10-18 1993-10-19 Nec Corporation Method of manufacturing semiconductor device by forming first and second oxide films by use of nitridation
IT1252025B (it) * 1991-11-29 1995-05-27 Sgs Thomson Microelectronics Procedimento per la realizzazione di celle di memoria a sola lettura programmabili e cancellabili elettricamente a singolo livello di polisilicio
DE69312676T2 (de) * 1993-02-17 1997-12-04 Sgs Thomson Microelectronics Prozess zur Herstellung von integrierten Bauelementen einschliesslich nichtvolatiler Speicher und Transistoren mit Tunneloxidschutz
KR0138312B1 (ko) * 1994-05-13 1998-04-28 김광호 비휘발성 반도체 메모리장치의 제조방법
US5502009A (en) * 1995-02-16 1996-03-26 United Microelectronics Corp. Method for fabricating gate oxide layers of different thicknesses
JPH0936243A (ja) * 1995-07-19 1997-02-07 Ricoh Co Ltd 半導体装置とその製造方法
US5668035A (en) * 1996-06-10 1997-09-16 Taiwan Semiconductor Manufacturing Company Ltd. Method for fabricating a dual-gate dielectric module for memory with embedded logic technology
KR980005780A (ko) * 1996-06-24 1998-03-30 김주용 반도체 소자의 희생 산화막 제거방법

Also Published As

Publication number Publication date
JP2000036495A (ja) 2000-02-02
KR100342641B1 (ko) 2002-07-04
US6207509B1 (en) 2001-03-27
TW417203B (en) 2001-01-01
KR20000011820A (ko) 2000-02-25

Similar Documents

Publication Publication Date Title
US7256137B2 (en) Method of forming contact plug on silicide structure
US5776821A (en) Method for forming a reduced width gate electrode
JP3797747B2 (ja) 半導体メモリ素子の緩衝パッド形成方法
JP3228230B2 (ja) 半導体装置の製造方法
JPH0621018A (ja) ドライエッチング方法
US6551913B1 (en) Method for fabricating a gate electrode of a semiconductor device
JP2004186698A (ja) 選択的な膜除去のための洗浄溶液及びその洗浄溶液を使用してシリサイド工程で膜を選択的に除去する方法
JP2001148356A (ja) チャンファが形成された金属シリサイド層を備えた半導体素子の製造方法
JP4358556B2 (ja) 半導体装置の製造方法
JP4920331B2 (ja) ショットキー障壁トンネルトランジスタ及びその製造方法
JP4082280B2 (ja) 半導体装置およびその製造方法
JPH11330262A (ja) 半導体装置の製造方法
JPH11220122A (ja) 半導体装置の製造方法
JP4101130B2 (ja) 半導体装置の製造方法
JPH1197529A (ja) 半導体装置の製造方法
JP3053009B2 (ja) 半導体装置の製造方法
JP2008135765A (ja) 半導体装置
TW441012B (en) Manufacturing method of spacer in the self-aligned contact process
JPH0629554A (ja) 半導体装置の製造方法
JPS61129872A (ja) 半導体装置の製造方法
JPH05259182A (ja) 自己整列した接点窓
JPH065565A (ja) 半導体装置の製造方法
KR100480586B1 (ko) 국부적인 실리사이드막을 갖는 반도체 장치의 제조방법
KR100557224B1 (ko) 반도체 소자의 제조 방법
JP2000150878A (ja) 半導体集積回路装置の製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20010807

LAPS Cancellation because of no payment of annual fees