TW417203B - Method of manufacturing a semiconductor device - Google Patents

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Description

五、發明說明（1) 【發明背景】 本發明係有關於一種製造半導體裝置或是半導艎記憶 裝置的方法，更特別的是在本製造半導體裝置的方法有不 同種類的閘極絕緣層。 例如，一種半導體裝置，如DRAM(Dynamic Random Access Memory)或者是SR AM (Static Random Access Memory)是由多個絕緣閘極場效電晶體組成（本文以下稱之 為M0S電晶體）。 隨著低電力消耗和低操作電壓，不同的閘極絕緣層使 用在M0S電晶體組成此半導體裝置。 例如，一個使用在閘極絕緣層的氧化矽層在M0S電晶 體組成的半導體裝置内部電路是較薄的，相反的，此氧化 矽層在M0S電晶體組成的半導體裝置外部電路是較厚的。 因此’不同閘極絕緣層是使用在記憶體半導體裝置中個別 的M0S電晶體。 在這期間’除了一般形式的M0S電晶體，一種浮置閘 形式M0S 電晶體（floating gate type MOS transistor)也 使用在EEPROM(Electrically Erasable Programmable ROM)形式的快閃記憶半導體裝置。在這裡，一般形式的 M0S電晶體的開極絕緣層的形成和浮置閘電晶體的通道 氧化層是不同的種類。 如圖1，來說明有關浮置M0S電晶體。 特別地，場氧化層1 0 2是利用已知的熱氧化製程 (thermal oxidation process)選擇性的鍍在矽基板ι 〇 1的
417203 五、發明說明（2) 表面所設計的區域内，如圖1所示。在這裡，閘極氧化層 1 03當作是快閃記憶體半導體裝置周邊區域的M0S電晶體閘 極絕緣層’在此，閘極氧化層103形成在場氧化層1〇2環繞 的主動區中矽基板101表面* 進一步’閘電極104形成在氧化層103上。這裡值得注 意的是’閘極氧化層1〇3可以是熱氧化製程所形成的氧化 矽層。 — 此外’在快閃記憶體半導體裝置内部區域的記憶體單 70區域中浮置閘MOS電晶體有一個通道氧化層1 05，在這 裡’通道氧化層1〇5以同樣形式形成在場氧化層1〇2環繞的 主動區中矽基板101表面。 進一步’浮置閘電極106形成在通道氧化層1〇5之上。 中間絕緣層107鍍在浮置閘電極106的表面上。除此之外， 控制閘電極1 08形成在中間絕緣層1 〇7之上。這裡值得注意 的是’通道氧化層105可以是熱氧化製程所形成的一層氧 化矽薄臈。 接著，利用圖2A到2C說明上述通道氧化層1 〇5和閘極 氧化層103形成方法。 場氧化層102利用已知的LOCOS(Local Oxidation of silicon )方法形成在導電態是P形半導體的矽基板1〇1表面 上，如圖2A所示。接著’矽基板101表面的主動區域利用 熱氧化形成犧牲氧化層109。 接者’利用已知的微影技術（photolithography)製造 一個光阻罩幕層11〇 ’它蓋住周圍區域（peripheral
第6頁 五、發明說明（3) r eg i on)而在記憶體單元區域敞開的，如圖π所示。接 著’利用光阻罩幕層1丨〇作為蝕刻罩幕將在記憶體單元區 域中的犧牲氧化層109完全蝕刻掉。 這裡值得注意的是如氫氟酸的化學溶液是使用在上述 的餘刻製程。因此’矽基板的表面lu如圖2B 一樣暴露出 來。在這裡，犧牲氧化層1〇9留在周圍區域。 接著’光阻罩幕層11〇利用有機溶液來去除掉，接 著，碎基板1 0 1的表面利用清洗製程來清潔。然後將通道 氧化層105鍵在石夕基板1〇1的表面hi上，如圖2C所示。在 這個熱氧化製程中，在犧牲氧化層留下的區域中，並 沒有完全的氧化" 在下文，一起來看圖1，在浮置閘電極丨〇6和中間絕緣 層107形成之後，上述之犧牲氧化層1〇9被移除，接著，閉 氧化層1 0 3利用熱氧化製程來鍵上去β這裡，值得注意的 疋中間絕緣層107是利用氮化石夕（siiicon nitride)層及其 他類似的東西組成》 因此’洋置閘M0S電晶體的通道氧化層1〇5和一般型態 MOS電晶體的閘氧化層1 〇 3分別地形成，如圖1所示。 然而’形成的通道氧化層膜厚的均勻性在上述習 用的技術中會劣化。這是因為矽基板1〇1暴露的表面1](1在 經過利用圖2Β所述的化學溶液蝕刻後，很容易產生嚴重的 不平整狀況，即是，矽基板1〇1的微粗糙度 (mi cro-roughness)在這裡變的比較大〇 進一步的說’利用化學溶液蝕刻犧牲氧化層丨〇 9的蝕
r 417 2Π3 五、發明說明（4) 刻率在習用技術中設定的比較高，以便達到量產的目的， 因此，在半導體晶圓如矽基板1〇1中的蝕刻製程產生的變 動或偏差變的比較大*> 此外，在場氧化層1 02邊緣部11 2上，蝕刻製程偏差變 的比較大’如圖2C所示。這是由於蝕刻場氧化層1()2的後 退（recession or withdrawal)不一樣，會隨晶圓位置而 異°結果’主動區域的面積就會有比較大的變化。因此， 在基板上通道氧化層1〇5鍍覆的面積也跟著改變。 上述有關通道氧化層厚度和通道氧化層面積的偏差會 造成快閃記憶體半導體裝置特性的偏差，特別是，快閃記 心體的抹除特性（erasing characteristic)無可避免的會 產生偏差。 ^ 1 ’半導體裝置如快閃記憶體半導體裝置的製造良 年 C y 1 e 丄 d )變-frt ,枝·《 , , ^ I μ ·接者，此半導體裝置製造成本也會變 因此，太欢 置的古、土 發明的一個目的在於提供一種製造半導體裝 太级方法可以降低或者消除微粗链度的產生。 此方法可 —目的在提供一種製造半導體裝置的方法， 由太欲各易地形成不同的閱極絕緣層° 接著，2中，第一犧牲氧化層形成在基板上。 —預定深产、第一蝕刻製裎中利用蝕刻第一犧牲氧化層到 又从形成第二犧牲氧化層。於此，第二犧牲氧化
41 7 2 03 五'發明說明（5) ' --- ----- 層比第一犧牲氧化層來的薄。 接著’第二犧牲氧化層在第二蝕刻製程中完全地從基 板表面移除以便暴露此基板表面。 最^ ’氧化層形成在基板暴露出的表面上。 制》^這裡’第一蝕刻製程實現第一蝕刻率而該第二蝕刻 衣程實現第二蝕刻率，第二蝕刻率比第一蝕刻率要小。 進—步地說’第一蝕刻製程使用第—化學溶液而第二 蝕刻製程使用第二化學溶液，於此，第一化學溶液有該第 一蝕刻率而該第二化學溶液有該第二蝕刻率。 例如’第二化學溶液是包括内含清潔劑之稀釋氩氟酸 ϋ刻液。 在這裡’第二犧牲氧化層的移除是為了減小基板表面 的微粗縫度。 接著’因第二犧牲氧化層的移除後暴露的基板表面微 粗糙度變得很小，因此，氧化層的可靠度也就顯著的提 升。 此外’當第二犧牲氧化層在第二蝕刻製程完全的移 除，蝕刻移除第二犧牲氧化層所過_蝕刻（〇ver —etching) 的量變得很小，因為蝕刻率比較小。 另外’有關蚀刻場氧化層的邊緣部分的偏差也會變的 比較小，而矽基板表面的變動也會顯著的變小。 另外’在快閃記憶體半導體裝置中，通道氧化層厚度 的偏差以及形成通道氧化層區域面積的偏差也降低。 特別是’快閃記憶體的抹除特性的偏差大量地降低，
五、發明說明（6) 因此’快閃記憶體半導體裝置製造成本也就降低。 此外，在半導體裝置（如SRAM和DRAM)MOS電晶體中， 不同種類具有高可靠度的閘極絕緣層可以輕易地產生。對 產生薄膜閘極絕緣層是相當有效的》 圖示的簡I說明 圖1是習用半導體裝置的剖面圖； 圖2A到2C是習用半導體裝置製造方法剖面圖； 圖3是本發明半導體裝置製造方法部分流程圖； 圖4A到4C是本發明第一實施例的半導體裝置製造方法 剖面圖； 圖5A和5B是本發明第一實施例的半導體裝置製造方法 剖面圖； 圖6 A到6C是本發明第二實施例的半導體裝置製造方法 剖面圖；以及 圖7A到7C本發明第二實施例的半導體裝置製造方法剖 面圖。 符號說明 1 01矽基板 102場氧化層 1 0 3閘極氧化層 104閘電極 105通道氧化層
第10頁 417203 五、發明說明（7) 106 浮置閘電極 1 0 7中間絕緣層 1 0 8控制閘電極 I 0 9犧牲氧化層 109a犧牲氧化層 II 0 光阻罩幕 111矽基板表面 11 2場氧化層1 0 2邊緣部份 1矽基板 2場氧化層 3犧牲氧化層 3a犧牲氧化層 4光阻罩幕 5薄剩餘層 6矽基板1的表面 7通道氧化層 8第一閘極氧化層 9第一閘電極 1 0第二閘極氧化層 11保護絕緣層 1 2第二閘電極 較佳實施例的說明 (第一實施例）
第11頁 五、發明說明（8) -- 從圖3到圖5，來首先說明本發明的第一實施例。 圖3步驟30中第一氧化層鍍在矽基板上，在這裡第 一氧化層是氧化矽層而當作是犧牲氧化層，鍍在矽基板表 面主動區上。 接著’執行步驟31第一蝕刻步驟，而矽基板表面上的 第一氧化層就被餘刻。 第一蝕刻步驟中’第一氧化層的蝕刻在本做法中暫停 下來，讓第一氧化層剩餘層留在矽基板的表面上，特別 地，，一氧化層蝕刻到一預定的深度，例如，第一蝕刻執 行使得第一氧化層剩餘層變成大約5ηπι。 在這裡’使用在第一蝕刻步驟製程的化學液體是氫氟 ，缓衝蝕刻液，在這，濃度49%的氫氟酸和緩衝的氫氟酸 /谷液以體積比1: 3 〇混合形成氫ι酸緩衝姓刻液6 接著，在步驟32執行第二蝕刻步驟製程，還留在上述 矽基板表面上的第一氧化層被蝕刻掉了 β例如，第一氧化 層的剩餘層大約4nm在第二蝕刻步驟製程中完全蝕刻掉 了0 在這裡，使用在第二蝕刻步驟製程的化學液體是 ，氫氟酸蝕刻液，在這，稀釋的氫氟酸液是由濃度49%的 氫氟酸和純水以體積比1:100混合，然後和清潔劑混合形 成稀釋的氫氟酸蝕刻液。 在這個例子中，用在第二蝕刻步驟製程的化學溶液對 化矽層的蝕刻率要比用在第一蝕刻步驟製程的化學溶液 f士氧化矽層的蝕刻率低。
第12頁 Γ 417203 五、發明說明（9) 例如’用在第一#刻步驟製程的化學溶液姓刻率可能 是2 Onm/ni in而用在第二蝕刻步驟製程的化學溶液蝕刻率可 能只有3nm/niiii。 因此’當第一氧化層完全移除後，矽基板表面暴露部 分的微粗糙度變得很小。例如，當第一氧化層在第一蝕刻 步驟製程完全移除後矽表面的不平整微粗糙度變成 0. 5 nm ° 相對的’當第一氧化層在第二餘刻步驟製程完全移除 後’矽表面的不平整之微粗糙度變成02nm。 進一步說，當第一氧化層在第二蝕刻步驟製程後完全（ 移除後’触刻率變的比較小。因此，第一氧化層可以被控 制使得在移除第一氧化層的钱刻步驟時，過餘刻 (over-etching)的量變的比較小。 此外5習用技術中場氧化層邊緣部分的蝕刻偏差變小 了’而石夕基板表面上主動區域面基的變動也變小。 上述中矽基板暴露出的 化層在步驟33中形成。例如 一樣鍍覆上去。在本發明中 層有很高的可靠度β 氧 層 化 表面被熱氧化處理，而第二 ，通道氧化層也如第二氧化 ，如上述鍍覆方法的通道氧 接著，利用圖4和圖5來說明如圖1的快閃記憶體半導 體裝，通道氧化層和閘極氧化層的形成。 氧化層2如習用技術一樣鍍覆在矽基板1的表面上， 牲氧化層3 夕基板1表面的主動區域也熱氧化形成犧
第13頁 五、發明說明（10) 接著’蓋住周邊區域而在記憶體單元部份敞開的光阻 罩幕4利用已知的微影技術形成，接著，利用光阻罩幕4當 作#刻罩幕’而記憶體單元區域的犧牲氧化層3會被蝕 刻’即是第一蝕刻步驟的製程。 因此，形成膜厚大約2nm薄剩餘層5，在這裡，如圈3 所提之缓衝氫氟酸蝕刻液的化學溶液利用來執行姓刻步 驟。因此，尚未被蝕刻犧牲氧化層3a留在周邊區域上。 接著’光阻罩幕4利用有機溶液去除，接著，如圖a 的石夕基板1表面利用清洗步驟來清洗。在清洗步驟中，使 用溶液是硫酸、過氧化氫和純水的混合液或者是鹽酸、過I 氧化氫和純水的混合液 在清洗步驟中’使用上述的混合液會完全將矽基板1 表面上的犧牲氧化層3a以及薄剩餘層5上的重金屬會完全 去除，如圖4C所示，在這值得注意的是，這此重今屈 是來自如圖4B的光阻罩幕4 β k-重金屬主要 接著，如圖4C矽基板1表面上的薄剩餘層5利用如圖3 所提之第二蝕刻步驟來去除，因此，矽基板丨的表面6就暴 露出來，如圖5Α所示。 在這個例子中，如圖3所提之稀釋氫氟酸蝕刻液的化（ 學溶液使用在這個蝕刻製程《這裡，值得注意的是，蝕刻 時間最好設定為40秒❶薄剩餘層5就會被此蝕刻步驟完全 移除，而在這裡，如圖5Α的犧牲氧化層3£1的蝕刻量大約是 3nm ° 接著，通道氧化層7利用熱氧化製程鍍覆上去，膜厚 ^ 417203
大約1 Onm，圖5B所示》 以下，一起來看圖1，在浮置閘電極丨〇6和中間絕緣層 107形成後’上述所提之犧牲氧化層3a被移除◊接著，再 利用熱氧化製程形成閘極氧化層i 〇 3。 於此’值得注意的是中間絕緣層〗〇 7的結構可利用氮 化梦層和其他類似的。因此，浮置閘M〇s電晶體的通道氧 化層1 05和一般形式MOS電晶體的閘極氧化層】〇3就如圖！ 一 樣個別形成。 (第二實施例） 接著*利用圓6和圖7來說明本發明第二實施例。於 此，值得注意的是和第一實施例所提到相同的組成利用相 同的參考數字代表。 如圖SA所示，場氧化層2選擇性地形成在矽基板！表面 上。接著，矽基板1表面的主動區域被熱氧化，而第一閘 極氧化層8就成成一個膜厚大約〗5nm的薄膜。 接下來，蓋住半導體裝置外部區域而在内部區域敞開 的第一閘極電極9和光阻罩幕4則利用已知的微影和乾式蝕 刻技術形成'在此，第一閘極電極9最好是利用含磷的多 晶矽層。 之後，利用光阻罩幕4當作蝕刻罩幕，將内部區域 第-閘極氧化層8 #刻。即是，執行如圖3第一蚀刻步称。 因此，膜厚約4nm的薄剩餘層5如圖6Β 一樣形成、 在這裡，如圖3所提之緩衝氫氟酸蝕刻液的化學溶液
Μ- ' 也利用來執行此蝕刻步驟 矣而S ’光阻罩幕4被移除，如囷6C，然後，薄剩餘層5 表面和第一閘電極9表面利用清洗步驟清洗。 在清洗步驟中’使用溶液是鹽酸 混合液。 疋錢過氧化氫和純水的 接著，如圊6C所示之梦基拓1β 坂i表面的薄剩餘層5利用如 圖3之稀釋氫氟酸蝕刻液的化學溶液完全蝕刻掉。 於此，蝕刻時間最好設定在7〇秒。而在這個蝕刻製 程’在晶圓上薄剰餘層5完全移除，因此，矽基板表面6暴 露出來’如圖7A所示。 接著，第二閘極氧化層〗0利用熱氧化製程鍍在矽基板 表面6上，如圖7B所示。於此，閘極氧化層1〇膜厚最好設 定在大約6nm。 在此熱氧化步驊t，氧化矽層鍍在第一閘電極9表面 上以形成保護絕緣層11。 曰在第二閘極氧化層1 0和保護絕緣層11鍍上後，鍍上多 晶矽化金屬層如鎢。接著，此多晶矽化金屬層是利用微影 技術和乾式蝕刻技術來開圖案，而第二閘電極丨2形成在閘 極氧化層10之上，如圖7C所示。 此外’第一閘電極9利用同樣的方式來開圖案，而第 一閘電極9就如圖7C所示。 接著’第一閘極氧化層8在矽基板1的外部區域形成一 層厚的膜而同時第二閘極氧化層1〇在内部區域形成比較薄 的膜。因此’包含兩種閘極絕緣層的M〇s電晶體半導體裝 第16頁 417203 五、發明說明（13) 置就形成了。 因此，微粗縫度就如第一實施例一樣降低了，而第二 開極氧化層（即是，薄閘極絕緣層）的可靠度可以大大的提 升。 在上述實施例中’兩種閘極絕緣層形成在如快閃記憶 體和DRAM等半導體裝置中。 然而，本發明不只限制在此半導體裝置， 閘極絕緣層的本实艚_麥匕 六·他有不Η 嘈的+導體裝置也可以利用此種有效率
第17頁

Claims (1)

  1. 六、申請專利範圍 i 一種半導體裝置製造方法，該半導體裝置包含一個基 板’該方法包含下列步驟： 設置一個第一犧牲氧化層在該基板上； 利用第一蝕刻製程蝕刻該第一犧牲氧化層到一預定厚 度，而形成一個第二犧牲氧化層在該基板上，使得該第二 犧牲氧化層比該第一犧牲氧化層要薄； 在第二蝕刻製程中從該基板表面上完全移除該第二 牲氧化層以便暴露出該基板表面；以及 κ 一蛾 設置一個氧化層在該基板暴露的表面。 2_如申請專利範圍第1項之方法，其特徵為 二钱刻製程實 該第一钱刻製程實現第一钱刻率而該第 現第二银刻率； 該第二蝕刻率比該第一蝕刻率要小。 3.如申請專利範圍第2項之方法，其特徵為. 該第一蝕刻製程使用第一化學溶液，而兮 程使用第二化學溶液； 咁該第二蝕刻製 :第—化學溶液有該第一蝕刻率，而 有該第·一钱刻率。 X第一化學溶液 4. 液 如申請專利範圍第3項之方法 該第二化學溶液包括内含清 ，其特徵為 潔劑的稀釋 氣氣酸餘刻溶
    Ί* 41 7203 4
    其特徵為： 了減低該基板表面 的微 其特徵為： ’該通道氧化層是使用 5·如申請專利範圍第1項之方法， 該第二犧牲氧化層的移除是為 粗糙度。 6‘如申請專利範圍第1項之方法， 該氧化層包含一個通道氧化層 熱氧化製程形成的。 7. —種製造半導體記憶裝置的方法，該記憶裝置在基板（ 上包含一個記憶體單元區域和鄰近該記憶體單元區域的周 邊區域’該方法包含下列步驟： 個別設置犧牲氧化層在該記憶體單元區域和該周 域上； 設置一光阻罩幕在該周邊區域上的犧牲氧化層上； 使用該光阻罩幕蝕刻該記憶體單元區域上的犧牲氧化 層的一預定深度’以便在該主動區域上留下一薄膜； 移除該周邊區域上的該光阻罩幕，以便在該周邊區域 上留下該犧牲氧化層； （ 完全移除該記憶體單元區域上的該薄膜以便暴露出該 基板表面；以及 設置一通道氧化層在該基板該暴露的表面上。 8. 如中請專利範圍第7項之方法，更包含下列步驟：
    第19頁 41 7203 六、申請專利範圍 移除周圍區域上的犧牲氧化層；以及 使用熱氧化製程方法在該周圍區域形成問極氧化層。 9’如申清專利範圍第7項之方法，其特徵為： 該記憶體單元區域和該周邊區域被該基板上場氧化 分開。 10.如申請專利範圍第7項之方法，其特徵為 該半導體裝置包含快閃記憶體。 11. 一種製造半 在基板上包含一 該方法包含下列步驟 個別設置第 設置
    第20頁 導體記憶裝置的方法’該半導雜記憶裝置 内部區域和鄰近該内部區域的外部區域， 步驟： 層上； 該光阻 以便在 該外部 移除該 基板該 及 第二氧 —氧化層在該内部區域和該外部區域上. 閘電極和一光阻罩幕在該外部區域上的該 罩幕蝕刻該内部區域的該第一氧化磨到— 該内部區域留下一薄膜； 區域的該光阻罩幕； 内部區域的該薄膜以便暴露該基板表面. 内部區域的該暴露的表面形成一第二問’氧 六、申請專利範团 12.如申請專利範圍第11項之方法，其特徵為： 該第一閘極氧化層比該第二閘極氧化層還厚。 13, 如申請專利範圍第11項之方法，其特徵為： 該半導體裝置包含快閃記憶體或是DRAM。 14. 如申請專利範圍第11項之方法，其特徵為： 該内部區域和該外部區域係由該基板上場氧化層予以 分隔。 15,如申請專利範圍第11項之方法，其特徵為： 該第一閘電極包含一個多晶矽層。
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