JPH0228931A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0228931A JPH0228931A JP17957188A JP17957188A JPH0228931A JP H0228931 A JPH0228931 A JP H0228931A JP 17957188 A JP17957188 A JP 17957188A JP 17957188 A JP17957188 A JP 17957188A JP H0228931 A JPH0228931 A JP H0228931A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、微細で高密度な素子を有する超ＬＳＩなどの
半導体装置の高速な動作を得るだめのシリサイド配線の
形成方法に関するものである。
半導体装置の高速な動作を得るだめのシリサイド配線の
形成方法に関するものである。
従来の技術
半導体基板にＭＩＳ構造の超ＬＳＩを形成する場合、ゲ
ートとしてＷ、Ｔｉ、Ｍｏなどの高融点金属のシリサイ
ドとポリシリコンの二層構造からなるいわゆるポリサイ
ドがトランジスターの動作速度が早く、製造プロセスで
加工が容易なことから広く使用されている。微細構造に
適したＬＤＤ構造のポリサイドゲートＭＩＳ）ランジス
タを製造する場合の従来法の一例を第２図ａ −ｄに示
す素子の断面構造略図を用いて説明する。第２図ａはｐ
型のシリコン基板１にｎチャンネルのＭＯＳトランジヌ
タ素子を形成する場合で、ゲート酸化膜２を形成した後
、ポリシリコン３とシリサイド４から成る膜を形成し、
ゲート電極をパターニングして、そのゲートをマスクと
してイオン注入を行なってソース、ドレインとなるｎ
領域を形成する。
ートとしてＷ、Ｔｉ、Ｍｏなどの高融点金属のシリサイ
ドとポリシリコンの二層構造からなるいわゆるポリサイ
ドがトランジスターの動作速度が早く、製造プロセスで
加工が容易なことから広く使用されている。微細構造に
適したＬＤＤ構造のポリサイドゲートＭＩＳ）ランジス
タを製造する場合の従来法の一例を第２図ａ −ｄに示
す素子の断面構造略図を用いて説明する。第２図ａはｐ
型のシリコン基板１にｎチャンネルのＭＯＳトランジヌ
タ素子を形成する場合で、ゲート酸化膜２を形成した後
、ポリシリコン３とシリサイド４から成る膜を形成し、
ゲート電極をパターニングして、そのゲートをマスクと
してイオン注入を行なってソース、ドレインとなるｎ
領域を形成する。
次に第２図すのようにＣＶＤ法で堆積したＳ １０２膜
５を形成し、アニ−）ｖまたは酸化を行ないＳ ｉ０２
膜を焼きしめする。次いで第２図Ｃに示すようにＲＩＥ
法によるドライエツチングでＣＶＤＶＳＯ４ツチングを
行ないゲート電極のサイドゥオール５を形成する。この
サイドウオールをマスクとして、イオン注入を行ないｎ
領域を形成し、ＬＤＤ構造のソース・ドレイン領域を
形成する。この後第２図ｄのように、酸化を行なってシ
リサイド表面を酸化し、ＣＶＤ法によシ絶縁膜８を堆積
し、その上に第二層目の金属配線９を形成して、金属の
多層配線が形成される。
５を形成し、アニ−）ｖまたは酸化を行ないＳ ｉ０２
膜を焼きしめする。次いで第２図Ｃに示すようにＲＩＥ
法によるドライエツチングでＣＶＤＶＳＯ４ツチングを
行ないゲート電極のサイドゥオール５を形成する。この
サイドウオールをマスクとして、イオン注入を行ないｎ
領域を形成し、ＬＤＤ構造のソース・ドレイン領域を
形成する。この後第２図ｄのように、酸化を行なってシ
リサイド表面を酸化し、ＣＶＤ法によシ絶縁膜８を堆積
し、その上に第二層目の金属配線９を形成して、金属の
多層配線が形成される。
発明が解決しようとする課題
このような方法において、例えばシリサイドとしてタン
グステンシリサイドを用いた場合、ポリシリコンとシリ
サイドの密着性を良くするため膜成長時にはＷＳｉ工の
組成比は、ｘ ） ２すなわちＳｉリッチになるように
している。しかし、第２図すのＣＶ Ｄ Ｓ １０２膜
５をアニールまたは酸化する工程で、ＷＳ ｉ ！膜は
膜中のグレイン成長が生じ、ポリシリコンからのＳｉの
供給が少くなって、その組成比Ｘは小さくなり２の直に
近ずく、このようにＷＳｉｘ膜の粒径が増大し、メタル
リッチになった状態で第２図ｄの工程に示すシリサイド
膜の表面酸化を行なうと急速に酸化され、Ｗの酸化物が
形成され、ＷＳｉ膜表面が荒れ、正常は形状が形成され
なくなり、さらに酸化を進めるとＷＳｉｘ 膜が剥離し
てしまう不都合が生じる。
グステンシリサイドを用いた場合、ポリシリコンとシリ
サイドの密着性を良くするため膜成長時にはＷＳｉ工の
組成比は、ｘ ） ２すなわちＳｉリッチになるように
している。しかし、第２図すのＣＶ Ｄ Ｓ １０２膜
５をアニールまたは酸化する工程で、ＷＳ ｉ ！膜は
膜中のグレイン成長が生じ、ポリシリコンからのＳｉの
供給が少くなって、その組成比Ｘは小さくなり２の直に
近ずく、このようにＷＳｉｘ膜の粒径が増大し、メタル
リッチになった状態で第２図ｄの工程に示すシリサイド
膜の表面酸化を行なうと急速に酸化され、Ｗの酸化物が
形成され、ＷＳｉ膜表面が荒れ、正常は形状が形成され
なくなり、さらに酸化を進めるとＷＳｉｘ 膜が剥離し
てしまう不都合が生じる。
課題を解決するだめの手段
本発明は、このような、第一回のアニール、または酸化
によシ、シリサイド膜の粒径が成長した後、第二回目の
酸化を行なう前に、シリサイド膜の表面にポリシリコン
あるいはアモルファスシリコンを堆積する方法である。
によシ、シリサイド膜の粒径が成長した後、第二回目の
酸化を行なう前に、シリサイド膜の表面にポリシリコン
あるいはアモルファスシリコンを堆積する方法である。
作 用
第二回目の酸化を行なう前にシリコン基板全面にポリシ
リコン膜あるいはアモルファスシリコン膜を堆積するこ
とによって、シリサイド上端面および側面の表面が覆わ
れ、酸化においてシリサイド膜への酸素の供給がゆっく
シと行なわれ、急速な酸化を阻止する。また覆ったポリ
シリコンからシリサイド膜にＳｔが供給されることよシ
、シリサイド膜の組成比がメタルリッチになるのを阻止
し、シリサイド膜の表面が平滑で、膜の剥離が発生せず
、良好な配線が形成する作用を有する。
リコン膜あるいはアモルファスシリコン膜を堆積するこ
とによって、シリサイド上端面および側面の表面が覆わ
れ、酸化においてシリサイド膜への酸素の供給がゆっく
シと行なわれ、急速な酸化を阻止する。また覆ったポリ
シリコンからシリサイド膜にＳｔが供給されることよシ
、シリサイド膜の組成比がメタルリッチになるのを阻止
し、シリサイド膜の表面が平滑で、膜の剥離が発生せず
、良好な配線が形成する作用を有する。
実施例
本発明の実施例の詳細を第１図の素子断面略図によシ説
明する。第１図ａ −Ｃは、第２図のａ〜Ｃと同じ図を
示しており、ＬＤＤ構造のポリサイドゲート・トランジ
ヌタを形成する方法のサイドウオールを形成する工程ま
でを示している。この場合ゲート酸化膜２の厚さは３０
ｎｍポリシリコン膜３、シリサイド膜４の厚さは２５
０ ｎｍと２５０ ｎｍである。またサイドウオール形
成用ＣＶ Ｄ Ｓ ｚ ０２膜５は厚さ３００ ｎ ｍ
テア ＝ −１ｖは、９００℃で３０分の酸化を行な
った。サイドウオールの形成は通常のＲＩＥモードのド
ライエツチングにより形成し、ソース・ドレイン領域の
形成はｎ−は燐イオン注入、ｎ は砒素イオン注入によ
って行なった。ｎ の砒素イオン注入後は、硫酸と過酸
化水素系の洗浄液でクリーニングを行なった後ＨＦ液で
表面の自然酸化膜を除去し、第１図ｄのように約１５ｎ
ｍのポリシリコン膜５をスパッタ法により蒸着した。次
に第１図ｅに示すように、９００”Ｃのパイロジェニッ
ク酸化法でシリサイド表面に約４０ｎｍの厚さの酸化膜
７を形成し、プラズマＣＶＤ法によｐ ｏ、ｓμｍの酸
化膜８を堆積し、その上に厚さ約１μｍのＡｌ配線９を
形成することによってポリサイド配線とＡｌ配線の金属
による二層配線を形成する。この際シリサイド膜の上に
堆積したポリシリコン膜６は次の酸化工程で全てＳ １
０２膜８となシ、ポリサイド配線と隣りのポリサイド配
線間でショートすることはない。
明する。第１図ａ −Ｃは、第２図のａ〜Ｃと同じ図を
示しており、ＬＤＤ構造のポリサイドゲート・トランジ
ヌタを形成する方法のサイドウオールを形成する工程ま
でを示している。この場合ゲート酸化膜２の厚さは３０
ｎｍポリシリコン膜３、シリサイド膜４の厚さは２５
０ ｎｍと２５０ ｎｍである。またサイドウオール形
成用ＣＶ Ｄ Ｓ ｚ ０２膜５は厚さ３００ ｎ ｍ
テア ＝ −１ｖは、９００℃で３０分の酸化を行な
った。サイドウオールの形成は通常のＲＩＥモードのド
ライエツチングにより形成し、ソース・ドレイン領域の
形成はｎ−は燐イオン注入、ｎ は砒素イオン注入によ
って行なった。ｎ の砒素イオン注入後は、硫酸と過酸
化水素系の洗浄液でクリーニングを行なった後ＨＦ液で
表面の自然酸化膜を除去し、第１図ｄのように約１５ｎ
ｍのポリシリコン膜５をスパッタ法により蒸着した。次
に第１図ｅに示すように、９００”Ｃのパイロジェニッ
ク酸化法でシリサイド表面に約４０ｎｍの厚さの酸化膜
７を形成し、プラズマＣＶＤ法によｐ ｏ、ｓμｍの酸
化膜８を堆積し、その上に厚さ約１μｍのＡｌ配線９を
形成することによってポリサイド配線とＡｌ配線の金属
による二層配線を形成する。この際シリサイド膜の上に
堆積したポリシリコン膜６は次の酸化工程で全てＳ １
０２膜８となシ、ポリサイド配線と隣りのポリサイド配
線間でショートすることはない。
発明の効果
従来性なわれた方法は、第１回目のアニー）ｖまたは酸
化によって、成長後はアモルファスのシリサイド膜であ
ったのが結晶成長し、かつその組成がメタルリッチにな
シ、２回目の酸化によって急激な酸化、あるいは剥離を
生じ、配線の表面の凹凸が荒くなったシ、配線の消失が
あった。本方法では、シリサイド膜をポリシリコン膜で
覆い、表面のポリシリコン膜の酸化が行なわれた後シリ
サイドの酸化が行なわれ、シリサイドがゆるやかに酸化
されること、およびシリサイドにＳｔが供給され、メタ
ル・リッチに成り難く、ポリサイド表面が平滑で、膜の
剥離が発生せず良好なポリサイド配線が形成される。こ
れによりポリサイド配線のショートおよび断線が大幅に
減少するとともに、配線の表面が平滑で、上層のＡ４配
線とのショートが減少し、かつ上層の配線の下地も平坦
に成シ良好な配線が形成でき半導体集積回路の歩留が大
幅に向上する。
化によって、成長後はアモルファスのシリサイド膜であ
ったのが結晶成長し、かつその組成がメタルリッチにな
シ、２回目の酸化によって急激な酸化、あるいは剥離を
生じ、配線の表面の凹凸が荒くなったシ、配線の消失が
あった。本方法では、シリサイド膜をポリシリコン膜で
覆い、表面のポリシリコン膜の酸化が行なわれた後シリ
サイドの酸化が行なわれ、シリサイドがゆるやかに酸化
されること、およびシリサイドにＳｔが供給され、メタ
ル・リッチに成り難く、ポリサイド表面が平滑で、膜の
剥離が発生せず良好なポリサイド配線が形成される。こ
れによりポリサイド配線のショートおよび断線が大幅に
減少するとともに、配線の表面が平滑で、上層のＡ４配
線とのショートが減少し、かつ上層の配線の下地も平坦
に成シ良好な配線が形成でき半導体集積回路の歩留が大
幅に向上する。
第１図は、本発明の方法によりポリサイド・ゲート配線
を有する超ＬＳＩの作成を説明するだめの素子断面略図
、第２図は従来方法による作成を説明するだめの素子断
面略図を示す。 １・・・・・・シリコン基板、２・・・・・・ゲート酸
化膜、３・・・・・・ポリシリコン・ゲート電極、４・
・・・・・シリサイド・ゲート電極、６・・・・・・サ
イドウオール酸化膜、θ・・・・・・ポリシリコン膜、
了・・・・・・ポリシリコンをｅ化した酸化膜、８・・
・・・・絶縁膜、９・・・・・・Ａｌ配線。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名第 図 ユニ］・ 二」（ シワ」シ］（郭（ ゲーｌＦ−唐９化月戻 ・Ａでリシリフタ七−−トＪ＃ｃＳ叡にシリ゛リーイＬ
′ ゲート（ピ秦ｉ ５・−−す作−シオールｍ２声イヒ月」（１云・ １Ａ。 イ −ｉｌｌ呑チ４ミ月３町 予信ｌ／−７６＞
を有する超ＬＳＩの作成を説明するだめの素子断面略図
、第２図は従来方法による作成を説明するだめの素子断
面略図を示す。 １・・・・・・シリコン基板、２・・・・・・ゲート酸
化膜、３・・・・・・ポリシリコン・ゲート電極、４・
・・・・・シリサイド・ゲート電極、６・・・・・・サ
イドウオール酸化膜、θ・・・・・・ポリシリコン膜、
了・・・・・・ポリシリコンをｅ化した酸化膜、８・・
・・・・絶縁膜、９・・・・・・Ａｌ配線。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名第 図 ユニ］・ 二」（ シワ」シ］（郭（ ゲーｌＦ−唐９化月戻 ・Ａでリシリフタ七−−トＪ＃ｃＳ叡にシリ゛リーイＬ
′ ゲート（ピ秦ｉ ５・−−す作−シオールｍ２声イヒ月」（１云・ １Ａ。 イ −ｉｌｌ呑チ４ミ月３町 予信ｌ／−７６＞
Claims (1)
- （１）半導体基板の上に形成されたゲート酸化膜の上に
、ポリシリコン膜と高融点金属のシリサイド膜からなる
膜（ポリサイド膜）による電極を形成した後、前記ポリ
サイド膜の酸化を行なう工程、前記ポリサイド膜の側壁
部以外の前記酸化膜を除去する工程、全面にポリシリコ
ン膜あるいはアモルファスシリコン膜を堆積し、この堆
積したポリシリコン膜あるいはアモルファスシリコン膜
を酸化する工程を具備することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179571A JP2548313B2 (ja) | 1988-07-19 | 1988-07-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179571A JP2548313B2 (ja) | 1988-07-19 | 1988-07-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0228931A true JPH0228931A (ja) | 1990-01-31 |
| JP2548313B2 JP2548313B2 (ja) | 1996-10-30 |
Family
ID=16068067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63179571A Expired - Fee Related JP2548313B2 (ja) | 1988-07-19 | 1988-07-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2548313B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661254A (ja) * | 1992-08-07 | 1994-03-04 | Toshiba Corp | 半導体装置の製造方法 |
| US6389371B1 (en) | 1998-04-14 | 2002-05-14 | Nagano Keiki Co., Ltd. | Signal processing circuit of sensor |
| JP2004093113A (ja) * | 1999-05-21 | 2004-03-25 | Barlow Projects Inc | 改善された大量燃料燃焼システム |
-
1988
- 1988-07-19 JP JP63179571A patent/JP2548313B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661254A (ja) * | 1992-08-07 | 1994-03-04 | Toshiba Corp | 半導体装置の製造方法 |
| US6389371B1 (en) | 1998-04-14 | 2002-05-14 | Nagano Keiki Co., Ltd. | Signal processing circuit of sensor |
| JP2004093113A (ja) * | 1999-05-21 | 2004-03-25 | Barlow Projects Inc | 改善された大量燃料燃焼システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2548313B2 (ja) | 1996-10-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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